KR20230111477A - 반도체 메모리 소자 - Google Patents

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KR20230111477A
KR20230111477A KR1020220007397A KR20220007397A KR20230111477A KR 20230111477 A KR20230111477 A KR 20230111477A KR 1020220007397 A KR1020220007397 A KR 1020220007397A KR 20220007397 A KR20220007397 A KR 20220007397A KR 20230111477 A KR20230111477 A KR 20230111477A
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memory cell
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bit lines
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정호선
김민우
송정우
이원철
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른 반도체 메모리 소자는 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역, 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판, 상기 메모리 셀 영역 상의 소자 분리 패턴, 상기 소자 분리 패턴에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고, 상기 중간 영역 상의 영역 분리 패턴, 상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고, 상기 메모리 셀 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 스토리지 노드 콘택들, 및 상기 스토리지 노드 콘택들 상에 각각 배치되는 랜딩 패드들, 상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상에 각각 배치되는 더미 랜딩 패드들, 및 상기 중간 영역 상에서, 상기 제1 방향을 따라서 연장되는 적어도 하나의 댐 구조체를 포함한다. 상기 댐 구조체는 평면적 관점에서 바(bar)의 형상을 가진다. 상기 더미 랜딩 패드들은 상기 댐 구조체의 엣지 부분으로부터 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 배열된다. 상기 더미 스토리지 노드 콘택들은 상기 영역 분리 패턴과 접촉한다.

Description

반도체 메모리 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 랜딩 패드 및 댐 구조체 구조를 가지는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화 된 반도체 장치가 필요하다. 다만, 반도체 장치가 고집적화 될 수록, 반도체 장치의 생산을 위한 공정 난이도 및 공정 불량이 증가하게 된다. 그 결과, 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 생산 수율 및 특성이 저하될 수 있다. 따라서, 반도체 장치의 생산 수율 및 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 과제는 신뢰성이 증가한 반도체 메모리 소자의 구조 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역, 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판, 상기 메모리 셀 영역 상의 소자 분리 패턴, 상기 소자 분리 패턴에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고, 상기 중간 영역 상의 영역 분리 패턴, 상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고, 상기 메모리 셀 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 스토리지 노드 콘택들, 및 상기 스토리지 노드 콘택들 상에 각각 배치되는 랜딩 패드들, 상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상에 각각 배치되는 더미 랜딩 패드들, 및 상기 중간 영역 상에서, 상기 제1 방향을 따라서 연장되는 적어도 하나의 댐 구조체를 포함하되, 상기 댐 구조체는 평면적 관점에서 바(bar)의 형상을 가지고, 상기 더미 랜딩 패드들은 상기 댐 구조체의 엣지 부분으로부터 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 배열되고,
상기 더미 스토리지 노드 콘택들은 상기 영역 분리 패턴과 접촉할 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역, 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판, 상기 기판 상의 소자 분리 패턴, 상기 소자 분리 패턴에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고, 상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고, 상기 메모리 셀 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 스토리지 노드 콘택들, 및 상기 스토리지 노드 콘택들 상의 랜딩 패드들, 상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상의 더미 랜딩 패드들, 상기 중간 영역 상에서 상기 더미 랜딩 패드들과 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 이격하게 배치되는 댐 구조체, 및 상기 주변 영역 상에서 상기 비트라인들과 연결되고, 상기 제1 방향을 따라서 연장하는 제1 금속 배선 패턴들을 포함하고, 평면적 관점에서, 상기 더미 랜딩 패드들은 상기 댐 구조체보다 상기 제1 금속 배선 패턴들과 인접하게 배치된다.
일부 실시예들에 따른 반도체 메모리 소자는 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역; 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판, 상기 기판 상의 소자 분리 패턴들, 상기 소자 분리 패턴들에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고, 상기 중간 영역 상의 영역 분리 패턴, 상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고, 상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상의 더미 랜딩 패드들, 및 상기 중간 영역 상에서, 상기 제1 방향을 따라서 연장되는 한 쌍의 댐 구조체들을 포함하되, 상기 댐 구조체들의 각각은 평면적 관점에서 바(bar)의 형상을 가지고, 상기 더미 랜딩 패드들은 상기 댐 구조체의 엣지 부분으로부터 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 배열되고, 평면적 관점에서 상기 한 쌍의 댐 구조체들은 상기 더미 랜딩 패드들, 상기 랜딩 패드들, 및 상기 비트라인들을 사이에 두고 서로 이격하고, 상기 더미 랜딩 패드들 및 상기 댐 구조체는 상기 영역 분리 패턴과 수직으로 중첩할 수 있다.
본 발명의 개념에 따르면, 메모리 셀 영역 및 주변 영역 사이의 중간 영역 상의 댐 구조체는 비트라인들의 연장 방향과 평행한 제1 방향을 따라서 연장되고, 상기 제1 방향과 수직한 제2 방향을 따라서는 연장되지 않을 수 있다. 따라서, 댐 구조체는 상기 제2 방향을 따라서, 비트라인들과 수직으로 중첩하지 않을 수 있다. 서로 분리된 더미 랜딩 패드들이 제2 방향을 따라서 중간 영역 상에 제공되고, 비트라인들과 수직으로 중첩할 수 있다. 하나의 비트라인 및 더미 랜딩 패드 사이에 쇼트가 나더라도, 더미 랜딩 패드들은 서로 분리되어 있기 때문에 이웃하는 비트라인에 영향을 주지 않을 수 있다. 따라서, 반도체 메모리 소자의 신뢰성이 증가할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 3은 도 2의 일부를 확대한 평면도이다.
도 4a는 도 3의 A-A'의 단면도이다.
도 4b는 도 3의 B-B'의 단면도이다.
도 4c는 도 3의 C-C'의 단면도이다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 3의 A-A'에 대응되는 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 및 도 11b는 도 3의 B-B'에 대응되는 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다
도 13은 도 12의 일부를 확대한 평면도이다.
도 14는 도 13의 A-A'의 단면도이다.
도 15는 비교예에 따른 반도체 메모리 소자를 나타내는 평면도이다
도 16은 도 15의 일부를 확대한 평면도이다.
도 17은 도 16의 A-A'의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 블록도이다. 일부 실시예에서, 반도체 메모리 소자는 디램 메모리 소자일 수 있다. 도 1을 참조하면, 반도체 메모리 소자는 메모리 셀 영역(MR), 중간 영역(DR), 및 주변 영역(PR)을 포함할 수 있다. 주변 영역(PR)은 메모리 셀 영역(MR)을 둘러쌀 수 있고, 이들 사이에 중간 영역(DR)이 개재될 수 있다.
상기 메모리 셀 영역(MR)에는 메모리 집적회로와 같은 메모리 셀 회로들이 제공될 수 있다. 상기 주변 영역(PR)에는 트랜지스터와 같은 주변 회로들이 제공될 수 있다. 일 예로, 상기 주변 회로들은 센스 엠프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 상기 주변 회로들은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 2를 참조하면, 메모리 셀 영역(MR) 상에는 메모리 셀 회로들과 전기적으로 연결되는 랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드들(LP)의 각각의 상면은 원 또는 원에 가까운 형상을 가질 수 있다. 메모리 셀 영역(PR)은 제1 방향(D1) 및 제2 방향(D2)에서 평면적으로 사각형 형상을 가질 수 있다. 랜딩 패드들(LP)은 제1 방향(D1) 또는 제2 방향(D2)에 대하여 지그재그로 배열되는 벌집 형상(honeycomb)으로 배치될 수 있다.
중간 영역(DR) 상에는 적어도 하나의 댐 구조체(LD) 및 더미 랜딩 패드들(DLP)이 제공될 수 있다.
댐 구조체(LD)는 메모리 셀 영역(PR)과 주변 영역(PR) 간에 패턴 밀도에 차이에 따른 공정 난이도를 감소시키고, 구조적인 신뢰성을 화복할 수 있다. 댐 구조체(LD)는 제1 방향(D1)을 따라서 연장되는 라인(line) 또는 바(bar)형상을 가질 수 있다. 댐 구조체(LD)는 한 쌍으로 제공될 수 있고, 상기 한 쌍의 댐 구조체들(LD)은 랜딩 패드들(LP)을 사이에 두고 제2 방향(D2)으로 서로 이격할 수 있다. 댐 구조체(DM)는 평면적 관점에서, 메모리 셀 영역(PR)을 제1 방향(D1)을 따라서 연장하되, 제2 방향(D2)을 따라서는 연장하지 않을 수 있다. 댐 구조체(DM)는 메모리 셀 영역(MR)의 주위를 따라서 배치되되, 메모리 셀 영역(MR)이 가지는 사각형 형상의 마주보는 두 변을 따라서 연장되는 형상을 가질 수 있다.
더미 랜딩 패드들(DLP)은 상기 댐 구조체(LD)의 엣지 부분에서 제2 방향(D2)을 따라서 배열될 수 있다. 더미 랜딩 패드들(DLP)의 각각의 직경은 랜딩 패드들(LP)의 각각의 직경과 실질적으로 동일할 수 있다.
주변 영역(PR) 상에는 제1 금속 배선 패턴들(MP1) 및 제2 금속 배선 패턴들(MP2)이 제공될 수 있다. 제1 금속 배선 패턴들(MP1)은 제1 방향(D1)으로 연장될 수 있다. 제1 금속 배선 패턴들(MP1)은 메모리 셀 영역(MR) 상의 비트라인들 및 주변 영역(PR) 상의 센스 엠프 회로들(SA)연결될 수 있다. 제2 금속 배선 패턴들(MP2)은 제2 방향(D2)으로 연장될 수 있다. 제2 금속 배선 패턴들(MP2)은 메모리 셀 영역(MR) 상의 워드라인들과 서브-워드라인 드라이버 회로들(SWD)과 연결될 수 있다.
랜딩 패드들(LP)의 각각의 상면과, 댐 구조체(LD)의 상면 및 더미 랜딩 패드들(DLP)의 상면, 제1 금속 배선 패턴(MP1), 및 제2 금속 배선 패턴(MP2)의 상면은 제3 방향(D3)으로 실질적으로 동일 레벨에 위치할 수 있다. 일부 실시예들에 따르면, 랜딩 패드들(LP), 댐 구조체(LD), 더미 랜딩 패드들(DLP), 제1 금속 배선 패턴(MP1), 및 제2 금속 배선 패턴(MP2)은 동일한 금속 물질을 포함할 수 있다. 일 예로, 상기 금속 물질은 텅스텐(W)일 수 있다.
더미 랜딩 패드들(DLP)은 랜딩 패드들(LP) 및 제1 금속 배선 패턴들(MP1) 사이에서 선택적 또는 국부적으로(locally) 배치될 수 있다. 랜딩 패드들(LP) 및 제1 금속 배선 패턴들(MP1) 사이에는 댐 구조체(LD)와 같이 장축을 가지는 라인 형상의 댐 구조체가 배치되지 않을 수 있다.
댐 구조체(LD)는 랜딩 패드들(LP) 및 제2 금속 배선 패턴들(MP2) 사이에서 선택적 또는 국부적으로 배치될 수 있다. 댐 구조체(LD) 및 제2 금속 배선 패턴들(MP2) 사이에는 더미 랜딩 패드들(DLP)이 배치되지 않을 수 있다.
평면적 관점에서, 상기 랜딩 패드들(LP)은 및 더미 랜딩 패드들(DLP)은 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 상기 랜딩 패드들(LP)은 지그재그 형태로 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 배열될 수 있다. 상세하게는, 어느 한 랜딩 패드(LP)와 제1 방향(D1)으로 바로 이웃하는 랜딩 패드(LP)는, 상기 랜딩 패드(LP)로부터 상기 제2 방향(D2)으로 쉬프트되어 배열될 수 있다. 상기 더미 랜딩 패드들(DLP)은 지그재그 형태로 상기 제2 방향(D2)으로 배열될 수 있다.
도 3은 도 2의 일부를 확대한 평면도이다. 도 4a는 도 3의 A-A'의 단면도이다. 도 4b는 도 3의 B-B'의 단면도이다. 도 4c는 도 3의 C-C'의 단면도이다.
도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 메모리 셀 영역(MR), 중간 영역(PR), 및 주변 영역(PR)을 포함하는 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
도 3 및 도 4b와 같이 활성부들(ACT)이 상기 기판(10)의 상기 메모리 셀 영역(MR) 상에 배치될 수 있다. 상기 활성부들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 각각 상기 기판(10)의 상면에 평행하고, 서로 교차하는(일 예로, 직교하는) 방향일 수 있다. 상기 활성부들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 일 방향으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 활성부들(ACT)의 중 어느 하나의 단부는, 상기 제2 방향(D2)으로 이웃하는 다른 셀 활성부(ACT)의 중심에 인접하도록 배열될 수 있다. 상기 활성부들(ACT) 각각은 상기 기판(10)의 상기 상면에 수직한 제3 방향(D3)을 따라 상기 기판(10)으로부터 돌출된 상기 기판(10)의 일부일 수 있다.
소자 분리 패턴들(120)이 기판(10)의 메모리 셀 영역(MR)에 배치되고, 영역 분리 패턴(130)이 기판(10)의 중간 영역(DR) 상에 배치될 수 있다. 영역 분리 패턴(130)은 평면적 관점에서 소자 분리 패턴(120)보다 더 넒은 면적을 가질 수 있다.
소자 분리 패턴들(120)은 메모리 셀 영역(MR)에서 상기 기판(10) 내에 배치되어 상기 활성부들(ACT)을 정의할 수 있다. 상기 소자 분리 패턴들(120) 및 영역 분리 패턴(130)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 메모리 셀 영역(MR) 상에서 상기 활성부들(ACT) 및 상기 소자 분리 패턴들(120)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 활성부들(ACT) 및 상기 소자 분리 패턴들(120)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다. 워드라인들(WL)의 일부는 중간 영역(DR) 상에 배치될 수 있고, 상기 일부의 워드라인들(WL)은 영역 분리 패턴(130)을 가로지를 수 있다.
불순물 영역들이 상기 활성부들(ACT) 내에 제공될 수 있다. 상기 불순물 영역들은 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제2 불순물 영역들(110b)은 상기 활성부들(ACT) 각각의 양 가장자리 영역들 내에 제공될 수 있고, 상기 제1 불순물 영역들(110a) 각각은 상기 각 활성부들(ACT) 내의 상기 제2 불순물 영역들(110b) 사이에 개재될 수 있다. 상기 제1 불순물 영역들(110a)은 상기 제2 불순물 영역들(110b)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
버퍼 패턴(305)이 상기 기판(10)의 상기 메모리 셀 영역(MR) 및 중간 영역(DR) 상에 배치될 수 있다. 상기 버퍼 패턴(305)은 상기 활성부들(ACT), 상기 소자 분리 패턴들(120), 영역 분리 패턴(130) 및 상기 워드라인들(WL)을 덮을 수 있다. 상기 버퍼 패턴(305)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 메모리 셀 영역(MR) 상에 배치될 수 있다. 비트라인들(BL)은 메모리 셀 영역(MR)으로부터 주변 영역(PR) 및 중간 영역(DR) 사이의 경계 부분까지 제1 방향(D1)을 따라서 연장될 수 있다. 비트라인들(BL)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 비트라인들(BL)의 각각은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 제1 오믹 패턴(331) 및 금속함유 패턴(332)을 포함할 수 있다. 일 예로, 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 일 예로, 상기 제1 오믹 패턴(331)은 금속실리사이드를 포함할 수 있다. 일 예로, 상기 금속함유 패턴(330)은 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
댐 구조체(LD)와 수직으로 중첩하는 중간 영역(DR)의 일부 상에는 비트라인(BL)이 제공되지 않을 수 있다. 상기 중간 영역(DR)의 일부 상에는 더미 패턴들(DP)이 제공될 수 있다. 더미 패턴들(DP)은 차례로 적층된 더미 폴리실리콘 패턴(430), 제1 더미 오믹 패턴(431) 및 더미 금속함유 패턴(432)이 제공될 수 있다. 더미 폴리실리콘 패턴(430), 제1 더미 오믹 패턴(431) 및 더미 금속함유 패턴(432)은 각각 비트라인 폴리실리콘 패턴(330), 제1 오믹 패턴(331) 및 금속함유 패턴(332)과 실질적으로 동일한 물질을 포함할 수 있다.
도 4b와 같이, 비트라인 콘택들(DC)이 메모리 셀 영역(MR) 상에서 상기 비트라인들(BL)과 상기 제1 불순물 영역들(110a) 사이에 각각 개재될 수 있다. 비트라인 콘택들(DC)은 중간 영역(DR) 상에는 제공되지 않을 수 있다. 상기 비트라인들(BL)은 상기 비트라인 콘택들(DC)에 의해 상기 제1 불순물 영역들(110a)에 전기적으로 연결될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 불순불 영역(110a) 및 인접한 소자분리 패턴(120)은 리세스(R1)를 형성하고, 상기 비트라인 콘택들(DC)의 각각은 리세스(R1) 안에 배치될 수 있다. 하부 매립 절연 패턴(314)은 상기 리세스(R1) 내의 잔부를 채울 수 있다.
상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 절연 물질로 형성될 수 있다. 예컨대, 상기 비트라인 캐핑 패턴들(337)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 더미 패턴들(DP)의 상에는 더미 캐핑 패턴(437)이 배치될 수 있다. 더미 캐핑 패턴(437)은 비트라인 캐핑 패턴(337)과 실질적으로 동일한 물질을 포함할 수 있다.
비트라인 콘택들(DC) 각각의 상부 측면, 비트라인들(BL)의 각각의 측면 및 비트라인 캐핑 패턴(337)의 측면이 스페이서(BS)로 덮일 수 있다. 상기 스페이서(BS)는 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 스페이서(BS)는 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 일 예로, 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 에어갭(GP)에 의해 이격될 수 있다. 상기 제1 서브 스페이서(321)는 상기 비트라인들(BL)의 각각의 측면에 접할 수 있고, 상기 비트라인 캐핑패턴(350)의 측면 상으로 연장될 수 있다. 상기 제2 서브 스페이서(325)는 상기 제1 서브 스페이서(321)의 측면을 따라 제공될 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 더미 패턴들(DP)의 측면 및 더미 캐핑 패턴(437)의 측면도 스페이서(BS)로 덮일 수 있다.
스토리지 노드 콘택들(BC) 및 더미 스토리지 노드 콘택들(BCX)이 상기 비트라인들(BL) 중 서로 이웃하는 비트라인들(BL) 사이에 개재될 수 있다. 상기 스페이서(BS)가 상기 스토리지 노드 콘택들(BC)(또는 더미 스토리지 노드 콘택들(BCX))과 이에 인접한 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 콘택들(BC) 및 더미 스토리지 노드 콘택들(BCX)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다.
메모리 셀 영역(PR) 상에서, 상기 스토리지 노드 콘택들(BC)의 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 스토리지 노드 콘택들(BC)의 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나와 접촉할 수 있다.
중간 영역(DR) 상에서 상기 더미 스토리지 노드 콘택들(BCX)의 각각은 영역 분리 패턴(130)과 접촉할 수 있다. 상기 더미 스토리지 노드 콘택들(BC)의 각각은 영역 분리 패턴(130)을 사이에 두고 기판(10)과 이격할 수 있다.
스토리지 노드 콘택들(BC) 및 더미 스토리지 노드 콘택들(BCX)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제2 오믹 패턴들(309)이 스토리지 노드 콘택들(BC) 및 더미 스토리지 노드 콘택들(BCX) 상에 각각 배치될 수 있다. 상기 제2 오믹 패턴(309)은 금속실리사이드를 포함할 수 있다.
랜딩 패드들(LP)이 상기 스토리지 노드 콘택들(BC) 상에 각각 배치될 수 있다. 더미 랜딩 패드들(DLP)이 상기 스토리지 노드 콘택들(BCX) 상에 각각 배치될 수 있다. 랜딩 패드들(LP)의 하면 더미 랜딩 패드들(DLP)의 하면에는 확산 방지 패턴이 제공될 수 있다.
랜딩 패드들(LP) 사이를 채우고, 더미 랜딩 패드들(DLP) 사이를 채우는 패턴(LS)이 제공될 수 있다. 절연 패턴(LS)은 랜딩 패드들(LP) 및 더미 랜딩 패드들(DLP)을 정의할 수 있다. 절연 패턴(LS)은 인접한 랜딩 패드들(LP) 사이 및 인접한 더미 랜딩 패드들(DLP)를 절연시켜 노드 분리를 시켜줄 수 있다. 또한, 상기 절연 패턴(LS)은 메모리 셀 영역(MR)의 외곽 부분의 랜딩 패드들(LP)과 랜딩 댐(LD) 사이 및 더미 랜딩 패드(DLP)와 랜딩 댐(LD) 사이를 채울 수 있다.
상기 랜딩 패드(LP) 상에는 데이터 저장 패턴(DS)이 배치될 수 있다. 상기 데이터 저장 패턴(DS)은 캐패시터의 하부전극이거나 상변환물질 패턴, 가변저항물질 패턴 또는 자기터널접합 패턴일 수 있다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 3의 A-A'에 대응되는 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 및 도 11b는 도 3의 B-B'에 대응되는 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(10) 내에 소자 분리 패턴들(120)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 영역 분리 패턴(130)은 소자 분리 패턴들(120)과 동시에 형성할 수 있다. 구체적으로, 기판(10)에 제1 트렌치들 및 제2 트렌치를 형성할 수 있다. 소자 분래 패턴들(120)은 제1 트렌치들을 각각 채울 수 있다. 영역 분리 패턴(130)은 제2 트렌치를 채울 수 있다. 기판(10)과 상기 소자분리 패턴들(120)을 식각하여 그루브를 형성하고, 그루브들 안에 게이트 유전막(107), 워드라인들(WL) 및 워드라인 캐핑 패턴(31)을 형성할 수 있다(도 4c 참조). 워드라인 캐핑 패턴들(31), 소자 분리 패턴(120) 및 영역 분리 패턴(130)을 마스크로 이용하여 활성부들(ACT)에 도펀트들을 주입하여 제1 불순물 영역(110ba), 및 제2 불순물 영역(110b)을 형성할 수 있다(도 4c 참조).
이후 기판(10)의 상에 버퍼 패턴(305)을 형성할 수 있다. 버퍼 패턴(305)은 버퍼층을 기판(10) 상에 형성한 후에 버퍼층을 패터닝하여 형성될 수 있다. 버퍼 패턴(305)을 식각 마스크로 이용하여, 소자분리 패턴(120), 기판(10) 및 워드라인 캐핑 패턴들(31)을 식각하여 리세스(R1)를 형성할 수 있다. 리세스(R1)는 제1 불순물 영역들(110a)을 노출할 수 있다. 기판(10) 상에 폴리실리콘 층(330a), 제1 오믹층(331a), 및 금속 함유막(332a) 및 캐핑 층(337a)이 형성될 수 있다. 제1 오믹층(331a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 캐핑 층(337a) 상에 비트라인(BL)의 평면 형태를 한정하는 마스크 패턴을 형성할 수 있다. 마스크 패턴을 식각 마스크로 이용하여 비트라인(BL), 비트라인 콘택(DC), 비트라인 캐핑 패턴(337), 더미 패턴(DP), 및 더미 캐핑 패턴(437)을 형성할 수 있다.
상기 식각 공정은 층간 절연 패턴(305)의 상면과 리세스(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다. 기판(10) 상에 제1 스페이서막을 형성할 수 있다. 절연층으로 리세스(R1)를 채운 후에 이방성 식각하여 리세스 안에 하부 매립 패턴(314)을 남길 수 있다. 이방성 식각 공정에 의해서 제1 스페이서막도 식각되어 제1 서브 스페이서(321)가 형성될 수 있다.
기판(10) 상에 희생 스페이서막을 콘포말하게 형성한 후 이방성 식각 공정을 진행하여 제1 서브 스페이서(321)의 측벽을 덮는 희생 스페이서(SP)를 형성할 수 있다. 희생 스페이서(SP)는 제1 서브 스페이서(321)와 식각 선택비를 가지는 물질을 가질 수 있다. 희생 스페이서(SP)의 측벽을 덮는 제2 서브 스페이서(325)를 형성할 수 있다. 제2 서브 스페이서(325)의 형성 이후에, 버퍼 패턴(305)의 상부면이 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 기판(10) 상에 폴리실리콘막을 적층하여 비트라인(BL) 사이의 공간을 채우고 식각하여 예비 스토리지 노드 콘택, 및 예비 더미 스토리지 노드 콘택을 형성할 수 있고, 그리고 제1 서브 스페이서(321), 희생 스페이서(SP) 및 제2 서브 스페이서(325)의 상부를 노출시킬 수 있다. 희생 스페이서(SP)와 제2 서브 스페이서(325)의 상부들을 제거할 때, 제1 서브 스페이서(321)의 상부도 일부 제거되어 제1 서브 스페이서(321)의 폭이 얇아질 수 있다. 기판(301) 상에 제3 스페이서막을 콘포말하게 형성하고 이방성 식각하여 제1 서브 스페이서(321)의 노출된 상부의 측벽을 덮는 제3 서브 스페이서(327)를 형성할 수 있다. 제3 서브 스페이서(327)는 희생 스페이서(SP)의 노출된 상단을 덮을 수 있다. 예비 스토리지 노드 콘택 및 예비 더미 스토리지 노드 콘택을 식각하여 제2 서브 스페이서(325)의 상부를 노출시키는 동시에 스토리지 노드 콘택(BC) 및 더미 스토리지 노드 콘택(BCX)을 형성할 수 있다. 스토리지 노드 콘택(BC) 및 더미 스토리지 노드 콘택(BCX)의 각각의 상에 제2 오믹 패턴(309)을 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 기판(10)의 전면 상에 보호층(328)을 형성할 수 있다. 상기 보호층(328)은 일 예로 실리콘 질화막(SiN)을 포함할 수 있다. 상기 보호층(328)은 일 예로 증착 과정에 의해서 형성될 수 있다. 보호층(328)은 제1 서브, 희생, 제2 서브 스페이서, 제3 서브 스페이서(321, SP, 325, 327), 캐핑 패턴(337), 더미 캐핑 패턴(437), 스토리지 노드 콘택(BC), 더미 스토리지 노드 콘택(BCX)을 덮을 수 있다.
보호층(328) 상에 절연층(329)을 형성할 수 있다. 절연층(329)은 기판(10)의 전 영역을 덮을 수 있으며, 비트라인 캐핑 패턴(337) 및 더미 캐핑 패턴(437)의 높이 이상으로 두텁게 증착될 수 있다. 절연층(329)은 보호층(328)과 식각 선택비가 있는 물질을 포함할 수 있다. 절연층(329)은 일 예로 실리콘 산화물(SiO2)을 포함할 수 있다. 이어서 기판(10)의 전 영역에 걸쳐서 절연층(329)의 평탄화 공정이 진행될 수 있다. 평탄화 공정에 의해서, 메모리 셀 영역(MR), 중간 영역(DR), 및 주변 영역(PR)들의 패턴들의 밀도 차이에 의해 생긴 각 영역들 상의 높이 단차들이 감소될 수 있다. 절연층(329)의 평탄화 공정은 보호층(328)이 노출될 때까지 진행될 수 있다. 평탄화 공정이 완료된 이후에, 비트라인들(BL) 사이 및 비트라인(BL)과 더미 패턴(DP) 사이의 절연층(329)은 제거되지 않은 상태일 수 있다.
도 9a 및 도 9b를 참조하면, 상기 잔존한 절연층(329)을 선택적 식각 공정을 이용하여 제거할 수 있다. 일 예로 상기 선택적 식각 공정은 습식 식각 공정일 수 있다. 상기 절연층(329)을 완전히 제거함에 따라서, 보호층(328)이 노출될 수 있다. 상기 보호층(328)은 습식 식각 공정 과정의 에천트가 비트라인(BL) 쪽으로 침투하는 것을 막아줄 수 있다.
도 10a 및 도 10b를 참조하면, 보호층(328)을 제거할 수 있다. 상기 보호층(328)을 제거함에 따라, 제2 오믹 패턴(309), 비트라인 캐핑 패턴(337), 더미 캐핑 패턴(437) 제1 서브, 희생, 제2 서브, 제3 서브 스페이서들(321, SP, 325, 327)이 노출될 수 있다. 기판(10)의 전면 상에 확산 방지막을 콘포말하게 형성할 수 있다. 이어서 기판(10)의 전면 상에 금속 막(352)을 형성할 수 있다. 금속 막(352)은 비트라인 캐핑 패턴들(337) 사이의 공간들, 비트라인 캐핑 패턴(337)과 더미 캐핑 패턴(437) 사이의 공간을 채울 수 있다. 금속 막(352)은 일 예로 텅스텐 막일 수 있다.
도 11a 및 도 11b를 참조하면, 금속 막(352)을 패터닝하여 랜딩 패드들(LP), 더미 랜딩 패드들(DLP), 댐 구조체(LD), 제1 금속 배선 패턴(MP1), 제2 금속 배선 패턴(MP2)이 형성될 수 있다. 상기 패터닝 공정은 이방성 식각 공정일 수 있다.
제거된 금속 막(352)에 의해 노출된 확산 방지막을 등방성 식각 공정을 이용하여 서로 분리된 확산 방지 패턴을 형성할 수 있다. 이 때 제3 서브 스페이서들(327), 비트라인 캐핑 패턴들(337)의 일부, 및 더미 캐핑 패턴(437)의 일부가 노출될 수 있다. 이방성 식각 공정을 진행하여, 비트라인 캐핑 패턴들(337)의 일부, 및 더미 캐핑 패턴(437)의 일부, 및 제3 서브 스페이서들(327)을 제거하여, 희생 스페이서(SP)를 노출시킬 수 있다. 희생 스페이서(SP)를 제거하여 제1 서브 스페이서(321) 및 제2 서브 스페이서(325) 사이에 에어 갭(GP)이 형성될 수 있고, 동시에 스페이서(BS)가 형성될 수 있다.
다시 도 4a, 및 도 4b를 참조하면, 절연 패턴(LS)을 형성할 수 있다. 일 예로, 기판(10)의 전면을 덮는 절연층을 형성한 뒤에 에치백 또는 CMP 공정을 이용하여, 랜딩 패드(LP), 더미 랜딩 패드(DLP), 댐 구조체(LD), 제1 금속 배선 패턴(MP1), 및 제2 금속 배선 패턴(MP2)의 각각의 상면을 노출시킬 수 있다. 그리고 상기 랜딩 패드들(LP)과 접하는 데이터 저장 패턴(DS)을 형성할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 13은 도 12의 일부를 확대한 평면도이다. 도 14는 도 13의 A-A'의 단면도이다. 이하에서 설명하는 것들을 제외하면 도 2, 도 3, 도 4a 내지 도 4c에서 설명한 것과 동일하므로 설명을 생략하기로 한다.
도 12 및 도 13을 참조하면, 더미 랜딩 패드(DLP)는 평면적 관점에서 원 또는 원에 가까운 형상을 가질 수 있다. 더미 랜딩 패드(DLP)의 직경은 랜딩 패드(LP)의 직경보다 더 클 수 있다. 더미 랜딩 패드(DLP)는 댐 구조체(LD)보다 제1 금속 배선 패턴(MP1)에 가깝게 배치될 수 있다. 일부 실시예에 따르면, 평면적 관점에서, 더미 랜딩 패드들(DLP) 중 제2 금속 배선 패턴(MP2)에 가장 가까운 더미 랜딩 패드(DLP)는 제1 금속 배선 패턴(MP1) 및 댐 구조체(LD) 사이에 개재될 수 있다. 일부 실시예에 따르면, 댐 구조체(LD)와 제1 금속 배선 패턴(MP1) 사이에는 더미 랜딩 패드(DLP)가 개재되지 않을 수 있다. 즉, 제2 금속 배선 패턴(MP2)에 가장 가까운 더미 랜딩 패드(DLP)는 댐 구조체(LD)보다 제2 금속 배선 패턴(MP2)으로부터 멀리 배치될 수 있다.
도 13 및 도 14를 참조하면, 평면적 관점에서, 제2 방향(D2)을 따라서 이웃하는 더미 랜딩 패드들(DLP)은 적어도 하나의 비트라인(BL)을 사이에 두고 이격하게 배치될 수 있다. 평면적 관점에서, 더미 랜딩 패드들(DLP) 사이에 개재되는 비트라인(BL) 상에는 절연 패턴(LS)이 제공될 수 있다.
하나의 더미 랜딩 패드(DLP)는 제2 방향(D2)을 따라서 이웃하는 2개의 더미 스토리지 노드 콘택(BCX) 상에 제공될 수 있다. 구체적으로, 하나의 더미 랜딩 패드(DLP)는 제2 방향(D2)을 따라서 이웃하는 2개의 더미 스토리지 노드 콘택들(BCX)과 수직으로 중첩하고 이들과 연결될 수 있다. 제2 방향(D2)을 따라서, 더미 랜딩 패드(DLP) 및 제2 금속 배선 패턴(MP2) 사이에는 절연 패턴(LS)이 제공될 수 있다. 이웃하는 2개의 더미 랜딩 패드들(DLP)은 절연 패턴(LS)에 의해서 서로 분리될 수 있다. 절연 패턴(LS)은 더미 캐핑 패턴(437) 상에 제공될 수 있다.
도 15는 비교예에 따른 반도체 메모리 소자를 나타내는 평면도이다. 도 16은 도 15의 일부를 확대한 평면도이다. 도 17은 도 16의 A-A'의 단면도이다. 이하에서 설명하는 것들을 제외하면 도 2, 도 3, 도 4a 내지 도 4c에서 설명한 것과 동일하므로 설명을 생략하기로 한다.
도 15 및 도 16을 참조하면, 댐 구조체(LD)가 평면적 관점에서, 메모리 셀 영역(MR)의 전 모서리 부분을 둘러쌀 수 있다. 댐 구조체(LD)는 이상 설명한 실시예들과 달리 비트라인(BL)과 수직으로 중첩할 수 있다. 도 16및 도 17을 참조하면, 댐 구조체(LD)가 비트라인들(BL) 및 더미 스토리지 노드 콘택들(BCX)을 덮을 수 있다. 제2 방향(D2)을 따라서, 연속하게 비열되는 비트라인들(BL)은 제2 방향(D2)을 따라서 연장하는 하나의 댐 구조체(LD)와 수직으로 중첩할 수 있다.
도 9a 및 도 9b에서 잔존한 절연층(329)을 제거하는 공정에서, 보호층(328)이 충분하게 비트라인(BL)을 덮지 못하는 경우나, 과식각되는 경우가 있을 수 있다. 이 경우 에천트가 보호층(328), 스페이서들(321, SP, 325, 327) 등을 식각하여 비트라인(BL)이 노출될 수 있다. 이후, 댐 구조체(LD)가 형성되는 경우 손상된 비트라인(BL)에 직접 금속(ex: 텅스텐)이 형성 및 접촉함으로써 불량(ST, short)이 발생할 수 있다. 댐 구조체(LD)는 복수개의 비트라인들(BL)에 걸쳐 있기 때문에, 하나의 비트라인들(BL)에서 발생하는 불량은 다른 비트라인들(BL)에 영향을 주어 반도체 메모리 소자의 신뢰성이 감소할 수 있다.
, 반도체 메모리 소자의 신뢰성이 증가할 수 있다. 그 밖에 더미 랜딩 패드(DLP)는 댐 구조체(LD)와 같이, 메모리 셀 영역(MR)과 주변 영역(PR) 사이의 패턴 밀도에 차이에 따른 공정 난이도를 감소시키고, 구조적인 신뢰성을 화복할 수 있다.
본 발명의 개념에 따르면, 메모리 셀 영역 및 주변 영역 사이의 중간 영역 상의 댐 구조체는 비트라인들의 연장 방향과 평행한 제1 방향을 따라서 연장되고, 상기 제1 방향과 수직한 제2 방향을 따라서 연장되지 않을 수 있다. 따라서, 댐 구조체는 상기 제2 방향을 따라서, 비트라인들과 수직으로 중첩하지 않을 수 있다. 서로 분리된 더미 랜딩 패드들이 제2 방향)을 따라서 중간 영역 상에 제공되고, 비트라인들과 수직으로 중첩할 수 있다. 앞서 설명한 것처럼 식각 공정에서 하나의 비트라인이 손상되는 경우에도, 이와 연결되는 더미 랜딩 패드는 다른 랜딩 패드와 분리되어 있기 때문에, 그 밖의 비트라인들에는 영향을 주지 않을 수 있다. 즉, 하나의 비트라인 및 더미 랜딩 패드 사이에 쇼트가 나더라도, 더미 랜딩 패드들은 서로 분리되어 있기 때문에 이웃하는 비트라인에 영향을 주지 않을 수 있다. 따라서, 반도체 메모리 소자의 신뢰성이 증가할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역; 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판;
    상기 메모리 셀 영역 상의 소자 분리 패턴, 상기 소자 분리 패턴에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고;
    상기 중간 영역 상의 영역 분리 패턴;
    상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고;
    상기 메모리 셀 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 스토리지 노드 콘택들, 및 상기 스토리지 노드 콘택들 상에 각각 배치되는 랜딩 패드들;
    상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상에 각각 배치되는 더미 랜딩 패드들; 및
    상기 중간 영역 상에서, 상기 제1 방향을 따라서 연장되는 적어도 하나의 댐 구조체를 포함하되, 상기 댐 구조체는 평면적 관점에서 바(bar)의 형상을 가지고,
    상기 더미 랜딩 패드들은 상기 댐 구조체의 엣지 부분으로부터 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 배열되고,
    상기 더미 스토리지 노드 콘택들은 상기 영역 분리 패턴과 접촉하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 댐 구조체는 한 쌍으로 제공되고, 상기 한 쌍의 댐 구조체들은 상기 메모리 셀 영역을 사이에 두고 상기 제2 방향을 따라서 이격하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 댐 구조체의 상면은 상기 더미 랜딩 패드의 상면 및 상기 랜딩 패드의 상면과 동일 레벨에 위치하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 더미 랜딩 패드들의 각각 및 상기 랜딩 패드들의 각각은 평면적 관점에서 원의 형상을 가지고,
    상기 더미 랜딩 패드는 제1 직경을 가지고, 상기 랜딩 패드는 제2 직경을 가지되,
    상기 제1 직경 및 상기 제2 직경은 실질적으로 동일한 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 더미 랜딩 패드들의 각각 및 상기 랜딩 패드들의 각각은 평면적 관점에서 원의 형상을 가지고,
    상기 더미 랜딩 패드는 제1 직경을 가지고, 상기 랜딩 패드는 제2 직경을 가지되,
    상기 제1 직경은 상기 제2 직경보다 큰 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 댐 구조체는 상기 영역 분리 패턴과 수직으로 중첩하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 댐 구조체는 상기 비트라인들과 수직으로 중첩하지 않는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 주변 영역 상의 금속 배선 패턴들을 포함하고,
    상기 금속 배선 패턴들은 상기 비트라인들과 전기적으로 연결되는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 더미 랜딩 패드들의 적어도 일부는 상기 댐 구조체의 엣지 부분보다 상기 금속 배선 패턴들과 인접하게 배치되는 반도체 메모리 소자.
  10. 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역; 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판;
    상기 기판 상의 소자 분리 패턴, 상기 소자 분리 패턴에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고;
    상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고;
    상기 메모리 셀 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 스토리지 노드 콘택들, 및 상기 스토리지 노드 콘택들 상의 랜딩 패드들;
    상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상의 더미 랜딩 패드들;
    상기 중간 영역 상에서 상기 더미 랜딩 패드들과 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 이격하게 배치되는 댐 구조체; 및
    상기 주변 영역 상에서 상기 비트라인들과 연결되고, 상기 제1 방향을 따라서 연장하는 제1 금속 배선 패턴들을 포함하고,
    평면적 관점에서, 상기 더미 랜딩 패드들은 상기 댐 구조체보다 상기 제1 금속 배선 패턴들과 인접하게 배치되는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 메모리 셀 영역 상 및 상기 중간 영역 상에 상기 제2 방향을 따라서 연장되는 복수개의 워드라인들, 상기 워드라인들은 상기 중간 영역 및 상기 주변 영역의 경계까지 연장되되, 상기 워드라인들은 상기 비트 라인들보다 하부에 배치되고; 및
    상기 주변 영역 상에서 상기 워드라인들과 연결되고, 상기 제2 방향을 따라서 연장하는 제2 금속 배선 패턴들을 더 포함하고,
    평면적 관점에서, 상기 댐 구조체는 상기 더미 랜딩 패드들보다 상기 제2 금속 배선 패턴들과 인접하게 배치되는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 댐 구조체는 바(bar) 형상을 가지고, 평면적 관점에서 상기 제1 금속 배선 패턴 및 상기 더미 랜딩 패드들 사이에 개재되는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 더미 랜딩 패드들 중 상기 제2 금속 배선 패턴들에 가장 가까운 더미 랜딩 패드는 상기 제1 금속 배선 패턴과 상기 댐 구조체 사이에 개재되는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 더미 랜딩 패드들 중 상기 제2 금속 배선 패턴들에 가장 가까운 더미 랜딩 패드 및 상기 제2 금속 배선 패턴들 사이에는 상기 댐 구조체가 제공되지 않는 반도체 메모리 소자.
  15. 제10항에 있어서,
    상기 댐 구조체, 상기 더미 랜딩 패드들, 및 상기 랜딩 패드들은 텅스텐(W)을 포함하는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 더미 랜딩 패드들 중 어느 하나는 상기 제2 방향을 따라서 이웃하는 복수개의 더미 스토리지 노드 콘택들 상에 제공되고,
    상기 하나의 더미 랜딩 패드는 상기 복수개의 더미 스토리지 노드 콘택들과 수직으로 중첩하는 반도체 메모리 소자.
  17. 메모리 셀 영역, 상기 메모리 셀 영역을 둘러싸는 주변 영역; 상기 메모리 셀 영역 및 상기 주변 영역 사이의 중간 영역을 포함하는 기판;
    상기 기판 상의 소자 분리 패턴들, 상기 소자 분리 패턴들에 의해서 상기 메모리 셀 영역 내의 활성부가 정의되고;
    상기 중간 영역 상의 영역 분리 패턴;
    상기 메모리 셀 영역 상에 및 상기 중간 영역 상에 제1 방향을 따라서 연장되는 복수개의 비트라인들, 상기 비트라인들은 상기 중간 영역 및 상기 주변 영역 사이의 경계까지 연장되고;
    상기 중간 영역 상에서 상기 비트라인들 사이 공간의 하측 부분을 채우는 더미 스토리지 노드 콘택들, 및 상기 더미 스토리지 노드 콘택들의 각각의 상의 더미 랜딩 패드들; 및
    상기 중간 영역 상에서, 상기 제1 방향을 따라서 연장되는 한 쌍의 댐 구조체들을 포함하되, 상기 댐 구조체들의 각각은 평면적 관점에서 바(bar)의 형상을 가지고,
    상기 더미 랜딩 패드들은 상기 댐 구조체의 엣지 부분으로부터 상기 제1 방향과 수직으로 교차하는 제2 방향을 따라서 배열되고,
    평면적 관점에서 상기 한 쌍의 댐 구조체들은 상기 더미 랜딩 패드들, 상기 랜딩 패드들, 및 상기 비트라인들을 사이에 두고 서로 이격하고,
    상기 더미 랜딩 패드들 및 상기 댐 구조체는 상기 영역 분리 패턴과 수직으로 중첩하는 반도체 메모리 소자.
  18. 제17항에 있어서
    상기 소자 분리 패턴들, 및 상기 영역 분리 패턴은 동일한 절연 물질을 포함하는 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 주변 영역 상에서 상기 비트라인들과 연결되고, 상기 제1 방향을 따라서 연장하는 금속 배선 패턴들을 포함하고,
    평면적 관점에서, 상기 더미 랜딩 패드들은 상기 댐 구조체보다 상기 금속 배선 패턴들과 인접하게 배치되는 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 더미 랜딩 패드들의 각각 및 상기 랜딩 패드들의 각각은 평면적 관점에서 원의 형상을 가지고,
    상기 더미 랜딩 패드는 제1 직경을 가지고, 상기 랜딩 패드는 제2 직경을 가지되,
    상기 제1 직경은 상기 제2 직경보다 같거나 큰 반도체 메모리 소자.
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