KR20210067763A - 집적회로 소자 - Google Patents

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KR20210067763A
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이진아
윤형주
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Abstract

본 발명에 따른 집적회로 소자는, 분리 영역에 의하여 한정되며 셀 영역 및 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판, 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 셀 영역에 배치되는 복수의 리얼 핀형 활성 영역 및 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역, 및 기판 상에서 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 에지 더미 영역에 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인을 포함하고, 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역은 제2 수평 방향으로 동일한 제1 피치를 가지고 상호 평행하게 배치되고, 복수의 리얼 핀형 활성 영역 중 일부개는 제2 수평 방향으로 제1 피치를 가지고 상호 평행하게 배치되고, 복수의 리얼 핀형 활성 영역 중 다른 일부개는 제2 수평 방향으로 제1 피치보다 큰 제2 피치를 가지고 상호 평행하게 배치된다.

Description

집적회로 소자 {Integrated circuit device}
본 발명은 집적회로 소자에 관한 것으로, 특히 핀형 활성 영역을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달에 따라 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 집적회로 소자의 구성 요소, 예를 들면 핀형 활성 영역 및 게이트 라인의 선폭, 및 피치가 감소하고 있다.
집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성도 요구되기 때문에 집적회로 소자의 구성 요소들의 선폭 및 피치가 감소하여도 균일하게 형성될 수 있도록 할 수 있는 기술 개발이 필요하다.
본 발명의 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 구성 요소의 선폭, 및 피치가 감소하여도 균일하게 형성될 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다. 본 발명에 따른 집적회로 소자는, 분리 영역에 의하여 한정되며, 셀 영역 및 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판; 상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에 배치되는 복수의 리얼 핀형 활성 영역 및 상기 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역; 및 상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함하고, 상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역은 상기 제2 수평 방향으로 동일한 제1 피치를 가지고 상호 평행하게 배치되고, 상기 복수의 리얼 핀형 활성 영역 중 일부개는 상기 제2 수평 방향으로 상기 제1 피치를 가지고 상호 평행하게 배치되고, 상기 복수의 리얼 핀형 활성 영역 중 다른 일부개는 제2 수평 방향으로 상기 제1 피치보다 큰 제2 피치를 가지고 상호 평행하게 배치된다.
본 발명에 따른 집적회로 소자는, 분리 영역에 의하여 한정되며, 제1 수평 방향을 따라서 연장되는 적어도 2개의 제1 가장자리 및 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 연장되는 적어도 2개의 제2 가장자리를 가지고, 셀 영역 및 상기 적어도 2개의 제2 가장자리를 따라서 연장되며 배치되는 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판; 상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에 배치되는 복수의 리얼 핀형 활성 영역 및 상기 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역; 및 상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함하고, 상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역 각각은 상기 복수의 더미 게이트 라인 모두와 교차하고, 상기 복수의 더미 게이트 라인 각각은 상기 복수의 더미 핀형 활성 영역 모두와 교차한다.
본 발명에 따른 집적회로 소자는, 분리 영역에 의하여 한정되며 제1 수평 방향을 따라서 연장되는 적어도 2개의 제1 가장자리 및 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 연장되는 적어도 2개의 제2 가장자리를 가지고, 셀 영역 및 상기 적어도 2개의 제2 가장자리를 따라서 연장되며 배치되는 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판; 상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에서 상기 제2 수평 방향으로 일부개는 제1 피치를 가지고 상호 평행하게 배치되고 다른 일부개는 상기 제1 피치보다 큰 제2 피치를 가지고 상호 평행하게 배치되는 복수의 리얼 핀형 활성 영역, 및 상기 에지 더미 영역에서 상기 제2 수평 방향으로 동일한 상기 제1 피치를 가지고 상호 평행하게 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역; 상기 복수의 핀형 활성 영역의 측벽의 하측 일부분을 덮으며 제1 수직 레벨에 위치하는 하면을 가지는 제1 소자 분리막; 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에 위치하는 하면을 가지며 상기 더미 에지 영역의 상기 분리 영역을 향하는 가장자리의 모든 부분을 따라서 연장되며 배치되는 제2 소자 분리막; 및 상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 상기 제1 수평 방향으로 동일한 제2 피치를 가지고 상호 평행하게 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함한다.
본 발명에 따른 집적회로 소자는, 복수의 게이트 라인 중 에지 더미 영역에 배치되는 복수의 더미 게이트 라인의 하부에 동일한 피치 및 동일한 연장 길이를 가지는 복수의 더미 활성 영역이 존재하므로 선폭 및/또는 피치의 균일성이 확보되며, 리프팅되는 문제가 발생하지 않을 수 있다. 따라서 더미 핀형 활성 영역이 리프팅되어 발생할 수 있는 불량을 방지할 수 있어, 본 발명의 실시 예들에 따른 집적회로 소자는 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다.
도 2는 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다.
도 3은 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다.
도 4는 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다.
도 5는 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 6은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 7은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 8은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 9는 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 10은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다.
도 11 내지 도 18은 본 발명의 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 19는 본 발명의 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 20은 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(10)는 분리 영역(SR)에 의하여 한정되는 복수의 기능 블록(Function Block, FB)을 포함할 수 있다. 분리 영역(SR)은 복수의 기능 블록(FB) 사이를 따라서, 제1 수평 방향(X 방향) 및 제1 수평 방향(Y 방향)에 수직인 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 복수의 기능 블록(FB) 각각에는 각각에는 메인 처리 유닛(MPU, main processing unit), 그래픽 처리 유닛(GPU, graphic processing unit), 통신 유닛, 인터페이스 등과 같은 IP(Intellectual Property)일 수 있다. 예를 들면, 집적회로 소자(10)는 각각 독자적인 기능을 수행하는 복수의 기능 블록(FB)을 하나의 칩으로 구현한 SoC(System-on-Chip)일 수 있다.
일부 실시 예에서, 복수의 기능 블록(FB)의 전부 또는 일부개 각각은 복수의 로직 셀을 포함할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭 (master-slaver flip-flop), 래치 (latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
다른 일부 실시 예에서, 복수의 기능 블록(FB) 중 일부개는 메모리 셀 어레이를 가지는 메모리 유닛일 수 있다. 상기 메모리 셀 어레이는 예를 들면, 수백Mbyte 내지 수 Gbyte 이상의 대용량의 메모리 셀이 어레이를 형성할 수 있다. 상기 메모리 셀은 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 MROM(Read Only Memory) 셀일 수 있다. 상기 휘발성 메모리 셀은 예를 들면, SRAM(Static Random Access Memory) 및/또는 DRAM(Dynamic RAM)일 수 있다. 상기 비휘발성 메모리 셀은 예를 들면, MRAM(Magneto-resistive RAM), PRAM(Phase-change RAM), RRAM(Resistive RAM) 및/또는 플래시 메모리일 수 있다. 상기 ROM 셀은 예를 들면, PROM(Programmable ROM) 또는 EEPROM(Electrically Erasable Programmable ROM)일 수 있다.
또 다른 일부 실시 예에서, 복수의 기능 블록(FB)의 적어도 일부개는 복수의 로직 셀 및 복수의 메모리 셀을 함께 포함할 수 있다.
기능 블록(FB)은 제1 수평 방향(X 방향)을 따라서 연장되는 적어도 2개의 제1 가장자리(EGX) 및 제2 수평 방향(Y 방향)을 따라서 연장되는 적어도 2개의 제2 가장자리(EGY)를 가지는 평면적으로 다각형 형상일 수 있다. 일부 실시 예에서, 복수의 기능 블록(FB) 각각은 평면적으로 직사각형 형상일 수 있다. 제1 수평 방향(X 방향)은 핀형 활성 영역(도 5의 FA)의 연장 방향일 수 있고, 제2 수평 방향(Y 방향)은 게이트 라인(도 5의 GL)의 연장 방향일 수 있다.
복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 적어도 2개의 에지 더미 영역(EDR)으로 이루어질 수 있다. 일부 실시 예에서, 복수의 기능 블록(FB) 중 일부개는 에지 더미 영역(EDR)을 가지지 않을 수 있다.
셀 영역(CR)은 로직 셀 및/또는 메모리 셀을 구성하기 위한 복수의 트랜지스터가 배치되는 영역일 수 있다. 예를 들면, 셀 영역(CR)에는 복수의 FinFET(fin field effect transistor)이 배치될 수 있다.
에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 연장되며 배치될 수 있다. 에지 더미 영역(EDR)에는 복수의 게이트 라인(GL) 및 복수의 핀형 활성 영역(FA)이 서로 교차되며 배치될 수 있다. 에지 더미 영역(EDR)에 배치되는 게이트 라인(GL) 및 핀형 활성 영역(FA)는 더미 게이트 라인 및 더미 핀형 활성 영역일 수 있다. 에지 더미 영역(EDR)에 배치되는 복수의 게이트 라인(GL) 및 복수의 핀형 활성 영역(FA)에 대해서는 도 5 내지 도 10, 도 19, 및 도 20을 통하여 자세히 설명하도록 한다.
에지 더미 영역(EDR)은 기능 블록(FB)의 제1 가장자리(EGX)를 따라서는 연장되며 배치되지 않을 수 있다. 이때, 에지 더미 영역(EDR)이 기능 블록(FB)의 제1 가장자리(EGX)를 따라서 연장되며 배치되지는 않고, 제2 가장자리(EGY)를 따라서 연장되며 배치된다는 의미는, 에지 더미 영역(EDR)이, 제1 가장자리(EGX) 중 제2 가장자리(EGY)에 인접하는 제1 가장자리(EGX)의 부분을 제외하고는 배치되지 않는다는 것을 의미한다. 즉, 제2 가장자리(EGY)를 따라서 연장되며 배치되는 에지 더미 영역(EDR)의 단부는 제2 가장자리(EGY)에 인접하는 제1 가장자리(EGX)의 부분까지 연장될 수 있으나, 제1 가장자리(EGX)의 나머지 부분을 따라서 연장되지는 않을 수 있다.
도 1에는 집적회로 소자(10)가 포함하는 복수의 기능 블록(FB) 각각의 모든 제2 가장자리(EGY)에 에지 더미 영역(EDR)이 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 기능 블록(FB) 중 핀형 활성 영역(FA)을 가지지 않는 기능 블록(FB), 즉 FinFET이 배치되지 않는 기능 블록(FB)에는 에지 더미 영역(EDR)이 배치되지 않을 수 있다. 예를 들면, 에지 더미 영역(EDR)이 배치되지 않는 기능 블록(FB)에는 FinFET이 배치되지 않고, 복수의 플라나 트랜지스터(planar Transistor)가 배치될 수 있다.
도 2는 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 집적회로 소자(10a)는 분리 영역(SR)에 의하여 한정되는 복수의 기능 블록(FB)을 포함할 수 있다. 기능 블록(FB)은 제1 수평 방향(X 방향)을 따라서 연장되는 적어도 2개의 제1 가장자리(EGX) 및 제1 수평 방향(Y 방향)에 수직인 제2 수평 방향(Y 방향)을 따라서 연장되는 적어도 2개의 제2 가장자리(EGY)를 가지는 평면적으로 다각형 형상일 수 있다.
예를 들면, 복수의 기능 블록(FB) 중 일부개는 평면적으로 직사각형 형상알 수 있고, 나머지는 각각 3개 이상의 제1 가장자리(EGX) 및 3개 이상의 제2 가장자리(EGY)를 가지는 평면적으로 다각형 형상일 수 있다. 도 2에는 복수의 기능 블록 (FB) 중 하나가 L자 형상의 다격형 형상인 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 기능 블록(FB) 중 적어도 일부개는 L자 형상, U자 형상, T자 형상 등 다양한 다각형 형상일 수 있다.
복수의 기능 블록(FB) 중 일부개는, 서로 인접하는 2개의 복수의 기능 블록(FB) 사이에서 제1 가장자리(EGX) 및 제2 가장자리(EGY) 중 한 개끼리 서로 마주볼 수 있고, 복수의 기능 블록(FB) 중 다른 일부개는, 서로 인접하는 2개의 복수의 기능 블록(FB) 사이에서 제1 가장자리(EGX) 및 제2 가장자리(EGY) 중 적어도 두 개끼리가 서로 마주볼 수 있다.
복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 일부 실시 예에서, 복수의 기능 블록(FB) 중 일부개는 에지 더미 영역(EDR)을 가지지 않을 수 있다.
에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 연장되며 배치될 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제1 가장자리(EGX)를 따라서는 연장되며 배치되지 않을 수 있다. 예를 들어, 기능 블록(FB)이 3개 이상의 제1 가장자리(EGX) 및 3개 이상의 제2 가장자리(EGY)를 가지는 평면적으로 다각형 형상인 경우, 에지 더미 영역(EDR)은 기능 블록(FB)의 3개 이상의 제2 가장자리(EGY) 각각을 따라서 연장되며 배치될 수 있다.
도 3은 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다. 도 3에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1 및 도 2에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 집적회로 소자(10b)는 분리 영역(SR)에 의하여 한정되는 하나의 기능 블록(FB)을 포함할 수 있다. 예를 들면, 집적회로 소자(10b)는 로직 반도체 칩일 수 있다. 일부 실시 예에서, 집적회로 소자(10b)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등일 수 있다.
분리 영역(SR)은 집적회로 소자(10b)의 가장자리를 따라서, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
기능 블록(FB)은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 셀 영역(CR)은 로직 셀을 구성하기 위한 복수의 트랜지스터가 배치되는 영역일 수 있다. 예를 들면, 셀 영역(CR)에는 복수의 FinFET이 배치될 수 있다.
기능 블록(FB)은 제1 수평 방향(X 방향)을 따라서 연장되는 2개의 제1 가장자리(EGX) 및 제2 수평 방향(Y 방향)을 따라서 연장되는 2개의 제2 가장자리(EGY)를 가지는 평면적으로 직사각형 형상일 수 있다.
에지 더미 영역(EDR)은 기능 블록(FB)의 2개의 제2 가장자리(EGY) 각각을 따라서 연장되며 배치될 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 2개의 제1 가장자리(EGX)를 따라서는 연장되며 배치되지 않을 수 있다.
도 4는 본 발명의 실시 예들에 따른 집적회로 소자를 나타내는 평면 레이아웃 다이어그램이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1 내지 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 집적회로 소자(10c)는 분리 영역(SR)에 의하여 한정되는 하나의 기능 블록(FB)을 포함할 수 있다. 예를 들면, 집적회로 소자(10c)는 로직 반도체 칩일 수 있다.
분리 영역(SR)은 집적회로 소자(10c)의 가장자리를 따라서, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
기능 블록(FB)은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 셀 영역(CR)은 로직 셀을 구성하기 위한 복수의 트랜지스터가 배치되는 영역일 수 있다. 예를 들면, 셀 영역(CR)에는 복수의 FinFET이 배치될 수 있다.
기능 블록(FB)은 제1 수평 방향(X 방향)을 따라서 연장되는 2개의 제1 가장자리(EGX) 및 제2 수평 방향(Y 방향)을 따라서 연장되는 2개의 제2 가장자리(EGY)를 가지는 평면적으로 직사각형 형상일 수 있다.
에지 더미 영역(EDR)은 기능 블록(FB)의 2개의 제2 가장자리(EGY) 각각을 따라서 연장되며 배치될 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 2개의 제2 가장자리(EGY) 중 적어도 하나의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 2개의 제1 가장자리(EGX)를 따라서는 연장되며 배치되지 않을 수 있다.
도 1 및 도 3에는, 에지 더미 영역(EDR)이 복수의 기능 블록(FB) 각각의 제2 가장자리(EGY) 전체를 따라서 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 집적회로 소자(10, 10a)는 도 5에 보인 것과 유사하게, 복수의 기능 블록(FB) 중 적어도 하나의 기능 블록(FB)의 적어도 하나의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개의 에지 더미 영역(EDR)이 연장되며 배치될 수도 있다.
도 5는 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 5는 도 1 내지 도 3에 보인 기능 블록(FB) 중, 제2 가장자리(EGY)가 집적회로 소자(10, 10a, 10b)의 가장자리를 따라서 배치되는 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 5에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1 내지 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 집적회로 소자(1)는 분리 영역(SR)에 의하여 한정되는 적어도 하나의 기능 블록(FB)을 가질 수 있다. 기능 블록(FB)에는 제1 수평 방향(X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에서 복수의 핀형 활성 영역(FA) 중 적어도 하나와 교차하며 제2 수평 방향(Y 방향)으로 연장되는 복수의 게이트 라인(GL)이 배치될 수 있다.
기능 블록(FB)은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 셀 영역(CR)은 로직 셀 및/또는 메모리 셀을 구성하기 위한 복수의 트랜지스터가 배치되는 영역일 수 있다. 예를 들면, 셀 영역(CR)에는 복수의 FinFET이 배치될 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 연장되며 배치될 수 있다.
셀 영역(CR)에 배치되는 복수의 핀형 활성 영역(FA) 중 적어도 일부개 및 복수의 게이트 라인(GL) 중 적어도 일부개는 리얼 핀형 활성 영역 및 리얼 게이트 라인일 수 있다. 도 5에 도시된 셀 영역(CR)에 배치되는 복수의 핀형 활성 영역(FA) 및 복수의 게이트 라인(GL)은 모두 리얼 핀형 활성 영역 및 리얼 게이트 라인일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 셀 영역(CR)에 배치되는 복수의 핀형 활성 영역(FA) 중 다른 일부개 및 복수의 게이트 라인(GL) 중 다른 일부개는 더미 핀형 활성 영역 및 더미 게이트 라인일 수 있다.
에지 더미 영역(EDR)에 배치되는 복수의 핀형 활성 영역(FA) 및 복수의 게이트 라인(GL)은 모두 더미 핀형 활성 영역 및 더미 게이트 라인일 수 있다.
이후에서는 설명의 편의상특별히 언급하지 않는 한, 셀 영역(CR)에서는 배치되는 핀형 활성 영역(FA) 및 게이트 라인(GL)은 리얼 핀형 활성 영역(FA) 및 리얼 게이트 라인(GL)이라 호칭하고, 에지 더미 영역(EDR)에 배치되는 핀형 활성 영역(FA) 및 게이트 라인(GL)은 더미 핀형 활성 영역(FA) 및 더미 게이트 라인(GL)이라 호칭할 수 있다. 다만, 별도로 설명하지는 않아도, 셀 영역(CR)에도 복수의 더미 핀형 활성 영역 및 복수의 더미 게이트 라인이 더 배치될 수 있으나, 셀 영역(CR)에 배치되는 복수의 더미 핀형 활성 영역 및 복수의 더미 게이트 라인의 선폭 및/또는 피치와 같은 특성은, 에지 더미 영역(EDR)에 배치되는 복수의 더미 핀형 활성 영역(FA) 및 복수의 더미 게이트 라인(GL)의 선폭 및/또는 피치와 같은 특성에 대한 설명에 한정되지 않으며, 다른 다양한 값을 가질 수 있다.
하나의 에지 더미 영역(EDR)에 배치되는 복수의 핀형 활성 영역(FA), 즉 복수의 더미 핀형 활성 영역(FA)은 상호 평행하게 제1 수평 방향(X 방향)을 따라서 연장될 수 있고, 복수의 게이트 라인(GL), 즉 복수의 더미 게이트 라인(GL)은 상호 평행하여 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 복수의 더미 핀형 활성 영역(FA)은 제2 수평 방향(Y 방향)으로 동일한 제1 피치(PTY1)를 가지고 상호 평행하게 배치될 수 있다. 복수의 더미 게이트 라인(GL)은 제1 수평 방향(X 방향)으로 동일한 제2 피치(PTX)를 가지고 상호 평행하게 배치될 수 있다.
일부 실시 예에서, 하나의 에지 더미 영역(EDR)에서, 복수의 더미 핀형 활성 영역(FA) 각각은 복수의 더미 게이트 라인(GL) 모두와 교차할 수 있고, 복수의 더미 게이트 라인(GL) 각각은 복수의 더미 핀형 활성 영역(FA) 모두와 교차할 수 있다.
셀 영역(CR)에 배치되는 복수의 핀형 활성 영역(FA), 즉 복수의 리얼 핀형 활성 영역(FA)은 상호 평행하게 제1 수평 방향(X 방향)을 따라서 연장될 수 있고, 복수의 게이트 라인(GL), 즉 복수의 리얼 게이트 라인(GL)은 상호 평행하여 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 복수의 리얼 핀형 활성 영역(FA) 중 일부개는 제1 수평 방향(X 방향)으로 동일한 제1 피치(PTY1)를 가지고 상호 평행하게 배치될 수 있으나, 다른 적어도 하나는 제1 피치(PTY1)보다 큰 제3 피치(PTY2)를 가지고 상호 평행하게 배치될 수 있다. 복수의 리얼 게이트 라인(GL) 중 적어도 일부개는 제2 수평 방향(Y 방향)으로 동일한 제2 피치(PTX)를 가지고 상호 평행하게 배치될 수 있고, 별도로 도시하지는 않았으나 다른 적어도 하나는 제2 피치(PTX)보다 큰 피치를 가지고 상호 평행하게 배치될 수 있다.
즉, 하나의 에지 더미 영역(EDR)에 배치되는 복수의 더미 핀형 활성 영역(FA)은 모두 동일한 제1 피치(PTY1)를 가지고 상호 평행하게 배치되나, 설 영역(CR)에 배치되는 복수의 리얼 핀형 활성 영역(FA)은 일부개는 제1 피치(PTY1)를 가지고 상호 평행하게 배치되고, 다른 일부개는 제1 피치(PTY1)보다 큰 피치, 예를 들면 제3 피치(PTY2) 또는 다른 값의 피치를 가지고 상호 평행하게 배치될 수 있다. 또한, 하나의 에지 더미 영역(EDR)에 배치되는 복수의 더미 게이트 라인(GL)은 모두 동일한 제2 피치(PTX)를 가지고 상호 평행하게 배치되나, 설 영역(CR)에 배치되는 복수의 리얼 게이트 라인(GL)은 제2 피치(PTY2)를 가지고 상호 평행하게 배치될 수도 있고, 제2 피치(PTY2)보다 큰 다른 값의 피치를 가지고 상호 평행하게 배치될 수 있다.
하나의 에지 더미 영역(EDR)에 배치되는 복수의 더미 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)으로 모두 동일한 연장 길이를 가질 수 있고, 복수의 더미 게이트 라인(GL)은 제2 수평 방향(Y 방향)으로 모두 동일한 연장 길이를 가질 수 있다.
반면에, 셀 영역(CR)에 배치되는 복수의 리얼 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)으로 다양한 값의 연장 길이를 가질 수 있고, 복수의 리얼 게이트 라인(GL)은 제2 수평 방향(Y 방향)으로 다양한 값의 연장 길이를 가질 수 있다.
에지 더미 영역(EDR) 내에서, 복수의 핀형 활성 영역(FA) 사이에는 제1 소자 분리막(STI)이 배치될 수 있다. 셀 영역(CR)에서, 복수의 핀형 활성 영역(FA) 사이의 일부분에는 제1 소자 분리막(STI)이 배치될 수 있고, 다른 일부분에는 제2 소자 분리막(DTI)이 배치될 수 있다. 제2 소자 분리막(DTI)의 하면은 제1 소자 분리막(STI)의 하면보다 낮은 레벨을 가질 수 있으며, 수직 방향(Z 방향)으로 제2 소자 분리막(DTI)의 높이는 제1 분리막(STI)의 높이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 소자 분리막(STI)의 상면과 제2 소자 분리막(DTI)의 상면은 대체로 동일한 레벨을 가질 수 있다.
제2 소자 분리막(DTI)은 기능 블록(FB)의 주변을 감싸도록 분리 영역(SR)에서 기능 블록(FB)의 가장자리를 따라서 더 배치될 수 있다.
제2 소자 분리막(DTI)은, 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 분리 영역(SR)을 향하는 하나의 가장자리, 즉 기능 블록(FB)의 제2 가장자리(EGY), 및 제1 방향(X 방향)을 따라서 연장되며 분리 영역(SR)을 향하는 모든 가장자리를 감싸며 연장될 수 있다. 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 셀 영역(CR)을 향하는 다른 하나의 가장자리의 적어도 일부분은 제1 소자 분리막(STI)이 감싸며 연장될 수 있다. 일부 실시 예에서, 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 셀 영역(CR)을 향하는 다른 하나의 가장자리의 모든 부분은 제1 소자 분리막(STI)이 감싸며 연장될 수 있다. 다른 일부 실시 예에서, 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 셀 영역(CR)을 향하는 다른 하나의 가장자리의 일부분은 제1 소자 분리막(STI)이 감싸며 연장되고, 나머지 부분은 제2 소자 분리막(DTI)이 감싸면 연장될 수 있다.
기능 블록(FB)이 가지는 복수의 게이트 라인(GL) 중 셀 영역(CR)에 배치되는 복수의 리엘 게이트 라인(GL)은 더미 에지 영역(EDR)에 배치되는 복수의 더미 게이트 라인(GL)에 의하여 포토 공정 및 에치 공정을 수행하는 과정에서 선폭 및/또는 피치의 균일성(uniformity)를 가지며 형성될 수 있다. 그러나, 더미 에지 영역(EDR)에 배치되는 복수의 더미 게이트 라인(GL)은 분리 영역(SR)에 다른 게이트 라인이 존재하지 않기 때문에, 선폭 및/또는 피치의 균일성이 확보되지 않을 수 있으며, 이에 따라서 복수의 더미 게이트 라인(GL) 중 적어도 일부가 리프팅(lifting)되는 문제가 발생하여 불량을 야기할 수 있다.
그러나, 본 발명의 실시 예들에 따른 집적회로 소자(1)가 가지는 복수의 더미 게이트 라인(GL)은 하부에 동일한 제1 피치(PTY1) 및 동일한 연장 길이를 가지는 복수의 더미 핀형 활성 영역(FA)이 존재하므로, 선폭 및/또는 피치의 균일성이 확보되며, 리프팅되는 문제가 발생하지 않을 수 있다. 따라서 본 발명의 실시 예들에 따른 집적회로 소자(1)는 더미 핀형 활성 영역(FA)이 리프팅되어 발생할 수 있는 불량을 방지할 수 있어, 신뢰성을 확보할 수 있다.
도 6은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 6은 도 4에 보인 기능 블록(FB) 중, 제2 가장자리(EGY)가 집적회로 소자(10c)의 가장자리를 따라서 배치되는 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 6에 있어서, 도 4 및 도 5에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 4 및 도 5에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 집적회로 소자(1a)는 분리 영역(SR)에 의하여 한정되는 적어도 하나의 기능 블록(FB)을 가질 수 있다. 기능 블록(FB)은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다.
일부 실시 예에서, 기능 블록(FB)의 하나의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개의 에지 더미 영역(EDR)의 사이에서, 복수의 더미 핀형 활성 영역(FA) 사이에는 제1 소자 분리막(STI)이 배치될 수 있다. 제2 소자 분리막(DTI)은, 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 분리 영역(SR)을 향하는 하나의 가장자리, 즉 기능 블록(FB)의 제2 가장자리(EGY), 및 제1 방향(X 방향)을 따라서 연장되며 분리 영역(SR)을 향하는 모든 가장자리를 감싸며 연장될 수 있다. 하나의 더미 에지 영역(EDR)의 제2 방향(Y 방향)을 따라서 연장되며 셀 영역(CR)을 향하는 다른 하나의 가장자리의 적어도 일부분은 제1 소자 분리막(STI)이 감싸며 연장될 수 있다.
도 7은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 7는 도 1 및 도 2에 보인 서로 인접하는 2개의 기능 블록(FB) 각각의 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 7에 있어서, 도 1, 도 2, 및 도 5에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1, 도 2, 및 도 5에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 집적회로 소자(1b)는 분리 영역(SR)에 의하여 한정되는 복수의 기능 블록(FB)을 가질 수 있다. 복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY)에 일부분을 따라서 에지 더미 영역(EDR)이 서로 마주보며 배치될 수 있다.
복수의 리얼 핀형 활성 영역(FA) 중 일부개는 제1 수평 방향(X 방향)으로 동일한 제1 피치(PTY1)를 가지고 상호 평행하게 배치될 수 있으나, 다른 적어도 하나는 제1 피치(PTY1)보다 큰 제3 피치(PTY2)를 가지고 상호 평행하게 배치될 수 있고, 또 다른 적어도 하나는 제1 피치(PTY1)보다 크고, 제3 피치(PTY2)와는 다른 제4 피치(PTY3)를 가지고 상호 평행하게 배치될 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY) 중 하나를 감싸며 연장되는 제2 소자 분리막(DTI)과 다른 하나를 감싸며 연장되는 제2 소자 분리막(DTI)은 서로 이격될 수 있다.
도 8은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 8는 도 1 및 도 2에 보인 서로 인접하는 2개의 기능 블록(FB) 각각의 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 8에 있어서, 도 1, 도 2, 도 5, 도 7에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 1, 도 2, 도 5 및 도 7에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 집적회로 소자(1c)는 분리 영역(SR)에 의하여 한정되는 복수의 기능 블록(FB)을 가질 수 있다. 복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY)에 일부분을 따라서 에지 더미 영역(EDR)이 서로 마주보며 배치될 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY) 사이에는 제2 소자 분리막(DTI)이 배치될 수 있다. 도 7과 비교하면, 집적회로 소자(1c)에서 서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY) 사이에는 일체를 이루는 제2 소자 분리막(DTI)이 배치될 수 있다.
도 9는 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 9는 도 2에 보인 제1 가장자리(EGX) 및 제2 가장자리(EGY) 중 적어도 두 개끼리가 서로 마주보는 서로 인접하는 2개의 기능 블록(FB) 각각의 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 9에 있어서, 도 2, 도 5, 도 7 및 도 8에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 2, 도 5, 도 7 및 도 8에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 집적회로 소자(1d)는 분리 영역(SR-X, SR-Y)에 의하여 한정되는 복수의 기능 블록(FB)을 가질 수 있다. 복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다.
분리 영역(SR-X, SR-Y)은 서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제1 가장자리(EGX) 사이의 부분인 제1 분리 영역(SR-Y)과 서로 마주보는 제2 가장자리(EGY) 사이의 부분인 제2 분리 영역(SR-X)으로 이루어질 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY) 중 하나를 감싸며 연장되는 제2 소자 분리막(DTI)과 다른 하나를 감싸며 연장되는 제2 소자 분리막(DTI)은 서로 이격될 수 있다. 즉, 제2 분리 영역(SR-X)에는 서로 이격되는 2개의 제2 소자 분리막(DTI)이 배치될 수 있다. 서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제1 가장자리(EGX) 사이에는 일체를 이루는 제2 소자 분리막(DTI)이 배치될 수 있다. 즉, 제1 분리 영역(SR-Y)에는 일체를 이루는 1개의 제2 소자 분리막(DTI)이 배치될 수 있다.
도 10은 본 발명의 실시 예들에 따른 집적회로 소자의 일부분을 확대하여 나타내는 평면 레이아웃 다이어그램이다. 도 10은 도 2에 보인 제1 가장자리(EGX) 및 제2 가장자리(EGY) 중 적어도 두 개끼리가 서로 마주보는 서로 인접하는 2개의 기능 블록(FB) 각각의 부분을 확대하여 나타내는 평면 레이아웃 다이어그램으로, 도 10에 있어서, 도 2, 도 5, 도 7, 도 8, 및 도 9에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 2, 도 5, 도 7, 도 8 및 도 9에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 집적회로 소자(1e)는 분리 영역(SR)에 의하여 한정되는 복수의 기능 블록(FB)을 가질 수 있다. 복수의 기능 블록(FB) 각각은 셀 영역(CR), 및 기능 블록(FB)의 가장자리의 일부분을 따라서 배치되는 에지 더미 영역(EDR)으로 이루어질 수 있다. 에지 더미 영역(EDR)은 기능 블록(FB)의 제2 가장자리(EGY)를 따라서 서로 이격되는 복수개가 연장되며 배치될 수 있다.
서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제2 가장자리(EGY) 사이에는 일체를 이루는 제2 소자 분리막(DTI)이 배치될 수 있다. 즉, 제2 분리 영역(SR-X)에는 일체를 이루는 1개의 제2 소자 분리막(DTI)이 배치될 수 있다. 서로 인접하는 2개의 기능 블록(FB) 각각의 서로 마주보는 제1 가장자리(EGX) 사이에는 일체를 이루는 제2 소자 분리막(DTI)이 배치될 수 있다. 즉, 제1 분리 영역(SR-Y)에는 일체를 이루는 1개의 제2 소자 분리막(DTI)이 배치될 수 있다.
도 9 및 도 10을 함께 참조하면, 본 발명의 실시예들에 따른 집적회로 소자(1c, 1d)는 복수의 더미 게이트 라인(GL)이 균일성을 가지며 형성될 수 있으므로, 제2 분리 영역(SR-X)에 복수의 더미 게이트 라인(GL)의 균일성을 확보하기 위한 별도의 구조물이 배치될 필요가 없다. 따라서, 복수의 게이트 라인(GL)을 형성하기 위한 제2 하드 마스크 패턴(도 15의 HM2)을 DPT(Double Patterning Technology) 또는 QPT(Quadruple Patterning Technology)와 같은 스페이서를 이용하는 패턴 밀도 증가 기술을 사용하여 형성하는 경우에도, 인접하는 적어도 2개의 기능 블록(FB)이 가지는 복수의 더미 게이트 라인(GL)을 형성하기 위한 제2 하드 마스크 패턴(HM2)을 함께 스페이서를 이용하는 패턴 밀도 증가 기술을 사용하여 형성할 수 있으므로, 제1 분리 영역(SR-Y)에서는 불필요한 스페이서의 부분을 제거하기 위한 트리밍 공정을 수행하지 않을 수 있다. 따라서 제1 분리 영역(SR-Y)을 사이에 두고 마주 보는 복수의 게이트 라인(GL)의 단부 사이의 제1 간격(DGL)을 최소화할 수 있다. 예를 들면, 제1 간격(DGL)은 제1 피치(PTY1)보다 크고, 제1 피치(PTY1)의 2배보다 작은 값을 가질 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 집적회로 소자(1d)는 복수의 더미 게이트 라인(GL)이 균일성을 가지며 형성될 수 있으므로, 제2 분리 영역(SR-X)에 복수의 더미 게이트 라인(GL)의 균일성을 확보하기 위한 별도의 구조물이 배치될 필요가 없다. 따라서, 제2 분리 영역(SR-X)을 사이에 두고 마주 보는 복수의 핀형 활성 영역(FA), 즉 복수의 더미 핀형 활성 영역(FA)의 단부 사이의 제2 간격(DFA)을 최소화할 수 있다. 예를 들면, 제2 간격(DFA)은 제2 피치(PTX)보다 크고, 제2 피치(PTYX)의 2배보다 작은 값을 가질 수 있다.
도 11 내지 도 18은 본 발명의 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 19는 본 발명의 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로, 도 11 내지 도 19는 도 5의 X1-X2 선 및 Y1-Y2 선에 대응하는 위치를 따라 절단한 예시적인 단면도들이다.
도 11을 참조하면, 버퍼층(122)이 형성된 기판(102) 상에 복수의 제1 하드 마스크 패턴(HM1)을 형성한다.
기판(102)은 칩 영역(CR), 에지 더미 영역(EDR), 및 분리 영역(SR)을 가질 수 있다. 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 버퍼층(122)은 절연 물질로 이루어질 수 있다. 예를 들면, 버퍼층(122)은 산화물, 질화물, 또는 산질화물로 이루어질 수 있다.
복수의 제1 하드 마스크 패턴(HM1)은 셀 영역(CR) 및 에지 더미 영역(EDR)에 형성될 수 있다. 복수의 제1 하드 마스크 패턴(HM1)은 제1 층(124) 및 제1 층(124) 상의 제2 층(126)을 포함하는 적층 구조를 가질 수 있다. 일부 실시 예에서, 복수의 제1 하드 마스크 패턴(HM1)은 DPT 또는 QPT와 같은 스페이서를 이용하는 패턴 밀도 증가 기술을 사용하여 형성할 수 있다. 제1 층(124) 및 제2 층(126) 각각은 산화물, 질화물, 산질화물, 폴리실리콘, 탄소 함유막을 포함하는 절연물질 중 서로 다른 물질로 이루어질 수 있다. 상기 탄소 함유막은 SOH(spin-on hardmask) 재료를 포함할 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
복수의 제1 하드 마스크 패턴(HM1)은 상호 평행하게 제1 수평 방향(X 방향)을 따라서 연장되도록 형성될 수 있다. 에지 더미 영역(EDR)에서 복수의 제1 하드 마스크 패턴(HM1)은 제2 수평 방향(Y 방향)으로 동일한 제1 피치(PTY1)를 가지고 상호 평행하게 배치될 수 있다. 에지 더미 영역(EDR)에서 복수의 제1 하드 마스크 패턴(HM1)은 제1 수평 방향(X 방향)으로 동일한 연장 길이를 가질 수 있다.
도 11 및 도 12를 함께 참조하면, 복수의 제1 하드 마스크 패턴(HM1)을 식각 마스크로 기판(102)의 일부분을 제거하여 제1 트렌치(TR1)에 의하여 한정되며 기판(102)의 주면(102M)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)을 형성한다. 기판(102)의 주면(102)은 제1 수직 레벨(LV1)에서 수평 방향(X-Y 평면 방향)으로 연장되는 주면(102M)을 가질 수 있다. 제1 피치(PTY1)를 가지고 상호 평행하게 배치되는 복수의 핀형 활성 영역(FA) 사이에서, 제1 트렌치(TR1)의 저면은 기판(102)의 주면(102M)과 동일한 제1 수직 레벨(LV1)에 위치할 수 있다.
일부 실시 예에서, 제1 트렌치(TR1) 중 일부분, 예를 들면 제1 피치(PTY1)를 가지고 상호 평행하게 배치되는 복수의 핀형 활성 영역(FA) 사이 이외의 부분의 저면은 제1 수직 레벨(LV1)보다 낮은 레벨에 위치할 수 있다.
복수의 핀형 활성 영역(FA)을 형성하는 과정에서, 제1 하드 마스크 패턴(HM1) 및 버퍼층(122) 중 제1 트렌치(TR1)에 대응하는 일부분이 기판(102)의 일부분과 함께 제거될 수 있다. 복수의 핀형 활성 영역(FA)을 형성하는 과정에서, 제1 하드 마스크 패턴(HM1)의 일부분, 예를 들면 제2 층(126)이 제거될 수 있다.
도 13을 참조하면, 제1 트렌치(TR1)의 저면과 내측면, 그리고 기판(102)의 상면 상을 덮는 라이어층(114A) 및 제1 트렌치(TR1) 내를 채우는 제1 트렌치 매립층(114B)으로 이루어지는 제1 소자 분리막(114)을 형성한다. 일부 실시 예에서, 라이너층(114A)은 산화물, 질화물, 또는 산질화물로 이루어질 수 있다. 예를 들면, 라이너층(114A)은 열산화로 형성된 실리콘 산화물, SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 제1 트렌치 매립층(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화물로 이루어질 수 있다. 예를 들면 제1 트렌치 매립층(114B)은, FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetraethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 제1 트렌치 매립층(114B)은 제1 트렌치(TR1)을 채우고 기판(102)의 상면을 덮는 예비 트렌치 매립층을 형성한 후, 기판(102)의 상면보다 높은 레벨을 가지는 상기 예비 트렌치 매립층의 부분을 제거하여 형성할 수 있다. 제1 트렌치 매립층(114B)을 형성하기 위하여, 일부 실시 예에서, 상기 예비 트렌치 매립층의 부분을 제거하는 과정에서, 버퍼층(122)은 식각 정지막으로 사용될 수 있으며, 제1 층(도 12의 124)은 상기 예비 트렌치 매립층의 부분과 함께 제거될 수 있다.
제1 소자 분리막(114)을 형성한 후, 제1 소자 분리막(114)의 일부분 및 기판(102)의 일부분을 제거하여, 제1 수직 레벨(LV1)보다 낮은 제2 수직 레벨(LV2)에 위치하는 저면을 가지는 제2 트렌치(TR2)를 형성한다. 이후, 제2 트렌치(TR2)의 적어도 일부분을 채우는 제2 소자 분리막(116)을 형성한다. 일부 실시 예에서, 제2 소자 분리막(116)이 제2 트렌치(TR2)를 모두 채우지 않는 경우, 제2 소자 분리막(116)에 의하여 채워지지 않은 제2 트렌치(TR2)의 나머지 부분을 채우는 제2 트렌치 매립층(116F)을 더 형성할 수 있다. 제2 소자 분리막(116)은 산화물로 이루어질 수 있다. 제2 트렌치 매립층(116F)은 산화물로 이루어질 수 있다.
도 14를 참조하면, 제1 소자 분리막(114)의 상면 및 제2 소자 분리막(116)의 상면이 핀형 활성 영역(FA)의 상면의 제1 수직 레벨(LV1)보다 높고 제3 수직 레벨(LV3)보다 낮은 제4 수직 레벨(LV4)에 위치하도록, 제1 소자 분리막(114) 및 제2 소자 분리막(116)의 상측 일부분을 제거한다. 제1 소자 분리막(114) 및 제2 소자 분리막(116) 각각은 도 5에 보인 제1 소자 분리막(STI) 및 제2 소자 분리막(DTI)에 대응될 수 있다. 제1 소자 분리막(114)의 하면은 제1 수직 레벨(LV1)에 위치할 수 있고, 제2 소자 분리막(116)의 하면은 제1 수직 레벨(LV1)보다 낮은 제2 수직 레벨(LV2)에 위치할 수 있다.
복수의 핀형 활성 영역(FA)은 제1 소자 분리막(114) 위로 핀(fin) 형상으로 돌출될 수 있다. 제1 소자 분리막(114)은 복수의 핀형 활성 영역(FA) 측벽의 하측 일부분을 덮을 수 있다.
도 15를 참조하면, 제1 소자 분리막(114) 위로 돌출된 복수의 핀형 활성 영역(FA)의 표면을 덮는 더미 게이트 절연 물질층(D143) 및 더미 게이트 절연 물질층(D143) 상을 덮는 더미 게이트 물질층(D150)을 형성한다.
더미 게이트 절연 물질층(D143)은 예를 들면, 산화물로 이루어질 수 있다. 일부 실시 예에서, 더미 게이트 절연 물질층(D143)은 열산화 공정에 의하여 제1 소자 분리막(114) 위로 돌출된 복수의 핀형 활성 영역(FA)의 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
더미 게이트 물질층(D150)은 예를 들면, 폴리 실리콘으로 이루어질 수 있다. 더미 게이트 물질층(D150)은, 더미 게이트 물질층(D150)의 상면이 복수의 핀형 활성 영역(FA)의 상면보다 높은 레벨에 위치하도록, 충분한 두께를 가지도록 형성될 수 있다.
더미 게이트 물질층(D150)는 복수의 제2 하드 마스크 패턴(HM2)을 형성할 수 있다. 복수의 제2 하드 마스크 패턴(HM2)은 셀 영역(CR) 및 에지 더미 영역(EDR)에 형성될 수 있다. 복수의 제2 하드 마스크 패턴(HM2)은 제3 층(132) 및 제3 층(132) 상의 제4 층(134)을 포함하는 적층 구조를 가질 수 있다. 일부 실시 예에서, 복수의 제2 하드 마스크 패턴(HM2)은 DPT 또는 QPT와 같은 스페이서를 이용하는 패턴 밀도 증가 기술을 사용하여 형성할 수 있다. 일부 실시 예에서, 제3 층(132) 및 제4 층(134) 각각은 산화물, 질화물, 산질화물, 폴리실리콘, 탄소 함유막을 포함하는 절연물질 중 서로 다른 물질로 이루어질 수 있다. 상기 탄소 함유막은 SOH 재료를 포함할 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다. 다른 일부 실시 예에서, 제3 층(132)은 산화물, 질화물, 산질화물, 폴리실리콘, 탄소 함유막을 포함하는 절연물질 중 어느 하나로 이루어지고, 제4 층(134)은 반사 방지막일 수 있다.
복수의 제2 하드 마스크 패턴(HM2)은 상호 평행하게 제2 수평 방향(Y 방향)을 따라서 연장되도록 형성될 수 있다. 에지 더미 영역(EDR)에서 복수의 제2 하드 마스크 패턴(HM2)은 제2 수평 방향(Y 방향)으로 동일한 제2 피치(PTX)를 가지고 상호 평행하게 배치될 수 있다. 에지 더미 영역(EDR)에서 복수의 제2 하드 마스크 패턴(HM1)은 제2 수평 방향(Y 방향)으로 동일한 연장 길이를 가질 수 있다.
도 15 및 도 16을 함께 참조하면, 복수의 제2 하드 마스크 패턴(HM2)을 식각 마스크로 더미 게이트 물질층(D150)의 일부분 및 더미 게이트 절연 물질층(D143)의 일부분을 제거하여 복수의 더미 게이트 라인(D152) 및 복수의 더미 게이트 절연막(D145)을 형성한다. 복수의 더미 게이트 절연막(D145)은 복수의 핀형 활성 영역(FA)과 복수의 더미 게이트 라인(D152) 사이에 개재될 수 있다.
일부 실시 예에서, 복수의 더미 게이트 라인(D152) 상에는 복수의 제2 하드 마스크 패턴(HM2)의 일부분이 잔류할 수 있다. 예를 들면, 복수의 더미 게이트 라인(D152) 각각의 상에는 제3 층(132)이 잔류할 수 있다.
이후, 복수의 더미 게이트 절연막(D145) 및 복수의 더미 게이트 라인(D152)의 적층 구조의 양측면을 덮는 복수의 게이트 스페이서(140)를 형성한다. 복수의 게이트 스페이서(140)는 예를 들면, 질화물로 이루어질 수 있다.
도 16 및 도 17을 함께 참조하면, 복수의 게이트 스페이서(140)가 양측면을 덮는 복수의 더미 게이트 절연막(D145) 및 복수의 더미 게이트 라인(D152)의 적층 구조의 사이에 노출되는 핀형 활성 영역(FA)의 일부분들에 복수의 소스/드레인 영역(160)을 형성한다. 일부 실시 예에서, 복수의 소스/드레인 영역(160)은 핀형 활성 영역(FA)의 일부분들에 불순물을 주입하여 형성할 수 있다. 다른 일부 실시 예에서, 복수의 소스/드레인 영역(160)은, 복수의 게이트 스페이서(140)가 양측면을 덮는 복수의 더미 게이트 절연막(D145) 및 복수의 더미 게이트 라인(D152)의 적층 구조의 사이에 노출되는 핀형 활성 영역(FA)의 일부분들을 제거하여 복수의 리세스를 형성한 후, 상기 복수의 리세스를 채우도록 형성할 수 있다. 예를 들면, 복수의 소스/드레인 영역(160)은 에피텍셜 성장된 SiGe층, 에피텍셜 성장된 Si층, 및 에피텍셜 성장된 SiC층 중 하나 또는 이들의 조합으로 이루어질 수 있다.
복수의 게이트 스페이서(140)가 양측면을 덮는 복수의 더미 게이트 절연막(D145) 및 복수의 더미 게이트 라인(D152)의 적층 구조를 덮는 제1 층간 절연 물질층을 형성한 후, 복수의 더미 게이트 라인(D152)의 상면이 노출되도록 상기 제1 층간 절연 물질층의 상측 일부분을 제거하여 제1 층간 절연막(172)을 형성한다. 제1 층간 절연막(172)은 산화물, 질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 층간 절연막(172)은 예를 들면, CMP 공정을 수행하여 상기 제1 층간 절연 물질층의 상측 일부분을 제거하여 형성할 수 있다. 제1 층간 절연막(172)을 형성하기 위하여 상기 제1 층간 절연 물질층의 상측 일부분을 제거하는 과정에서, 복수의 게이트 스페이서(140)의 상측 일부분 및 복수의 더미 게이트 라인(D152) 각각의 상에 잔류하는 제3 층(132)이 함께 제거될 수 있다.
복수의 더미 게이트 라인(D152)의 상면, 복수의 게이트 스페이서(140)의 상면, 및 제1 층간 절연막(172)의 상면은 동일 평면상에 위치(coplanar)할 수 있다.
도 17 및 도 18을 함께 참조하면, 복수의 더미 게이트 라인(D152) 및 복수의 더미 게이트 절연막(D145)을 제거하고, 복수의 더미 게이트 라인(D152) 및 복수의 더미 게이트 절연막(D145)이 제거된 복수의 게이트 스페이서(140) 사이의 공간의 저면 및 내측면을 덮는 복수의 게이트 절연막(145), 및 복수의 게이트 절연막(145) 상을 덮는 복수의 게이트 라인(152)을 형성한다. 복수의 게이트 라인(152)은 복수의 더미 게이트 라인(D152) 및 복수의 더미 게이트 절연막(D145)이 제거된 복수의 게이트 스페이서(140) 사이의 공간을 채울 수 있다. 복수의 게이트 라인(152)은 도 5에 보인 복수의 게이트 라인(GL)에 대응될 수 있다.
복수의 게이트 절연막(145) 및 복수의 게이트 라인(152)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
복수의 게이트 절연막(145)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(145)과의 사이에 인터페이스막이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(152)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(152)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(152) 각각은, TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시 예에서, 복수의 게이트 절연막(145) 및 복수의 게이트 라인(152)이 복수의 더미 게이트 라인(D152) 및 복수의 더미 게이트 절연막(D145)이 제거된 복수의 게이트 스페이서(140) 사이의 공간의 하측 일부분만 채우도록 형성한 후, 복수의 게이트 스페이서(140) 사이의 공간의 나머지 부분을 채우는 복수의 게이트 캡핑층(190)을 더 형성할 수 있다. 복수의 게이트 캡핑층(190)은 예를 들면, 질화막, 또는 산화질화막으로 이루어질 수 있다. 복수의 게이트 스페이서(140)의 최상단과 복수의 게이트 캡핑층(190)의 상면은 동일한 수직 레벨에 위치할 수 있다.
도 19를 참조하면, 제2 층간 절연막(174)을 형성한 후, 제2 층간 절연막(174)을 관통하여 복수의 게이트 라인(152)과 전기적으로 연결되는 복수의 제1 콘택 플러그(182), 및 제2 층간 절연막(174) 및 제1 층간 절연막(172)을 관통하여 복수의 소스/드레인 영역(160)과 전기적으로 연결되는 복수의 제2 콘택 플러그(184)을 형성한다.
일부 실시 예에서, 복수의 게이트 캡핑층(190)이 복수의 게이트 라인(152)의 상면을 덮는 경우, 복수의 제1 콘택 플러그(182)는 제2 층간 절연막(174) 및 복수의 게이트 캡핑층(190)을 관통하여 복수의 게이트 라인(152)과 전기적으로 연결될 수 있다.
복수의 제1 콘택 플러그(182) 및 복수의 제2 콘택 플러그(184) 각각은, 도전성 배리어막 및 도전성 배리어막 상의 플러그 물질층으로 이루어질 수 있다. 상기 도전성 배리어막은 예를 들면, Ti, Ta, TiN, TaN 또는 이들의 조합으로 이루어질 수 있다. 상기 플러그 물질층은 예를 들면, W, Cu, Ti, Ta, Ru, Mn 또는 Co와 같은 금속 물질, TiN, TaN, CoN 또는 WN과 같은 금속 질화물, 또는 CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다.
일부 실시 예에서, 복수의 제2 콘택 플러그(184) 각각과 복수의 소스/드레인 영역(124) 각각의 사이에는 실리사이드층이 배치될 수 있다. 상기 실리사이드층(122)은 예를 들면, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다.
본 발명의 실시 예들에 따른 집적회로 소자(1)가 가지는 복수의 게이트 라인(152) 중 에지 더미 영역(EDR)에 배치되는 복수의 더미 게이트 라인(152)은 하부에 동일한 제1 피치(도 12의 PTY1) 및 동일한 연장 길이를 가지는 복수의 핀형 활성 영역(FA), 즉 복수의 더미 핀형 활성 영역(FA)이 존재하므로 선폭 및/또는 피치의 균일성이 확보되며, 리프팅되는 문제가 발생하지 않을 수 있다. 따라서 본 발명의 실시 예들에 따른 집적회로 소자(1)는 더미 핀형 활성 영역(FA)이 리프팅되어 발생할 수 있는 불량을 방지할 수 있어, 신뢰성을 확보할 수 있다.
도 11 내지 도 19에서는 도 5의 X1-X2 선 및 Y1-Y2 선에 대응하는 위치를 따라 절단한 예시적인 단면도들을 도시하여 설명하였으나, 다른 부분에 형성되는 구성 요소들, 예를 들면 셀 영역(도 5의 CR)에 형성되는 제1 소자 분리막(STI), 제2 소자 분리막(DTI), 복수의 핀형 활성 영역(FA), 및 복수의 게이트 라인(GL) 또한 동일하거나 유사한 방법을 통하여 형성할 수 있음은 당 분야에서 통상의 지식을 가진 자에게 자명한 바, 자세한 설명은 생략하도록 한다.
도 11 내지 도 19를 통하여, 핀형 활성 영역(FA)을 포함하는 핀형 트랜지스터(FinFET)를 가지는 집적회로 소자(1)에 대하여 설명하였으나, 본 발명의 기술적 사상에 따른 집적회로 소자는 이에 한정되는 것은 아니다.
예를 들어, 본 발명의 기술적 사상에 따른 집적회로 소자는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트를 포함하는 트랜지스터인 MBCFETㄾ(Multi Bridge Channel FET), 또는 다양한 3차원(3D) 트랜지스터를 포함할 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로 도 20에서는 나노 시트를 포함하는 트랜지스터를 가지는 집적회로 소자에 대하여 설명하며, 도 20에 있어서 도 19에서와 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 도 19에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 20을 참조하면, 집적회로 소자(2)는 반도체 소자(1)는 기판(102)으로부터 돌출되고 제1 수평 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA)의 상면으로부터 이격된 위치에서 복수의 핀형 활성 영역(FA)의 상면과 대면하는 복수의 나노 시트 적층 구조(NSS)를 포함한다. 기판(102)에는 복수의 핀형 활성 영역(FA)을 한정하는 제1 트렌치(TR1)가 형성될 수 있다. 복수의 핀형 활성 영역(FA)의 하부 측벽은 제1 트렌치(TR1)의 하측 일부분을 채우는 제1 소자 분리막(114)으로 덮일 수 있다.
복수의 나노 시트 적층 구조(NSS)는 기판(102) 상에서 복수의 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노 시트(N1, N2, N3)를 포함할 수 있다. 하나의 나노 시트 적층 구조(NSS)를 구성하는 복수의 나노 시트(N1, N2, N3)는 핀형 활성 영역(FA)의 상면 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노 시트 적층 구조(NSS)가 3개의 나노 시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않으며, 필요에 따라 다양하게 선택되는 개수의 나노 시트를 포함할 수도 있다. 복수의 나노 시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다.
복수의 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(152a)이 제1 수평 방향(X 방향)과 교차하는 제2 방향 방향(Y 방향)으로 연장되어 있다. 복수의 게이트 라인(150)은 복수의 나노 시트 적층 구조(NSS) 각각과 적어도 일부분이 수직 방향(Z 방향)으로 오버랩될 수 있다. 나노 시트 적층 구조(NSS)와 게이트 라인(152a)과의 사이에는 게이트 절연막(145a)이 형성되어 있다.
복수의 게이트 라인(152a) 각각은 나노 시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(152M)과, 메인 게이트 부분(152M)에 연결되고 핀형 활성 영역(FA) 및 복수의 나노 시트(N1, N2, N3)와의 사이의 공간, 즉, 복수의 나노 시트(N1, N2, N3) 각각의 하측에 형성되는 복수의 서브 게이트 부분(152S)을 포함할 수 있다. 메인 게이트 부분(150M)의 두께인 제1 두께보다 복수의 서브 게이트 부분(150S) 각각의 두께인 제2 두께는 작은 값을 가질 수 있다. 여기서, 메인 게이트 부분(152M)의 제1 두께 및 복수의 서브 게이트 부분(152S) 각각의 제2 두께는 각각 수직 방향(Z 방향)을 따르는 크기를 의미한다.
일부 실시예들에서, 복수의 나노 시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노 시트(N1, N2, N3)는 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 위에는 각각 복수의 소스/드레인 영역(162)이 형성되어 있다. 복수의 소스/드레인 영역(162)은 각각 이웃하는 복수의 나노 시트(N1, N2, N3)의 일단에 연결되어 있다.
복수의 나노 시트 적층 구조(NSS) 위에는 게이트 라인(152a)의 측벽을 덮는 게이트 스페이서(140)가 형성되어 있다. 게이트 스페이서(140)는 게이트 라인(152a) 중 메인 게이트 부분(152M)의 측벽을 덮을 수 있다.
복수의 나노 시트(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(162)에 접하는 절연 스페이서(IS)가 배치될 수 있다. 절연 스페이서(IS)는 핀형 활성 영역(FA)와 복수의 나노 시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(120S)과 소스/드레인 영역(162)과의 사이에 개재될 수 있다. 일부 실시예들에서, 절연 스페이서(IS)는 실리콘 질화막으로 이루어질 수 있다. 절연 스페이서(IS)는 게이트 유전막(145a)을 사이에 두고, 복수의 서브 게이트 부분(152S) 중 적어도 일부의 측벽을 덮을 수 있다.
복수의 소스/드레인 영역(162) 위에는 제1 층간 절연막(172) 및 제2 층간 절연막(174)이 차례로 형성되어 있다. 제1 층간 절연막(172) 및 제2 층간 절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 콘택 플러그(182)는 제2 층간 절연막(174)을 관통하여 복수의 게이트 라인(152a)과 전기적으로 연결될 수 있고, 복수의 제2 콘택 플러그(184)는 제2 층간 절연막(174) 및 제1 층간 절연막(172)을 관통하여 복수의 소스/드레인 영역(162)과 전기적으로 연결되는 을 형성한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 1d, 1e, 2, 10, 10a, 10b, 10c : 집적회로 소자, 102 : 기판, FA : 핀형 활성 영역, STI, 114 : 제1 소자 분리막, DTI, 116 : 제2 소자 분리막, 145, 145a : 게이트 절연막, GL, 152, 152a : 게이트 라인, 160, 162 : 소스/드레인 영역, CR : 셀 영역, EDR : 에지 더미 영역, SR : 분리 영역, FB : 기능 블록

Claims (10)

  1. 분리 영역에 의하여 한정되며, 셀 영역 및 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판;
    상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에 배치되는 복수의 리얼 핀형 활성 영역 및 상기 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역; 및
    상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함하고,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역은 상기 제2 수평 방향으로 동일한 제1 피치를 가지고 상호 평행하게 배치되고, 상기 복수의 리얼 핀형 활성 영역 중 일부개는 상기 제2 수평 방향으로 상기 제1 피치를 가지고 상호 평행하게 배치되고, 상기 복수의 리얼 핀형 활성 영역 중 다른 일부개는 제2 수평 방향으로 상기 제1 피치보다 큰 제2 피치를 가지고 상호 평행하게 배치되는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 기능 블록은 상기 제1 수평 방향을 따라서 연장되는 적어도 2개의 제1 가장자리 및 상기 제2 수평 방향을 따라서 연장되는 적어도 2개의 제2 가장자리를 가지는 평면적으로 다각형 형상이며,
    상기 에지 더미 영역은, 상기 기능 블록의 상기 적어도 2개의 제2 가장자리를 따라서 연장되며 배치되는 것을 특징으로 하는 집적회로 소자.
  3. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역을 한정하며 제1 수직 레벨에 위치하는 저면을 가지는 제1 트렌치의 하측 일부분을 채우는 제1 소자 분리막; 및
    상기 제1 수직 레벨보다 낮은 제2 수직 레벨에 위치하는 저면을 가지는 제2 트랜치를 채우는 제2 소자 분리막;을 더 포함하며,
    상기 분리 영역에서, 상기 더미 에지 영역의 상기 제2 수평 방향을 따라서 연장되며 상기 분리 영역을 향하는 가장자리인 상기 제2 가장자리의 모든 부분을 따라서 상기 제2 소자 분리막이 연장되며 배치되는 것을 특징으로 하는 집적회로 소자.
  4. 제3 항에 있어서,
    상기 더미 에지 영역의 상기 제2 수평 방향을 따라서 연장되며 상기 셀 영역향하는 가장자리의 일부분을 따라서 상기 제1 소자 분리막이 연장되며 배치되는 것을 특징으로 하는 집적회로 소자.
  5. 제1 항에 있어서,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역 각각은 상기 복수의 더미 게이트 라인 모두와 교차하고, 상기 복수의 더미 게이트 라인 각각은 상기 복수의 더미 핀형 활성 영역 모두와 교차하는 것을 특징으로 하는 집적회로 소자
  6. 제1 항에 있어서,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역은 상기 제1 수평 방향으로 모두 동일한 연장 길이를 가지고,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 게이트 라인은 상기 제2 수평 방향으로 모두 동일한 연장 길이를 가지는 것을 특징으로 하는 집적회로 소자.
  7. 분리 영역에 의하여 한정되며, 제1 수평 방향을 따라서 연장되는 적어도 2개의 제1 가장자리 및 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 연장되는 적어도 2개의 제2 가장자리를 가지고, 셀 영역 및 상기 적어도 2개의 제2 가장자리를 따라서 연장되며 배치되는 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판;
    상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에 배치되는 복수의 리얼 핀형 활성 영역 및 상기 에지 더미 영역에 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역; 및
    상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함하고,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역 각각은 상기 복수의 더미 게이트 라인 모두와 교차하고, 상기 복수의 더미 게이트 라인 각각은 상기 복수의 더미 핀형 활성 영역 모두와 교차하는 집적회로 소자.
  8. 제7 항에 있어서,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 핀형 활성 영역은, 상기 제2 수평 방향으로 동일한 제1 피치를 가지고 상호 평행하게 배치되며 상기 제1 수평 방향으로 모두 동일한 연장 길이를 가지고,
    상기 에지 더미 영역에 배치되는 상기 복수의 더미 게이트 라인은, 상기 제1 수평 방향으로 동일한 제2 피치를 가지고 상호 평행하게 배치되며 상기 제2 수평 방향으로 모두 동일한 연장 길이를 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제7 항에 있어서,
    상기 복수의 핀형 활성 영역의 측벽의 하측 일부분을 덮으며 제1 수직 레벨에 위치하는 하면을 가지는 제1 소자 분리막; 및 상기 제1 수직 레벨보다 낮은 제2 수직 레벨에 위치하는 하면을 가지는 제2 소자 분리막;을 더 포함하며,
    상기 제2 수평 방향을 따라서 연장되는, 상기 더미 에지 영역의 상기 분리 영역을 향하는 가장자리의 모든 부분을 따라서 상기 제2 소자 분리막이 연장되며 배치되고, 상기 셀 영역을 향하는 가장자리의 일부분을 따라서 상기 제1 소자 분리막이 연장되며 배치되는 것을 특징으로 하는 집적회로 소자.
  10. 분리 영역에 의하여 한정되며, 제1 수평 방향을 따라서 연장되는 적어도 2개의 제1 가장자리 및 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 연장되는 적어도 2개의 제2 가장자리를 가지고, 셀 영역 및 상기 적어도 2개의 제2 가장자리를 따라서 연장되며 배치되는 에지 더미 영역을 포함하는 적어도 하나의 기능 블록을 가지는 기판;
    상기 기판으로부터 수직 방향으로 돌출되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 상기 셀 영역에서 상기 제2 수평 방향으로 일부개는 제1 피치를 가지고 상호 평행하게 배치되고 다른 일부개는 상기 제1 피치보다 큰 제2 피치를 가지고 상호 평행하게 배치되는 복수의 리얼 핀형 활성 영역, 및 상기 에지 더미 영역에서 상기 제2 수평 방향으로 동일한 상기 제1 피치를 가지고 상호 평행하게 배치되는 복수의 더미 핀형 활성 영역을 포함하는 복수의 핀형 활성 영역;
    상기 복수의 핀형 활성 영역의 측벽의 하측 일부분을 덮으며 제1 수직 레벨에 위치하는 하면을 가지는 제1 소자 분리막;
    상기 제1 수직 레벨보다 낮은 제2 수직 레벨에 위치하는 하면을 가지며 상기 더미 에지 영역의 상기 분리 영역을 향하는 가장자리의 모든 부분을 따라서 연장되며 배치되는 제2 소자 분리막; 및
    상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라서 상호 평행하게 연장되며, 상기 셀 영역에 배치되는 복수의 리얼 게이트 라인 및 상기 에지 더미 영역에 상기 제1 수평 방향으로 동일한 제2 피치를 가지고 상호 평행하게 배치되는 복수의 더미 게이트 라인을 포함하는 복수의 게이트 라인;을 포함하는 집적회로 소자.
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