KR20220127418A - 집적회로 소자 및 그 제조 방법 - Google Patents

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KR20220127418A
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김겸
김효진
유해준
이승훈
최경인
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Abstract

집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상의 채널 영역과, 상기 핀형 활성 영역 상에서 상기 채널 영역을 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 채널 영역에 연결되어 있고, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 소스/드레인 영역과, 상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 에어 갭과, 상기 소스/드레인 영역에 접하는 부분과 상기 에어 갭의 크기를 한정하는 부분을 포함하는 절연 라이너를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 이에 따라, 도전 영역들 사이에서 원하지 않는 기생 커패시턴스를 줄임으로써 신뢰성을 향상시킬 수 있는 집적회로 소자에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 원하지 않는 기생 커패시턴스를 줄임으로써 신뢰성을 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 원하지 않는 기생 커패시턴스를 줄임으로써 신뢰성을 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상의 채널 영역과, 상기 핀형 활성 영역 상에서 상기 채널 영역을 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 채널 영역에 연결되어 있고, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 소스/드레인 영역과, 상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 에어 갭(air gap)과, 상기 소스/드레인 영역에 접하는 부분과 상기 에어 갭의 크기를 한정하는 부분을 포함하는 절연 라이너를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상의 제1 소자 영역에서 제1 수평 방향으로 길게 연장된 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역 상의 제1 채널 영역과, 상기 제1 핀형 활성 영역 상에서 상기 제1 채널 영역을 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 제1 게이트 라인과, 상기 제1 핀형 활성 영역 상에서 상기 제1 채널 영역에 연결되어 있고, 상기 제1 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 제1 소스/드레인 영역과, 상기 제1 게이트 라인과 상기 제1 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 제1 에어 갭과, 상기 기판 상의 제2 영역에서 상기 제1 수평 방향으로 길게 연장된 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역 상의 제2 채널 영역과, 상기 제2 핀형 활성 영역 상에서 상기 제2 채널 영역을 포위하고 상기 제2 수평 방향으로 길게 연장된 제2 게이트 라인과, 상기 제2 핀형 활성 영역 상에서 상기 제2 채널 영역에 연결되어 있고, 상기 제2 게이트 라인의 측벽에 대면하는 제2 부분을 포함하는 제2 소스/드레인 영역과, 상기 제2 게이트 라인과 상기 제2 소스/드레인 영역의 상기 제2 부분과의 사이에 개재되고 상기 제1 에어 갭의 크기와 다른 크기를 가지는 제2 에어 갭을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장되고 핀 상면을 가지는 핀형 활성 영역과, 상기 핀 상면으로부터 수직 방향으로 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트에 연결되어 있고, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 소스/드레인 영역과, 상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 에어 갭과, 상기 소스/드레인 영역에 접하는 부분과, 상기 절연 스페이서에 접하는 부분과, 상기 에어 갭의 크기를 한정하는 부분을 포함하고, 상기 절연 스페이서의 구성 물질과 다른 물질로 이루어지는 절연 라이너를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 수평 방향으로 길게 연장된 핀형 활성 영역과 상기 핀형 활성 영역 상의 채널 영역을 포함하는 구조물을 형성한다. 상기 채널 영역의 위에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장되는 더미 게이트층을 형성한다. 상기 더미 게이트층의 측벽들을 덮는 절연 스페이서층을 형성한다. 상기 절연 스페이서층을 컨포멀하게 덮는 희생 절연층을 형성한다. 상기 희생 절연층 및 상기 절연 스페이서층 각각의 일부를 제거하여 상기 핀형 활성 영역 상에 상기 채널 영역을 노출시키는 리세스를 형성하고 상기 더미 게이트층의 측벽을 덮는 부분을 포함하는 절연 스페이서를 형성한다. 상기 희생 절연층 및 상기 절연 스페이서를 사이에 두고 상기 더미 게이트층의 측벽에 대면하는 제1 부분을 포함하고 상기 리세스 내에서 상기 채널 영역에 연결되는 소스/드레인 영역을 형성한다. 상기 희생 절연층을 제거하여 상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 제1 공간을 형성한다. 상기 절연 스페이서 및 상기 소스/드레인 영역을 덮으며 상기 제1 공간의 적어도 일부로 이루어지는 에어 갭을 한정하는 절연 라이너를 형성한다. 상기 더미 게이트층을 제거하여 상기 채널 영역 위에 게이트 공간을 형성한다. 상기 게이트 공간에 게이트 라인을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 제1 소자 영역 및 제2 소자 영역을 가지는 기판 상에 제1 수평 방향으로 길게 연장된 핀형 활성 영역과 상기 핀형 활성 영역 상의 채널 영역을 각각 포함하는 복수의 구조물을 형성한다. 상기 제1 소자 영역 및 상기 제2 소자 영역에서 각각 상기 채널 영역의 위에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장되는 더미 게이트층을 형성한다. 상기 제1 소자 영역 및 상기 제2 소자 영역에서 각각 상기 더미 게이트층의 측벽들을 덮는 절연 스페이서층을 형성한다. 상기 제1 소자 영역 및 상기 제2 소자 영역에서 각각 상기 절연 스페이서층을 컨포멀하게 덮는 제1 희생 절연층을 형성한다. 상기 제1 소자 영역은 제1 마스크 패턴으로 덮은 상태에서, 상기 제2 소자 영역에서 상기 제1 희생 절연층, 상기 절연 스페이서층, 및 상기 핀형 활성 영역 각각의 일부를 제거하여 상기 핀형 활성 영역 상에 상기 채널 영역을 노출시키는 제2 영역 리세스를 형성하고 상기 더미 게이트층의 측벽을 덮는 제2 영역 절연 스페이서를 형성한다. 상기 제2 소자 영역에서 상기 제1 희생 절연층 및 상기 제2 영역 절연 스페이서를 사이에 두고 상기 더미 게이트층의 측벽에 대면하는 제1 부분을 포함하고 상기 제2 영역 리세스 내에서 상기 채널 영역에 연결되는 제1 도전형 소스/드레인 영역을 형성한다. 상기 제1 소자 영역 및 상기 제2 소자 영역에서 각각 상기 제1 희생 절연층을 제거하여, 상기 제1 소자 영역에서 상기 절연 스페이서층을 노출시키고, 상기 제2 소자 영역에서 상기 제1 도전형 소스/드레인 영역의 상기 제1 부분과 상기 제2 영역 절연 스페이서와의 사이에 제1 공간을 형성한다. 상기 제2 소자 영역에서 상기 제2 영역 절연 스페이서 및 상기 제1 도전형 소스/드레인 영역을 컨포멀하게 덮으며 상기 제1 공간의 적어도 일부로 이루어지는 제2 영역 에어 갭을 한정하는 절연 라이너를 형성한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 복수의 희생 반도체층 및 복수의 나노시트 반도체층이 한 층씩 교대로 적층된 다중층을 형성한다. 상기 다중층의 위에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 더미 게이트층을 형성한다. 상기 더미 게이트층의 측벽들을 덮는 절연 스페이서를 형성한다. 상기 더미 게이트층 및 상기 절연 스페이서의 양측에서 상기 다중층의 일부를 식각하여 상기 핀형 활성 영역의 위에 배치되는 한 쌍의 리세스와 상기 복수의 나노시트 반도체층의 남은 부분으로 이루어지는 복수의 나노시트를 형성한다. 상기 더미 게이트층의 양측에서 각각 제1 공간과 상기 절연 스페이서를 사이에 두고 상기 더미 게이트층의 측벽들에 대면하는 제1 부분을 포함하고, 상기 한 쌍의 리세스 내에서 상기 복수의 나노시트에 연결되는 한 쌍의 소스/드레인 영역을 형성한다. 상기 절연 스페이서 및 상기 한 쌍의 소스/드레인 영역을 덮으며 상기 제1 공간의 적어도 일부로 이루어지는 한 쌍의 에어 갭을 한정하는 절연 라이너를 형성한다. 상기 핀형 활성 영역 상에 남아 있는 상기 더미 게이트층 및 상기 복수의 희생 반도체층을 제거하여 상기 복수의 나노시트 반도체층 각각의 사이 및 상기 복수의 나노시트 반도체층의 상부에 게이트 공간을 형성한다. 상기 게이트 공간에 게이트 라인을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 게이트 라인과 소스/드레인 영역이 서로 마주보는 영역에서 게이트 라인과 소스/드레인 영역과의 사이에 개재된 에어 갭을 포함한다. 따라서, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 도전 영역들 간의 원하지 않는 기생 커패시턴스를 줄일 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들 따른 집적회로 소자의 블록 다이어그램이다.
도 2a는 도 1의 집적회로 소자의 제1 소자 영역의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 2b는 도 1의 집적회로 소자의 제2 소자 영역의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 3a는 도 2a의 X1 - X1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3b는 도 2b의 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이다.
도 4a는 도 2a의 Y1A - Y1A' 선 단면의 일부 구성을 보여주는 단면도이고, 도 4b는 도 2b의 Y2A - Y2A' 선 단면의 일부 구성을 보여주는 단면도이다.
도 5a는 도 2a의 Y1B - Y1B' 선 단면의 일부 구성을 보여주는 단면도이고, 도 5b는 도 2b의 Y2B - Y2B' 선 단면의 일부 구성을 보여주는 단면도이다.
도 6a는 도 2a의 Y1C - Y1C' 선 단면의 일부 구성을 보여주는 단면도이고, 도 6b는 도 2b의 Y2C - Y2C' 선 단면의 일부 구성을 보여주는 단면도이다.
도 7a는 도 2a의 Y1D - Y1D' 선 단면의 일부 구성을 보여주는 단면도이고, 도 7b는 도 2b의 Y2D - Y2D' 선 단면의 일부 구성을 보여주는 단면도이다.
도 8a 및 도 8b는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 16은 도 15의 X7 - X7' 선 단면의 일부 구성을 보여주는 단면도이다.
도 17은 도 15의 Y7A - Y7A' 선 단면의 일부 구성을 보여주는 단면도이다.
도 18은 도 15의 Y7B - Y7B' 선 단면의 일부 구성을 보여주는 단면도이다.
도 19는 도 15의 Y7C - Y7C' 선 단면의 일부 구성을 보여주는 단면도이다.
도 20은 도 15의 Y7D - Y7D' 선 단면의 일부 구성을 보여주는 단면도이다.
도 21a 내지 도 33d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 21a, 도 22a, ..., 및 도 33a는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 21b, 도 22b, ..., 및 도 33b는 도 2b의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 21c, 도 22c, ..., 및 도 33c는 도 2a의 Y1A - Y1A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 21d, 도 22d, ..., 및 도 33d는 도 2b의 Y2A - Y2A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 22e, 도 23e, 및 도 30e는 도 2a의 Y1B - Y1B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 22f, 도 23f, ..., 및 도 30f는 도 2b의 Y2B - Y2B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 26g, 도 27g, 도 28g, 도 29g, 및 도 30g는 도 2a의 Y1C - Y1C' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이고, 도 26h, 도 27h, 도 28h, 도 29h, 및 도 30h는 도 2b의 Y2C - Y2C' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들 따른 집적회로 소자(100)의 블록 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 가지는 기판(102)을 포함한다. 기판(102)의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 기판(102)의 서로 다른 영역들을 지칭하는 것으로, 기판(102) 상에서 서로 다른 동작을 수행하는 영역일 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역일 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 각각 메모리 영역 및 비메모리 영역 중에서 선택되는 영역일 수 있다. 상기 메모리 영역은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 소자, 또는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 소자를 구성하는 영역일 수 있다. 상기 비메모리 영역은 로직 영역을 포함할 수 있다. 상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)을 포함할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다.
도 2a 내지 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 2a는 집적회로 소자(100)의 제1 소자 영역(RX1)의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 2b는 집적회로 소자(100)의 제2 소자 영역(RX2)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 3a는 도 2a의 X1 - X1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3b는 도 2b의 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이다. 도 4a는 도 2a의 Y1A - Y1A' 선 단면의 일부 구성을 보여주는 단면도이고, 도 4b는 도 2b의 Y2A - Y2A' 선 단면의 일부 구성을 보여주는 단면도이다. 도 5a는 도 2a의 Y1B - Y1B' 선 단면의 일부 구성을 보여주는 단면도이고, 도 5b는 도 2b의 Y2B - Y2B' 선 단면의 일부 구성을 보여주는 단면도이다. 도 6a는 도 2a의 Y1C - Y1C' 선 단면의 일부 구성을 보여주는 단면도이고, 도 6b는 도 2b의 Y2C - Y2C' 선 단면의 일부 구성을 보여주는 단면도이다. 도 7a는 도 2a의 Y1D - Y1D' 선 단면의 일부 구성을 보여주는 단면도이고, 도 7b는 도 2b의 Y2D - Y2D' 선 단면의 일부 구성을 보여주는 단면도이다.
도 2a 내지 도 7b를 참조하면, 집적회로 소자(100)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 가지는 기판(102)을 포함한다. 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 기판(102)으로부터 복수의 핀형(fin-type) 활성 영역(F1, F2)이 수직 방향(Z 방향)으로 돌출될 수 있다. 복수의 핀형 활성 영역(F1, F2)은 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 핀형 활성 영역(F1, F2)은 각각 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 기판(102) 상에 형성된 소자분리 트렌치(STR)에 의해 정의될 수 있다. 복수의 핀형 활성 영역(F1, F2) 각각의 구성 물질에 대한 구체적인 예시는 기판(102)의 구성 물질에 대하여 상술한 바와 같다.
복수의 핀형 활성 영역(F1, F2)은 제1 소자 영역(RX1)에 배치된 복수의 제1 핀형 활성 영역(F1)과, 제2 소자 영역(RX2)에 배치된 복수의 제2 핀형 활성 영역(F2)을 포함할 수 있다. 복수의 핀형 활성 영역(F1, F2)은 각각 핀 상면(FT)을 가질 수 있다. 도 2a에는 제1 소자 영역(RX1)에 배치된 2 개의 제1 핀형 활성 영역(F1)을 예시하고, 도 2b에는 제2 소자 영역(RX2)에 배치된 2 개의 제2 핀형 활성 영역(F2)을 예시하였으나, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 1 개 또는 3 개 이상의 핀형 활성 영역(F1, F2)이 배치될 수도 있다.
복수의 핀형 활성 영역(F1, F2) 상에는 게이트 라인(160)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장되어 있다. 도 2a 및 도 2b에는 복수의 핀형 활성 영역(F1, F2) 각각의 위에 1 개의 게이트 라인(160)이 배치된 구성이 예시되어 있으나, 복수의 핀형 활성 영역(F1, F2) 상에 배치되는 게이트 라인(160)의 개수는 특별히 제한되지 않는다. 예를 들면, 복수의 핀형 활성 영역(F1, F2) 각각의 위에는 적어도 2 개의 게이트 라인(160)이 배치될 수 있다.
도 5a 내지 도 7b에 예시한 바와 같이, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 소자분리 트렌치(STR)는 소자분리막(112)으로 채워질 수 있다. 소자분리막(112)은 기판(102)과 복수의 게이트 라인(160)과의 사이에 배치되고 복수의 핀형 활성 영역(F1, F2) 각각의 측벽을 덮을 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(112)은 복수의 핀형 활성 영역(F1, F2) 각각의 측벽에 접할 수 있다. 소자분리막(112)의 상면의 레벨은 핀 상면(FT)의 레벨과 같거나 더 낮을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(102)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 높이를 의미한다.
복수의 게이트 라인(160)은 각각 복수의 핀형 활성 영역(F1, F2) 및 소자분리막(112) 상에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 핀형 활성 영역(F1, F2)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT) 위에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 채널 영역을 구성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 복수의 핀형 활성 영역(F1, F2)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면할 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F1, F2)의 핀 상면(FT) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3, N4)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다. 복수의 나노시트(N1, N2, N3, N4)는 핀 상면(FT)으로부터의 수직 거리(Z 방향 거리)가 서로 다를 수 있다.
1 개의 핀형 활성 영역(F1 또는 F2) 위에 배치되는 나노시트 스택(NSS) 및 게이트 라인(160)의 개수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(F1 또는 F2) 위에는 1 개 또는 복수의 나노시트 스택(NSS)과, 1 개 또는 복수의 게이트 라인(160)이 배치될 수 있다.
도 3a 내지 도 4b에는 복수의 나노시트 스택(NSS)이 각각 4 개의 나노시트(N1, N2, N3, N4)를 포함하는 경우를 예시하였으나, 나노시트 스택(NSS)에 포함되는 나노시트의 개수는 특별히 제한되지 않는다. 예를 들면, 복수의 나노시트 스택(NSS)은 각각 1 개, 2 개, 3 개, 또는 5 개 이상의 나노시트를 포함할 수도 있다. 복수의 나노시트(N1, N2, N3, N4)는 각각 채널 영역을 가질 수 있다.
예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3, N4)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3, N4) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 1 개의 나노시트 스택(NSS)에 포함된 복수의 나노시트(N1, N2, N3, N4)는 각각 제1 수평 방향(X 방향)에서 서로 동일한 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 1 개의 나노시트 스택(NSS)에 포함된 복수의 나노시트(N1, N2, N3, N4) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다. 예를 들면, 제1 수평 방향(X 방향)에서 복수의 나노시트(N1, N2, N3, N4) 중 핀 상면(FT)에 가장 가까운 최하측 나노시트(N1)의 길이는 핀 상면(FT)으로부터 가장 먼 나노시트(N4)의 길이보다 더 작거나 더 클 수 있다.
도 3a, 도 5a, 및 도 6a에 예시한 바와 같이 제1 소자 영역(RX1)에서 제1 핀형 활성 영역(F1)의 상면에 복수의 제1 리세스(R1)가 형성될 수 있다. 도 3b, 도 5b, 도 6b, 및 도 7b에 예시한 바와 같이 제2 소자 영역(RX2)에서 제2 핀형 활성 영역(F2)의 상면에 복수의 제2 리세스(R2)가 형성될 수 있다. 도 3a 내지 도 7b에는 복수의 제1 리세스(R1) 및 복수의 제2 리세스(R2) 각각의 최저면의 레벨이 복수의 핀형 활성 영역(F1, F2)의 핀 상면(FT)의 레벨보다 더 낮은 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 복수의 제1 리세스(R1) 및 복수의 제2 리세스(R2) 각각의 최저면의 레벨은 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT)의 레벨과 동일하거나 유사할 수도 있다.
도 3a, 도 5a, 및 도 6a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 복수의 제1 리세스(R1) 위에는 복수의 제1 소스/드레인 영역(SD1)이 형성될 수 있다. 도 5a에 예시한 바와 같이, 복수의 제1 소스/드레인 영역(SD1) 중 제2 수평 방향(Y 방향)에서 서로 인접한 복수의 제1 소스/드레인 영역(SD1)은 서로 일체로 연결될 수 있다.
도 3b, 도 5b, 도 6b, 및 도 7b에 예시한 바와 같이 제2 소자 영역(RX2)에서 복수의 제2 리세스(R2) 위에는 복수의 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 도 5b에 예시한 바와 같이, 복수의 제2 소스/드레인 영역(SD2) 중 제2 수평 방향(Y 방향)에서 서로 인접한 복수의 제2 소스/드레인 영역(SD2)은 서로 일체로 연결될 수 있다.
복수의 게이트 라인(160)은 각각 핀형 활성 영역(F1, F2) 위에서 복수의 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3, N4) 각각을 포위할 수 있다. 기판(102) 상에서 복수의 핀형 활성 영역(F1, F2)과 게이트 라인(160)이 교차하는 부분들에 트랜지스터가 형성될 수 있다. 예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제1 소자 영역(RX1)에서 제1 핀형 활성 영역(F1)과 게이트 라인(160)이 교차하는 부분들에서 NMOS 트랜지스터(TR1)가 형성될 수 있다. 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)에서 제2 핀형 활성 영역(F2)과 게이트 라인(160)이 교차하는 부분들에서 PMOS 트랜지스터(TR2)가 형성될 수 있다.
게이트 라인(160)은 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3, N4) 각각의 사이, 및 핀형 활성 영역(F1, F2)과 최하측 나노시트(N1)와의 사이에 각각 하나씩 배치될 수 있다.
복수의 게이트 라인(160)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 예시적인 실시예들에서, 게이트 라인(160)은 금속 질화막, 금속막, 도전성 캡핑막, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화막 및 상기 금속막은 Ti, Ta, W, Ru, Nb, Mo, 및 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(160)은 적어도 하나의 일함수 금속 함유막을 포함할 수 있다. 상기 적어도 하나의 일함수 금속 함유막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
예시적인 실시예들에서, 복수의 게이트 라인(160)은 복수의 금속 함유막의 적층 구조로 이루어지고, 복수의 게이트 라인(160) 중 제1 소자 영역(RX1)에 배치되는 게이트 라인(160)과 제2 소자 영역(RX2)에 배치되는 게이트 라인(160)은 서로 다른 적층 구조를 가질 수 있다. 예를 들면, 제1 소자 영역(RX1)에 배치되는 게이트 라인(160)과 제2 소자 영역(RX2)에 배치되는 게이트 라인(160)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 및 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조 중에서 선택되는 서로 다른 적층 구조를 가질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 나노시트(N1, N2, N3, N4)와 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 게이트 유전막(152)은 복수의 나노시트(N1, N2, N3, N4) 각각의 표면을 덮는 부분들, 메인 게이트 부분(160M)의 측벽들을 덮는 부분들, 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT)을 덮는 부분들, 및 소자분리막(112)의 상면을 덮는 부분들을 포함할 수 있다.
예시적인 실시예들에서, 게이트 유전막(152)은 고유전막으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 나노시트(N1, N2, N3, N4)는 서로 동일한 원소로 이루어지는 반도체층으로 이루어질 수 있다. 일 예에서, 복수의 나노시트(N1, N2, N3, N4)는 각각 Si 층으로 이루어질 수 있다. 제1 소자 영역(RX1)에서 복수의 나노시트(N1, N2, N3, N4)는 제1 소스/드레인 영역(SD1)의 도전형과 동일한 도전형의 도판트로 도핑될 수 있다. 제2 소자 영역(RX2)에서 복수의 나노시트(N1, N2, N3, N4)는 제2 소스/드레인 영역(SD2)의 도전형과 동일한 도전형의 도판트로 도핑될 수 있다. 예를 들면, 제1 소자 영역(RX1)에서 복수의 나노시트(N1, N2, N3, N4)는 n 형 도판트로 도핑된 Si 층으로 이루어지고, 제2 소자 영역(RX2)에서 복수의 나노시트(N1, N2, N3, N4)는 p 형 도판트로 도핑된 Si 층으로 이루어질 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 게이트 라인(160)의 측벽들(이하, 게이트 측벽들이라 칭할 수 있음)은 복수의 절연 스페이서(SP)로 덮일 수 있다. 복수의 절연 스페이서(SP)는 도 3a, 도 3b, 도 7a 및 도 7b에 예시한 바와 같이 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 나노시트 스택(NSS) 및 소자분리막(112) 각각의 상면 위에 배치되고 게이트 라인(160)의 게이트 측벽들을 덮는 부분들을 포함할 수 있다.
제1 소자 영역(RX1)에서 복수의 절연 스페이서(SP)는 도 5a 및 도 6a에 예시한 바와 같이 소자분리막(112)의 상면 위에 배치되고 복수의 제1 소스/드레인 영역(SD1) 각각의 측벽을 덮는 부분들을 포함할 수 있다. 도 7a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 복수의 절연 스페이서(SP)는 복수의 나노시트(N1, N2, N3, N4) 각각의 측벽과 나노시트 스택(NSS)의 탑 표면(NT)에 접할 수 있다.
제2 소자 영역(RX2)에서 복수의 절연 스페이서(SP)는 도 5b 및 도 6b에 예시한 바와 같이 소자분리막(112)의 상면 위에 배치되고 복수의 제2 소스/드레인 영역(SD2) 각각의 측벽을 덮는 부분들을 포함할 수 있다.
복수의 절연 스페이서(SP)는 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 제1 수평 방향(X 방향)의 양 측벽을 덮는 부분을 포함할 수 있다. 복수의 절연 스페이서(SP) 중 나노시트 스택(NSS)의 상면을 덮는 부분은 게이트 유전막(152)을 사이에 두고 게이트 라인(160)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다.
복수의 절연 스페이서(SP)는 각각 산소 원자를 함유하는 질화막을 포함할 수 있다. 예를 들면, 복수의 절연 스페이서(SP)는 각각 SiOCN 막 및 SiON 막 중 적어도 하나를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiON" 및 "SiOCN"은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 3a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 제1 소스/드레인 영역(SD1)은 게이트 라인(160)의 메인 게이트 부분(160M) 및 절연 스페이서(SP)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함하지 않을 수 있다. 도 3b에 예시한 바와 같이, 제2 소자 영역(RX2)에서 제2 소스/드레인 영역(SD2)은 절연 스페이서(SP)와 수직 방향(Z 방향)으로 오버랩되는 부분은 포함하고, 게이트 라인(160)의 메인 게이트 부분(160M)과 수직 방향(Z 방향)으로 오버랩되는 부분은 포함하지 않을 수 있다. 그러나, 도 3a 및 도 3b에 예시한 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)의 단면 형상은 예시에 불과한 것으로서, 본 발명의 기술적 사상이 도 3a 및 도 3b에 예시한 바에 한정되는 것은 아니며, 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2) 각각의 단면 형상은 다양하게 변형 및 변경될 수 있다.
도 3a 및 도 7a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 복수의 나노시트(N1, N2, N3, N4) 각각의 사이와, 제1 핀형 활성 영역(F1)의 핀 상면(FT)과 최하측 나노시트(N1)와의 사이에 복수의 내측 절연 스페이서(120)가 개재될 수 있다. 복수의 내측 절연 스페이서(120)는 제1 수평 방향(X 방향)에서 복수의 서브 게이트 부분(160S)과 제1 소스/드레인 영역(SD1)과의 사이에 개재될 수 있다. 도 7a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 복수의 내측 절연 스페이서(120) 및 복수의 나노시트(N1, N2, N3, N4)는 각각 절연 스페이서(SP)에 접하는 표면들을 가질 수 있다.
도 3a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 복수의 서브 게이트 부분(160S) 각각의 제1 수평 방향(X 방향)의 양 측벽은 게이트 유전막(152)을 사이에 두고 내측 절연 스페이서(120)로 덮일 수 있다. 제1 소자 영역(RX1)에 있는 복수의 서브 게이트 부분(160S)은 각각 게이트 유전막(152) 및 내측 절연 스페이서(120)를 사이에 두고 제1 소스/드레인 영역(SD1)으로부터 이격될 수 있다. 복수의 내측 절연 스페이서(120)는 각각 제1 소스/드레인 영역(SD1)에 접할 수 있다. 복수의 내측 절연 스페이서(120)의 적어도 일부는 절연 스페이서(SP)과 수직 방향(Z 방향)으로 오버랩될 수 있다.
내측 절연 스페이서(120)는 실리콘 질화물(SiN), 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiN", "SiCN", "SiBN", 및 "SiBCN"은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다. 내측 절연 스페이서(120)는 에어 갭을 더 포함할 수 있다. 본 명세서에서 사용되는 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
도 3a에 예시한 바와 같이, 제1 소자 영역(RX1)에서, 복수의 제1 소스/드레인 영역(SD1)은 각각 복수의 나노시트(N1, N2, N3, N4)에 접하는 부분과 내측 절연 스페이서(120)에 접하는 부분을 포함할 수 있다. 복수의 제1 소스/드레인 영역(SD1)은 각각 내측 절연 스페이서(120)를 사이에 두고 게이트 유전막(152)으로부터 이격되어 있을 수 있다. 제1 소자 영역(RX1)에서 게이트 유전막(152)은 복수의 나노시트(N1, N2, N3, N4) 각각의 사이, 및 제1 핀형 활성 영역(F1)과 최하측 나노시트(N1)와의 사이에 개재되고 복수의 나노시트(N1, N2, N3, N4)와 수직으로 오버랩되는 부분들을 포함할 수 있다.
도 3b에 예시한 바와 같이, 제2 소자 영역(RX2)에서 복수의 제2 소스/드레인 영역(SD2)은 각각 복수의 나노시트(N1, N2, N3, N4)에 접하는 부분과 게이트 유전막(152)에 접하는 부분을 포함할 수 있다. 제2 소자 영역(RX2)에서 게이트 유전막(152)은 복수의 나노시트(N1, N2, N3, N4) 각각의 사이, 및 제2 핀형 활성 영역(F2)과 최하측 나노시트(N1)와의 사이에 개재되고 복수의 나노시트(N1, N2, N3, N4)와 수직으로 오버랩되는 부분들을 포함할 수 있다.
도 3a 내지 도 4b에 예시한 바와 같이, 게이트 라인(160) 및 게이트 유전막(152)은 캡핑 절연 패턴(164)으로 덮일 수 있다. 캡핑 절연 패턴(164)은 실리콘 질화막으로 이루어질 수 있다.
제1 소자 영역(RX1)에서, 게이트 라인(160)의 메인 게이트 부분(160M)은 절연 스페이서(SP)을 사이에 두고 제1 소스/드레인 영역(SD1)으로부터 이격될 수 있다. 제2 소자 영역(RX2)에서, 게이트 라인(160)의 메인 게이트 부분(160M)은 절연 스페이서(SP)를 사이에 두고 제2 소스/드레인 영역(SD2)으로부터 이격될 수 있다.
제1 소자 영역(RX1)이 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)이 PMOS 트랜지스터 영역인 경우, 제1 소자 영역(RX1)에 있는 복수의 제1 소스/드레인 영역(SD1)은 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 제2 소스/드레인 영역(SD2)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
제1 소자 영역(RX1)에 있는 복수의 제1 소스/드레인 영역(SD1)과 제2 소자 영역(RX2)에 있는 복수의 제2 소스/드레인 영역(SD2)은 서로 다른 형상 및 크기를 가질 수 있다. 예시적인 실시예들에서, 복수의 제2 소스/드레인 영역(SD2) 각각의 크기는 복수의 제1 소스/드레인 영역(SD1) 각각의 크기보다 더 클 수 있다. 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)의 형상은 도 3a 내지 도 7b에 예시된 바에 한정되지 않으며, 다양한 형상 및 크기를 가질 수 있다.
도 3a, 도 3b, 도 5a, 도 5b, 도 6a 및 도 6b에 예시한 바와 같이, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2) 각각의 일부 표면은 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2) 각각의 일부 표면과 절연 스페이서(SP)의 측벽 중 일부 표면과, 소자분리막(112)의 일부 표면에 접하고 상기 표면들을 컨포멀하게 덮을 수 있다.
절연 라이너(142)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 스페이서(SP)의 구성 물질과 절연 라이너(142)의 구성 물질은 서로 다를 수 있다. 예를 들면, 절연 스페이서(SP)는 SiOCN 막, SiON 막, 또는 이들의 조합으로 이루어지고, 절연 라이너(142)는 SiN 막으로 이루어질 수 있다.
도 2a 및 도 6a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 절연 스페이서(SP)와 제1 소스/드레인 영역(SD1)과의 사이에 제1 에어 갭(AG1)이 개재될 수 있다. 제1 소자 영역(RX1)에서 절연 라이너(142)는 제1 에어 갭(AG1)의 크기를 한정하는 부분을 포함할 수 있다. 도 2a에 예시한 바와 같이, 제1 에어 갭(AG1)은 절연 스페이서(SP) 중 메인 게이트 부분(160M)의 측벽을 덮는 부분과 제1 소스/드레인 영역(SD1)의 일부 영역과의 사이에 개재되는 부분들을 포함할 수 있다. 도 6a에 예시한 바와 같이, 제1 에어 갭(AG1)은 절연 라이너(142)에 의해 수직 방향(Z 방향)의 높이가 한정되는 부분과, 절연 라이너(142)에 의해 제2 수평 방향(Y 방향)의 폭이 한정되는 부분을 포함할 수 있다. 도 5a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 제1 에어 갭(AG1)은 소자분리막(112)의 상면과 제1 소스/드레인 영역(SD1)과의 사이에 개재되는 부분을 더 포함할 수 있다.
도 2a에 예시한 바와 같이, 제1 소스/드레인 영역(SD1) 중 게이트 라인(160)의 측벽에 대면하는 부분은 제1 에어 갭(AG1)에 노출될 수 있다. 도 5a 및 도 6a에 예시한 바와 같이, 서로 인접한 2 개의 제1 핀형 활성 영역(F1) 사이에서 소자분리막(112)의 상면 중 일부 영역은 제1 에어 갭(AG1)에 노출될 수 있다.
도 5a에 예시한 바와 같이, 제1 소스/드레인 영역(SD1) 중 소자분리막(112)에 대면하는 부분들은 제1 에어 갭(AG1)에 노출될 수 있다. 도 6a에 예시한 바와 같이, 제1 소스/드레인 영역(SD1) 중 복수의 나노시트(N1, N2, N3, N4)에 인접한 일부 영역의 제2 수평 방향(Y 방향) 양 측벽은 제1 에어 갭(AG1)에 노출될 수 있다. 도 6a에 예시한 바와 같이, 제1 소자 영역(RX1)에서 절연 스페이서(SP)의 하측 일부 영역은 소자분리막(112) 및 제1 소스/드레인 영역(SD1)에 접할 수 있다. 제1 소자 영역(RX1)에서 절연 스페이서(SP) 중 상기 하측 일부 영역과 메인 게이트 부분(160M)의 측벽을 덮는 상측 일부 영역은 각각 제1 에어 갭(AG1)에 노출될 수 있다. 절연 라이너(142)는 제1 소자 영역(RX1)에 있는 절연 스페이서(SP) 중 상기 하측 일부 영역과 수직으로 오버랩되는 부분을 포함할 수 있다.
도 6a에 예시한 바와 같이, 제1 에어 갭(AG1) 중 제1 소스/드레인 영역(SD1)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상은 제1 에어 갭(AG1)에 인접한 제1 소스/드레인 영역(SD1)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상에 대응할 수 있다.
도 2b 및 도 6b에 예시한 바와 같이, 제2 소자 영역(RX2)에서 절연 스페이서(SP)와 제2 소스/드레인 영역(SD2)과의 사이에 제2 에어 갭(AG2)이 개재될 수 있다. 제2 소자 영역(RX2)에서 절연 라이너(142)는 제2 에어 갭(AG2)의 크기를 한정하는 부분을 포함할 수 있다. 도 2b에 예시한 바와 같이, 제2 에어 갭(AG2)은 절연 스페이서(SP) 중 메인 게이트 부분(160M)의 측벽을 덮는 부분과 제2 소스/드레인 영역(SD2)의 일부 영역과의 사이에 개재되는 부분들을 포함할 수 있다. 도 6b에 예시한 바와 같이, 제2 에어 갭(AG2)은 절연 라이너(142)에 의해 수직 방향(Z 방향)의 높이가 한정되는 부분과, 절연 라이너(142)에 의해 제2 수평 방향(Y 방향)의 폭이 한정되는 부분을 포함할 수 있다. 도 5b에 예시한 바와 같이, 제2 소자 영역(RX2)에서 제2 에어 갭(AG2)은 소자분리막(112)의 상면과 제2 소스/드레인 영역(SD2)과의 사이에 개재되는 부분을 더 포함할 수 있다.
도 2b에 예시한 바와 같이, 제2 소스/드레인 영역(SD2) 중 게이트 라인(160)의 측벽에 대면하는 부분은 제2 에어 갭(AG2)에 노출될 수 있다. 도 5b 및 도 6b에 예시한 바와 같이, 서로 인접한 2 개의 제2 핀형 활성 영역(F2) 사이에서 소자분리막(112)의 상면 중 일부 영역은 제2 에어 갭(AG2)에 노출될 수 있다.
도 5b에 예시한 바와 같이, 제2 소스/드레인 영역(SD2) 중 소자분리막(112)에 대면하는 부분들은 제2 에어 갭(AG2)에 노출될 수 있다. 도 6b에 예시한 바와 같이, 제2 소스/드레인 영역(SD2) 중 복수의 나노시트(N1, N2, N3, N4)에 인접한 일부 영역의 제2 수평 방향(Y 방향) 양 측벽은 제2 에어 갭(AG2)에 노출될 수 있다. 도 6b에 예시한 바와 같이, 제2 소자 영역(RX2)에서 절연 스페이서(SP)의 하측 일부 영역은 소자분리막(112) 및 제2 소스/드레인 영역(SD2)에 접할 수 있다. 제2 소자 영역(RX2)에서 절연 스페이서(SP) 중 상기 하측 일부 영역과 메인 게이트 부분(160M)의 측벽을 덮는 상측 일부 영역은 각각 제2 에어 갭(AG2)에 노출될 수 있다. 절연 라이너(142)는 제2 소자 영역(RX2)에 있는 절연 스페이서(SP) 중 상기 하측 일부 영역과 수직으로 오버랩되는 부분을 포함할 수 있다.
도 6b에 예시한 바와 같이, 제2 에어 갭(AG2) 중 제2 소스/드레인 영역(SD2)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상은 제2 에어 갭(AG2)에 인접한 제2 소스/드레인 영역(SD2)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상에 대응할 수 있다.
제1 에어 갭AG1) 및 제2 에어 갭(AG2)은 서로 다른 형상 및 크기를 가질 수 있다. 예시적인 실시예들에서, 도 6a 및 도 6b에 예시한 제2 수평 방향(Y 방향)의 단면에서 볼 때, 제1 에어 갭AG1)의 크기와 제2 에어 갭(AG2)의 크기는 서로 다를 수 있다. 예를 들면, 제2 에어 갭(AG2)의 크기는 제1 에어 갭AG1)의 크기보다 더 클 수 있다. 도 2a 및 도 2b에 예시한 평면에서 볼 때, 제1 수평 방향(X 방향)에서 제1 및 제2 에어 갭(AG1, AG2) 각각의 폭은 약 1 nm 내지 약 10 nm, 예를 들면 약 1 nm 내지 약 3 nm일 수 있으나, 이에 한정되는 것은 아니다.
도 3a, 도 3b, 도 5a, 및 도 5b에 예시한 바와 같이, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 제1 및 제2 소스/드레인 영역(SD1, SD2)은 게이트간 절연막(144)으로 덮일 수 있다. 제1 소자 영역(RX1)에서 제1 소스/드레인 영역(SD1)과 게이트간 절연막(144)과의 사이에 절연 라이너(142)가 개재될 수 있다. 제2 소자 영역(RX2)에서 제2 소스/드레인 영역(SD2)과 게이트간 절연막(144)과의 사이에 절연 라이너(142)가 개재될 수 있다. 게이트간 절연막(144)은 실리콘 산화물, 실리콘 질화물, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트간 절연막(144)은 실리콘 산화막으로 이루어질 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 캡핑 절연 패턴(164)절연 스페이서(SP), 절연 라이너(142), 및 게이트간 절연막(144)은 층간절연막(190)으로 덮일 수 있다. 층간절연막(190)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(190)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 막, BPSG(boro-phospho-silicate glass) 막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있다.
도 2a, 도 2b, 도 3a, 도 3b, 도 5a, 및 도 5b에 예시한 바와 같이, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2) 상에는 복수의 소스/드레인 콘택(174)이 형성될 수 있다. 복수의 소스/드레인 콘택(174)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 제1 및 제2 소스/드레인 영역(SD1, SD2) 중 어느 하나에 연결될 수 있다. 도 3a, 도 3b, 도 5a, 및 도 5b에 예시한 바와 같이, 복수의 소스/드레인 콘택(174) 위에는 복수의 소스/드레인 비아 콘택(192)이 형성될 수 있다. 복수의 소스/드레인 비아 콘택(192)은 각각 층간절연막(190)을 수직 방향(Z 방향)으로 관통하여 소스/드레인 콘택(174)에 연결될 수 있다. 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)은 각각 소스/드레인 콘택(174) 및 소스/드레인 비아 콘택(192)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다.
도 3a, 도 3b, 도 5a, 및 도 5b에 예시한 바와 같이, 제1 및 제2 소스/드레인 영역(SD1, SD2)과 소스/드레인 콘택(174)과의 사이에 금속 실리사이드막(172)이 개재될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(172)은 티타늄 실리사이드로 이루어질 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 소스/드레인 콘택(174)은 각각 금속 실리사이드막(172)을 통해 제1 및 제2 소스/드레인 영역(SD1, SD2) 중 어느 하나에 연결될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)은 생략 가능하다. 이 경우, 복수의 소스/드레인 콘택(174)은 각각 제1 및 제2 소스/드레인 영역(SD1, SD2)에 중 어느 하나에 직접 접할 수 있다.
도 2a, 도 2b, 도 4a, 및 도 4b에 예시한 바와 같이, 게이트 라인(160) 상에는 게이트 콘택(184)이 형성될 수 있다. 도 4a 및 도 4b에 예시한 바와 같이, 게이트 콘택(184) 상에는 게이트 비아 콘택(194)이 형성될 수 있다. 게이트 라인(160)은 게이트 콘택(184) 및 게이트 비아 콘택(194)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 게이트 콘택(184)은 캡핑 절연 패턴(164)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(160)의 상면에 접할 수 있다. 게이트 비아 콘택(194)은 층간절연막(190)을 수직 방향(Z 방향)으로 관통하여 게이트 콘택(184)의 상면에 접할 수 있다. 도 2a, 도 2b, 도 4a, 및 도 4b에 예시한 게이트 콘택(184) 및 게이트 비아 콘택(194) 각각의 위치는 예시에 불과한 것으로서, 게이트 콘택(184) 및 게이트 비아 콘택(194) 각각의 위치는 다양하게 변경될 수 있다.
예시적인 실시예들에서, 복수의 소스/드레인 콘택(174), 게이트 콘택(184), 복수의 소스/드레인 비아 콘택(192), 및 게이트 비아 콘택(194)은 각각 금속 플러그 및 금속 플러그를 감싸는 도전성 배리어막을 포함할 수 있다. 상기 금속 플러그는 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어지고 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어지고, 질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 복수의 소스/드레인 콘택(174), 게이트 콘택(184), 복수의 소스/드레인 비아 콘택(192), 및 게이트 비아 콘택(194) 각각의 측벽은 콘택 절연 스페이서(도시 생략)로 포위될 수 있다. 상기 콘택 절연 스페이서는 실리콘 질화물, SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1과 도 2a 내지 도 7d에 예시한 집적회로 소자(100)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 게이트 라인(160)의 측벽들을 덮는 절연 스페이서(SP)을 포함하고, 절연 스페이서(SP)와 그에 인접한 제1 및 제2 소스/드레인 영역(SD1, SD2)과의 사이에 제1 및 제2 에어 갭(AG1, AG2)이 개재되어 있다. 따라서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각에서 비교적 인접하게 배치된 게이트 라인(160)과 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)과의 사이에서 원하지 않게 커플링(coupling)에 의해 발생되는 기생 커패시턴스를 감소시킬 수 있다. 이에 따라, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 형성되는 복수의 트랜지스터(TR1, TR2) 각각의 온(ON) 전류 특성 및 오프(OFF) 전류 특성이 개선되어 트랜지스터(TR1, TR2)의 성능이 향상될 수 있으며, 집적회로 소자(100)의 신뢰성이 향상될 수 있다.
도 8a 및 도 8b는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A, 100B)를 설명하기 위한 단면도들로서, 도 3a에서 "EX1"으로 표시한 일부 영역의 확대 단면도이다.
도 8a를 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)에서 복수의 절연 스페이서(SP)는 각각 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다. 예시적인 실시예들에서, 제1 실리콘 질화막(132)은 산소 원자를 함유하는 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 제1 실리콘 질화막(132)은 SiOCN 막 또는 SiON 막으로 이루어질 수 있다.
도 8a에는 제1 소자 영역(RX1)의 일부 영역을 예시하였으나, 제2 소자 영역(RX2)에서도 도 8a를 참조하여 설명한 바와 동일하게 복수의 절연 스페이서(SP)가 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다.
도 5a 내지 도 6b를 참조하여 집적회로 소자(100)에 대하여 설명한 바와 유사하게, 집적회로 소자(100A)의 제1 소자 영역(RX1)에서 제1 실리콘 질화막(132) 중 제1 소스/드레인 영역(SD1)에 대면하는 일부 영역들이 제1 에어 갭(AG1)에 노출되고, 집적회로 소자(100A)의 제2 소자 영역(RX2)에서 제1 실리콘 질화막(132) 중 제2 소스/드레인 영역(SD2)에 대면하는 일부 영역들이 제2 에어 갭(AG2)에 노출될 수 있다.
도 8b를 참조하면, 집적회로 소자(100B)는 도 1과 도 2a 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)에서 복수의 절연 스페이서(SP)는 각각 서로 다른 물질로 이루어지는 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)을 포함하는 이중막으로 구성될 수 있다. 예시적인 실시예들에서, 제1 실리콘 질화막(134)은 산소 원자를 함유하지 않는 실리콘 질화막으로 이루어지고, 제2 실리콘 질화막(136)은 산소 원자를 함유하는 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 제1 실리콘 질화막(134)은 Si3N4 막과 같은 SiN 막으로 이루어지고, 제2 실리콘 질화막(136)은 SiOCN 막 또는 SiON 막으로 이루어질 수 있다.
도 8b에는 제1 소자 영역(RX1)의 일부 영역을 예시하였으나, 제2 소자 영역(RX2)에서도 도 8b를 참조하여 설명한 바와 동일하게 복수의 절연 스페이서(SP)가 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)을 포함하는 이중막으로 구성될 수 있다.
도 5a 내지 도 6b를 참조하여 집적회로 소자(100)에 대하여 설명한 바와 유사하게, 집적회로 소자(100B)의 제1 소자 영역(RX1)에서 절연 스페이서(SP)를 구성하는 제2 실리콘 질화막(136) 중 제1 소스/드레인 영역(SD1)에 대면하는 일부 영역들이 제1 에어 갭(AG1)에 노출되고, 집적회로 소자(100B)의 제2 소자 영역(RX2)에서 절연 스페이서(SP)를 구성하는 제2 실리콘 질화막(136) 중 제2 소스/드레인 영역(SD2)에 대면하는 일부 영역들이 제2 에어 갭(AG2)에 노출될 수 있다.
집적회로 소자(100B)의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 절연 스페이서(SP)를 구성하는 제1 실리콘 질화막(134)은 제1 및 제2 에어 갭(AG1, AG)에 노출되지 않을 수 있다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도들로서, 도 9는 도 2a의 Y1C - Y1C' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이고, 도 10은 도 2b의 Y2C - Y2C' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이다. 도 9 및 도 10에 있어서, 도 1 내지 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9 및 도 10을 참조하면, 집적회로 소자(200)는 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 제1 및 제2 에어 갭(AG1, AG2) 대신 제1 및 제2 에어 갭(AG21, AG22)를 포함한다.
도 9에 예시한 바와 같이, 집적회로 소자(200)의 제1 소자 영역(RX1)에서 소자분리막(112) 상의 제1 소스/드레인 영역(SD1)에 인접한 영역에 제1 에어 갭(AG21)이 배치될 수 있다. 절연 스페이서(SP)의 일부와 제1 소스/드레인 영역(SD1)의 일부는 제1 에어 갭(AG21)에 노출될 수 있다. 도 2a를 참조하여 제1 에어 갭(AG1)에 대하여 설명한 바와 유사하게, 제1 에어 갭(AG21)은 절연 스페이서(SP) 중 메인 게이트 부분(160M)의 측벽을 덮는 부분과 제1 소스/드레인 영역(SD1)의 일부 영역과의 사이에 개재되는 부분들을 포함할 수 있다. 도 5a를 참조하여 제1 에어 갭(AG1)에 대하여 설명한 바와 유사하게, 제1 소자 영역(RX1)에서 제1 에어 갭(AG21)은 소자분리막(112)의 상면과 제1 소스/드레인 영역(SD1)과의 사이에 개재되는 부분을 더 포함할 수 있다. 도 6a를 참조하여 제1 에어 갭(AG1)에 대하여 설명한 바와 유사하게, 제1 에어 갭(AG21)은 절연 라이너(142)에 의해 수직 방향(Z 방향)의 높이가 한정되는 부분과, 절연 라이너(142)에 의해 제2 수평 방향(Y 방향)의 폭이 한정되는 부분을 포함할 수 있다. 제1 에어 갭(AG21)에 대한 보다 상세한 구성은 집적회로 소자(100)의 제1 에어 갭(AG1)에 대하여 설명한 바와 대체로 동일하다. 단, 제1 에어 갭(AG21) 중 제1 소스/드레인 영역(SD1)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기는 제1 에어 갭(AG21)에 인접한 제1 소스/드레인 영역(SD1)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기보다 더 작을 수 있다. 도 9에는 이해를 돕기 위하여 제1 소스/드레인 영역(SD1) 중 제2 수평 방향(Y 방향)을 따르는 단면에서 최대 크기를 가지는 부분의 아웃라인이 점선으로 표시되어 있다. 제1 소자 영역(RX1)에서 절연 라이너(142)는 제1 소스/드레인 영역(SD1)에 인접한 위치에서 제1 소스/드레인 영역(SD1)과 절연 스페이서(SP)와의 사이에 개재되는 절연 스페이서 삽입부(142C1)를 포함할 수 있다. 예시적인 실시예들에서, 절연 스페이서 삽입부(142C1)는 이웃하는 2 개의 제1 소스/드레인 영역(SD1) 사이에 개재되는 부분을 포함할 수 있다. 다른 예시적인 실시예들에서, 절연 스페이서 삽입부(142C1)는 복수의 제1 소스/드레인 영역(SD1) 각각의 최상면 레벨과 소자분리막(112)의 최상면 레벨과의 사이의 레벨에서 복수의 제1 소스/드레인 영역(SD1) 각각의 측벽을 덮는 부분을 포함할 수 있다.
도 10에 예시한 바와 같이, 집적회로 소자(200)의 제2 소자 영역(RX2)에서 소자분리막(112) 상에 제2 에어 갭(AG22)이 개재될 수 있다. 절연 스페이서(SP)의 일부와 제2 소스/드레인 영역(SD2)의 일부는 제2 에어 갭(AG22)에 노출될 수 있다. 도 2b를 참조하여 제2 에어 갭(AG2)에 대하여 설명한 바와 유사하게, 제2 에어 갭(AG2)은 절연 스페이서(SP) 중 메인 게이트 부분(160M)의 측벽을 덮는 부분과 제2 소스/드레인 영역(SD2)의 일부 영역과의 사이에 개재되는 부분들을 포함할 수 있다. 도 5b를 참조하여 제2 에어 갭(AG2)에 대하여 설명한 바와 유사하게, 제2 소자 영역(RX2)에서 제2 에어 갭(AG22)은 소자분리막(112)의 상면과 제2 소스/드레인 영역(SD2)과의 사이에 개재되는 부분을 더 포함할 수 있다. 도 6b를 참조하여 제2 에어 갭(AG2)에 대하여 설명한 바와 유사하게, 제2 에어 갭(AG22)은 절연 라이너(142)에 의해 수직 방향(Z 방향)의 높이가 한정되는 부분과, 절연 라이너(142)에 의해 제2 수평 방향(Y 방향)의 폭이 한정되는 부분을 포함할 수 있다. 제2 에어 갭(AG22)에 대한 보다 상세한 구성은 집적회로 소자(100)의 제2 에어 갭(AG2)에 대하여 설명한 바와 대체로 동일하다. 단, 제2 에어 갭(AG22) 중 제2 소스/드레인 영역(SD2)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기는 제2 에어 갭(AG22)에 인접한 제2 소스/드레인 영역(SD2)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기보다 더 작을 수 있다. 도 10에는 이해를 돕기 위하여 제2 소스/드레인 영역(SD2) 중 제2 수평 방향(Y 방향)을 따르는 단면에서 최대 크기를 가지는 부분의 아웃라인이 점선으로 표시되어 있다. 제2 소자 영역(RX2)에서 절연 라이너(142)는 제2 소스/드레인 영역(SD2)에 인접한 위치에서 제2 소스/드레인 영역(SD2)과 절연 스페이서(SP)와의 사이에 개재되는 절연 스페이서 삽입부(142C2)를 포함할 수 있다. 예시적인 실시예들에서, 절연 스페이서 삽입부(142C2)는 이웃하는 2 개의 제2 소스/드레인 영역(SD2) 사이에 개재되는 부분을 포함할 수 있다. 다른 예시적인 실시예들에서, 절연 스페이서 삽입부(142C2)는 복수의 제2 소스/드레인 영역(SD2) 각각의 최상면 레벨과 소자분리막(112)의 최상면 레벨과의 사이의 레벨에서 복수의 제2 소스/드레인 영역(SD2) 각각의 측벽을 덮는 부분을 포함할 수 있다.
집적회로 소자(200)의 제1 및 제2 에어 갭(AG21, AG22)에 대한 보다 상세한 구성은 도 1 내지 도 7b를 참조하여 집적회로 소자(100)의 제1 및 제2 에어 갭(AG1, AG2)에 대하여 설명한 바와 대체로 동일하다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이다. 도 11에는 도 2b의 Y2C - Y2C' 선 단면에 대응하는 영역의 일부 구성이 예시되어 있다.
도 11을 참조하면, 집적회로 소자(300)는 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 절연 스페이서(SP) 대신 절연 스페이서(SP3)를 포함한다.
집적회로 소자(300)의 절연 스페이서(SP3)는 도 2a 내지 도 3b, 도 5a 내지 도 7b를 참조하여 절연 스페이서(SP)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 스페이서(SP3)는 상호 인접한 2 개의 제2 소스/드레인 영역(SD2) 사이에서 소자분리막(112)의 상면에 접하고 상기 2 개의 제2 소스/드레인 영역(SD2) 각각의 일부 영역에 접해 있는 절연 스페이서 연결부(SP3A)를 포함할 수 있다. 절연 스페이서 연결부(SP3A)의 구성 물질은 도 1 내지 도 7b를 참조하여 복수의 절연 스페이서(SP)의 구성 물질에 대하여 설명한 바와 같을 수 있다. 예시적인 실시예들에서, 절연 스페이서 연결부(SP3A)는 도 8a를 참조하여 설명한 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다. 다른 예시적인 실시예들에서, 절연 스페이서 연결부(SP3A)는 도 8b를 참조하여 설명한 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)으로 이루어지는 이중막으로 구성될 수 있다.
절연 스페이서 연결부(SP3A)와 제2 에어 갭(AG2)과의 사이에 잔류 절연막(314)이 개재될 수 있다. 잔류 절연막(314)은 상기 상호 인접한 2 개의 제2 소스/드레인 영역(SD2) 사이에서 제2 에어 갭(AG2)에 노출될 수 있다. 잔류 절연막(314)은 절연 스페이서 연결부(SP3A)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 절연 스페이서 연결부(SP3A)는 SiOCN 막 또는 SiON 막으로 이루어지고, 잔류 절연막(314)은 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 단면도이다. 도 12에는 도 2b의 Y2C - Y2C' 선 단면에 대응하는 영역의 일부 구성이 예시되어 있다.
도 12를 참조하면, 집적회로 소자(400)는 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 절연 스페이서(SP) 대신 절연 스페이서(SP4)를 포함한다.
집적회로 소자(400)의 절연 스페이서(SP4)는 도 2a 내지 도 3b, 도 5a 내지 도 7b를 참조하여 절연 스페이서(SP)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 스페이서(SP4)는 소자분리막(112) 상에서 상호 인접한 2 개의 제2 소스/드레인 영역(SD2) 사이에 배치되고 상기 상호 인접한 2 개의 제2 소스/드레인 영역(SD2) 중 1 개의 제2 소스/드레인 영역(SD2)의 일부 영역에 접하는 국부 절연 스페이서(SP4A)를 포함할 수 있다. 국부 절연 스페이서(SP4A)는 소자분리막(112)의 상면에 접할 수 있다.
국부 절연 스페이서(SP4A)의 구성 물질은 도 1 내지 도 7b를 참조하여 복수의 절연 스페이서(SP)의 구성 물질에 대하여 설명한 바와 같을 수 있다. 예시적인 실시예들에서, 국부 절연 스페이서(SP4A)는 도 8a를 참조하여 설명한 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다. 다른 예시적인 실시예들에서, 국부 절연 스페이서(SP4A)는 도 8b를 참조하여 설명한 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)으로 이루어지는 이중막으로 구성될 수 있다.
국부 절연 스페이서(SP4A)의 적어도 일부는 잔류 절연막(414)으로 덮일 수 있다. 잔류 절연막(414)은 상기 상호 인접한 2 개의 제2 소스/드레인 영역(SD2) 사이에서 제2 에어 갭(AG2)에 노출될 수 있다. 잔류 절연막(414)은 국부 절연 스페이서(SP4A)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 국부 절연 스페이서(SP4A)는 SiOCN 막 또는 SiON 막으로 이루어지고, 잔류 절연막(414)은 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 단면도이다. 도 13에는 도 2a의 Y1C - Y1C' 선 단면에 대응하는 영역의 일부 구성이 예시되어 있다.
도 13을 참조하면, 집적회로 소자(500)는 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 절연 스페이서(SP) 대신 절연 스페이서(SP5)를 포함한다.
집적회로 소자(500)의 절연 스페이서(SP5)는 도 2a 내지 도 3b, 도 5a 내지 도 7b를 참조하여 절연 스페이서(SP)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 스페이서(SP5)는 상호 인접한 2 개의 제1 소스/드레인 영역(SD1) 사이에서 소자분리막(112)의 상면에 접하고 상기 2 개의 제1 소스/드레인 영역(SD1) 각각의 일부 영역에 접해 있는 절연 스페이서 연결부(SP5A)를 포함할 수 있다. 절연 스페이서 연결부(SP5A)의 구성 물질은 도 1 내지 도 7b를 참조하여 복수의 절연 스페이서(SP)의 구성 물질에 대하여 설명한 바와 같을 수 있다. 예시적인 실시예들에서, 절연 스페이서 연결부(SP5A)는 도 8a를 참조하여 설명한 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다. 다른 예시적인 실시예들에서, 절연 스페이서 연결부(SP5A)는 도 8b를 참조하여 설명한 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)으로 이루어지는 이중막으로 구성될 수 있다.
예시적인 실시예들에서, 절연 스페이서 연결부(SP5A)와 제1 에어 갭(AG1)과의 사이에 잔류 절연막(514)이 개재될 수 있다. 잔류 절연막(514)은 상기 상호 인접한 2 개의 제1 소스/드레인 영역(SD1) 사이에서 제1 에어 갭(AG1)에 노출될 수 있다. 잔류 절연막(514)은 절연 스페이서 연결부(SP5A)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 절연 스페이서 연결부(SP5A)는 SiOCN 막 또는 SiON 막으로 이루어지고, 잔류 절연막(514)은 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)를 설명하기 위한 단면도이다. 도 14에는 도 2a의 Y1C - Y1C' 선 단면에 대응하는 영역의 일부 구성이 예시되어 있다.
도 14를 참조하면, 집적회로 소자(600)는 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 절연 스페이서(SP) 대신 절연 스페이서(SP6)를 포함한다.
집적회로 소자(600)의 절연 스페이서(SP6)는 도 2a 내지 도 3b, 도 5a 내지 도 7b를 참조하여 절연 스페이서(SP)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 스페이서(SP6)는 소자분리막(112) 상에서 상호 인접한 2 개의 제1 소스/드레인 영역(SD1) 사이에 배치되고 상기 상호 인접한 2 개의 제1 소스/드레인 영역(SD1) 중 1 개의 제1 소스/드레인 영역(SD1)의 일부 영역에 접하는 국부 절연 스페이서(SP6A)를 포함할 수 있다. 국부 절연 스페이서(SP6A)는 소자분리막(112)의 상면에 접할 수 있다.
국부 절연 스페이서(SP6A)의 구성 물질은 도 1 내지 도 7b를 참조하여 복수의 절연 스페이서(SP)의 구성 물질에 대하여 설명한 바와 같을 수 있다. 예시적인 실시예들에서, 국부 절연 스페이서(SP6A)는 도 8a를 참조하여 설명한 제1 실리콘 질화막(132)으로 이루어지는 단일막으로 구성될 수 있다. 다른 예시적인 실시예들에서, 국부 절연 스페이서(SP6A)는 도 8b를 참조하여 설명한 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)으로 이루어지는 이중막으로 구성될 수 있다.
예시적인 실시예들에서, 국부 절연 스페이서(SP6A)의 적어도 일부는 잔류 절연막(614)으로 덮일 수 있다. 잔류 절연막(614)은 상기 상호 인접한 2 개의 제1 소스/드레인 영역(SD1) 사이에서 제1 에어 갭(AG1)에 노출될 수 있다. 잔류 절연막(614)은 국부 절연 스페이서(SP6A)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 국부 절연 스페이서(SP6A)는 SiOCN 막 또는 SiON 막으로 이루어지고, 잔류 절연막(614)은 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 15 내지 도 20은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(700)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 15는 집적회로 소자(700)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 16은 도 15의 X7 - X7' 선 단면의 일부 구성을 보여주는 단면도이다. 도 17은 도 15의 Y7A - Y7A' 선 단면의 일부 구성을 보여주는 단면도이다. 도 18은 도 15의 Y7B - Y7B' 선 단면의 일부 구성을 보여주는 단면도이다. 도 19는 도 15의 Y7C - Y7C' 선 단면의 일부 구성을 보여주는 단면도이다. 도 20은 도 15의 Y7D - Y7D' 선 단면의 일부 구성을 보여주는 단면도이다. 도 15 내지 도 19에 있어서, 도 1 내지 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15 내지 도 19를 참조하면, 집적회로 소자(700)는 기판(702)으로부터 수직 방향(Z 방향)으로 돌출된 복수의 핀형 활성 영역(F7)을 포함할 수 있다. 복수의 핀형 활성 영역(F7)은 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 핀형 활성 영역(F7)은 각각 기판(702)에 형성된 소자분리 트렌치(STR7)에 의해 정의될 수 있다. 소자분리 트렌치(STR7)는 소자분리막(712)으로 채워질 수 있다. 복수의 핀형 활성 영역(F7) 각각의 측벽은 소자분리막(712)으로 덮일 수 있다. 기판(702) 및 소자분리막(712)에 대한 상세한 구성은 도 1 내지 도 7b를 참조하여 기판(102) 및 소자분리막(112)에 대하여 설명한 바와 대체로 동일하다.
복수의 핀형 활성 영역(F7)에 대한 상세한 구성은 도 1 내지 도 7b를 참조하여 제1 및 제2 핀형 활성 영역(F1, F2)에 대하여 설명한 바와 대체로 동일하다. 단, 도 16, 도 17, 및 도 20에 예시한 바와 같이, 복수의 핀형 활성 영역(F7) 각각의 상부에는 소자분리막(712) 위로 돌출된 핀 채널 영역(FC)이 배치될 수 있다. 핀 채널 영역(FC)은 핀형 활성 영역(F7)에 일체로 연결될 수 있다. 도 16 및 도 17에 예시한 바와 같이, 복수의 핀형 활성 영역(F7) 상에는 게이트 라인(760)이 핀 채널 영역(FC)을 포위하며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 도 15에는 2 개의 핀형 활성 영역(F7)과 상기 2 개의 핀형 활성 영역(F7) 상에 배치된 1 개의 게이트 라인(760)이 예시되어 있으나, 핀형 활성 영역(F7) 및 게이트 라인(760) 각각의 개수는 예시된 바에 한정되지 않으며 다양하게 선택될 수 있다. 소자분리막(712)은 기판(702)과 게이트 라인(760)과의 사이에 배치되고 핀형 활성 영역(F7)의 측벽을 덮을 수 있다.
도 16, 도 18, 및 도 19에 예시한 바와 같이, 핀 채널 영역(FC)의 양측에서 핀형 활성 영역(F7)의 상부에 복수의 리세스(R7)가 형성될 수 있다. 복수의 리세스(R7) 위에는 복수의 소스/드레인 영역(SD7)이 배치될 수 있다.
복수의 핀형 활성 영역(F7), 핀 채널 영역(FC), 게이트 라인(760), 및 복수의 소스/드레인 영역(SD7) 각각의 구성 물질은 도 2a 내지 도 7b를 참조하여 제1 및 제2 핀형 활성 영역(F1, F2), 복수의 나노시트(N1, N2, N3), 게이트 라인(160), 및 제1 및 제2 소스/드레인 영역(SD1, SD2) 각각의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
복수의 핀형 활성 영역(F7)과 게이트 라인(760)이 교차하는 부분들에 복수의 트랜지스터(TR7)가 형성될 수 있다. 복수의 트랜지스터(TR7)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다. 복수의 트랜지스터(TR7)가 NMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(SD7)은 도 2a 내지 도 7b를 참조하여 제1 소스/드레인 영역(SD1)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 복수의 트랜지스터(TR7)가 PMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(SD7)은 도 2a 내지 도 7b를 참조하여 제2 소스/드레인 영역(SD2)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 도 15, 도 16, 도 18 및 도 19에 예시한 복수의 소스/드레인 영역(SD7)의 형상은 예시에 불과한 것으로서, 복수의 소스/드레인 영역(SD7)의 형상이 도 15, 도 16, 도 18 및 도 19에 예시한 바에 한정되는 것은 아니며 다양한 변형 및 변경이 가능하다. 핀 채널 영역(FC)과 게이트 라인(760)과의 사이에는 게이트 유전막(752)이 개재될 수 있다. 게이트 유전막(752)은 핀 채널 영역(FC)의 표면을 덮는 부분들, 게이트 라인(760)의 측벽들을 덮는 부분들, 및 소자분리막(712)의 상면을 덮는 부분들을 포함할 수 있다. 게이트 유전막(752)의 구성 물질은 도 2a 내지 도 7b를 참조하여 게이트 유전막(152)의 구성 물질에 대하여 설명한 바와 같다.
도 15, 도 16, 및 도 20에 예시한 바와 같이, 집적회로 소자(700)에서 게이트 라인(760)의 측벽들은 절연 스페이서(SP7)로 덮일 수 있다. 절연 스페이서(SP7)는 핀 채널 영역(FC)의 표면, 소자분리막(112)의 상면, 및 게이트 라인(760)의 측벽들을 덮는 부분들을 포함할 수 있다. 도 18에 예시한 바와 같이, 복수의 절연 스페이서(SP7)는 소자분리막(712)의 상면 위에 배치되고 복수의 소스/드레인 영역(SD7) 각각의 측벽을 덮는 하측 일부 영역을 포함할 수 있다. 복수의 절연 스페이서(SP7)는 각각 산소 원자를 함유하는 질화막을 포함할 수 있다. 예를 들면, 복수의 절연 스페이서(SP7)는 각각 SiOCN 막 및 SiON 막 중 적어도 하나를 포함할 수 있다.
도 16 및 도 17에 예시한 바와 같이, 게이트 라인(760) 및 게이트 유전막(752)은 캡핑 절연 패턴(164)으로 덮일 수 있다.
도 15, 도 16, 도 18, 및 도 19에 예시한 바와 같이, 복수의 소스/드레인 영역(SD7) 각각의 일부 표면은 절연 라이너(742)로 덮일 수 있다. 절연 라이너(742)는 소스/드레인 영역(SD7)에 접하는 부분과, 절연 스페이서(SP7)에 접하는 부분과, 소자분리막(712)의 상면에 접하는 부분을 포함할 수 있다. 절연 라이너(742)는 실리콘 질화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 스페이서(SP7)의 구성 물질과 절연 라이너(742)의 구성 물질은 서로 다를 수 있다. 예를 들면, 절연 스페이서(SP7)는 SiOCN 막, SiON 막, 또는 이들의 조합으로 이루어지고, 절연 라이너(742)는 SiN 막으로 이루어질 수 있다.
도 15 및 도 19에 예시한 바와 같이, 절연 스페이서(SP7)와 소스/드레인 영역(SD7)과의 사이에 에어 갭(AG7)이 개재될 수 있다. 도 19에 예시한 바와 같이, 절연 라이너(742)는 에어 갭(AG7)의 크기를 한정하는 부분을 포함할 수 있다. 도 15에 예시한 바와 같이, 에어 갭(AG7)은 절연 스페이서(SP7) 중 게이트 라인(760)의 측벽을 덮는 부분과 소스/드레인 영역(SD7)의 일부 영역과의 사이에 개재되는 부분들을 포함할 수 있다. 도 19에 예시한 바와 같이, 에어 갭(AG7)은 절연 라이너(742)에 의해 수직 방향(Z 방향)의 높이가 한정되는 부분과, 절연 라이너(742)에 의해 제2 수평 방향(Y 방향)의 폭이 한정되는 부분을 포함할 수 있다. 도 18에 예시한 바와 같이, 에어 갭(AG7)은 소자분리막(712)의 상면과 소스/드레인 영역(SD7)과의 사이에 개재되는 부분을 더 포함할 수 있다.
도 15에 예시한 바와 같이, 소스/드레인 영역(SD7) 중 게이트 라인(760)의 측벽에 대면하는 부분은 에어 갭(AG7)에 노출될 수 있다. 도 18 및 도 19에 예시한 바와 같이, 서로 인접한 2 개의 핀형 활성 영역(F7) 사이에서 소자분리막(712)의 상면 중 일부 영역은 에어 갭(AG7)에 노출될 수 있다. 도 18에 예시한 바와 같이, 소스/드레인 영역(SD7) 중 소자분리막(712)에 대면하는 부분들은 에어 갭(AG7)에 노출될 수 있다. 도 19에 예시한 바와 같이, 절연 스페이서(SP7)의 하측 일부 영역은 소자분리막(112) 및 소스/드레인 영역(SD7)에 접할 수 있다. 절연 스페이서(SP7) 중 상기 하측 일부 영역과 게이트 라인(760)의 측벽을 덮는 상측 일부 영역은 각각 에어 갭(AG7)에 노출될 수 있다. 절연 라이너(742)는 절연 스페이서(SP7) 중 상기 하측 일부 영역과 수직으로 오버랩되는 부분을 포함할 수 있다. 도 19에 예시한 바와 같이, 에어 갭(AG7) 중 소스/드레인 영역(SD7)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상은 에어 갭(AG7)에 인접한 소스/드레인 영역(SD7)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기 및 형상에 대응할 수 있다. 그러나, 본 발명의 기술적 사상은 도 19에 예시한 바에 한정되는 것은 아니다. 예를 들면, 도 9를 참조하여 집적회로 소자(200)의 제1 및 제2 에어 갭(AG21, AG22)에 대하여 설명한 바와 유사하게, 에어 갭(AG7) 중 소스/드레인 영역(SD7)에 인접한 부분의 제2 수평 방향(Y 방향)을 따르는 단면의 크기는 에어 갭(AG7)에 인접한 소스/드레인 영역(SD7)의 제2 수평 방향(Y 방향)을 따르는 단면의 크기보다 더 작을 수 있다.
예시적인 실시예들에서, 집적회로 소자(700)의 절연 스페이서(SP7)는, 도 11을 참조하여 설명한 절연 스페이서 연결부(SP3A)와 유사하게, 소자분리막(712)의 상면에 접하고 서로 인접한 2 개의 소스/드레인 영역(SD7) 각각의 일부 영역에 접해 있는 절연 스페이서 연결부를 더 포함할 수 있다.
다른 예시적인 실시예들에서, 집적회로 소자(700)는 소자분리막(712)과 에어 갭(AG7)과의 사이에 개재되는 잔류 절연막(도시 생략)을 더 포함할 수 있다. 상기 잔류 절연막은 도 11을 참조하여 잔류 절연막(314)에 대하여 설명한 바와 동일 또는 유사한 구조를 가질 수 있다.
도 16 및 도 18에 예시한 바와 같이, 복수의 소스/드레인 영역(SD7)은 게이트간 절연막(144)으로 덮일 수 있다. 절연 라이너(742)는 복수의 소스/드레인 영역(SD7)과 게이트간 절연막(144)과의 사이에 개재될 수 있다.
복수의 캡핑 절연 패턴(164), 절연 스페이서(SP7), 절연 라이너(742), 및 게이트간 절연막(144)은 층간절연막(190)으로 덮일 수 있다. 게이트간 절연막(144), 캡핑 절연 패턴(164), 및 층간절연막(190)에 대한 보다 상세한 구성은 도 2a 내지 도 7b를 참조하여 설명한 바와 같다.
도 15 내지 도 20에는 도시하지 않았으나, 집적회로 소자(700)에서 복수의 소스/드레인 영역(SD7) 상에는 도 2a 내지 도 3b, 도 5a, 및 도 5b에 예시한 소스/드레인 콘택(174) 및 소스/드레인 비아 콘택(192)과 유사한 구조를 가지는 소스/드레인 콘택 및 소스/드레인 비아 콘택이 배치될 수 있다. 또한, 게이트 라인(760) 상에는 도 2a, 도 2b, 도 4a, 및 도 4b에 예시한 게이트 콘택(184) 및 게이트 비아 콘택(194)과 유사한 구조를 가지는 게이트 콘택 및 게이트 비아 콘택이 배치될 수 있다.
도 15 내지 도 20에 예시한 집적회로 소자(700)는 게이트 라인(760)의 측벽을 덮는 절연 스페이서(SP7)을 포함하고, 절연 스페이서(SP7)와 그에 인접한 소스/드레인 영역(SD7)과의 사이에 에어 갭(AG7)이 개재되어 있다. 따라서, 비교적 인접하게 배치된 게이트 라인(760)과 소스/드레인 영역(SD7)과의 사이에서 원하지 않게 커플링에 의해 발생되는 기생 커패시턴스를 감소시킬 수 있다. 이에 따라, 복수의 트랜지스터(TR7) 각각의 온(ON) 전류 특성 및 오프(OFF) 전류 특성이 개선되어 트랜지스터(TR7)의 성능이 향상될 수 있으며, 집적회로 소자(700)의 신뢰성이 향상될 수 있다.
도 21a 내지 도 33d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로 설명하면, 도 21a, 도 22a, ..., 및 도 33a는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 21b, 도 22b, ..., 및 도 33b는 도 2b의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 21c, 도 22c, ..., 및 도 33c는 도 2a의 Y1A - Y1A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 21d, 도 22d, ..., 및 도 33d는 도 2b의 Y2A - Y2A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 22e, 도 23e, ..., 및 도 30e는 도 2a의 Y1B - Y1B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 22f, 도 23f, ..., 및 도 30f는 도 2b의 Y2B - Y2B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 26g, 도 27g, 도 28g, 도 29g, 및 도 30g는 도 2a의 Y1C - Y1C' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다. 도 26h, 도 27h, 도 28h, 도 29h, 및 도 30h는 도 2b의 Y2C - Y2C' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성을 도시한 단면도들이다.
도 21a 내지 도 33d를 참조하여 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 21a 내지 도 33d에서, 도 1 내지 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21a 내지 도 21d를 참조하면, 기판(102)의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층된 다중층을 형성한 후, 상기 다중층 및 기판(102) 각각의 일부를 식각하여 기판(102)에 소자분리 트렌치(STR)를 형성할 수 있다. 그 결과, 기판(102)으로부터 수직 방향(Z 방향) 상측으로 돌출되는 복수의 핀형 활성 영역(F1, F2)이 형성되고, 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)이 제1 수평 방향(X 방향)을 따라 길게 연장되는 형태로 남아 있을 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 소자분리 트렌치(STR)를 채우는 소자분리막(112)을 형성할 수 있다. 소자분리막(112)이 형성된 후, 소자분리막(112)의 상면의 레벨은 복수의 핀형 활성 영역(F1, F2) 각각의 핀 상면(FT)의 레벨보다 더 낮을 수 있으나, 이에 한정되는 것은 아니다.
도 22a 내지 도 22f를 참조하면, 도 21a 내지 도 21d의 결과물에서 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 기판(102) 상에서 핀형 활성 영역(FA)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D112), 더미 게이트층(D114), 및 캡핑층(D116)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D114)은 폴리실리콘으로 이루어지고, 캡핑층(D116)은 실리콘 질화막으로 이루어질 수 있다.
복수의 더미 게이트 구조물(DGS)이 형성된 결과물의 상면을 차례로 덮는 절연 스페이서층(SPL) 및 제1 희생 절연층(SL1)을 형성할 수 있다. 절연 스페이서층(SPL) 및 제1 희생 절연층(SL1)은 복수의 더미 게이트 구조물(DGS)이 형성된 결과물의 상면을 컨포멀하게 덮도록 형성될 수 있다.
예시적인 실시예들에서, 절연 스페이서층(SPL)은 산소 원자를 함유하는 질화막, 예를 들면 SiOCN 막 및 SiON 막 중 적어도 하나를 포함할 수 있다. 제1 희생 절연층(SL1)은 산소 원자를 함유하지 않는 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 23a 내지 도 23f를 참조하면, 도 22a 내지 도 22f의 결과물에서 제1 소자 영역(RX1)은 덮고 제2 소자 영역(RX2)은 노출시키는 제1 마스크 패턴(M1)을 형성하고, 제1 소자 영역(RX1)이 제1 마스크 패턴(M1)으로 덮여 있는 상태에서 제2 소자 영역(RX2)에서 제1 희생 절연층(SL1) 및 절연 스페이서층(SPL)을 선택적으로 식각하여, 더미 게이트 구조물(DGS)의 양 측벽을 덮는 절연 스페이서(SP)를 형성할 수 있다. 절연 스페이서(SP) 상에는 제1 희생 절연층(SL1)의 일부가 남아 있을 수 있다.
그 후, 제2 소자 영역(RX2)에서 더미 게이트 구조물(DGS), 절연 스페이서(SP), 및 제1 희생 절연층(SL1)을 식각 마스크로 이용하여 더미 게이트 구조물(DGS)의 양측에서 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 제거하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)로 분할할 수 있다. 복수의 나노시트 스택(NSS)은 각각 복수의 나노시트(N1, N2, N3, N4)를 포함할 수 있다. 제2 소자 영역(RX2)에서 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 제2 핀형 활성 영역(F2)을 식각하여 제2 핀형 활성 영역(F2)의 상부에 복수의 제2 리세스(R2)를 형성할 수 있다. 복수의 제2 리세스(R2)를 통해 복수의 나노시트(N1, N2, N3, N4)가 노출될 수 있다. 복수의 제2 리세스(R2)를 형성하기 위하여 제2 핀형 활성 영역(F2)을 건식, 습식, 또는 이들의 조합을 이용하여 식각할 수 있다.
도 23f에 예시한 바와 같이, 복수의 제2 리세스(R2)가 형성된 제2 소자 영역(RX2)에서 절연 스페이서(SP)는 제2 리세스(R2)의 저면에 인접하여 제2 리세스(R2)의 양측에서 소자분리막(112)을 덮는 하측 일부 영역들과, 더미 게이트 구조물(DGS)의 측벽을 덮는 상측 일부 영역들을 포함할 수 있다. 본 명세서에서 사용되는 용어 제2 리세스는 제2 영역 리세스로 칭해질 수도 있다. 본 명세서에서 제2 소자 영역(RX2)에 형성되는 절연 스페이서(SP)는 제2 영역 절연 스페이서로 칭해질 수도 있다.
도 24a 내지 도 24f를 참조하면, 도 23a 내지 도 23f의 결과물에서 제1 마스크 패턴(M1)을 제거하여 제1 소자 영역(RX1)에서 제1 희생 절연층(SL1)을 노출시킨 후, 제2 소자 영역(RX2)에서 복수의 제2 리세스(R2)를 채우는 복수의 제2 소스/드레인 영역(SD2)을 형성할 수 있다.
복수의 제2 소스/드레인 영역(SD2)을 형성하기 위하여 복수의 제2 리세스(R2)의 저면에서 노출되는 제2 핀형 활성 영역(F2)의 표면과, 복수의 나노시트(N1, N2, N3, N4) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다. 예시적인 실시예들에서, 복수의 제2 소스/드레인 영역(SD2)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 예시적인 실시예들에서, 복수의 제2 소스/드레인 영역(SD2)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 복수의 제2 소스/드레인 영역(SD2)을 형성하기 위하여 Si 소스 및 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다. 복수의 제2 소스/드레인 영역(SD2)을 형성하는 동안, 서로 인접한 복수의 제2 소스/드레인 영역(SD2)은 서로 연결될 수 있다. 본 명세서에서, 제2 소스/드레인 영역(SD2)은 제1 도전형 소스/드레인 영역으로 칭해질 수도 있다.
도 25a 내지 도 25f를 참조하면, 도 24a 내지 도 24f의 결과물에서 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 남아 있는 제1 희생 절연층(SL1)을 제거하여, 제1 소자 영역(RX1)에서 절연 스페이서층(SPL)을 노출시키고 제2 소자 영역(RX2)에서 더미 게이트 구조물(DGS) 및 절연 스페이서(SP)를 노출시킬 수 있다.
제2 소자 영역(RX2)에서 제1 희생 절연층(SL1)이 제거된 후, 제2 소스/드레인 영역(SD2)과 더미 게이트 구조물(DGS)과의 사이에는 제2 소스/드레인 영역(SD2) 및 절연 스페이서(SP)를 노출시키는 복수의 공간들이 빈 상태로 남을 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 제1 희생 절연층(SL1)을 제거하기 위하여 습식 식각 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제1 희생 절연층(SL1)을 선택적으로 제거하는 동안, 제1 소자 영역(RX1)에 있는 절연 스페이서층(SPL)과 제2 소자 영역(RX2)에 있는 절연 스페이서(SP) 및 소자분리막(112) 각각의 일부가 소모될 수 있으나, 그 소모량은 매우 작을 수 있다.
도 26a 내지 도 26h를 참조하면, 도 25a 내지 도 25f의 결과물에서 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각의 노출된 표면을 컨포멀하게 덮는 제2 희생 절연층(SL2)을 형성할 수 있다. 제2 희생 절연층(SL2)은 산소 원자를 함유하지 않는 SiN 막, 예를 들면 Si3N4 막으로 이루어질 수 있다.
도 27a 내지 도 27h를 참조하면, 도 26a 내지 도 26h의 결과물에서 제2 소자 영역(RX2)은 덮고 제1 소자 영역(RX1)은 노출시키는 제2 마스크 패턴(M2)을 형성하고, 제2 소자 영역(RX2)이 제2 마스크 패턴(M2)으로 덮여 있는 상태에서 제1 소자 영역(RX1)에서 제2 희생 절연층(SL2) 및 절연 스페이서층(SPL)을 선택적으로 식각하여, 더미 게이트 구조물(DGS)의 양 측벽을 덮는 절연 스페이서(SP)를 형성할 수 있다. 절연 스페이서(SP) 상에는 제2 희생 절연층(SL2)의 일부가 남아 있을 수 있다.
그 후, 제1 소자 영역(RX1)에서 더미 게이트 구조물(DGS), 절연 스페이서(SP), 및 제2 희생 절연층(SL2)을 식각 마스크로 이용하여 더미 게이트 구조물(DGS)의 양측에서 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 제거하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)로 분할할 수 있다. 복수의 나노시트 스택(NSS)은 각각 복수의 나노시트(N1, N2, N3, N4)를 포함할 수 있다. 제1 소자 영역(RX1)에서 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 제1 핀형 활성 영역(F1)을 식각하여 제1 핀형 활성 영역(F1)의 상부에 복수의 제1 리세스(R1)를 형성할 수 있다. 복수의 제1 리세스(R1)를 통해 복수의 나노시트(N1, N2, N3, N4)가 노출될 수 있다. 복수의 제1 리세스(R1)를 형성하기 위하여 제1 핀형 활성 영역(F1)을 건식, 습식, 또는 이들의 조합을 이용하여 식각할 수 있다.
그 후, 제1 소자 영역(RX1)에서 복수의 제1 리세스(R1)를 통해 나노시트 스택(NSS)의 양 측에서 노출되는 복수의 희생 반도체층(104)의 일부를 선택적으로 제거하여 복수의 나노시트(N1, N2, N3, N4) 각각의 사이, 및 최하측 나노시트(N1)와 핀 상면(FT)과의 사이에 복수의 인덴트 공간(ID)을 형성하고, 복수의 인덴트 공간(ID)을 채우는 복수의 내측 절연 스페이서(120)를 형성할 수 있다.
도 27e 및 도 27g에 예시한 바와 같이, 제1 소자 영역(RX1)에서 절연 스페이서(SP)는 제1 리세스(R1)의 저면에 인접하여 제1 리세스(R1)의 양측에서 소자분리막(112)을 덮는 하측 일부 영역들과, 더미 게이트 구조물(DGS)의 측벽을 덮는 상측 일부 영역들을 포함할 수 있다. 본 명세서에서 사용되는 용어 제1 리세스는 제1 영역 리세스로 칭해질 수도 있다. 본 명세서에서 제1 소자 영역(RX1)에 형성되는 절연 스페이서(SP)는 제1 영역 절연 스페이서로 칭해질 수도 있다.
도 28a 내지 도 28h를 참조하면, 도 27e 및 도 27g의 결과물에서 제2 마스크 패턴(M2)을 제거하여 제2 소자 영역(RX2)에서 제2 희생 절연층(SL2)을 노출시킨 후, 제1 소자 영역(RX1)에서 복수의 제1 리세스(R1)를 채우는 복수의 제1 소스/드레인 영역(SD1)을 형성할 수 있다.
복수의 제1 소스/드레인 영역(SD1)을 형성하기 위하여 복수의 제1 리세스(R1)의 저면에서 노출되는 제1 핀형 활성 영역(F1)의 표면과, 복수의 나노시트(N1, N2, N3, N4) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다. 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(SD1)을 형성하기 위하여, LPCVD 공정, SEG 공정, 또는 CDE 공정을 수행할 수 있다. 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(SD1)은 n 형 도판트로 도핑된 Si 층으로 이루어질 수 있다. 복수의 제1 소스/드레인 영역(SD1)을 형성하기 위하여 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 복수의 제1 소스/드레인 영역(SD1)을 형성하는 동안, 서로 인접한 복수의 제1 소스/드레인 영역(SD1)은 서로 연결될 수 있다. 본 명세서에서, 제1 소스/드레인 영역(SD1)은 제2 도전형 소스/드레인 영역으로 칭해질 수도 있다.
도 29a 내지 도 29h를 참조하면, 도 28a 내지 도 28h의 결과물에서 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 남아 있는 제2 희생 절연층(SL2)을 선택적으로 식각할 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 제2 희생 절연층(SL2)을 선택적으로 식각하기 위하여 습식 식각 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제2 희생 절연층(SL2)을 선택적으로 식각하는 동안, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 있는 절연 스페이서(SP) 및 소자분리막(112) 각각의 일부가 소모될 수 있으나, 그 소모량은 매우 작을 수 있다.
제2 희생 절연층(SL2)이 제거된 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서는 복수의 더미 게이트 구조물(DGS) 각각의 캡핑층(D116), 절연 스페이서(SP), 소자분리막(112), 복수의 제1 소스/드레인 영역(SD1), 및 복수의 제2 소스/드레인 영역(SD2) 각각의 표면들이 노출될 수 있다. 또한, 제1 소자 영역(RX1)에서 복수의 제1 소스/드레인 영역(SD1)과 더미 게이트 구조물(DGS)과의 사이에 절연 스페이서(SP) 및 제1 소스/드레인 영역(SD1)를 노출시키는 복수의 공간들이 빈 상태로 남게 되고, 제2 소자 영역(RX2)에서 복수의 제2 소스/드레인 영역(SD2)과 더미 게이트 구조물(DGS)과의 사이에 절연 스페이서(SP) 및 제2 소스/드레인 영역(SD2)를 노출시키는 복수의 공간들이 빈 상태로 남을 수 있다.
도 30a 내지 도 30h를 참조하면, 도 29a 내지 도 29h의 결과물에서 노출된 표면들을 컨포멀하게 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성할 수 있다.
절연 라이너(142)를 형성하기 위한 증착 공정시 절연 라이너(142) 형성에 필요한 절연 물질들이 제1 소스/드레인 영역(SD1)과 절연 스페이서(SP)와의 사이의 공간, 및 제2 소스/드레인 영역(SD2)과 절연 스페이서(SP)와의 사이의 공간에 퇴적되는 것을 억제할 수 있도록 상기 절연 물질들의 스텝 커버리지 특성을 제어할 수 있다. 이에 따라, 절연 라이너(142)가 형성된 후, 제1 소스/드레인 영역(SD1)과 절연 스페이서(SP)와의 사이에 제1 에어 갭(AG1)이 형성되고, 제2 소스/드레인 영역(SD2)과 절연 스페이서(SP)와의 사이의 공간에 제2 에어 갭(AG2)이 형성될 수 있다. 본 명세서에서, 제1 에어 갭(AG1)은 제1 영역 에어 갭으로 칭해질 수 있고, 제2 에어 갭(AG2)은 제2 영역 에어 갭으로 칭해질 수 있다.
도 31a 내지 도 31d를 참조하면, 도 30a 내지 도 30h의 결과물의 상면을 평탄화하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 더미 게이트 구조물(DGS) 각각의 캡핑층(D116)을 노출시키고, 캡핑층(D116)을 제거하여 더미 게이트층(D114)의 상면을 노출시킬 수 있다. 그 후, 더미 게이트층(D114) 및 그 하부의 산화막(D112)을 제거하여 나노시트 스택(NSS) 상부에 게이트 공간(GS)을 형성할 수 있다. 게이트 공간(GS)을 통해 복수의 희생 반도체층(104)이 노출될 수 있다.
도 32a 내지 도 32d를 참조하면, 도 31a 내지 도 31d의 결과물에서 복수의 게이트 공간(GS)을 통해 복수의 희생 반도체층(104)을 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 공간과, 최하측 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다.
예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 복수의 나노시트(N1, N2, N3, N4)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 33a 내지 도 33d를 참조하면, 도 32a 내지 도 32d의 결과물에서 복수의 나노시트(N1, N2, N3, N4)와 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 노출된 표면들을 덮는 게이트 유전막(152)을 형성하고, 게이트 유전막(152) 위에서 게이트 공간(GS)(도 32a 내지 도 32d 참조)을 채우는 도전층을 형성한 후, 상기 도전층 및 게이트 유전막(152)이 게이트 공간(GS)의 일부 영역만 채우도록 상기 도전층 및 게이트 유전막(152)을 에치백할 수 있다. 그 결과, 게이트 공간(GS)에서 게이트 유전막(152)을 덮는 게이트 라인(160)이 형성될 수 있다. 그 후, 게이트 라인(160) 상에서 게이트 공간(GS)을 채우는 캡핑 절연 패턴(164)을 형성할 수 있다.
그 후, 도 2a 내지 도 7b에 예시한 바와 같이, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)을 노출시키는 복수의 소스/드레인 콘택홀을 형성한 후, 상기 복수의 소스/드레인 콘택홀의 하부에서 복수의 제1 및 제2 소스/드레인 영역(SD1, SD2)을 덮는 복수의 금속 실리사이드막(172)과, 상기 복수의 소스/드레인 콘택홀을 채우는 복수의 소스/드레인 콘택(174)을 형성할 수 있다. 그리고, 캡핑 절연 패턴(164)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(160)에 연결되는 복수의 게이트 콘택(184)을 형성할 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 소스/드레인 콘택(174) 및 복수의 게이트 콘택(184)이 형성된 결과물을 덮는 층간절연막(190)을 형성하고, 도 2a 내지 도 7b에 예시한 바와 같이, 층간절연막(190)을 관통하여 복수의 소스/드레인 콘택(174)에 연결되는 복수의 소스/드레인 비아 콘택(192)과, 층간절연막(190)을 관통하여 게이트 콘택(184)에 연결되는 게이트 비아 콘택(194)을 형성할 수 있다.
이상, 도 21a 내지 도 33d를 참조하여 도 1과 도 2a 내지 도 7b에 예시한 집적회로 소자(100)의 예시적인 제조 방법들을 설명하였으나, 도 21a 내지 도 33d를 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 8a 내지 도 20을 참조하여 설명한 집적회로 소자(100A, 100B, 200, 300, 400, 500, 600, 700), 및 이들로부터 변형 및 변경된 다양한 구조들을 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
예시적인 실시예들에서, 도 8a에 예시한 집적회로 소자(100A)를 제조하기 위하여, 도 22a 내지 도 22f를 참조하여 설명한 공정에서 절연 스페이서층(SPL)으로서 제1 실리콘 질화막(132)으로 이루어지는 단일막을 형성할 수 있다.
예시적인 실시예들에서, 도 8b에 예시한 집적회로 소자(100B)를 제조하기 위하여, 도 22a 내지 도 22f를 참조하여 설명한 공정에서 절연 스페이서층(SPL)으로서 제1 실리콘 질화막(134) 및 제2 실리콘 질화막(136)을 포함하는 이중막을 형성할 수 있다. 예시적인 실시예들에서, 도 9 및 도 10에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 30a 내지 도 30h를 참조하여 설명한 공정에서 절연 라이너(142)를 형성하기 위한 증착 공정을 수행할 때, 제1 및 제2 에어 갭(AG1, AG2) 대신 제1 및 제2 에어 갭(AG21, AG22)이 얻어질 수 있도록 증착 공정 조건들을 적절히 제어하여 절연 라이너(142) 형성에 필요한 절연 물질들의 스텝 커버리지 특성을 제어할 수 있다.
예시적인 실시예들에서, 도 11 내지 도 14에 예시한 집적회로 소자(300, 400, 500, 600)를 제조하기 위하여, 도 23a 내지 도 23f를 참조하여 설명한 제1 희생 절연층(SL1) 및 절연 스페이서층(SPL)의 식각 공정, 도 25a 내지 도 25f를 참조하여 설명한 제1 희생 절연층(SL1)의 식각 공정, 도 27a 내지 도 27h를 참조하여 설명한 제2 희생 절연층(SL2) 및 절연 스페이서층(SPL)의 식각 공정, 및/또는 도 29a 내지 도 29h를 참조하여 설명한 제2 희생 절연층(SL2)의 식각 공정시 식각 선택비 등과 같은 식각 조건들을 적절히 제어할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 120: 내측 절연 스페이서, 142: 절연 라이너, 144: 게이트간 절연막, 152: 게이트 유전막, 160: 게이트 라인, AG1: 제1 에어 갭, AG2: 제2 에어 갭, SD1: 제1 소스/드레인 영역, SD2: 제2 소스/드레인 영역, SP: 절연 스페이서.

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상의 채널 영역과,
    상기 핀형 활성 영역 상에서 상기 채널 영역을 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 절연 스페이서와,
    상기 핀형 활성 영역 상에서 상기 채널 영역에 연결되어 있고, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 소스/드레인 영역과,
    상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 에어 갭(air gap)과,
    상기 소스/드레인 영역에 접하는 부분과 상기 에어 갭의 크기를 한정하는 부분을 포함하는 절연 라이너를 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 절연 라이너는 상기 에어 갭의 수직 방향의 높이를 한정하는 부분과, 상기 에어 갭의 상기 제2 수평 방향의 폭을 한정하는 부분을 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 기판과 상기 게이트 라인과의 사이에 개재되고 상기 핀형 활성 영역의 측벽을 덮는 소자분리막을 더 포함하고,
    상기 에어 갭은 상기 소자분리막의 상면과 상기 소스/드레인 영역과의 사이에 개재되는 부분을 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 기판과 상기 게이트 라인과의 사이에 개재되고 상기 핀형 활성 영역의 측벽을 덮는 소자분리막을 더 포함하고,
    상기 소자분리막의 상면은 상기 에어 갭에 노출되는 부분을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 핀 상면으로부터 수직 방향으로 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트로 이루어지고, 상기 복수의 나노시트 각각의 측벽은 상기 절연 스페이서에 접하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 에어 갭 중 상기 소스/드레인 영역에 인접한 부분의 상기 제2 수평 방향을 따르는 단면의 크기는 상기 소스/드레인 영역의 상기 제2 수평 방향을 따르는 단면의 크기보다 더 작은 집적회로 소자.
  7. 기판 상의 제1 소자 영역에서 제1 수평 방향으로 길게 연장된 제1 핀형 활성 영역과,
    상기 제1 핀형 활성 영역 상의 제1 채널 영역과,
    상기 제1 핀형 활성 영역 상에서 상기 제1 채널 영역을 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 제1 게이트 라인과,
    상기 제1 핀형 활성 영역 상에서 상기 제1 채널 영역에 연결되어 있고, 상기 제1 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 제1 소스/드레인 영역과,
    상기 제1 게이트 라인과 상기 제1 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 제1 에어 갭과,
    상기 기판 상의 제2 영역에서 상기 제1 수평 방향으로 길게 연장된 제2 핀형 활성 영역과,
    상기 제2 핀형 활성 영역 상의 제2 채널 영역과,
    상기 제2 핀형 활성 영역 상에서 상기 제2 채널 영역을 포위하고 상기 제2 수평 방향으로 길게 연장된 제2 게이트 라인과,
    상기 제2 핀형 활성 영역 상에서 상기 제2 채널 영역에 연결되어 있고, 상기 제2 게이트 라인의 측벽에 대면하는 제2 부분을 포함하는 제2 소스/드레인 영역과,
    상기 제2 게이트 라인과 상기 제2 소스/드레인 영역의 상기 제2 부분과의 사이에 개재되고 상기 제1 에어 갭의 크기와 다른 크기를 가지는 제2 에어 갭을 포함하는 집적회로 소자.
  8. 기판 상에서 제1 수평 방향으로 길게 연장되고 핀 상면을 가지는 핀형 활성 영역과,
    상기 핀 상면으로부터 수직 방향으로 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 절연 스페이서와,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트에 연결되어 있고, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 측벽에 대면하는 제1 부분을 포함하는 소스/드레인 영역과,
    상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 개재된 에어 갭과,
    상기 소스/드레인 영역에 접하는 부분과, 상기 절연 스페이서에 접하는 부분과, 상기 에어 갭의 크기를 한정하는 부분을 포함하고, 상기 절연 스페이서의 구성 물질과 다른 물질로 이루어지는 절연 라이너를 포함하는 집적회로 소자.
  9. 기판 상에 제1 수평 방향으로 길게 연장된 핀형 활성 영역과 상기 핀형 활성 영역 상의 채널 영역을 포함하는 구조물을 형성하는 단계와,
    상기 채널 영역의 위에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장되는 더미 게이트층을 형성하는 단계와,
    상기 더미 게이트층의 측벽들을 덮는 절연 스페이서층을 형성하는 단계와,
    상기 절연 스페이서층을 컨포멀하게 덮는 희생 절연층을 형성하는 단계와,
    상기 희생 절연층 및 상기 절연 스페이서층 각각의 일부를 제거하여 상기 핀형 활성 영역 상에 상기 채널 영역을 노출시키는 리세스를 형성하고 상기 더미 게이트층의 측벽을 덮는 부분을 포함하는 절연 스페이서를 형성하는 단계와,
    상기 희생 절연층 및 상기 절연 스페이서를 사이에 두고 상기 더미 게이트층의 측벽에 대면하는 제1 부분을 포함하고 상기 리세스 내에서 상기 채널 영역에 연결되는 소스/드레인 영역을 형성하는 단계와,
    상기 희생 절연층을 제거하여 상기 절연 스페이서와 상기 소스/드레인 영역의 상기 제1 부분과의 사이에 제1 공간을 형성하는 단계와,
    상기 절연 스페이서 및 상기 소스/드레인 영역을 덮으며 상기 제1 공간의 적어도 일부로 이루어지는 에어 갭을 한정하는 절연 라이너를 형성하는 단계와,
    상기 더미 게이트층을 제거하여 상기 채널 영역 위에 게이트 공간을 형성하는 단계와,
    상기 게이트 공간에 게이트 라인을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  10. 기판 상에 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 복수의 희생 반도체층 및 복수의 나노시트 반도체층이 한 층씩 교대로 적층된 다중층을 형성하는 단계와,
    상기 다중층의 위에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 더미 게이트층을 형성하는 단계와,
    상기 더미 게이트층의 측벽들을 덮는 절연 스페이서를 형성하는 단계와,
    상기 더미 게이트층 및 상기 절연 스페이서의 양측에서 상기 다중층의 일부를 식각하여 상기 핀형 활성 영역의 위에 배치되는 한 쌍의 리세스와 상기 복수의 나노시트 반도체층의 남은 부분으로 이루어지는 복수의 나노시트를 형성하는 단계와,
    상기 더미 게이트층의 양측에서 각각 제1 공간과 상기 절연 스페이서를 사이에 두고 상기 더미 게이트층의 측벽들에 대면하는 제1 부분을 포함하고, 상기 한 쌍의 리세스 내에서 상기 복수의 나노시트에 연결되는 한 쌍의 소스/드레인 영역을 형성하는 단계와,
    상기 절연 스페이서 및 상기 한 쌍의 소스/드레인 영역을 덮으며 상기 제1 공간의 적어도 일부로 이루어지는 한 쌍의 에어 갭을 한정하는 절연 라이너를 형성하는 단계와,
    상기 핀형 활성 영역 상에 남아 있는 상기 더미 게이트층 및 상기 복수의 희생 반도체층을 제거하여 상기 복수의 나노시트 반도체층 각각의 사이 및 상기 복수의 나노시트 반도체층의 상부에 게이트 공간을 형성하는 단계와,
    상기 게이트 공간에 게이트 라인을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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