KR20230012361A - 집적회로 소자 - Google Patents

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KR20230012361A
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conductive
conductive plug
metal
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insulating
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황윤태
김근우
김완돈
이현배
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Abstract

집적회로 소자는 기판 상에 배치되고 제1 금속을 포함하는 도전 영역과, 상기 도전 영역 상에 배치된 절연막과, 상기 절연막을 관통하여 수직 방향으로 연장되고 제2 금속을 포함하는 도전성 플러그와, 상기 도전 영역과 상기 도전성 플러그와의 사이에 개재되고, 상기 도전 영역에 접하는 제1 표면과 상기 도전성 플러그에 접하는 제2 표면을 가지는 도전성 배리어 패턴을 포함하고, 상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 플러그의 상부 측벽은 상기 절연막에 접하고, 상기 도전성 배리어 패턴은 상기 절연막과 상기 도전성 플러그와의 사이에 개재되는 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 도전 영역으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가진다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 금속 배선층을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 집적회로 소자에 포함되는 금속 배선층들의 선폭 및 피치도 미세화되고 있다. 이에 따라, 금속 배선층들의 저항 증가를 억제하고 전기적 특성 및 신뢰성을 향상시킬 수 있는 금속 배선 구조를 가지는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 금속 배선층들의 저항 증가를 억제하고 전기적 특성 및 신뢰성을 향상시킬 수 있는 금속 배선 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 배치되고 제1 금속을 포함하는 도전 영역과, 상기 도전 영역 상에 배치된 절연막과, 상기 절연막을 관통하여 수직 방향으로 연장되고 제2 금속을 포함하는 도전성 플러그와, 상기 도전 영역과 상기 도전성 플러그와의 사이에 개재되고, 상기 도전 영역에 접하는 제1 표면과 상기 도전성 플러그에 접하는 제2 표면을 가지는 도전성 배리어 패턴을 포함하고, 상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 플러그의 상부 측벽은 상기 절연막에 접하고, 상기 도전성 배리어 패턴은 상기 절연막과 상기 도전성 플러그와의 사이에 개재되는 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 도전 영역으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에 배치되고 상면에 리세스 면을 가지는 소스/드레인 영역과, 상기 소스/드레인 영역의 상기 리세스 면을 따라 배치되고 제1 금속을 포함하는 금속 실리사이드막과, 상기 금속 실리사이드막 상에 배치된 절연막과, 상기 절연막을 관통하여 수직 방향으로 연장되고 제2 금속을 포함하는 도전성 플러그와, 상기 금속 실리사이드막과 상기 도전성 플러그와의 사이에 개재되고, 상기 금속 실리사이드막에 접하는 제1 표면과 상기 도전성 플러그에 접하는 제2 표면을 가지는 도전성 배리어 패턴을 포함하고, 상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 플러그의 상부 측벽은 상기 절연막에 접하고, 상기 도전성 배리어 패턴은 상기 절연막과 상기 도전성 플러그와의 사이에 개재되는 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 금속 실리사이드막으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판상에 돌출되어 있는 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역의 상면에 접하는 금속 실리사이드막과, 상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장된 게이트 라인과, 상기 소스/드레인 영역, 상기 금속 실리사이드막, 및 상기 게이트 라인 상에 배치된 절연 구조물과, 상기 절연 구조물의 제1 부분을 수직 방향으로 관통하고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과, 상기 절연 구조물의 제2 부분을 상기 수직 방향으로 관통하고 상기 게이트 라인에 연결되도록 구성된 게이트 콘택을 포함하고, 상기 소스/드레인 콘택 및 상기 게이트 콘택 중 적어도 하나는 상기 절연 구조물을 관통하여 수직 방향으로 연장되고 상기 절연 구조물에 접하는 상부 측벽을 가지는 도전성 플러그와, 상기 도전성 플러그의 저면 및 하부 측벽을 덮는 도전성 배리어 패턴을 포함하고, 상기 도전성 배리어 패턴은 상기 절연 구조물과 상기 도전성 플러그와의 사이에 개재된 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 기판으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 금속 배선층들의 저항 증가를 억제하고 전기적 특성을 향상시킴으로써, 집적회로 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 2a에서 "EX1"으로 표시한 부분을 확대하여 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 7a는 도 6의 X4 - X4' 선 단면도이고, 도 7b는 도 6의 Y4 - Y4' 선 단면도이다.
도 8a 내지 도 8j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15, 및 도 16은 도 6의 X4 - X4' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 6의 Y4 - Y4' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 2a에서 "EX1"으로 표시한 부분을 확대하여 도시한 단면도이다.
도 1과 도 2a 내지 도 2c를 참조하면, 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다. 집적회로 소자(100)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함할 수 있다.
기판(110)은 수평 방향(X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 배치될 수 있다. 복수의 핀형 활성 영역(FA)은 각각 로직 셀(LC)의 폭 방향, 즉 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
도 2b에 예시된 바와 같이, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)에서 기판(110) 상에 소자분리막(112)이 배치될 수 있다. 소자분리막(112)은 복수의 핀형 활성 영역(FA) 각각의 사이에 배치되고 핀형 활성 영역(FA)의 하부 측벽을 덮을 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다. 소자간 분리 영역(DTA)에는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)가 형성되고, 딥 트렌치(DT)는 소자간 분리 절연막(114)으로 채워질 수 있다. 소자분리막(112) 및 소자간 분리 절연막(114)은 각각 산화막으로 이루어질 수 있다
기판(110)상에는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향, 즉 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면과, 소자간 분리 절연막(114)의 상면을 덮을 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다. 예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제1 소자 영역(RX1)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에 복수의 NMOS 트랜지스터가 형성될 수 있다. 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에 복수의 PMOS 트랜지스터가 형성될 수 있다.
셀 바운더리(BN) 중 제2 수평 방향(Y 방향)을 따라 연장되는 부분을 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(GL)과 동일한 재료로 구성될 수 있다. 더미 게이트 라인(DGL)은 집적회로 소자(100)의 동작 중에는 전기적 플로팅(floating) 상태를 유지함으로써 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(132)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 루테늄(Ru), 니오븀(Nb), 몰리브데늄(Mo), 및 하프늄(Hf) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 티타늄(Ti), 텅스텐(W), 루테늄(Ru), 니오븀(Nb), 몰리브데늄(Mo), 하프늄(Hf), 니켈(Ni), 코발트(Co), 백금(Pt), 이터븀(Yb), 터븀(Tb), 디스프로슘(Dy), 어븀(Er), 및 팔라듐(Pd) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예시적인 실시예들에서, 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 절연 스페이서(120)가 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)의 양 측벽을 덮을 수 있다. 복수의 게이트 라인(GL), 복수의 더미 게이트 라인(DGL), 복수의 게이트 절연막(132), 및 복수의 절연 스페이서(120)는 절연 캡핑 라인(140)으로 덮일 수 있다. 절연 캡핑 라인(140) 및 복수의 절연 스페이서(120)는 각각 제2 수평 방향(Y 방향)을 따라 라인 형상으로 연장될 수 있다.
복수의 절연 스페이서(120)는 각각 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 복수의 절연 캡핑 라인(140)은 SiN으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiN", "SiCN", "SiBN", "SiON", "SiOCN", 및 "SiBCN"은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 핀형 활성 영역(FA)의 상면에 복수의 리세스 영역(RR)이 형성될 수 있다. 복수의 게이트 라인(GL)은 하나의 리세스 영역(RR)에 인접하게 배치되고 상기 하나의 리세스 영역(RR)을 사이에 두고 서로 이격된 한 쌍의 게이트 라인(GL)을 포함할 수 있다. 복수의 리세스 영역(RR)에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130) 중 적어도 일부의 소스/드레인 영역(130)은 한 쌍의 게이트 라인(GL) 사이에 개재될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(130)은 게이트 절연막(132) 및 절연 스페이서(120)를 사이에 두고 서로 이격될 수 있다.
복수의 소스/드레인 영역(130)은 복수의 리세스 영역(RR)으로부터 에피택셜 성장된 에피택셜 반도체층으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 영역(130)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 제1 소자 영역(RX1)이 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)이 PMOS 트랜지스터 영역인 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(130)은 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(130)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(130)과 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(130)은 서로 다른 형상 및 크기를 가질 수 있다. 복수의 소스/드레인 영역(130) 각각의 형상은 도 2a 및 도 2c에 예시된 바에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 다양한 형상 및 크기를 가지는 복수의 소스/드레인 영역(130)이 형성될 수 있다.
도 2c에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 상면에 리세스 면(130R)을 가질 수 있다. 복수의 소스/드레인 영역(130) 상에는 복수의 소스/드레인 영역(130) 각각의 리세스 면(130R)을 따라 복수의 금속 실리사이드막(152)이 배치될 수 있다. 복수의 금속 실리사이드막(152)은 각각 소스/드레인 영역(130)의 상면을 덮을 수 있다. 복수의 소스/드레인 영역(130) 및 복수의 금속 실리사이드막(152)은 각각 도전 영역을 구성할 수 있다.
복수의 금속 실리사이드막(152)은 각각 제1 금속을 포함할 수 있다. 예시적인 실시예들에서, 상기 제1 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd일 수 있다. 예를 들면, 금속 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130) 및 복수의 금속 실리사이드막(152) 위에는 절연 라이너(146) 및 게이트간 절연막(148)이 차례로 배치될 수 있다. 절연 라이너(146) 및 게이트간 절연막(148)은 하측 절연 구조물을 구성할 수 있다. 예시적인 실시예들에서, 절연 라이너(146)는 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 게이트간 절연막(148)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 콘택(CA)이 각각 게이트간 절연막(148) 및 절연 라이너(146)를 수직 방향(Z 방향)으로 관통하여 금속 실리사이드막(152)을 통해 소스/드레인 영역(130)에 연결되도록 구성될 수 있다. 복수의 소스/드레인 콘택(CA)은 각각 절연 스페이서(120)를 사이에 두고 게이트 라인(GL)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 복수의 소스/드레인 영역(130)은 각각 금속 실리사이드막(152) 및 소스/드레인 콘택(CA)을 통해 상부의 도전 라인에 연결될 수 있다.
복수의 소스/드레인 콘택(CA)은 각각 금속 실리사이드막(152) 상에 차례로 적층된 도전성 배리어 패턴(154) 및 도전성 플러그(156)를 포함할 수 있다.
도전성 플러그(156)는 게이트간 절연막(148) 및 절연 라이너(146)를 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 도전성 배리어 패턴(154)은 금속 실리사이드막(152)과 도전성 플러그(156)와의 사이에 개재될 수 있다. 도전성 배리어 패턴(154)은 금속 실리사이드막(152)에 접하는 표면과, 도전성 플러그(156)에 접하는 표면을 가질 수 있다. 도전성 플러그(156)의 저면 및 하부 측벽은 도전성 배리어 패턴(154)에 접하고, 도전성 플러그(156)의 상부 측벽은 절연 라이너(146) 및 게이트간 절연막(148)으로 이루어지는 하측 절연 구조물에 접할 수 있다.
도전성 플러그(156)는 제2 금속을 포함할 수 있다. 도전성 배리어 패턴(154)은 제3 금속을 포함할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)을 구성하는 상기 제1 금속, 도전성 플러그(156)를 구성하는 상기 제2 금속, 및 도전성 배리어 패턴(154)을 구성하는 상기 제3 금속은 각각 서로 다른 원소로 이루어질 수 있다. 다른 예시적인 실시예들에서, 상기 제1 금속, 상기 제2 금속, 및 상기 제3 금속 중 일부는 서로 다른 원소로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 상기 제1 금속, 상기 제2 금속, 및 상기 제3 금속 중 적어도 일부는 서로 동일한 원소로 이루어질 수 있다.
일 예에서, 상기 제2 금속은 금속 실리사이드막(152)을 구성하는 상기 제1 금속과 다른 원소일 수 있다. 다른 예에서, 상기 제1 금속 및 상기 제2 금속은 서로 동일한 원소일 수 있다. 또 다른 예에서, 상기 제1 금속 및 상기 제3 금속은 서로 다른 원소일 수 있다. 또 다른 예에서, 상기 제1 금속 및 상기 제3 금속은 서로 동일한 원소일 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)을 구성하는 상기 제1 금속과 도전성 플러그(156)를 구성하는 상기 제2 금속이 서로 다른 원고로 이루어지는 경우, 금속 실리사이드막(152)과 도전성 플러그(156)와의 사이에 도전성 배리어 패턴(154)이 개재되어 있으므로, 금속 실리사이드막(152)과 도전성 플러그(156)와의 사이에서 금속 원자들의 인더믹싱(intermixing)이 도전성 배리어 패턴(154)에 의해 차단될 수 있다.
예시적인 실시예들에서, 상기 제2 금속은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 및 알루미늄(Al) 중에서 선택되는 원소를 단독으로 포함하는 금속, 또는 조합하여 포함하는 금속으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 도전성 배리어 패턴(154)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2a 및 도 2c에 예시한 바와 같이, 도전성 배리어 패턴(154)은 위치에 따라 가변적인 두께를 가질 수 있다. 도전성 배리어 패턴(154)은 버티칼 배리어부(154V)를 포함할 수 있다. 버티칼 배리어부(154V)는 금속 실리사이드막(152)과 도전성 플러그(156)와의 사이에 개재되는 부분과, 절연 라이너(146) 및 게이트간 절연막(148)으로 이루어지는 하측 절연 구조물과 도전성 플러그(156)와의 사이에 개재되는 부분을 포함할 수 있다. 버티칼 배리어부(154V)는 기판(110) 또는 금속 실리사이드막(152)으로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 도전성 배리어 패턴(154)의 버티칼 배리어부(154V)는 평면(예를 들면, X-Y 평면)에서 볼 때 도전성 플러그(156)를 포위하는 링(ring) 형상을 가질 수 있다.
도전성 배리어 패턴(154)에서, 금속 실리사이드막(152)에 접하는 표면은 기판(110)을 향해 볼록한 형상을 가지고, 도전성 플러그(156)에 접하는 표면은 도전성 플러그(156)를 향해 오목한 형상을 가질 수 있다. 도전성 플러그(156)의 하부는 도전성 배리어 패턴(154)의 버티칼 배리어부(154V)에 의해 수평 방향(예를 들면, X 방향)의 폭이 한정되고, 도전성 플러그(156)의 상부는 절연 라이너(146) 및 게이트간 절연막(148)으로 이루어지는 하측 절연 구조물에 의해 수평 방향(예를 들면, X 방향)의 폭이 한정될 수 있다.
도 2c에 표시한 바와 같이, 도전성 배리어 패턴(154)의 버티칼 배리어부(154V)는 도전성 플러그(156)에 대면하는 테이퍼 면(154T)을 가질 수 있다. 테이퍼 면(154T)은 기판(110) 또는 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 멀어짐에 따라 절연 라이너(146) 및 게이트간 절연막(148)으로 이루어지는 하측 절연 구조물에 더 가까워질 수 있다. 예를 들면, 테이퍼 면(154T)은 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 멀어짐에 따라 게이트간 절연막(148)과의 사이의 수평 방향 이격 거리가 점차 작아질 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(152)과 도전성 플러그(156)와의 사이에서 도전성 배리어 패턴(154)은 약 0 nm 보다 크고 약 1 nm 이하인 두께를 가질 수 있다. 도전성 배리어 패턴(154)의 버티칼 배리어부(154V)의 두께는 약 1 nm 이하인 두께 범위 내에서 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 멀어질수록 점차 작아질 수 있다.
집적회로 소자(100)는 복수의 소스/드레인 콘택(CA) 각각의 상면과, 복수의 절연 캡핑 라인(140) 각각의 상면을 덮는 절연막(149)을 포함할 수 있다. 복수의 소스/드레인 콘택(CA)은 각각 절연막(149)을 수직 방향(Z 방향)으로 관통하는 소스/드레인 콘택홀(CAH) 내에 배치될 수 있다. 복수의 소스/드레인 콘택(CA) 각각에 포함된 도전성 플러그(156)의 상부 측벽은 절연막(149)에 접할 수 있다. 절연막(149)은 중간 절연 구조물을 구성할 수 있다. 예시적인 실시예들에서, 절연막(149)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b에 예시한 바와 같이, 절연막(149)과 복수의 소스/드레인 콘택(CA) 각각의 상면은 상부 절연 구조물(180)로 덮일 수 있다. 상부 절연 구조물(180)은 복수의 소스/드레인 콘택(CA) 및 절연막(149) 위에 차례로 적층된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(184)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(184)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1 및 도 2a에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA) 상에 복수의 비아 콘택(CAV)이 배치될 수 있다. 복수의 비아 콘택(CAV)은 각각 상부 절연 구조물(180)을 관통하여 소스/드레인 콘택(CA)의 도전성 플러그(156)에 접할 수 있다. 복수의 비아 콘택(CAV)은 상부 배선 구조물을 구성할 수 있다.
예시적인 실시예들에서, 복수의 비아 콘택(CAV)은 제4 금속을 포함할 수 있다. 상기 제4 금속은 도전성 플러그(156)를 구성하는 상기 제2 금속과 동일한 원소일 수 있다. 예를 들면, 복수의 도전성 플러그(156) 및 복수의 비아 콘택(CAV)은 각각 Mo를 포함할 수 있다. 다른 예시적인 실시예들에서, 상기 제4 금속은 도전성 플러그(156)를 구성하는 상기 제2 금속과 다른 원소일 수 있다.
예시적인 실시예들에서, 복수의 비아 콘택(CAV) 각각의 저면은 각각 도전성 플러그(156)의 상면에 접할 수 있다. 복수의 비아 콘택(CAV)은 각각 별도의 도전성 배리어 막을 통하지 않고 도전성 플러그(156)에 직접 접하는 상부 도전성 플러그로 이루어질 수 있다. 비아 콘택(CAV) 및 도전성 플러그(156)가 동일한 금속으로 이루어지는 경우, 이들 사이에서 금속 원자들이 인터믹싱 현상이 발생되어도 상기 인터믹싱으로 인해 집적회로 소자(100)의 전기적 특성에 영향을 미치지 않을 수 있다. 따라서, 도전성 플러그(156)와 비아 콘택(CAV)과의 사이에 상기 인터믹싱을 차단하기 위한 별도의 도전성 배리어막을 개재하지 않을 수 있다.
예시적인 실시예들에서, 상기 상부 도전성 플러그는 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 및 알루미늄(Al) 중에서 선택되는 원소를 단독으로 포함하는 금속, 또는 조합하여 포함하는 금속으로 이루어질 수 있다. 예를 들면, 복수의 비아 콘택(CAV) 각각을 구성하는 상기 상부 도전성 플러그는 Mo로 이루어질 수 있다.
도 1 및 도 2b에 예시한 바와 같이, 복수의 게이트 라인(GL) 상에 복수의 게이트 콘택(CB)이 배치될 수 있다. 복수의 게이트 콘택(CB)은 각각 상부 절연 구조물(180), 절연막(149), 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 접할 수 있다. 복수의 게이트 라인(GL)은 게이트 콘택(CB)을 통해 상부의 도전 라인에 연결될 수 있다.
도 2b에 예시한 바와 같이, 게이트 콘택(CB)은 게이트 라인(GL) 상에 차례로 적층된 도전성 배리어 패턴(194) 및 도전성 플러그(196)를 포함할 수 있다. 도전성 배리어 패턴(194)은 절연 캡핑 라인(140) 및 절연막(149)을 포함하는 절연 구조물과 도전성 플러그(196)와의 사이에의 개재되는 버티칼 배리어부(194V)를 포함할 수 있다. 버티칼 배리어부(194V)는 기판(110) 또는 게이트 라인(GL)으로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 도전성 배리어 패턴(194)의 버티칼 배리어부(194V)는 평면(예를 들면, X-Y 평면)에서 볼 때 도전성 플러그(196)를 포위하는 링 형상을 가질 수 있다.
도전성 배리어 패턴(194)의 버티칼 배리어부(194V)는 도전성 플러그(196)에 대면하는 테이퍼 면(194T)을 가질 수 있다. 테이퍼 면(194T)은 기판(110) 또는 게이트 라인(GL)으로부터 수직 방향(Z 방향)으로 멀어짐에 따라 절연 캡핑 라인(140) 및 절연막(149)을 포함하는 절연 구조물에 더 가까워질 수 있다. 예를 들면, 테이퍼 면(194T)은 게이트 라인(GL)으로부터 수직 방향(Z 방향)으로 멀어짐에 따라 절연 캡핑 라인(140)과의 사이의 수평 방향 이격 거리가 점차 작아질 수 있다. 도전성 배리어 패턴(194) 및 도전성 플러그(196)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
도 1에 예시한 바와 같이, 로직 셀(LC)에서, 접지선(VSS)은 복수의 소스/드레인 콘택(CA) 중 제1 소자 영역(RX1)에 있는 소스/드레인 콘택(CA)을 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 중 제2 소자 영역(RX2)에 있는 소스/드레인 콘택(CA)을 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 및 복수의 게이트 콘택(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다.
예시적인 실시예들에서, 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어 패턴 및 배선용 도전층으로 이루어질 수 있다. 접지선(VSS) 및 전원선(VDD) 각각을 구성하는 상기 도전성 배리어 패턴 및 상기 배선용 도전층은 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 1과 도 2a 내지 도 2c에 예시한 집적회로 소자(100)에서, 복수의 소스/드레인 콘택(CA)은 도전성 배리어 패턴(154) 및 도전성 플러그(156)를 포함하고, 게이트 콘택(CB)은 도전성 배리어 패턴(194) 및 도전성 플러그(196)를 포함한다. 도전성 배리어 패턴(154, 194)은 도전성 플러그(156, 196)의 저면과 하부 측벽에는 접하지만 도전성 플러그(156, 196)의 상부 측벽에는 접하지 않는다. 따라서, 복수의 소스/드레인 콘택(CA) 및 게이트 콘택(CB)에서 도전성 배리어 패턴(154, 194)이 차지하는 부분을 최소화할 수 있고, 이에 따라 복수의 소스/드레인 콘택(CA) 및 게이트 콘택(CB)에서 도전성 배리어 패턴(154, 194)에 의한 저항 증가를 최소화할 수 있다. 또한, 소스/드레인 콘택(CA)이 수용되는 소스/드레인 콘택홀(CAH)의 상부 공간과 게이트 콘택(CB)이 수용되는 게이트 콘택홀(CBH)의 상부 공간에는 각각 도전성 배리어 패턴(154, 194)이 차지하는 부분이 없으므로 소스/드레인 콘택홀(CAH) 및 게이트 콘택홀(CBH) 각각의 상측 내부 공간이 넓어져서 소스/드레인 콘택(CA) 및 게이트 콘택(CB)의 형성시 매립 특성이 향상될 수 있다. 따라서, 소스/드레인 콘택홀(CAH) 및 게이트 콘택홀(CBH) 내에 보이드(void)와 같은 원하지 않는 결함을 방지할 수 있으며 고품질의 금속 함유막으로 이루어지는 도전성 플러그(156, 196)를 얻을 수 있다. 따라서, 집적회로 소자(100)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도, 소스/드레인 콘택(CA) 및 게이트 콘택(CB) 각각에서의 콘택 저항을 감소시키면서 집적회로 소자(100)의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 3에는 집적회로 소자(200) 중 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 영역들을 보여주는 단면 구성에 예시되어 있다. 도 3에서, 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200)는 복수의 비아 콘택(CAV) 대신 복수의 비아 콘택(CAV2)을 포함한다.
복수의 비아 콘택(CAV2)은 각각 상부 절연 구조물(180)을 관통하여 소스/드레인 콘택(CA)의 도전성 플러그(156)에 접할 수 있다. 복수의 비아 콘택(CAV2)은 상부 배선 구조물을 구성할 수 있다.
복수의 비아 콘택(CAV2)은 각각 소스/드레인 콘택(CA)의 도전성 플러그(156) 상에 차례로 적층된 상부 도전성 배리어 패턴(274) 및 상부 도전성 플러그(276)를 포함할 수 있다. 복수의 비아 콘택(CAV2) 각각에서, 상부 도전성 플러그(276)의 저면 및 하부 측벽은 상부 도전성 배리어 패턴(274)에 접하고, 상부 도전성 플러그(276)의 상부 측벽은 상부 절연 구조물(180)에 접할 수 있다.
상부 도전성 배리어 패턴(274)은 상부 절연 구조물(180)과 상부 도전성 플러그(276)와의 사이에의 개재되는 상부 버티칼 배리어부(274V)를 포함할 수 있다. 상부 버티칼 배리어부(274V)는 소스/드레인 콘택(CA)의 도전성 플러그(156)로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 상부 도전성 배리어 패턴(274)의 상부 버티칼 배리어부(274V)는 평면(예를 들면, X-Y 평면)에서 볼 때 상부 도전성 플러그(276)를 포위하는 링 형상을 가질 수 있다. 상부 도전성 배리어 패턴(274) 및 상부 도전성 플러그(276)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300A)의 주요 구성들을 도시한 단면도이다.
도 4를 참조하면, 집적회로 소자(300A)는 하부 구조물(310)을 포함할 수 있다. 하부 구조물(310)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체로 이루어지는 반도체 기판을 포함할 수 있다. 하부 구조물(310)은 도전 영역(도시 생략)을 포함할 수 있다. 상기 도전 영역은 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물, 또는 도전층을 포함할 수 있다. 예시적인 실시예들에서, 하부 구조물(310)은 게이트 구조물, 불순물 영역, 콘택 플러그 등과 같은 회로 소자들(도시 생략)을 포함할 수 있다. 예를 들면, 하부 구조물(310)은 도 1과 도 2a 내지 도 2c를 참조하여 집적회로 소자(100)에 대하여 설명한 구조물들, 또는 도 3을 참조하여 집적회로 소자(200)에 대하여 설명한 구조물들을 포함할 수 있다.
하부 구조물(310) 상에는 하부 구조물(310) 상에 차례로 적층된 제1 식각 저지막(312) 및 하부 절연막(314)과, 하부 절연막(314) 및 제1 식각 저지막(312)을 관통하는 하부 배선 구조물(320)이 배치될 수 있다.
제1 식각 저지막(312)은 하부 절연막(314)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제1 식각 저지막(312)은 실리콘 질화막, 탄소 도핑된 실리콘 질화막, 또는 탄소 도핑된 실리콘 산화질화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 제1 식각 저지막(312)은 금속 질화막, 예를 들면 AlN 막을 포함할 수 있다. 예시적인 실시예들에서, 하부 절연막(314)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 하부 절연막(314)은 PEOX (plasma enhanced oxide), TEOS (tetraethyl orthosilicate), BTEOS (boro TEOS), PTEOS (phosphorous TEOS), BPTEOS (boro phospho TESO), BSG (boro silicate glass), PSG (phospho silicate glass), BPSG (boro phospho silicate glass) 등과 같은 실리콘 산화물 계열의 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 하부 절연막(314)은 약 2.2 내지 약 3.0의 저유전상수 (low dielectric constant K)를 가지는 저유전막, 예를 들면 SiOC 막 또는 SiCOH 막으로 이루어질 수 있다. 하부 배선 구조물(320)은 금속막과 상기 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 금속막은 Mo, Cu, W, Al, 또는 Co로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 배선 구조물(320)은 하부 구조물(310)에 형성된 도전 영역과 전기적으로 연결될 수 있다. 다른 일부 실시예들에서, 하부 배선 구조물(320)은 하부 구조물(310)에 형성된 트랜지스터의 소스/드레인 영역(도시 생략) 또는 게이트 전극(도시 생략)에 연결될 수 있다.
하부 절연막(314) 상에 제2 식각 저지막(322) 및 제1 절연막(324)이 차례로 배치될 수 있다. 제1 금속 배선 구조물(ML1)이 제1 절연막(324) 및 제2 식각 저지막(322)으로 이루어지는 절연 구조물을 관통하여 하부 배선 구조물(320)까지 연장될 수 있다.
제1 금속 배선 구조물(ML1)은 하부 배선 구조물(320) 상에 차례로 적층된 하부 도전성 배리어 패턴(334) 및 하부 도전 라인(336)를 포함할 수 있다. 하부 도전 라인(336)은 하부 배선 구조물(320)에 인접한 플러그 형상부와, 상기 플러그 형상부에 일체로 연결되고 상기 플러그 형상부를 사이에 두고 하부 도전성 배리어 패턴(334)으로부터 이격된 라인 형상부를 가질 수 있다.
제1 금속 배선 구조물(ML1)에서, 하부 도전 라인(336)의 상기 플러그 형상부의 저면 및 하부 측벽은 하부 도전성 배리어 패턴(334)에 접하고, 하부 도전 라인(336)의 상기 플러그 형상부의 상부 측벽은 제1 절연막(324)에 접할 수 있다. 하부 도전 라인(336)의 상기 라인 형상부의 외측 표면은 제1 절연막(324)에 접할 수 있다.
하부 도전성 배리어 패턴(334)은 제2 식각 저지막(322) 및 제1 절연막(324)으로 이루어지는 절연 구조물과 하부 도전 라인(336)와의 사이에의 개재되는 버티칼 배리어부(334V)를 포함할 수 있다. 버티칼 배리어부(334V)는 하부 배선 구조물(320)로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 하부 도전성 배리어 패턴(334)의 버티칼 배리어부(334V)는 평면(예를 들면, X-Y 평면)에서 볼 때 하부 도전 라인(336)를 포위하는 링 형상을 가질 수 있다. 하부 도전성 배리어 패턴(334) 및 하부 도전 라인(336)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
집적회로 소자(300A)는 제1 금속 배선 구조물(ML1) 및 제1 절연막(324) 각각의 상면을 덮는 절연성 캡핑층(350)을 포함할 수 있다. 예시적인 실시예들에서, 절연성 캡핑층(350)은 금속을 함유하는 제1 절연성 캡핑층(352)과, 금속을 함유하지 않는 제2 절연성 캡핑층(354)을 포함하는 다중층 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 절연성 캡핑층(352)은 AlN, AlON, AlO, 또는 AlOC로 이루어지고, 제2 절연성 캡핑층(354)은 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 질소-도핑된 실리콘 탄화물(SiC:N), 또는 SiOC로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 절연성 캡핑층(350)에서 제1 절연성 캡핑층(352) 및 제2 절연성 캡핑층(354) 중 어느 하나는 생략 가능하다.
절연성 캡핑층(350)은 제2 절연막(356)으로 덮일 수 있다. 제2 금속 배선 구조물(ML2)이 절연성 캡핑층(350) 및 제2 절연막(356)으로 이루어지는 절연 구조물을 관통하여 제1 금속 배선 구조물(ML1)에 연결될 수 있다. 제2 절연막(356)의 구성 물질은 하부 절연막(314)에 대하여 설명한 바와 대체로 동일하다.
제2 금속 배선 구조물(ML2)은 하부 도전 라인(336)의 상면에 접할 수 있다. 제2 금속 배선 구조물(ML2)은 별도의 도전성 배리어 막을 통하지 않고 제1 금속 배선 구조물(ML1)의 하부 도전 라인(336)에 직접 접하는 상부 배선(366)으로 이루어질 수 있다. 예시적인 실시예들에서, 상부 배선(366)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 및 알루미늄(Al) 중에서 선택되는 원소를 단독으로 포함하는 금속, 또는 조합하여 포함하는 금속으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 금속 배선 구조물(ML1)의 하부 도전 라인(336)과 제2 금속 배선 구조물(ML2)을 구성하는 상부 배선(366)은 동일한 금속을 포함할 수 있다. 예를 들면, 제1 금속 배선 구조물(ML1)의 하부 도전 라인(336)과 제2 금속 배선 구조물(ML2)을 구성하는 상부 배선(366)은 각각 Mo로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300B)를 설명하기 위한 단면도이다. 도 5에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(300B)는 도 4를 참조하여 설명한 집적회로 소자(300A)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300B)는 제2 금속 배선 구조물(ML2) 대신 제2 금속 배선 구조물(ML2A)을 포함한다.
제2 금속 배선 구조물(ML2A)은 절연성 캡핑층(350) 및 제2 절연막(356)으로 이루어지는 절연 구조물을 관통하여 제1 금속 배선 구조물(ML1)에 연결될 수 있다. 제2 금속 배선 구조물(ML2A)은 상부 배선 구조물을 구성할 수 있다.
제2 금속 배선 구조물(ML2A)은 제1 금속 배선 구조물(ML1)의 하부 도전 라인(336) 위에 차례로 적층된 상부 도전성 배리어 패턴(374) 및 상부 도전 라인(376)을 포함할 수 있다. 상부 도전 라인(376)은 제1 금속 배선 구조물(ML1)에 인접한 플러그 형상부와, 상기 플러그 형상부에 일체로 연결되고 상기 플러그 형상부를 사이에 두고 상부 도전성 배리어 패턴(374)으로부터 이격된 라인 형상부를 가질 수 있다.
예시적인 실시예들에서, 하부 도전 라인(336)에 포함된 라인 형상부는 제1 수평 방향(X 방향)을 따라 길게 연장되고, 상부 도전 라인(376)에 포함된 라인 형상부는 제1 수평 방향(X 방향)에 교차하는 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다.
제2 금속 배선 구조물(ML2A)에서, 상부 도전 라인(376)의 플러그 형상부의 저면 및 하부 측벽은 상부 도전성 배리어 패턴(374)에 접하고, 상부 도전 라인(376)의 플러그 형상부의 상부 측벽은 제2 절연막(356)에 접할 수 있다. 상부 도전 라인(376)의 라인 형상부의 외측 표면은 제2 절연막(356)에 접할 수 있다.
상부 도전성 배리어 패턴(374)은 절연성 캡핑층(350) 및 제2 절연막(356)으로 이루어지는 절연 구조물과 상부 도전 라인(376)와의 사이에 개재되는 상부 버티칼 배리어부(374V)를 포함할 수 있다. 상부 버티칼 배리어부(374V)는 제1 금속 배선 구조물(ML1)로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 상부 버티칼 배리어부(374V)는 평면(예를 들면, X-Y 평면)에서 볼 때 상부 도전 라인(376)를 포위하는 링 형상을 가질 수 있다. 상부 도전성 배리어 패턴(374) 및 상부 도전 라인(376)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 7a는 도 6의 X4 - X4' 선 단면도이고, 도 7b는 도 6의 Y4 - Y4' 선 단면도이다.
도 6, 도 7a, 및 도 7b를 참조하면, 집적회로 소자(400)는 기판(402)으로부터 돌출되고 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 핀형 활성 영역(F4)과, 복수의 핀형 활성 영역(F4)으로부터 수직 방향(Z 방향) 상측으로 이격된 위치에서 복수의 핀형 활성 영역(F4)의 상면(FT4)과 대면하는 복수의 나노시트 스택(NSS)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(402)에는 복수의 핀형 활성 영역(F4)을 한정하는 트렌치(T4)가 형성되고, 트렌치(T4)는 소자분리막(412)으로 채워질 수 있다. 기판(402), 복수의 핀형 활성 영역(F4), 및 소자분리막(412)은 도 2a 내지 도 2c를 참조하여 기판(110), 핀형 활성 영역(FA), 및 소자분리막(112)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 핀형 활성 영역(F4) 상에는 복수의 게이트 라인(460)이 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F4)과 복수의 게이트 라인(460)이 교차하는 영역들에서 복수의 핀형 활성 영역(F4) 각각의 상면(FT4) 위에 배치되고, 핀형 활성 영역(F4)으로부터 이격된 위치에서 핀형 활성 영역(F4)의 상면(FT4)과 대면할 수 있다. 기판(402) 상에서 복수의 핀형 활성 영역(F4)과 복수의 게이트 라인(460)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F4)의 상면(FT4) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(F4)의 상면(FT4)으로부터의 수직 방향 거리가 서로 다른 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다.
도 6에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F4) 및 게이트 라인(460) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F4) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(460)이 형성되고, 1 개의 핀형 활성 영역(F4) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(F4) 위에 배치되는 나노시트 스택(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(F4) 위에 1 개의 나노시트 스택(NSS)이 형성될 수도 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 1 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
핀형 활성 영역(F4)의 상부에는 복수의 리세스 영역(R4)이 형성되고, 복수의 리세스 영역(R4) 위에는 복수의 소스/드레인 영역(430)이 배치될 수 있다. 복수의 소스/드레인 영역(430)은 에피택셜 반도체층으로 이루어질 수 있다. 복수의 소스/드레인 영역(430)에 대한 보다 상세한 구성은 도 2a 및 도 2c를 참조하여 소스/드레인 영역(130)에 대하여 설명한 바와 대체로 동일하다.
게이트 라인(460)은 핀형 활성 영역(F4) 위에서 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3) 각각을 포위할 수 있다. 복수의 게이트 라인(460)은 각각 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장되는 메인 게이트 부분(460M)과, 메인 게이트 부분(460M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F4)과 제1 나노시트(N1)와의 사이에 각각 하나씩 배치된 복수의 서브 게이트 부분(460S)을 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 게이트 라인(460)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 게이트 라인(460)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 나노시트 스택(NSS)과 게이트 라인(460)과의 사이에는 게이트 절연막(432)이 개재될 수 있다. 게이트 절연막(432)은 도 2a 내지 도 2c를 참조하여 게이트 절연막(132)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 소스/드레인 영역(430) 각각의 상면에는 금속 실리사이드막(452)이 형성될 수 있다. 금속 실리사이드막(452)은 도 2a 및 도 2c를 참조하여 금속 실리사이드막(152)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 게이트 라인(460) 각각의 양 측벽은 복수의 외측 절연 스페이서(418)로 덮일 수 있다. 복수의 외측 절연 스페이서(418)는 복수의 나노시트 스택(NSS) 위에서 메인 게이트 부분(460M)의 양 측벽을 덮을 수 있다. 복수의 외측 절연 스페이서(418) 및 복수의 소스/드레인 영역(430)은 절연 라이너(442)로 덮일 수 있다. 외측 절연 스페이서(418) 및 절연 라이너(442)는 각각 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(442)는 생략 가능하다.
복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F4)과 제1 나노시트(N1)와의 사이에는 복수의 내측 절연 스페이서(428)가 개재될 수 있다. 복수의 서브 게이트 부분(460S) 각각의 양 측벽은 게이트 절연막(432)을 사이에 두고 내측 절연 스페이서(428)로 덮일 수 있다. 복수의 내측 절연 스페이서(428)는 복수의 서브 게이트 부분(460S)과 소스/드레인 영역(430)과의 사이에 개재될 수 있다. 예시적인 실시예들에서, 외측 절연 스페이서(418) 및 내측 절연 스페이서(428)는 동일한 절연 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 외측 절연 스페이서(418) 및 내측 절연 스페이서(428)는 서로 다른 절연 물질로 이루어질 수 있다. 내측 절연 스페이서(428)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 내측 절연 스페이서(428)는 에어 갭을 더 포함할 수 있다. 예시적인 실시예들에서, 복수의 내측 절연 스페이서(428)는 생략 가능하다. 이 경우, 복수의 소스/드레인 영역(430)은 각각 소스/드레인 영역(430)과 서브 게이트 부분(460S)과의 사이에 개재된 게이트 절연막(432)에 접할 수 있다.
절연 라이너(442)는 게이트간 절연막(444)으로 덮일 수 있다. 게이트간 절연막(444)은 실리콘 산화막으로 이루어질 수 있다. 게이트간 절연막(444) 및 절연 라이너(442)를 관통하는 복수의 소스/드레인 콘택홀(CAH4) 내에 복수의 소스/드레인 콘택(CA4)이 배치될 수 있다. 복수의 소스/드레인 콘택(CA4)은 각각 금속 실리사이드막(452)을 통해 소스/드레인 영역(430)에 연결되도록 구성될 수 있다. 복수의 소스/드레인 콘택(CA4)은 각각 금속 실리사이드막(452) 상에 차례로 적층된 도전성 배리어 패턴(454) 및 도전성 플러그(456)를 포함할 수 있다.
도전성 플러그(456)는 게이트간 절연막(444) 및 절연 라이너(442)를 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 도전성 배리어 패턴(454)은 금속 실리사이드막(452)과 도전성 플러그(456)와의 사이에 개재될 수 있다. 도전성 배리어 패턴(454)은 금속 실리사이드막(452)에 접하는 표면과, 도전성 플러그(456)에 접하는 표면을 가질 수 있다. 도전성 플러그(456)의 저면 및 하부 측벽은 도전성 배리어 패턴(454)에 접하고, 도전성 플러그(456)의 상부 측벽은 절연 라이너(442) 및 게이트간 절연막(444)으로 이루어지는 하측 절연 구조물에 접할 수 있다.
도 7a에 예시한 바와 같이, 도전성 배리어 패턴(454)은 절연 라이너(442) 및 게이트간 절연막(444)으로 이루어지는 하측 절연 구조물과 도전성 플러그(456)와의 사이에의 개재되는 버티칼 배리어부(454V)를 포함할 수 있다. 버티칼 배리어부(454V)는 기판(402) 또는 금속 실리사이드막(452)으로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 도전성 배리어 패턴(454)의 버티칼 배리어부(454V)는 평면(예를 들면, X-Y 평면)에서 볼 때 도전성 플러그(456)를 포위하는 링 형상을 가질 수 있다.
도전성 배리어 패턴(454)에서, 금속 실리사이드막(452)에 접하는 표면은 기판(402)을 향해 볼록한 형상을 가지고, 도전성 플러그(456)에 접하는 표면은 도전성 플러그(456)를 향해 오목한 형상을 가질 수 있다. 도전성 플러그(456)의 하부는 도전성 배리어 패턴(454)의 버티칼 배리어부(454V)에 의해 수평 방향(예를 들면, X 방향)의 폭이 한정되고, 도전성 플러그(456)의 상부는 절연 라이너(442) 및 게이트간 절연막(444)으로 이루어지는 하측 절연 구조물에 의해 수평 방향(예를 들면, X 방향)의 폭이 한정될 수 있다.
도전성 배리어 패턴(454) 및 도전성 플러그(456)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
복수의 게이트 라인(460)은 각각 절연 캡핑 라인(440)으로 덮일 수 있다. 절연 캡핑 라인(440)은 도 2a 내지 도 2c에 예시한 절연 캡핑 라인(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
집적회로 소자(400)는 복수의 소스/드레인 콘택(CA4), 복수의 절연 캡핑 라인(440), 및 게이트간 절연막(444) 각각의 상면을 덮는 상부 절연 구조물(480)을 포함할 수 있다. 상부 절연 구조물(480)은 소스/드레인 콘택(CA4) 및 절연 캡핑 라인(440) 위에 차례로 적층된 식각 정지막(482) 및 층간절연막(484)을 포함할 수 있다. 식각 정지막(482) 및 층간절연막(484)은 도 2a 및 도 2b를 참조하여 식각 정지막(182) 및 층간절연막(184)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 6에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA4) 상에 복수의 비아 콘택(CAV4)이 배치될 수 있다. 복수의 비아 콘택(CAV4)은 각각 상부 절연 구조물(480)을 관통하여 소스/드레인 콘택(CA4)의 상면에 접할 수 있다. 예시적인 실시예들에서, 복수의 비아 콘택(CAV4)은 각각 도 2a에 예시한 복수의 비아 콘택(CAV)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 다른 예시적인 실시예들에서, 복수의 비아 콘택(CAV4)은 각각 도 3에 예시한 복수의 비아 콘택(CAV2)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 6, 도 7a, 및 도 7b에 예시한 바와 같이, 게이트 라인(460) 상에 게이트 콘택(CB4)이 배치될 수 있다. 게이트 콘택(CB4)은 상부 절연 구조물(480) 및 절연 캡핑 라인(440)을 수직 방향(Z 방향)으로 관통하는 게이트 콘택홀(CBH4) 내에 배치되고, 게이트 라인(460)의 상면에 연결되도록 구성될 수 있다.
게이트 콘택(CB4)은 게이트 라인(460) 상에 차례로 적층된 도전성 배리어 패턴(494) 및 도전성 플러그(496)를 포함할 수 있다. 도전성 배리어 패턴(494)은 절연 캡핑 라인(440)으로 이루어지는 절연 구조물과 도전성 플러그(496)와의 사이에의 개재되는 버티칼 배리어부(494V)를 포함할 수 있다. 버티칼 배리어부(494V)는 기판(402) 또는 게이트 라인(460)으로부터 멀어짐에 따라 수평 방향(예를 들면, X 방향)의 폭이 점차 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 도전성 배리어 패턴(494)의 버티칼 배리어부(494V)는 평면(예를 들면, X-Y 평면)에서 볼 때 도전성 플러그(496)를 포위하는 링 형상을 가질 수 있다. 도전성 배리어 패턴(494) 및 도전성 플러그(496)에 대한 보다 상세한 구성 및 효과는 도 1과 도 2a 내지 도 2c를 참조하여 소스/드레인 콘택(CA)에 포함된 도전성 배리어 패턴(154) 및 도전성 플러그(156)에 대하여 설명한 바와 대체로 동일하다.
도 6, 도 7a, 및 도 7b를 참조하여 설명한 집적회로 소자(400)에서, 소스/드레인 콘택(CA4)은 도전성 배리어 패턴(454) 및 도전성 플러그(456)를 포함하고, 게이트 콘택(CB4)은 도전성 배리어 패턴(494) 및 도전성 플러그(496)를 포함한다. 도전성 배리어 패턴(454, 494)은 도전성 플러그(456, 496)의 저면과 하부 측벽에는 접하지만 도전성 플러그(456, 496)의 상부 측벽에는 접하지 않는다. 따라서, 소스/드레인 콘택(CA4) 및 게이트 콘택(CB4)에서 도전성 배리어 패턴(454, 494)이 차지하는 부분을 최소화할 수 있고, 이에 따라 복수의 소스/드레인 콘택(CA4) 및 게이트 콘택(CB4)에서 도전성 배리어 패턴(454, 494)에 의한 저항 증가를 최소화할 수 있다. 또한, 소스/드레인 콘택(CA4)이 수용되는 소스/드레인 콘택홀(CAH4)의 상부 공간과 게이트 콘택(CB4)이 수용되는 게이트 콘택홀(CBH4)의 상부 공간에는 각각 도전성 배리어 패턴(454, 494)이 차지하는 부분이 없으므로 소스/드레인 콘택홀(CAH4) 및 게이트 콘택홀(CBH4) 각각의 상측 내부 공간이 넓어져서 소스/드레인 콘택(CA4) 및 게이트 콘택(CB4)의 형성시 매립 특성이 향상될 수 있다. 따라서, 소스/드레인 콘택홀(CAH4) 및 게이트 콘택홀(CBH4) 내에 보이드와 같은 원하지 않는 결함을 방지할 수 있으며 고품질의 금속 함유막으로 이루어지는 도전성 플러그(456, 496)를 얻을 수 있다. 따라서, 집적회로 소자(400)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도, 소스/드레인 콘택(CA4) 및 게이트 콘택(CB4) 각각에서의 콘택 저항을 감소시키면서 집적회로 소자(400)의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 대하여 상세히 설명한다.
도 8a 내지 도 8j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 X2 - X2' 선 단면에 대응하는 부분들의 일부 영역의 공정 순서에 따른 단면도들이다. 도 8a 내지 도 8j를 참조하여 도 1과 도 2a 내지 도 2c에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 8a 내지 도 8j에는 제2 소자 영역(RX2)의 일부 영역에서의 공정 순서가 예시되어 있으나, 제1 소자 영역(RX1)에 대하여도 후술하는 바와 동일 또는 유사한 공정이 수행될 수 있다. 도 8a 내지 도 8j에서 도 1과 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)(도 1 및 도 2a 참조)에서 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 복수의 핀형 활성 영역(FA) 각각의 하부 양 측벽을 덮는 소자분리막(112)(도 2b 참조)을 형성할 수 있다. 그 후, 소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)(도 2b 참조)를 형성하고, 딥 트렌치(DT)를 소자간 분리 절연막(114)으로 채울 수 있다. 도 2b에 예시한 바와 같이, 소자간 분리 영역(DTA)에서 딥 트렌치(DT)가 소자간 분리 절연막(114)으로 채워진 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출된 구조가 얻어질 수 있다.
도 8b를 참조하면, 소자분리막(112) 및 소자간 분리 절연막(114)(도 2b 참조) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성할 수 있다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 핀형 활성 영역(FA)의 핀 상면(FT)의 위와, 소자분리막(112) 및 소자간 분리 절연막(114) (도 2b 참조) 각각의 위에 차례로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화막을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘막을 포함할 수 있다. 더미 절연 캡핑층(D16)은 실리콘 질화막을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(120)를 형성하고, 더미 게이트 구조체(DGS) 각각의 사이에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 식각하여 복수의 핀형 활성 영역(FA)에 리세스 영역(RR)을 형성할 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 리세스 영역(RR)을 채우는 소스/드레인 영역(130)을 형성할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(130)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 예시적인 실시예들에서, n 형 도판트로 도핑된 Si 층으로 이루어지는 소스/드레인 영역(130)을 형성하기 위하여, Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 다른 예시적인 실시예들에서, p 형 도판트로 도핑된 SiGe 층으로 이루어지는 소스/드레인 영역(130)을 형성하기 위하여, Si 소스 및 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
제1 소자 영역(RX1)에 소스/드레인 영역(130)을 형성하는 공정과 제2 소자 영역(RX2)에 소스/드레인 영역(130)을 형성하는 공정은 순차적으로 수행될 수 있다. 예를 들면, 제1 소자 영역(RX1)에 소스/드레인 영역(130)을 형성한 후, 제2 소자 영역(RX2)에 소스/드레인 영역(130)을 형성할 수도 있고, 제2 소자 영역(RX2)에 소스/드레인 영역(130)을 형성한 후, 제1 소자 영역(RX1)에 소스/드레인 영역(130)을 형성할 수도 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 소스/드레인 영역(130)이 형성된 결과물을 차례로 덮는 절연 라이너(146) 및 게이트간 절연막(148)을 형성할 수 있다. 게이트간 절연막(148)은 평탄화된 상면을 가지도록 형성될 수 있다. 게이트간 절연막(148)이 형성된 후, 더미 절연 캡핑층(D16)의 상면이 노출될 수 있다.
도 8c를 참조하면, 도 8b의 결과물에서 더미 절연 캡핑층(D16) 및 그 주위의 절연막들을 CMP(chemical mechanical polishing) 공정에 의해 제거하여 더미 게이트 라인(D14)의 상면을 노출시킬 수 있다. 그 결과, 절연 라이너(146), 게이트간 절연막(148), 및 복수의 절연 스페이서(120)의 높이가 낮아질 수 있다.
도 8d를 참조하면, 도 8c의 결과물로부터 복수의 더미 게이트 라인(D14) 및 복수의 더미 게이트 절연막(D12)을 제거하여 복수의 게이트 공간(GA)을 마련할 수 있다. 복수의 게이트 공간(GA)을 통해 절연 스페이서(120), 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)(도 2b 참조)이 노출될 수 있다.
도 8e를 참조하면, 도 8d의 결과물에서 복수의 게이트 공간(GA) 내에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성할 수 있다.
게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하기 위하여, 먼저 복수의 게이트 공간(GA)을 채우는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)을 형성한 후, 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 각각 게이트 공간(GA) 각각의 하측 일부만 채우도록 이들을 에치백할 수 있다. 상기 에치백 하는 동안, 절연 스페이서(120)의 상측 일부도 함께 제거되어 절연 스페이서(120)의 높이가 낮아질 수 있다.
그 후, 복수의 게이트 공간(GA)에서 게이트 라인(GL), 게이트 절연막(132), 및 절연 스페이서(120) 각각의 상면을 덮으며 게이트 공간(GA)의 상측 일부를 채우는 절연 캡핑 라인(140)을 형성할 수 있다. 절연 캡핑 라인(140)은 평탄화된 상면을 가지도록 형성될 수 있다. 절연 캡핑 라인(140)의 상면을 평탄화하는 동안, 절연 라이너(146) 및 게이트간 절연막(148) 각각의 상측 일부도 함께 제거되어 이들의 높이가 낮아질 수 있다. 그 후, 절연 캡핑 라인(140), 절연 라이너(146), 및 게이트간 절연막(148) 각각의 상면을 덮는 절연막(149)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 공간(GA)을 통해 노출되는 복수의 핀형 활성 영역(FA) 각각의 표면을 덮는 인터페이스막(도시 생략)을 형성할 수 있다. 상기 인터페이스막을 형성하기 위하여 복수의 게이트 공간(GA)에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
도 8f를 참조하면, 도 8e의 결과물에서 절연막(149) 및 게이트간 절연막(148)을 관통하여 소스/드레인 영역(130)을 노출시키는 소스/드레인 콘택홀(CAH)을 형성할 수 있다. 소스/드레인 콘택홀(CAH)을 통해 소스/드레인 영역(130)이 노출된 후, 소스/드레인 콘택홀(CAH)을 통해 소스/드레인 영역(130)의 일부 영역을 이방성 식각 공정으로 제거하여 소스/드레인 콘택홀(CAH)이 기판(110) 측으로 더 길게 연장되도록 할 수 있다. 예시적인 실시예들에서, 소스/드레인 콘택홀(CAH)을 형성하기 위한 이방성 식각 공정은 플라즈마를 이용하여 수행될 수 있다.
소스/드레인 콘택홀(CAH)이 형성된 후, 소스/드레인 콘택홀(CAH)의 바텀 측에서 노출되는 소스/드레인 영역(130) 위에 금속 실리사이드막(152)을 형성할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)을 형성하기 위하여, 소스/드레인 콘택홀(CAH)의 내벽을 컨포멀하게 덮는 금속 라이너(도시 생략)를 형성하고, 열처리하여 소스/드레인 영역(130)과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하는 공정을 포함할 수 있다. 금속 실리사이드막(152)이 형성된 후, 상기 금속 라이너의 잔류 부분은 제거될 수 있다. 금속 실리사이드막(152)의 형성 공정시 소스/드레인 영역(130)의 일부가 소모될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)이 티타늄 실리사이드막으로 이루어지는 경우, 상기 금속 라이너는 Ti 막으로 이루어질 수 있다.
도 8g를 참조하면, 도 8f의 결과물에서 소스/드레인 콘택홀(CAH)의 내부 공간에서 노출되는 표면들을 컨포멀하게 덮는 도전성 배리어막(154L)을 형성할 수 있다.
예시적인 실시예들에서, 도전성 배리어막(154L)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다. 도전성 배리어막(154L)은 도 2a 및 도 2c에 예시한 도전성 배리어 패턴(154)을 형성하는 데 필요한 예비 배리어막이다. 도전성 배리어막(154L)은 목표로 하는 도전성 배리어 패턴(154)의 목표 두께보다 약 1.5 배 내지 약 3 배의 두께를 가지도록 형성될 수 있다. 도전성 배리어막(154L)을 형성하는 데 있어서 ALD 공정을 이용하고 도전성 배리어 패턴(154)의 목표 두께보다 더 큰 두께를 가지는 도전성 배리어막(154L)을 형성함으로써, ALD 공정에 의해 도전성 배리어 패턴(154)의 목표 두께 대응하는 비교적 얇은 도전성 배리어막을 형성하는 경우에 비해 피트(pit)와 같은 결함이 없고 치밀화된 구조를 가지는 도전성 배리어막(154L)이 얻어질 수 있다.
도 8h를 참조하면, 도 8g의 결과물에서 도전성 배리어막(154L)을 에치백하여 도전성 배리어막(154L)으로부터 도전성 배리어 패턴(154)을 형성할 수 있다.
예시적인 실시예들에서, 도전성 배리어막(154L)을 에치백하기 위하여 도전성 배리어막(154L)을 선택적으로 식각할 수 있는 식각 가스를 사용할 수 있다. 상기 식각 가스를 사용하는 도전성 배리어막(154L)의 에치백 공정은 바이어스 전압이 인가되지 않는 분위기에서 수행될 수 있다. 도전성 배리어막(154L)의 에치백 공정에서 상기 식각 가스가 플라즈마 상태로 여기되지 않은 상태에서 수행될 수 있다.
예시적인 실시예들에서, 도전성 배리어막(154L)의 에치백 공정은 약 100 ℃ 내지 약 500 ℃의 온도, 예를 들면 약 300 ℃ 내지 약 450 ℃의 온도 하에서 수행될 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에서, 도전성 배리어막(154L)의 에치백 공정은 약 10 토르 내지 약 600 토르의 압력 하에서 수행될 수 있다.
예시적인 실시예들에서, 도전성 배리어막(154L)이 TiN 막으로 이루어지는 경우, 상기 식각 가스는 할로겐 원소 함유 화합물과 H2 가스를 포함할 수 있다. 상기 식각 가스에 포함되는 상기 할로겐 원소 함유 화합물 및 H2 가스 각각의 상대적인 함량비를 제어함으로써 도전성 배리어막(154L)의 식각 속도를 제어할 수 있다. 예시적인 실시예들에서, 상기 할로겐 원소 함유 화합물은 MoCl3, MoCl5, MoOCl4, MoCl6, MoO2Cl2, MoOCl4, WCl6, WCl5, WCl4, CHF3, BCl3, Cl2, 및 이들의 조합으로부터 선택될 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 도전성 배리어막(154L)의 에치백 공정시 사용되는 식각 가스는 후속의 도전성 플러그(156) 형성시 필요한 금속 전구체와 동일한 화합물을 포함할 수 있다. 예를 들면, 도전성 플러그(156)가 Mo를 포함하는 경우, 도전성 배리어막(154L)의 에치백 공정시 사용되는 식각 가스는 Mo 함유 화합물, 예를 들면 MoCl3, MoCl5, MoOCl4, MoCl6, MoO2Cl2, MoOCl4, 또는 이들의 조합을 포함할 수 있다.
도 8g 및 도 8h를 참조하여 설명한 바와 같이, 비교적 치밀한 구조를 가지는 비교적 두꺼운 도전성 배리어막(154L)을 먼저 형성한 후, 도전성 배리어막(154L)을 에치백하는 과정을 거쳐 도전성 배리어 패턴(154)을 형성함으로써, 약 1 nm 이하의 비교적 얇은 두께를 가지는 도전성 배리어 패턴(154)을 형성하는 경우에도 피트(pit)와 같은 결함이 없는 치밀하고 균일한 구조를 가지는 도전성 배리어 패턴(154)이 얻어질 수 있다.
도 8i를 참조하면, 도 8h의 결과물에서 소스/드레인 콘택홀(CAH) 중 도전성 배리어 패턴(154) 상의 공간을 채우는 금속 함유막(156L)을 형성할 수 있다. 금속 함유막(156L)은 소스/드레인 콘택홀(CAH)의 내부를 채우고 절연막(149)의 상면을 덮도록 형성될 수 있다.
금속 함유막(156L)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 및 이들의 조합으로부터 선택되는 금속을 포함할 수 있다.
예시적인 실시예들에서, 금속 함유막(156L)은 Mo 막으로 이루어질 수 있다. 이 경우, 금속 함유막(156L)을 형성하기 위하여 Mo 전구체를 사용하는 ALD 공정 또는 CVD(chemical vapor deposition) 공정을 수행할 수 있다. 금속 함유막(156L)이 Mo 막으로 이루어지는 경우, 상기 Mo 전구체로서 MoCl3, MoCl5, MoOCl4, MoCl6, Mo(CO)6, MoO2Cl2, MoOCl4, MoF6, 유기 Mo 화합물, 및 이들의 조합으로부터 선택될 수 있다. 예시적인 실시예들에서, 유기 Mo 화합물은 몰리브덴아세틸아세토네이트(molybdenum acetylacetonate), 비스시클로펜타디에닐몰리브덴디하이드라이드, 비스메틸시클로펜타디에닐몰리브덴디하이드라이드, 비스에틸시클로펜타디에닐몰리브덴디하이드라이드, 비스이소프로필시클로펜타디에닐몰리브덴디하이드라이드, 비스시클로펜타디에닐이미드몰리브덴, 및 이들의 조합으로부터 선택될 수 있다. 그러나, 금속 함유막(156L)을 형성하기 위하여 사용 가능한 Mo 전구체의 종류가 상기 예시한 바에 한정되는 것이 아니다.
도 8j를 참조하면, 도 8i의 결과물에서 CMP 공정을 이용하여 금속 함유막(156L) 중 소스/드레인 콘택홀(CAH)의 외부에 있는 부분을 제거하고 절연막(149)의 상면을 노출시킬 수 있다. 그 결과, 금속 함유막(156L)으로부터 도전성 플러그(156)가 얻어지고, 소스/드레인 콘택홀(CAH) 내에 도전성 배리어 패턴(154) 및 도전성 플러그(156)를 포함하는 소스/드레인 콘택(CA)이 형성될 수 있다.
그 후, 도 2a 및 도 2b에 예시한 바와 같이, 도 8j의 결과물 상에 식각 정지막(182) 및 층간절연막(184)을 차례로 형성하여 상부 절연 구조물(180)을 형성하고, 소스/드레인 콘택(CA)에 연결되는 복수의 비아 콘택(CAV)과, 복수의 게이트 라인(GL)에 연결되는 복수의 게이트 콘택(CB)을 형성하여 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)를 제조할 수 있다.
예시적인 실시예들에서, 복수의 게이트 콘택(CB)을 형성하기 위하여, 도 8g 내지 도 8j를 참조하여 소스/드레인 콘택(CA)의 형성 공정에 대하여 설명한 바와 유사한 공정을 수행할 수 있다.
도 9a 내지 도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15, 및 도 16은 도 6의 X4 - X4' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 6의 Y4 - Y4' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다. 도 9a 내지 도 16을 참조하여, 도 6, 도 7a, 및 도 7b에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 도 9a 내지 도 16에서, 도 6, 도 7a, 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 기판(402) 상에 복수의 희생 반도체층(404) 및 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층할 수 있다. 복수의 희생 반도체층(404) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(404)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, 복수의 희생 반도체층(404), 복수의 나노시트 반도체층(NS), 및 기판(402)의 일부를 식각하여 트렌치(T4)를 형성하고, 트렌치(T4) 내에 소자분리막(412)을 형성할 수 있다. 그 결과, 트렌치(T4)에 의해 한정되는 핀형 활성 영역(F4)이 형성될 수 있다. 핀형 활성 영역(F4)의 상면(FT4) 위에는 복수의 희생 반도체층(404) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 결과물에서 복수의 희생 반도체층(404) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조체(DGS4)를 형성하고, 복수의 더미 게이트 구조체(DGS4) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(418)를 형성할 수 있다. 그 후, 복수의 더미 게이트 구조체(DGS4) 및 복수의 외측 절연 스페이서(418)를 식각 마스크로 이용하여 복수의 희생 반도체층(404) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 스택(NSS)으로 분할할 수 있다. 그 후, 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 핀형 활성 영역(F4)을 식각하여 핀형 활성 영역(F4)의 상부에 복수의 리세스 영역(R4)을 형성할 수 있다.
복수의 더미 게이트 구조체(DGS4)는 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 더미 게이트 구조체(DGS4)는 각각 절연층(D462), 더미 게이트층(D464), 및 캡핑층(D466)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 절연층(D462)은 실리콘 산화물로 이루어지고, 더미 게이트층(D464)은 폴리실리콘으로 이루어지고, 캡핑층(D466)은 실리콘 질화물로 이루어질 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물에서 복수의 리세스 영역(R4) 주변에서 노출되는 복수의 희생 반도체층(404) 각각의 일부를 제거하여 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제1 나노시트(N1)와 상면(FT4)과의 사이에 복수의 인덴트 영역을 형성한 후, 상기 복수의 인덴트 영역을 채우는 복수의 내측 절연 스페이서(428)를 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 결과물에서 복수의 리세스 영역(R4) 각각의 노출된 표면과 복수의 나노시트(N1, N2, N3) 각각의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(430)을 형성할 수 있다. 그 후, 복수의 소스/드레인 영역(430)이 형성된 결과물을 덮는 절연 라이너(442)를 형성하고, 절연 라이너(442) 위에 게이트간 절연막(444)을 형성한 후, 절연 라이너(442) 및 게이트간 절연막(444) 각각의 상면을 평탄화하여 캡핑층(D466)(도 12a 및 도 12b 참조)의 상면을 노출시킬 수 있다.
그 후, 도 12a 및 도 12b에 예시된 복수의 더미 게이트 구조체(DGS4)를 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 희생 반도체층(404)을 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 상면(FT4)과의 사이의 공간까지 확장할 수 있다.
도 14a 및 도 14b를 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(F4)의 노출된 표면들을 덮는 게이트 절연막(432)을 형성하고, 게이트 절연막(432) 상의 게이트 공간(GS)을 채우는 복수의 게이트 라인(460)을 형성한 후, 복수의 게이트 공간(GS) 각각의 상부 공간이 비워지도록 복수의 게이트 라인(460)의 상측 일부와, 그 주변의 게이트 절연막(432) 및 복수의 외측 절연 스페이서(418) 각각의 상측 일부를 제거할 수 있다. 그 후, 복수의 게이트 공간(GS) 각각의 상부 공간을 절연 캡핑 라인(440)으로 채울 수 있다. 복수의 게이트 라인(460) 및 절연 캡핑 라인(440)을 형성하는 동안 평탄화 공정을 수행함에 따라 절연 라이너(442) 및 게이트간 절연막(444) 각각의 높이가 낮아질 수 있다.
도 15를 참조하면, 게이트간 절연막(444) 및 절연 라이너(442)를 일부 식각하여 복수의 소스/드레인 영역(430)을 노출시키는 복수의 소스/드레인 콘택홀(CAH4)을 형성한 후, 소스/드레인 콘택홀(CAH4)을 통해 소스/드레인 영역(430)의 일부 영역을 이방성 식각 공정으로 제거하여 소스/드레인 콘택홀(CAH4)이 기판(402) 측으로 더 길게 연장되도록 할 수 있다.
그 후, 도 8f를 참조하여 금속 실리사이드막(152)의 형성 공정에 대하여 설명한 바와 유사한 방법으로 소스/드레인 콘택홀(CAH4)의 바텀 측에서 노출되는 소스/드레인 영역(430) 위에 금속 실리사이드막(552)을 형성하고, 도 8g 내지 도 8j를 참조하여 소스/드레인 콘택(CA)의 형성 공정에 대하여 설명한 바와 유사한 방법으로 소스/드레인 콘택홀(CAH4) 내에 도전성 배리어 패턴(454) 및 도전성 플러그(456)를 차례로 형성하여 소스/드레인 콘택(CA4)을 형성할 수 있다.
도 16을 참조하면, 도 15의 결과물을 차례로 덮는 식각 정지막(482) 및 층간절연막(484)을 형성하여 상부 절연 구조물(480)을 형성하고, 게이트 라인(460)에 연결되는 게이트 콘택(CB4)을 형성할 수 있다. 게이트 콘택(CB4)을 형성하기 위하여, 도 8g 내지 도 8j를 참조하여 소스/드레인 콘택(CA)의 형성 공정에 대하여 설명한 바와 유사한 공정들을 수행할 수 있다.
또한, 도 6에 예시한 바와 같이 복수의 소스/드레인 콘택(CA4)에 연결되는 복수의 소스/드레인 비아 콘택(CAV4)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV4) 및 복수의 게이트 콘택(CB4)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV4) 및 복수의 게이트 콘택(CB4)은 별도의 공정을 통해 순차적으로 형성될 수 있다. 이 경우, 복수의 소스/드레인 비아 콘택(CAV4)이 먼저 형성된 후 복수의 게이트 콘택(CB4)이 형성될 수도 있고, 복수의 게이트 콘택(CB4)이 먼저 형성된 후 복수의 소스/드레인 비아 콘택(CAV4)이 형성될 수도 있다.
이상, 도 8a 내지 도 16을 참조하여 도 1, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)의 제조 방법과, 도 6, 도 7a, 및 도 7b에 예시한 집적회로 소자(400)의 제조 방법을 예로 들어 설명하였으나, 상술한 바를 참조하여 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3에 예시한 집적회로 소자(200), 도 4에 예시한 집적회로 소자(300A), 도 5에 예시한 집적회로 소자(300B), 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 130: 소스/드레인 영역, 152: 금속 실리사이드막, 154: 도전성 배리어막, 156: 도전성 플러그.

Claims (10)

  1. 기판 상에 배치되고 제1 금속을 포함하는 도전 영역과,
    상기 도전 영역 상에 배치된 절연막과,
    상기 절연막을 관통하여 수직 방향으로 연장되고 제2 금속을 포함하는 도전성 플러그와,
    상기 도전 영역과 상기 도전성 플러그와의 사이에 개재되고, 상기 도전 영역에 접하는 제1 표면과 상기 도전성 플러그에 접하는 제2 표면을 가지는 도전성 배리어 패턴을 포함하고,
    상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 플러그의 상부 측벽은 상기 절연막에 접하고,
    상기 도전성 배리어 패턴은 상기 절연막과 상기 도전성 플러그와의 사이에 개재되는 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 도전 영역으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 도전성 배리어 패턴의 상기 버티칼 배리어부는 상기 도전성 플러그를 포위하는 링 형상을 가지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 도전성 배리어 패턴의 상기 버티칼 배리어부는 상기 도전성 플러그에 대면하는 테이퍼 면(tapered surface)을 가지고,
    상기 테이퍼 면은 상기 도전 영역으로부터 멀어짐에 따라 상기 절연막에 더 가까운 집적회로 소자.
  4. 제1항에 있어서,
    상기 도전성 플러그 상에 배치된 상부 절연 구조물과,
    상기 상부 절연 구조물을 관통하여 상기 도전성 플러그까지 상기 수직 방향으로 연장된 상부 배선 구조물을 더 포함하고,
    상기 상부 배선 구조물은 제3 금속을 포함하고 상기 도전성 플러그에 접하는 상부 도전성 플러그를 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 도전성 플러그 상에 배치된 상부 절연 구조물과,
    상기 상부 절연 구조물을 관통하여 상기 도전성 플러그까지 상기 수직 방향으로 연장된 상부 배선 구조물을 더 포함하고,
    상기 상부 배선 구조물은
    상기 상부 절연 구조물을 관통하여 상기 수직 방향으로 연장되고 상기 제2 금속과 다른 원소로 이루어지는 제3 금속을 포함하는 상부 도전성 플러그와,
    상기 도전성 플러그와 상기 상부 도전성 플러그와의 사이에 개재되고, 상기 도전성 플러그의 상면에 접하는 표면과 상기 상부 도전성 플러그에 접하는 표면을 가지는 상부 도전성 배리어 패턴을 포함하고,
    상기 상부 도전성 플러그의 저면 및 하부 측벽은 상기 상부 도전성 배리어 패턴에 접하고, 상기 상부 도전성 플러그의 상부 측벽은 상기 상부 절연 구조물에 접하고,
    상기 상부 도전성 배리어 패턴은 상기 상부 절연 구조물과 상기 상부 도전성 플러그와의 사이에 개재되는 상부 버티칼 배리어부를 포함하고, 상기 상부 버티칼 배리어부는 상기 도전성 플러그로부터 멀어짐에 따라 상기 수평 방향의 폭이 점차 감소하는 형상을 가지는 집적회로 소자.
  6. 기판 상에 배치되고 상면에 리세스 면을 가지는 소스/드레인 영역과,
    상기 소스/드레인 영역의 상기 리세스 면을 따라 배치되고 제1 금속을 포함하는 금속 실리사이드막과,
    상기 금속 실리사이드막 상에 배치된 절연막과,
    상기 절연막을 관통하여 수직 방향으로 연장되고 제2 금속을 포함하는 도전성 플러그와,
    상기 금속 실리사이드막과 상기 도전성 플러그와의 사이에 개재되고, 상기 금속 실리사이드막에 접하는 제1 표면과 상기 도전성 플러그에 접하는 제2 표면을 가지는 도전성 배리어 패턴을 포함하고,
    상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 플러그의 상부 측벽은 상기 절연막에 접하고,
    상기 도전성 배리어 패턴은 상기 절연막과 상기 도전성 플러그와의 사이에 개재되는 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 금속 실리사이드막으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가지는 집적회로 소자.
  7. 제6항에 있어서,
    상기 금속 실리사이드막과 상기 도전성 플러그와의 사이에서 상기 도전성 배리어 패턴은 0 nm 보다 크고 1 nm 이하인 두께를 가지는 집적회로 소자.
  8. 기판상에 돌출되어 있는 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역의 상면에 접하는 금속 실리사이드막과,
    상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장된 게이트 라인과,
    상기 소스/드레인 영역, 상기 금속 실리사이드막, 및 상기 게이트 라인 상에 배치된 절연 구조물과,
    상기 절연 구조물의 제1 부분을 수직 방향으로 관통하고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택과,
    상기 절연 구조물의 제2 부분을 상기 수직 방향으로 관통하고 상기 게이트 라인에 연결되도록 구성된 게이트 콘택을 포함하고,
    상기 소스/드레인 콘택 및 상기 게이트 콘택 중 적어도 하나는
    상기 절연 구조물을 관통하여 수직 방향으로 연장되고 상기 절연 구조물에 접하는 상부 측벽을 가지는 도전성 플러그와,
    상기 도전성 플러그의 저면 및 하부 측벽을 덮는 도전성 배리어 패턴을 포함하고,
    상기 도전성 배리어 패턴은 상기 절연 구조물과 상기 도전성 플러그와의 사이에 개재된 버티칼 배리어부를 포함하고, 상기 버티칼 배리어부는 상기 기판으로부터 멀어짐에 따라 수평 방향의 폭이 점차 감소하는 형상을 가지는 집적회로 소자.
  9. 제8항에 있어서,
    상기 도전성 플러그의 저면 및 하부 측벽은 상기 도전성 배리어 패턴에 접하고, 상기 도전성 배리어 패턴은 상기 도전성 플러그를 0 nm 보다 크고 1 nm 이하인 두께로 덮는 집적회로 소자.
  10. 제8항에 있어서,
    상기 금속 실리사이드막은 제1 금속을 포함하고,
    상기 소스/드레인 콘택은 상기 제1 금속과 다른 제2 금속으로 이루어지는 상기 도전성 플러그를 포함하고, 상기 제2 금속은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 또는 이들의 조합으로 이루어지고,
    상기 도전성 배리어 패턴은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 또는 이들의 조합으로 이루어지는 집적회로 소자.
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