KR20240000962A - 집적회로 소자 - Google Patents

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outer insulating
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김겸
김다혜
김진범
전경빈
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삼성전자주식회사
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Abstract

집적회로 소자는 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 채널 영역과, 채널 영역을 감싸는 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역 및 상기 외측 절연 스페이서에 접하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 채널 영역에 접하는 부분과 상기 핀형 활성 영역에 접하는 부분을 포함하고 상기 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지는 에지 버퍼부를 포함하는 버퍼층과, 상기 버퍼층의 상기 에지 버퍼부와 상기 외측 절연 스페이서에 의해 한정되는 공간을 채우는 쐐기부를 포함하는 국부 버퍼 패턴과, 상기 버퍼층 및 상기 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 또한, 집적회로 소자의 집적도가 높아지고 사이즈가 축소됨에 따라 나노시트 전계효과 트랜지스터의 제조 과정에서 공정 불량 발생 가능성이 증가할 수 있다. 이에 따라, 공정 불량 발생 가능성을 제거하고 나노시트 전계효과 트랜지스터의 성능 및 신뢰성을 향상시킬 수 있는 새로운 구조의 집적회로 소자의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 나노시트 전계효과 트랜지스터에서 안정된 성능 및 향상된 신뢰성을 제공할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 채널 영역과, 상기 핀형 활성 영역 상에서 상기 채널 영역을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역 및 상기 외측 절연 스페이서에 접하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 채널 영역에 접하는 부분과 상기 핀형 활성 영역에 접하는 부분을 포함하고 상기 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지는 에지 버퍼부를 포함하는 버퍼층과, 상기 버퍼층의 상기 에지 버퍼부와 상기 외측 절연 스페이서에 의해 한정되는 공간을 채우는 쐐기부를 포함하는 국부 버퍼 패턴과, 상기 버퍼층 및 상기 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터의 수직 방향을 따르는 거리가 서로 다른 복수의 나노시트와, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트 각각을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와, 상기 제1 수평 방향에서 상기 복수의 나노시트에 대면하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 복수의 나노시트 각각에 접하는 부분들과 상기 핀형 활성 영역에 접하는 부분을 포함하고 상기 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지는 복수의 에지 버퍼부를 포함하는 버퍼층과, 상기 복수의 에지 버퍼부와 상기 외측 절연 스페이서에 의해 한정되는 복수의 공간을 채우고 서로 이격되어 있는 복수의 국부 버퍼 패턴과, 상기 버퍼층 및 상기 복수의 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 각각 포함하는 한 쌍의 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택 상에 배치되고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과, 상기 한 쌍의 게이트 라인 각각의 측벽들을 덮는 복수의 외측 절연 스페이서와, 상기 한 쌍의 나노시트 스택 사이에서 상기 핀형 활성 영역 위에 배치되고, B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 한 쌍의 나노시트 스택 각각에 포함된 복수의 나노시트에 접하고, 상기 복수의 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지고 상기 복수의 외측 절연 스페이서 중 인접한 외측 절연 스페이서와 함께 적어도 하나의 쐐기형 공간을 한정하는 에지 버퍼부를 포함하는 버퍼층과, 상기 적어도 하나의 쐐기형 공간을 채우는 적어도 하나의 국부 버퍼 패턴과, 상기 버퍼층 및 상기 적어도 하나의 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에서, 전계효과 트랜지스터를 구성하는 소스/드레인 영역은 버퍼층과, 게이트 라인의 측벽을 덮는 외측 절연 스페이서에 인접한 위치에서 상기 버퍼층의 비교적 작은 두께 부분을 국부적으로 덮는 국부 버퍼 패턴을 포함한다. 상기 소스/드레인 영역에서 상기 국부 버퍼 패턴은 상기 버퍼층의 역할을 보완 및/또는 강화할 수 있으며, 상기 소스/드레인 영역 중 외부로부터의 어택(attack)에 취약할 수 있는 부분이 상기 국부 버퍼 패턴에 의해 선택적으로 보강될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 과정에서 소스/드레인 영역이 외부 어택에 의해 열화되거나 소스/드레인 영역과 그에 인접한 도전 영역과의 단락 등의 불량을 방지할 수 있으며, 신뢰성이 향상된 집적회로 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이다.
도 2b는 도 1의 X2 - X2' 선 단면도이다.
도 2c는 도 2a에서 LV1 - LV1 선 단면을 따르는 수직 레벨 LV1에서의 일부 구성 요소들의 확대 평면도이다.
도 2d는 도 2a에서 LV2 - LV2 선 단면을 따르는 수직 레벨 LV2에서의 일부 구성 요소들의 확대 평면도이다.
도 2e는 도 1의 Y1 - Y1' 선 단면도이고, 도 2f는 도 2b에서 "EX1"으로 표시한 국부 영역의 확대 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 7 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 7, 도 8, 도 9, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 10c, 도 11c, 도 12c, 및 도 13c는 도 2a에서 LV1 - LV1 선 단면에 대응하는 수직 레벨 LV1에서의 일부 구성 요소들의 공정 순서에 따른 예시적인 확대 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면도이고, 도 2c는 도 2a에서 LV1 - LV1 선 단면을 따르는 수직 레벨 LV1에서의 일부 구성 요소들의 확대 평면도이고, 도 2d는 도 2a에서 LV2 - LV2 선 단면을 따르는 수직 레벨 LV2에서의 일부 구성 요소들의 확대 평면도이고, 도 2e는 도 1의 Y1 - Y1' 선 단면도이고, 도 2f는 도 2b에서 "EX1"으로 표시한 국부 영역의 확대 단면도이다. 도 1과 도 2a 내지 도 2f를 참조하여, 나노와이어 또는 나노시트 형상의 활성 영역과, 상기 활성 영역을 감싸는 게이트를 포함하는 게이트 올 어라운드(gate-all-around) 구조를 가지는 전계효과 트랜지스터(TR)를 포함하는 집적회로 소자(100)에 대하여 설명한다.
도 1과 도 2a 내지 도 2f를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에 배치된 복수의 나노시트 스택(NSS)을 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
기판(102) 상에는 복수의 핀형 활성 영역(FA) 각각의 양 측벽을 덮는 소자분리막(114)(도 1 참조)이 배치될 수 있다. 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(160)이 배치될 수 있다. 복수의 게이트 라인(160)은 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(FA) 각각의 핀 상면(FT)의 상부에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA)의 핀 상면(FT)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면하는 적어도 하나의 나노시트를 포함할 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 핀형 활성 영역(FA)의 핀 상면(FT)으로부터 수직 거리(Z 방향 거리)가 서로 다를 수 있다.
도 1에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(FA) 및 게이트 라인(160) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(160)이 배치되고, 1 개의 핀형 활성 영역(FA) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 스택(NSS) 및 게이트 라인(160) 각각의 개수는 특별히 제한되지 않는다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 이루어질 수 있다. 본 명세서에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 칭해질 수도 있다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 약 4 nm 내지 약 6 nm의 범위 내에서 선택되는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 두께는 수직 방향(Z 방향)을 따르는 크기를 의미한다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에서, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 동일한 크기를 가질 수도 있다.
도 2a 내지 도 2f에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
복수의 게이트 라인(160)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 복수의 게이트 라인(160)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 예시적인 실시예들에서, 게이트 유전막(152)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a에 예시한 바와 같이, 핀형 활성 영역(FA) 상에서 하나의 게이트 라인(160)을 사이에 두고 게이트 라인(160)의 양 측에 한 쌍의 소스/드레인 영역(130)이 배치될 수 있다. 하나의 소스/드레인 영역(130)은 서로 이웃하는 한 쌍의 나노시트 스택(NSS) 사이에서 핀형 활성 영역(FA) 상에 배치될 수 있다. 소스/드레인 영역(130)은 인접한 게이트 라인(160)에 의해 포위되는 나노시트 스택(NSS)의 측벽에 접할 수 있다.
복수의 게이트 라인(160) 각각의 양 측벽은 외측 절연 스페이서(118)로 덮일 수 있다. 외측 절연 스페이서(118)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 외측 절연 스페이서(118)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다. 외측 절연 스페이서(118)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2a, 도 2b, 및 도 2f에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 외측 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예를 들면, 복수의 소스/드레인 영역(130) 중 외측 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분의 제1 수평 방향(X 방향)의 폭은 약 0 nm 내지 약 4 nm의 범위 내에서 선택될 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 영역(130)은 각각 메인 게이트 부분(160M)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함하지 않을 수 있다.
복수의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 소스/드레인 영역(130)의 버퍼층(132)에 접하는 부분을 포함할 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 핀형 활성 영역(FA) 상에는 복수의 리세스(R1)가 형성될 수 있다. 복수의 리세스(R1) 각각의 최저면의 수직 레벨은 핀형 활성 영역(FA)의 핀 상면(FT)의 수직 레벨보다 낮을 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(102)의 주면(102M)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 리세스(R1) 내에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 게이트 라인(160) 중에서 선택되는 적어도 하나의 게이트 라인(160)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 측벽을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
도 2a 내지 도 2d와 도 2f에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 버퍼층(132)과, 버퍼층(132)의 국부 영역을 덮는 복수의 국부 버퍼 패턴(134)과, 버퍼층(132) 및 복수의 국부 버퍼 패턴(134) 각각에 접하는 메인 바디층(136)과, 캡핑층(138)을 포함할 수 있다.
복수의 소스/드레인 영역(130) 각각에서 버퍼층(132)은 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접하는 부분과 핀형 활성 영역(FA)에 접하는 부분을 포함할 수 있다. 버퍼층(132)은 외측 절연 스페이서(118)에 인접한 위치에 있는 에지 버퍼부(132E)를 포함할 수 있다. 에지 버퍼부(132E)는 버퍼층(132)의 다른 부분보다 더 작은 두께를 가질 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(130)에 포함된 복수의 국부 버퍼 패턴(134)은 각각 쐐기부(134W) 및 라이너부(134L)를 포함할 수 있다. 복수의 소스/드레인 영역(130)은 각각 서로 이격된 4 개의 국부 버퍼 패턴(134)을 포함할 수 있다. 상기 4 개의 국부 버퍼 패턴(134)은 각각 외측 절연 스페이서(118)에 접하는 부분을 포함할 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 복수의 국부 버퍼 패턴(134) 각각의 쐐기부(134W)는 버퍼층(132)의 에지 버퍼부(132E)와 외측 절연 스페이서(118)에 의해 한정되는 쐐기형 공간, 예를 들면 도 10c에 예시한 쐐기형 공간(WS)을 채울 수 있다. 라이너부(134L)는 쐐기부(134W)에 일체로 연결될 수 있다. 도 2a, 도 2b, 및 2f에 예시한 바와 같이, 소스/드레인 영역(130)에서 국부 버퍼 패턴(134)의 라이너부(134L)는 버퍼층(132)과 메인 바디층(136)과의 사이에 개재될 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 기판(102)의 주면(102M)과 평행한 단면(즉, X-Y 평면을 따르는 단면)에서 볼 때, 국부 버퍼 패턴(134)의 쐐기부(134W)는 나노시트 스택(NSS)을 구성하는 복수의 나노시트 중 기판(102)으로부터 가장 먼 제3 나노시트(N3)로부터 멀어질수록 제2 수평 방향(Y 방향)을 따르는 폭이 점차 증가할 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 기판(102)의 주면(102M)과 평행한 단면(즉, X-Y 평면을 따르는 단면)에서 볼 때, 소스/드레인 영역(130) 내에서 국부 버퍼 패턴(134)의 쐐기부(134W)와 메인 바디층(136)과의 사이의 계면은 버퍼층(132)과 메인 바디층(136)과의 사이의 계면의 연장선 상에 있을 수 있다. 국부 버퍼 패턴(134)의 쐐기부(134W)와 메인 바디층(136)과의 사이의 계면과, 버퍼층(132)과 메인 바디층(136)과의 사이의 계면은 굴곡 없이 평탄하게 연장되는 하나의 평탄 면을 이룰 수 있다. 집적회로 소자(100)의 구성 요소들간의 상대적인 위치 및 형상에 대한 이해를 돕기 위하여 도 2c 및 도 2d에는 각각 핀형 활성 영역(FA)의 평면 형상이 점선으로 도시되어 있으며, 도 2a에 예시한 X1 - X1' 선 단면의 일부 위치와, 도 2b에 예시한 X2 - X2' 선 단면의 일부 위치가 표시되어 있다.
소스/드레인 영역(130)에서, 메인 바디층(136)은 버퍼층(132)과 복수의 국부 버퍼 패턴(134) 각각에 접할 수 있다. 메인 바디층(136)은 복수의 나노시트 스택(NSS) 각각의 최상면의 수직 레벨보다 더 높은 수직 레벨에 있는 상면을 가질 수 있다. 캡핑층(138)은 메인 바디층(136)의 표면을 덮을 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 버퍼층(132)은 핀형 활성 영역(FA)에 접하는 바텀 버퍼부(132B)와, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 접하는 사이드 버퍼부(132S)를 포함할 수 있다. 버퍼층(132)에서, 바텀 버퍼부(132B)의 수직 방향(Z 방향) 두께(도 2f에서 "BT1")는 사이드 버퍼부(132S)의 제1 수평 방향(X 방향) 두께(도 2c에서 "BT21" 또는 도 2d에서 "BT22")보다 더 클 수 있다.
버퍼층(132)의 사이드 버퍼부(132S)의 제1 수평 방향(X 방향) 두께는 외측 절연 스페이서(118)로부터의 거리에 따라 다를 수 있다. 도 2a 및 도 2b에 예시한 바와 같이, 버퍼층(132)의 사이드 버퍼부(132S)의 제1 수평 방향(X 방향)의 두께는 외측 절연 스페이서(118)에 가까워질수록 더 작아질 수 있다. 도 2a에 예시한 바와 같이 제2 수평 방향(Y 방향)을 따르는 핀형 활성 영역(FA)의 중심부를 포함하는 단면에서 보이는 사이드 버퍼부(132S)의 제1 수평 방향(X 방향) 두께보다, 도 2b에 예시한 바와 같이 제2 수평 방향(Y 방향)을 따르는 핀형 활성 영역(FA)의 에지부를 포함하는 단면에서 보이는 사이드 버퍼부(132S)의 제1 수평 방향(X 방향) 두께가 더 작을 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 소스/드레인 영역(130)에서 복수의 국부 버퍼 패턴(134)은 각각 제2 수평 방향(Y 방향)에서의 핀형 활성 영역(FA)의 중심부보다 에지부에 더 인접한 위치에서 핀형 활성 영역(FA)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(130)의 국부 버퍼 패턴(134)은 나노시트 스택(NSS)의 제2 수평 방향(Y 방향)에서의 에지부에 인접한 위치에서 핀형 활성 영역(FA)과 수직으로 오버랩되도록 배치될 수 있다.
소스/드레인 영역(130)에서, 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어질 수 있다. 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 버퍼층(132)에서의 Ge 함량비와 국부 버퍼 패턴(134)에서의 Ge 함량비는 각각 메인 바디층(136)에서의 Ge 함량비보다 작을 수 있다.
예시적인 실시예들에서, 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 서로 다른 Ge 함량비를 가지고, 버퍼층(132)에서의 Ge 함량비와 국부 버퍼 패턴(134)에서의 Ge 함량비는 각각 메인 바디층(136)에서의 Ge 함량비보다 작고, 국부 버퍼 패턴(134)에서의 Ge 함량비는 버퍼층(132)에서의 Ge 함량비보다 더 클 수 있다.
다른 예시적인 실시예들에서, 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 서로 다른 Ge 함량비를 가지고, 버퍼층(132)에서의 Ge 함량비와 국부 버퍼 패턴(134)에서의 Ge 함량비는 각각 메인 바디층(136)에서의 Ge 함량비보다 작고, 국부 버퍼 패턴(134)에서의 Ge 함량비는 버퍼층(132)에서의 Ge 함량비보다 더 작을 수 있다.
또 다른 예시적인 실시예들에서, 버퍼층(132)에서의 Ge 함량비와 국부 버퍼 패턴(134)에서의 Ge 함량비는 각각 메인 바디층(136)에서의 Ge 함량비보다 작고, 버퍼층(132)에서의 Ge 함량비와 국부 버퍼 패턴(134)에서의 Ge 함량비는 동일할 수 있다.
예시적인 실시예들에서, 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 국부 버퍼 패턴(134)과 메인 바디층(136)과의 사이의 경계부(INF)에서의 상기 p 형 도판트의 농도는 소스/드레인 영역(130) 중 다른 부분에서의 상기 p 형 도판트의 농도보다 더 클 수 있다. 소스/드레인 영역(130)에 포함된 상기 p 형 도판트는 보론(B), 갈륨(Ga), 탄소(C), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예를 들면, 버퍼층(132), 국부 버퍼 패턴(134), 및 메인 바디층(136)은 각각 B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어질 수 있다. 소스/드레인 영역(130)에서 버퍼층(132) 및 국부 버퍼 패턴(134)에서보다 메인 바디층(136)에서 더 큰 Ge 함량비를 가지고, 국부 버퍼 패턴(134)과 메인 바디층(136)과의 사이의 경계부(INF)에서의 B 원소의 농도는 소스/드레인 영역(130) 중 다른 부분에서의 B 원소의 농도보다 더 클 수 있다.
캡핑층(138)은 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 메인 바디층(136)에서보다 더 작은 Ge 함량비를 가지는 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 캡핑층(138)은 Ge 원소를 포함하지 않을 수 있다. 예를 들면, 캡핑층(138)은 도핑되지 않은 Si 층으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 캡핑층(138)은 B 원소로 도핑된 Si 층, 또는 B 원소로 도핑된 SiGe 층으로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 캡핑층(138)은 생략 가능하다.
예시적인 실시예들에서, 버퍼층(132)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.01 ≤ x ≤ 0.15)으로 이루어지고 버퍼층(132)에서의 B 원소의 농도는 약 1E16 원자/㎤ 이상 약 1E20 원자/㎤ 이하일 수 있다. 예시적인 실시예들에서, 국부 버퍼 패턴(134)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.0 < x < 0.20)으로 이루어지고, 국부 버퍼 패턴(134)에서의 B 원소의 농도는 약 1E16 원자/㎤ 이상 약 1E20 원자/㎤ 이하일 수 있다. 예시적인 실시예들에서, 메인 바디층(136)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.20 ≤ x ≤ 0.70)으로 이루어지고, 메인 바디층(136)에서의 B 원소의 농도는 약 1E19 원자/㎤ 이상 약 2E22 원자/㎤ 이하일 수 있다. 예시적인 실시예들에서, 국부 버퍼 패턴(134)과 메인 바디층(136)과의 사이의 경계부(INF)에서의 상기 p 형 도판트의 농도는 약 5E20 원자/㎤ 이상 약 7E22 원자/㎤ 이하일 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 소스/드레인 영역(130) 중 핀형 활성 영역(FA)에 접하는 최저부로부터 수직 방향(Z 방향)을 따라 연장되는 수직선을 따르는 버퍼층(132)의 수직 방향(Z 방향) 두께(도 2f에서 "BT1")는 약 1 nm 내지 약 10 nm 이고, 상기 수직선을 따르는 메인 바디층(136)의 두께(도 2f에서 "BT3")는 약 10 nm 내지 약 100 nm 일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 수평 방향(X 방향)을 따르는 버퍼층(132)의 사이드 버퍼부(132S)의 두께는 약 1 nm 내지 약 10 nm의 범위, 약 1 nm 내지 약 5 nm의 범위, 약 1 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위 내에서 선택될 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)을 따르는 국부 버퍼 패턴(134)의 두께는 약 1 nm 내지 약 10 nm의 범위, 약 1 nm 내지 약 5 nm의 범위, 약 1 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위 내에서 선택될 수 있다.
도 1에 예시한 바와 같이, 기판(102) 상에서 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 전계효과 트랜지스터(TR)가 형성될 수 있다. 복수의 전계효과 트랜지스터(TR)는 로직 회로 또는 메모리 소자를 구성할 수 있다.
도 2a, 도 2b, 및 도 2e에 예시한 바와 같이, 게이트 유전막(152), 게이트 라인(160), 및 외측 절연 스페이서(118) 각각의 상면은 캡핑 절연 패턴(164)으로 덮일 수 있다. 캡핑 절연 패턴(164)은 실리콘 질화막으로 이루어질 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 외측 절연 스페이서(118) 및 복수의 소스/드레인 영역(130)은 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 게이트간 절연막(144)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(142)가 생략된 경우, 게이트간 절연막(144)은 복수의 소스/드레인 영역(130)에 접할 수 있다.
도 1과 도 2a 내지 도 2f를 참조하여 설명한 집적회로 소자(100)에서, 복수의 소스/드레인 영역(130)은 각각 다른 부분에 비해 작은 두께를 가지는 에지 버퍼부(132E)를 포함하는 버퍼층(132)과, 버퍼층(132)의 에지 버퍼부(132E)와 외측 절연 스페이서(118)에 의해 한정되는 쐐기형 공간(WS)(도 10c 참조)을 채우는 쐐기부(134W)를 포함하는 국부 버퍼 패턴(134)과, 버퍼층(132) 및 국부 버퍼 패턴(134) 각각에 접하는 메인 바디층(136)을 포함한다. 쐐기부(134W)를 포함하는 국부 버퍼 패턴(134)은 소스/드레인 영역(130) 중 게이트 라인(160)의 측벽을 덮는 외측 절연 스페이서(118)에 인접한 위치에서 버퍼층(132)의 비교적 작은 두께 부분인 에지 버퍼부(132E)를 국부적으로 덮음으로써, 소스/드레인 영역(130)의 버퍼층(132) 중 비교적 취약한 에지 버퍼부(132E)를 통해 외부로부터 소스/드레인 영역(130)에 원하지 않는 어택(attack)이 미치는 것을 방지하는 역할을 할 수 있다. 따라서, 소스/드레인 영역(130)의 형성 공정에서 버퍼층(132)의 형성 중에 외측 절연 스페이서(118)에 인접한 부분에서 나타나는 패싯 성장 모드(facet growth mode)로 인해 외측 절연 스페이서(118)에 인접한 부분에서 버퍼층(132)의 두께가 비교적 작은 에지 버퍼부(132E)를 포함하는 버퍼층(132)이 형성되어도, 버퍼층(132)의 역할이 국부 버퍼 패턴(134)에 의해 보완 및/또는 강화될 수 있다. 이에 따라, 소스/드레인 영역(130)의 버퍼층(132) 중 외부로부터의 어택에 취약할 수 있는 부분이 국부 버퍼 패턴(134)에 의해 선택적으로 보강될 수 있다. 따라서, 집적회로 소자(100)의 제조 과정에서 소스/드레인 영역(130)이 외부 어택에 의해 열화되거나 소스/드레인 영역(130)과 그에 인접한 도전 영역과의 사이에 단락이 발생하는 등의 불량을 방지할 수 있으며, 집적회로 소자(100)의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3에는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 3에서 도 1과 도 2a 내지 도 2f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2f를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 복수의 소스/드레인 영역(130) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 복수의 소스/드레인 콘택(184)은 각각 복수의 게이트 라인(160) 중 서로 인접한 한 쌍의 게이트 라인(160) 사이에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 소스/드레인 영역(130)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
복수의 소스/드레인 콘택(184)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 소스/드레인 영역(130)의 내부까지 연장되는 콘택홀(180H) 내부를 채울 수 있다. 소스/드레인 영역(130)은 금속 실리사이드막(182)을 사이에 두고 소스/드레인 콘택(184)으로부터 이격될 수 있다. 소스/드레인 영역(130)은 각각 콘택홀(180H)의 외부에서 소스/드레인 콘택(184)의 저부를 포위할 수 있다.
예시적인 실시예들에서, 복수의 소스/드레인 콘택(184)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 콘택(184)은 각각 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(182)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 금속 실리사이드막(182)은 생략 가능하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100B)를 설명하기 위한 단면도이다. 도 4에는 집적회로 소자(100B) 중 도 2b에서 “EX1"으로 표시한 국부 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 4를 참조하면, 집적회로 소자(100B)는 도 1과 도 2a 내지 도 2f를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)는 핀형 활성 영역(FA) 상에서 리세스(R1)를 채우는 소스/드레인 영역(130B)을 포함한다.
소스/드레인 영역(130B)은 도 2a 내지 도 2d를 참조하여 소스/드레인 영역(130)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 소스/드레인 영역(130B)은 복수의 서브 게이트 부분(160S)을 향해 돌출된 복수의 돌출부(P1)를 가지는 버퍼층(132P)을 포함한다. 소스/드레인 영역(130B)에서 버퍼층(132P)은 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접하는 부분과 핀형 활성 영역(FA)에 접하는 부분을 포함할 수 있다. 버퍼층(132P)은 외측 절연 스페이서(118)에 인접한 위치에 있는 에지 버퍼부(132PE)를 포함할 수 있다. 에지 버퍼부(132PE)는 버퍼층(132P)의 다른 부분보다 더 작은 두께를 가질 수 있다. 버퍼층(132P)의 에지 버퍼부(132PE)와 메인 바디층(136)과의 사이에 국부 버퍼 패턴(134)이 개재될 수 있다. 버퍼층(132P)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 버퍼층(132)에 대하여 설명한 바와 같다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 5에 있어서, 도 1, 도 2a 내지 도 2f, 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200)는 기판(102)으로부터 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에서 제2 수평 방향(Y 방향)으로 길게 연장되어 있는 복수의 게이트 라인(160)을 포함할 수 있다. 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(FA) 각각의 핀 상면 위에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 기판(102) 상에서 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 전계효과 트랜지스터(TR)가 형성될 수 있다.
복수의 핀형 활성 영역(FA) 상에서 게이트 라인(160)에 인접한 위치에 복수의 소스/드레인 영역(130)이 배치되고, 복수의 소스/드레인 영역(130) 중에서 선택되는 일부 소스/드레인 영역(130) 상에는 소스/드레인 영역(130)에 연결되도록 구성된 소스/드레인 콘택(184)이 배치될 수 있다. 복수의 소스/드레인 영역(130) 중 다른 일부의 소스/드레인 영역(130) 상에는 소스/드레인 콘택(184)이 배치되지 않을 수 있다
예시적인 실시예들에서, 도 5의 X21 - X21' 선 단면 구성은 도 2a에 예시한 일부 단면 구성과 동일 또는 유사할 수 있다. 예시적인 실시예들에서, 도 5의 X22 - X22' 선 단면 구성은 도 2b에 예시한 일부 단면 구성과 동일 또는 유사할 수 있다. 예시적인 실시예들에서, 도 5의 X32 - X32' 선 단면 구성은 도 3을 참조하여 설명한 단면 구성과 동일 또는 유사할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 블록 다이어그램이다.
도 6을 참조하면, 집적회로 소자(300)는 메모리 영역(310) 및 로직 영역(320)을 포함할 수 있다. 메모리 영역(310) 및 로직 영역(320) 중 적어도 하나는 도 1 내지 도 5를 참조하여 집적회로 소자(100, 100A, 100B, 200)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다.
메모리 영역(310)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다. 예를 들면, 메모리 영역(310)은 SRAM을 포함할 수 있다. 로직 영역(320)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)을 포함할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다.
도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 100A, 100B, 200, 300)에 따르면, 전계효과 트랜지스터(TR)를 구성하는 소스/드레인 영역(130)은 버퍼층(132)과, 게이트 라인(160)의 측벽을 덮는 외측 절연 스페이서(118)에 인접한 위치에서 버퍼층(132)의 비교적 작은 두께 부분을 국부적으로 덮는 국부 버퍼 패턴(134)을 포함한다. 소스/드레인 영역(130)에서 국부 버퍼 패턴(134)에 의해 버퍼층(132)의 역할이 보완 및/또는 강화될 수 있으며, 소스/드레인 영역(130)의 버퍼층(132) 중 외부로부터의 어택(attack)에 취약할 수 있는 부분이 국부 버퍼 패턴(134)에 의해 선택적으로 보강될 수 있다. 따라서, 집적회로 소자(100, 100A, 100B, 200, 300)의 제조 과정에서 소스/드레인 영역(130)이 외부 어택에 의해 열화되거나 소스/드레인 영역(130)과 그에 인접한 도전 영역과의 사이에 단락이 발생하는 등의 불량을 방지할 수 있으며, 집적회로 소자(100, 100A, 100B, 200, 300)의 신뢰성을 향상시킬 수 있다.
도 7 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 7, 도 8, 도 9, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 10c, 도 11c, 도 12c, 및 도 13c는 도 2a에서 LV1 - LV1 선 단면에 대응하는 수직 레벨 LV1에서의 일부 구성 요소들의 공정 순서에 따른 예시적인 확대 평면도이다. 도 7 내지 도 19b를 참조하여 도 1과 도 2a 내지 도 2f에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 7 내지 도 19b에서, 도 1과 도 2a 내지 도 2f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한 후, 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 기판(102)에 복수의 핀형 활성 영역(FA)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(FA) 각각의 측벽을 덮는 소자분리막(114)(도 1 참조)을 형성할 수 있다. 복수의 핀형 활성 영역(FA) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있을 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 8을 참조하면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
도 9를 참조하면, 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(118)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 외측 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부 및 핀형 활성 영역(FA)의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)으로 분할하고, 핀형 활성 영역(FA)의 상부에 복수의 리세스(R1)를 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 리세스(R1)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 복수의 나노시트 스택(NSS) 각각의 양측에서 핀형 활성 영역(FA) 위에 버퍼층(132)을 형성할 수 있다.
예시적인 실시예들에서, 버퍼층(132)을 형성하기 위하여, 리세스(R1)의 저면에서 노출되는 핀형 활성 영역(FA)의 표면, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽, 및 복수의 희생 반도체층(104) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
예시적인 실시예들에서, 버퍼층(132)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 상기 원소 반도체 전구체는 Si 소스, Ge 소스 등을 포함할 수 있다.
예시적인 실시예들에서, 버퍼층(132)을 형성하기 위하여, 상기 Si 소스 및 상기 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 버퍼층(132)이 B(boron) 원자로 도핑된 SiGe 층으로 이루어지는 경우, B 소스로서 디보란(B2H6), 트리보란, 테트라보란, 펜타보란 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다.
버퍼층(132)을 형성하는 동안, 외측 절연 스페이서(118)에 인접한 부분에서 나타나는 패싯 성장 모드(facet growth mode)로 인해 버퍼층(132) 중 외측 절연 스페이서(118)에 인접한 부분에서 버퍼층(132)의 두께가 비교적 작아질 수 있다. 이에 따라, 도 10c에 예시한 바와 같이, 버퍼층(132)은 외측 절연 스페이서(118)에 인접한 부분에 있는 에지 버퍼부(132E)를 포함하도록 형성될 수 있다. 에지 버퍼부(132E)는 버퍼층(132)의 다른 부분보다 더 작은 두께를 가질 수 있다. 버퍼층(132)이 형성된 후, 버퍼층(132)의 에지 버퍼부(132E)와 외측 절연 스페이서(118)에 의해 쐐기형 공간(WS)이 한정될 수 있다.
예시적인 실시예들에서, 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정은 약 600 ℃ 내지 약 620 ℃의 범위 내에서 선택되는 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
도 11a, 도 11b, 및 도 11c를 참조하면, 도 10a, 도 10b, 및 도 10c의 결과물에서 버퍼층(132)의 노출 표면을 컨포멀(conformal)하게 덮는 예비 버퍼 라이너(133)를 형성할 수 있다.
예시적인 실시예들에서, 예비 버퍼 라이너(133)을 형성하기 위하여 도 10a, 도 10b, 및 도 10c를 참조하여 버퍼층(132)의 형성 공정에 대하여 설명한 바와 대체로 유사한 공정을 수행할 수 있다. 단, 예비 버퍼 라이너(133)을 형성하기 위하여 기판(102) 상에 공급되는 Si 소스, Ge 소스, 및 B 소스 각각의 분압을 적절하게 제어하여, 예비 버퍼 라이너(133)에서의 Ge 함량비가 버퍼층(132)에서의 Ge 함량비와 다르게 되도록 할 수 있다. 예시적인 실시예들에서, 예비 버퍼 라이너(133)에서의 Ge 함량비가 버퍼층(132)에서의 Ge 함량비보다 더 크게 되도록 예비 버퍼 라이너(133)를 형성할 수 있다. 다른 예시적인 실시예들에서, 예비 버퍼 라이너(133)에서의 Ge 함량비가 버퍼층(132)에서의 Ge 함량비보다 더 작게 되도록 예비 버퍼 라이너(133)를 형성할 수 있다. 예시적인 실시예들에서, 버퍼층(132) 및 예비 버퍼 라이너(133)에서 도판트 농도, 예를 들면 B 원소 농도가 동일하게 되도록 예비 버퍼 라이너(133)를 형성할 수 있다. 예시적인 실시예들에서, 예비 버퍼 라이너(133)는 약 1 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위 내에서 선택되는 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 예비 버퍼 라이너(133)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도는 도 10a, 도 10b, 및 도 10c를 참조하여 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도에 대하여 설명한 바와 동일 또는 유사할 수 있다. 다른 예시적인 실시예들에서, 예비 버퍼 라이너(133)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도는 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도보다 더 낮을 수 있다. 예시적인 실시예들에서, 예비 버퍼 라이너(133)를 형성하기 위한 에피택셜 성장 공정은 약 560 ℃ 내지 약 590 ℃의 범위 내에서 선택되는 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
도 12a, 도 12b, 및 도 12c를 참조하면, 도 11a, 도 11b, 및 도 11c의 결과물에서 예비 버퍼 라이너(133)의 리플로우(reflow) 공정을 수행하여, 예비 버퍼 라이너(133)로부터 복수의 국부 버퍼 패턴(134)를 형성할 수 있다.
보다 구체적으로 설명하면, 예비 버퍼 라이너(133)가 형성된 도 11a, 도 11b, 및 도 11c의 결과물을 열처리할 수 있다. 그 결과, 도 11a, 도 11b, 및 도 11c의 결과물에서 리세스(R1) 내부에 있는 버퍼층(132) 및 예비 버퍼 라이너(133)를 포함하는 구조물의 표면적이 감소될 수 있도록 외부에 노출된 예비 버퍼 라이너(133)가 리플로우 될 수 있고, 예비 버퍼 라이너(133)의 리플로우 된 결과물은 버퍼층(132) 중 비교적 작은 두께를 가지는 부분들 상부로 모이게 될 수 있다. 그 결과, 버퍼층(132)의 에지 버퍼부(132E)와 외측 절연 스페이서(118)에 의해 한정되는 쐐기형 공간(WS)(도 10c 참조)을 채우는 쐐기부(134W)와, 쐐기부(134W)에 일체로 연결되고 쐐기부(134W)에 인접한 영역에서 버퍼층(132)의 비교적 작은 두께를 가지는 부분을 덮는 라이너부(134L)를 포함하는 복수의 국부 버퍼 패턴(134)이 형성될 수 있다.
예시적인 실시예들에서, 예비 버퍼 라이너(133)에서의 Ge 함량비가 버퍼층(132)에서의 Ge 함량비보다 더 큰 경우, 상기 예비 버퍼 라이너(133)의 열처리에 의한 리플로우 특성이 향상될 수 있다. 예시적인 실시예들에서, 예비 버퍼 라이너(133)로부터 복수의 국부 버퍼 패턴(134)를 형성하기 위한 열처리 온도는 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 예비 버퍼 라이너(133)의 형성을 위한 공정 온도보다 더 높을 수 있다. 예를 들면, 예비 버퍼 라이너(133)로부터 복수의 국부 버퍼 패턴(134)를 형성하기 위한 열처리 온도는 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 예비 버퍼 라이너(133)의 형성을 위한 공정 온도보다 약 80 ℃ 내지 약 120 ℃ 또는 약 90 ℃ 내지 약 110 ℃, 예를 들면 약 100 ℃만큼 더 높을 수 있으나, 이에 한정되는 것은 아니다.
예비 버퍼 라이너(133)가 형성된 결과물을 열처리하여 예비 버퍼 라이너(133)가 리플로우되는 동안, 예비 버퍼 라이너(133)에 포함된 p 형 도판트 원소들, 예를 들면 B 원소들 중 일부가 리세스(R1) 내에서 노출되는 표면으로 이동할 수 있다. 그 결과, 복수의 국부 버퍼 패턴(134)이 형성된 후, 복수의 국부 버퍼 패턴(134) 각각의 노출 표면에서는 복수의 국부 버퍼 패턴(134) 각각의 다른 부분보다 p 형 도판트 원소 농도, 예를 들면 B 원소 농도가 더 클 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 도 12a, 도 12b, 및 도 12c의 결과물에서 복수의 국부 버퍼 패턴(134)이 형성된 결과물 상에 메인 바디층(136) 및 캡핑층(138)을 차례로 형성하여 복수의 소스/드레인 영역(130)을 형성할 수 있다.
메인 바디층(136) 및 캡핑층(138)을 형성하기 위하여, 도 10a, 도 10b, 및 도 10c를 참조하여 설명한 버퍼층(132)의 형성 공정에 대하여 설명한 바와 유사한 공정들을 수행할 수 있다. 단, 메인 바디층(136)을 형성하기 위한 에피택셜 성장 공정시의 공정 온도는 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정시의 공정 온도보다 더 낮을 수 있다. 예시적인 실시예들에서, 메인 바디층(136)을 형성하기 위한 에피택셜 성장 공정은 약 550 ℃ 내지 약 580 ℃, 예를 들면 약 570 ℃에서 수행될 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 메인 바디층(136)을 형성하기 위하여, Si 소스, Ge 소스, 및 B 소스를 사용할 수 있다.
복수의 소스/드레인 영역(130)에서, 국부 버퍼 패턴(134)과 메인 바디층(136)과의 사이의 경계부(INF)에서의 상기 p 형 도판트의 농도는 소스/드레인 영역(130) 중 다른 부분에서의 상기 p 형 도판트의 농도보다 더 클 수 있다.
도 14a 및 도 14b를 참조하면, 복수의 소스/드레인 영역(130)이 형성된 도 13a, 도 13b, 및 도 13c의 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144)을 평탄화하여 캡핑층(D126)의 상면을 노출시킬 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물로부터 캡핑층(D126)을 제거하여 더미 게이트층(D124)의 상면을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물에서 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다.
예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130)은 각각 버퍼층(132)의 에지 버퍼부(132E)를 덮는 쐐기부(134W)를 포함하는 국부 버퍼 패턴(134)를 포함하며, 국부 버퍼 패턴(134)은 소스/드레인 영역(130)의 버퍼층(132) 중 비교적 취약한 에지 버퍼부(132E)를 선택적으로 보완하는 역할을 할 수 있다. 따라서, 도 17a 및 도 17b를 참조하여 설명한 바와 같이 복수의 희생 반도체층(104)을 선택적으로 제거하는 동안 복수의 희생 반도체층(104)을 선택적으로 제거하는 데 사용되는 에천트 등이 메인 바디층(136)까지 침투되는 것을 방지할 수 있으며, 버퍼층(132) 및 국부 버퍼 패턴(134)에 의해 메인 바디층(136)이 보호될 수 있다. 따라서, 복수의 소스/드레인 영역(130)이 외부 어택에 의해 열화되는 것을 방지할 수 있다.
그 후, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 핀형 활성 영역(FA) 각각의 노출된 표면들을 덮는 게이트 유전막(152)을 형성할 수 있다. 게이트 유전막(152)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물에서 게이트 유전막(152) 위에서 게이트 공간(GS)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 형성용 도전층(160L)을 형성할 수 있다. 게이트 형성용 도전층(160L)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 게이트 형성용 도전층(160L)을 형성하기 위하여 ALD 공정 또는 CVD 공정을 이용할 수 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 결과물에서 게이트간 절연막(144)의 상면이 노출되고 게이트 공간(GS)의 상측 일부가 다시 비워지도록 게이트 형성용 도전층(160L)을 그 상면으로부터 일부 제거할 수 있다. 그 결과, 게이트 형성용 도전층(160L)으로부터 복수의 게이트 라인(160)이 형성될 수 있다. 이 때, 게이트 공간(GS)에서 게이트 유전막(152) 및 외측 절연 스페이서(118)도 이들 각각의 상측으로부터 일부가 소모되어 게이트 유전막(152) 및 외측 절연 스페이서(118) 각각의 높이가 낮아질 수 있다. 그 후, 게이트 라인(160) 상에서 게이트 공간(GS)을 채우는 캡핑 절연 패턴(164)을 형성할 수 있다.
이상, 도 7 내지 도 19b를 참조하여 도 1과 도 2a 내지 도 2f에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명하였으나, 도 7 내지 도 19b를 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3 내지 도 6에 예시한 집적회로 소자(100, 100A, 100B, 200, 300), 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 집적회로 소자, 118: 외측 절연 스페이서, 130: 소스/드레인 영역, 132B: 바텀 버퍼부, 132E: 에지 버퍼부, 132S: 사이드 버퍼부, 134: 국부 버퍼 패턴, 134L: 라이너부, 134W: 쐐기부, 136: 메인 바디층, 138: 캡핑층, 160: 게이트 라인.

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 채널 영역과,
    상기 핀형 활성 영역 상에서 상기 채널 영역을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와,
    상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역 및 상기 외측 절연 스페이서에 접하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은
    상기 채널 영역에 접하는 부분과 상기 핀형 활성 영역에 접하는 부분을 포함하고 상기 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지는 에지 버퍼부를 포함하는 버퍼층과,
    상기 버퍼층의 상기 에지 버퍼부와 상기 외측 절연 스페이서에 의해 한정되는 공간을 채우는 쐐기부를 포함하는 국부 버퍼 패턴과,
    상기 버퍼층 및 상기 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 소스/드레인 영역에서 상기 버퍼층은 상기 핀형 활성 영역에 접하는 바텀 버퍼부와 상기 채널 영역에 접하는 사이드 버퍼부를 더 포함하고,
    상기 버퍼층의 상기 사이드 버퍼부의 상기 제1 수평 방향의 두께는 상기 외측 절연 스페이서에 가까워질수록 더 작아지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 소스/드레인 영역에서, 상기 버퍼층, 상기 국부 버퍼 패턴, 및 상기 메인 바디층은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 상기 버퍼층, 상기 국부 버퍼 패턴, 및 상기 메인 바디층은 서로 다른 Ge 함량비를 가지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 소스/드레인 영역에서, 상기 버퍼층, 상기 국부 버퍼 패턴, 및 상기 메인 바디층은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고,
    상기 국부 버퍼 패턴과 상기 메인 바디층과의 사이의 경계부에서의 상기 p 형 도판트의 농도는 상기 소스/드레인 영역 중 다른 부분에서의 상기 p 형 도판트의 농도보다 더 큰 집적회로 소자.
  5. 제1항에 있어서,
    상기 소스/드레인 영역에서 상기 국부 버퍼 패턴은 상기 버퍼층과 상기 메인 바디층과의 사이에 개재되고 상기 쐐기부에 일체로 연결된 라이너부를 더 포함하는 집적회로 소자.
  6. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터의 수직 방향을 따르는 거리가 서로 다른 복수의 나노시트와,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트 각각을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와,
    상기 제1 수평 방향에서 상기 복수의 나노시트에 대면하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은
    상기 복수의 나노시트 각각에 접하는 부분들과 상기 핀형 활성 영역에 접하는 부분을 포함하고 상기 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지는 복수의 에지 버퍼부를 포함하는 버퍼층과,
    상기 복수의 에지 버퍼부와 상기 외측 절연 스페이서에 의해 한정되는 복수의 공간을 채우고 서로 이격되어 있는 복수의 국부 버퍼 패턴과,
    상기 버퍼층 및 상기 복수의 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 복수의 국부 버퍼 패턴은 각각 상기 제2 수평 방향에서 상기 핀형 활성 영역의 중심부보다 상기 핀형 활성 영역의 에지부에 더 인접한 위치에서 상기 핀형 활성 영역과 수직으로 오버랩되도록 배치된 집적회로 소자.
  8. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 각각 포함하는 한 쌍의 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택 상에 배치되고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과,
    상기 한 쌍의 게이트 라인 각각의 측벽들을 덮는 복수의 외측 절연 스페이서와,
    상기 한 쌍의 나노시트 스택 사이에서 상기 핀형 활성 영역 위에 배치되고, B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은
    상기 한 쌍의 나노시트 스택 각각에 포함된 복수의 나노시트에 접하고, 상기 복수의 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 더 작은 두께를 가지고 상기 복수의 외측 절연 스페이서 중 인접한 외측 절연 스페이서와 함께 적어도 하나의 쐐기형 공간을 한정하는 에지 버퍼부를 포함하는 버퍼층과,
    상기 적어도 하나의 쐐기형 공간을 채우는 적어도 하나의 국부 버퍼 패턴과,
    상기 버퍼층 및 상기 적어도 하나의 국부 버퍼 패턴 각각에 접하는 메인 바디층을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 소스/드레인 영역은 서로 이격된 4 개의 국부 버퍼 패턴을 포함하는 집적회로 소자.
  10. 제8항에 있어서,
    상기 적어도 국부 버퍼 패턴과 상기 메인 바디층과의 사이의 경계부에서의 상기 B 원소의 농도는 상기 소스/드레인 영역 중 다른 부분에서의 상기 B 원소의 농도보다 더 큰 집적회로 소자.
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