KR20220156330A - 집적회로 소자 - Google Patents

집적회로 소자 Download PDF

Info

Publication number
KR20220156330A
KR20220156330A KR1020210064219A KR20210064219A KR20220156330A KR 20220156330 A KR20220156330 A KR 20220156330A KR 1020210064219 A KR1020210064219 A KR 1020210064219A KR 20210064219 A KR20210064219 A KR 20210064219A KR 20220156330 A KR20220156330 A KR 20220156330A
Authority
KR
South Korea
Prior art keywords
fin
gate line
horizontal direction
type active
region
Prior art date
Application number
KR1020210064219A
Other languages
English (en)
Inventor
박주훈
배덕한
엄명윤
이유리
정윤영
홍수연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210064219A priority Critical patent/KR20220156330A/ko
Priority to US17/569,795 priority patent/US20220375934A1/en
Publication of KR20220156330A publication Critical patent/KR20220156330A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

집적회로 소자는 기판 상에서 상기 제1 수평 방향을 따라 일직선 상에서 연장되고 제1 수평 방향에서 서로 이웃하는 제1 핀형 활성 영역 및 제2 핀형 활성 영역과, 상기 기판 상에서 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성과의 사이에 개재되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장되는 핀 분리용 절연 구조물을 포함하는 핀 분리 영역과, 상기 제1 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 게이트 라인을 포함하고, 상기 복수의 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 제1 게이트 라인은 상기 제1 게이트 라인의 최저면으로부터 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 이에 따라, 비교적 작은 면적 내에서 배선들 및 콘택들간의 절연 거리를 안정적으로 확보할 수 있고, 신뢰성을 향상시킬 수 있는 집적회로 소자에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 신뢰도를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 상기 제1 수평 방향을 따라 일직선 상에서 연장되고 제1 수평 방향에서 서로 이웃하는 제1 핀형 활성 영역 및 제2 핀형 활성 영역과, 상기 기판 상에서 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성과의 사이에 개재되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장되는 핀 분리용 절연 구조물을 포함하는 핀 분리 영역과, 상기 제1 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 게이트 라인을 포함하고, 상기 복수의 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 제1 게이트 라인은 상기 제1 게이트 라인의 최저면으로부터 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상의 제1 로직 셀과, 상기 기판 상에서 상기 제1 로직 셀로부터 제1 수평 방향으로 이격된 제2 로직 셀과, 상기 제1 로직 셀과 상기 제2 로직 셀과의 사이에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 핀 분리 영역과, 상기 제1 로직 셀에서 상기 제1 수평 방향으로 연장되는 제1 핀형 활성 영역과, 상기 제2 로직 셀에서 상기 제1 수평 방향으로 연장되는 제2 핀형 활성 영역과, 상기 제1 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 제1 게이트 라인을 포함하고, 상기 복수의 제1 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 최외측 제1 게이트 라인은 상기 최외측 제1 게이트 라인의 제1 최저면으로부터 제1 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 셀 바운더리에 의해 한정되는 제1 로직 셀과, 상기 제1 셀 바운더리로부터 제1 수평 방향으로 이격된 제2 셀 바운더리에 의해 한정되는 제2 로직 셀과, 상기 제1 로직 셀과 상기 제2 로직 셀과의 사이에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 핀 분리 영역과, 상기 핀 분리 영역에서 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이의 공간을 채우는 핀 분리 절연 패턴과, 상기 제1 로직 셀에서 상기 제1 수평 방향으로 상기 제1 셀 바운더리까지 연장된 제1 핀형 활성 영역과, 상기 제2 로직 셀에서 상기 제1 수평 방향으로 상기 제2 셀 바운더리까지 연장되고, 상기 제1 수평 방향을 따라 상기 제1 핀형 활성 영역과 일직선 상에서 연장되는 제2 핀형 활성 영역과, 상기 제1 로직 셀과 상기 핀 분리 영역과의 사이에서 상기 제1 셀 바운더리를 따라 길게 연장되고 상기 제1 핀형 활성 영역을 덮는 제1 부분을 포함하는 제1 게이트 라인과, 상기 제2 로직 셀과 상기 핀 분리 영역과의 사이에서 상기 제2 셀 바운더리를 따라 길게 연장되고 상기 제2 핀형 활성 영역을 덮는 제2 부분을 포함하는 제2 게이트 라인을 포함하고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각의 최저면으로부터 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 도전 영역들 간의 충분한 절연 거리를 확보하면서 집적회로 소자의 제조 공정에서 불량 발생 가능성을 줄이는 등 안정적인 공정 수행이 가능하게 될 수 있다. 또한, 원하지 않는 기생 커패시턴스를 줄일 수 있어 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 셀 블록의 평면 레이아웃을 도시한 도면이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 3a는 도 2의 X1 - X1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3b는 도 2의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3c는 도 2의 Y2 - Y2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3d는 도 2의 Y3 - Y3' 선 단면의 일부 구성을 보여주는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 5a는 도 4의 X21 - X21' 선 단면도이고, 도 5b는 도 4의 Y21 - Y21' 선 단면도이다.
도 6a 내지 도 11c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 6a, 도 7a, ..., 및 도 11a는 도 2의 X1 - X1' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 6b, 도 7b, ..., 및 도 11b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 6c, 도 7c, ..., 및 도 11c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다.
도 12a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 12a, 도 13a, ..., 및 도 16a는 도 4의 X21 - X21' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 12b, 도 13b, ..., 및 도 16b는 도 4의 Y21 - Y21' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 예시적인 셀 블록(12)의 평면 레이아웃을 도시한 도면이다.
도 1을 참조하면, 집적회로 소자(10)의 셀 블록(12)은 다양한 회로들을 구성하기 위한 회로 패턴들을 포함하는 복수의 로직 셀(LC)을 포함할 수 있다. 복수의 로직 셀(LC)은 제1 수평 방향(X 방향) 및 제1 수평 방향(X 방향)을 따라 배열된 매트릭스 형태로 배열될 수 있다. 도 1에서, 제1 수평 방향(X 방향)은 폭 방향으로 칭해 질 수 있고, 제2 수평 방향(Y 방향)은 높이 방향으로 칭해질 수 있다.
복수의 로직 셀(LC)은 적어도 하나의 논리 함수를 수행하기 위한 회로들을 포함할 수 있다. 복수의 로직 셀(LC)은 다양한 논리 함수를 수행하는 기능을 가질 수 있다. 일부 실시예들에서, 복수의 로직 셀(LC)은 복수의 스탠다드 셀 (standard cell)을 포함할 수 있다. 일부 실시예들에서, 복수의 로직 셀(LC) 중 적어도 일부는 동일한 논리 함수를 수행할 수 있다. 다른 일부 실시예들에서, 복수의 로직 셀(LC) 중 적어도 일부는 서로 다른 논리 함수를 수행할 수 있다.
복수의 로직 셀(LC)은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 로직 셀로 이루어질 수 있다. 예를 들면, 복수의 로직 셀(LC)은 각각 AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slave flip-flop), 래치(latch), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
셀 블록(12)은 복수의 로직 셀(LC)을 포함하는 복수의 행(R1, R2, ..., R6)을 포함할 수 있다. 복수의 행(R1, R2, ..., R6) 중에서 선택되는 하나의 행, 예를 들면 행(R1)에서 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 로직 셀(LC)중 적어도 일부는 서로 동일한 폭을 가질 수 있다. 또한, 하나의 행을 이루는 복수의 로직 셀(LC)은 각각 동일한 높이를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 도 1에 예시된 바에 한정되지 않으며, 하나의 행을 이루는 복수의 로직 셀(LC) 중 적어도 일부가 서로 다른 폭 및 높이를 가질 수도 있다. 하나의 행을 이루는 복수의 로직 셀(LC)에서 폭 방향으로 서로 이웃하는 2 개의 로직 셀(LC)은 핀 분리 영역(FC)을 사이에 두고 서로 이격될 수 있다.
복수의 로직 셀(LC)은 복수의 행(R1, R2, ..., R6) 중에서 선택되는 하나의 행(R1)에서 서로 이웃하는 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)을 포함할 수 있다. 예시적인 실시예들에서, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 동일한 기능을 수행할 수 있다. 다른 예시적인 실시예들에서, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 서로 다른 기능을 수행할 수 있다.
도 1에는 6 개의 행(R1, R2, ..., R6)을 포함하는 셀 블록(12)을 도시하였으나, 이는 예시에 불과한 것으로, 셀 블록(12)은 필요에 따라 선택되는 다양한 수의 행을 포함할 수 있으며 하나의 행은 필요에 따라 선택되는 다양한 수의 로직 셀을 포함할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 단면도들로서, 도 3a는 도 2의 X1 - X1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3b는 도 2의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3c는 도 2의 Y2 - Y2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 3d는 도 2의 Y3 - Y3' 선 단면의 일부 구성을 보여주는 단면도이다.
도 2와 도 3a 내지 도 3d를 참조하면, 집적회로 소자(100)는 도 1에 예시한집적회로 소자(10)의 일부를 구성할 수 있다. 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다.
집적회로 소자(100)는 기판(110) 상의 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)을 포함할 수 있다. 제1 로직 셀(LC1)은 제1 셀 바운더리(BN1)에 의해 한정되고, 제2 로직 셀(LC2)은 제2 셀 바운더리(BN2)에 의해 한정될 수 있다. 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 핀 분리 영역(FC)을 사이에 두고 제1 수평 방향(X 방향)으로 서로 이격될 수 있다.
기판(110)은 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 각각 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 형성될 수 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다. 복수의 핀형 활성 영역(FA)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각의 제1 셀 바운더리(BN1) 및 제2 셀 바운더리(BN2) 내에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
기판(110)의 핀 분리 영역(FC)에는 트렌치(T1)가 형성되고, 트렌치(T1)는 핀 분리용 절연 구조물(INS)로 채워질 수 있다. 트렌치(T1)에 의해 복수의 핀형 활성 영역(FA)의 제1 수평 방향(X 방향) 길이가 한정될 수 있다.
핀 분리 영역(FC)은 제1 로직 셀(LC1)과 제2 로직 셀(LC2)과의 사이에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 핀 분리 영역(FC)에 배치되는 핀 분리용 절연 구조물(INS)은 복수의 절연막의 적층 구조로 이루어질 수 있다. 핀 분리용 절연 구조물(INS)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)과의 사이에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
제1 로직 셀(LC1)에 있는 복수의 핀형 활성 영역(FA)은 제1 로직 셀(LC1)에서 제1 수평 방향(X 방향)을 따라 제1 셀 바운더리(BN1)까지 연장되고, 제2 로직 셀(LC2)에 있는 복수의 핀형 활성 영역(FA)은 제2 로직 셀(LC2)에서 제1 수평 방향(X 방향)을 따라 제2 셀 바운더리(BN2)까지 연장될 수 있다. 제1 로직 셀(LC1)에 있는 복수의 핀형 활성 영역(FA)과 제2 로직 셀(LC2)에 있는 복수의 핀형 활성 영역(FA)은 핀 분리용 절연 구조물(INS)을 사이에 두고 제1 수평 방향(X 방향)으로 이격될 수 있다.
도 3b 및 도 3c에 예시한 바와 같이, 복수의 핀형 활성 영역(FA) 각각의 사이에서 기판(110) 상에 소자분리막(112)이 배치되고, 소자간 분리 영역(DTA)에서 기판(110) 상에 소자간 분리 절연막(114)이 배치될 수 있다. 도 3a 및 도 3d에 예시한 바와 같이, 핀 분리 영역(FC)에는 핀 분리용 절연 구조물(INS)의 일부를 구성하는 핀 분리 절연 패턴(112C)이 배치될 수 있다. 핀 분리 절연 패턴(112C)은 제1 로직 셀(LC1)에 있는 핀형 활성 영역(FA)과 제2 로직 셀(LC2)에 있는 핀형 활성 영역(FA)과의 사이의 공간을 채울 수 있다. 소자분리막(112) 및 핀 분리 절연 패턴(112C)은 동일한 물질로 이루어질 수 있다. 예시적인 실시예들에서, 소자분리막(112), 핀 분리 절연 패턴(112C), 및 소자간 분리 절연막(114)은 각각 산화막으로 이루어질 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2)에 있는 복수의 핀형 활성 영역(FA)은 핀 분리 영역(FC)에 있는 핀 분리 절연 패턴(112C)을 사이에 두고 제1 수평 방향(X 방향)으로 이격된 한 쌍의 핀형 활성 영역(FA)을 포함할 수 있다. 상기 한 쌍의 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)을 따라 일직선 상에서 연장될 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에서 기판(110)상에 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 제2 수평 방향(Y 방향)의 양 측벽과, 소자분리막(112) 및 소자간 분리 절연막(114) 각각의 상면을 덮을 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에 포함된 복수의 게이트 라인(GL)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각의 최외측에 배치되는 복수의 더미 게이트 라인(DGL)을 포함할 수 있다. 복수의 더미 게이트 라인(DGL)은 제1 로직 셀(LC1)의 제1 셀 바운더리(BN1)를 따라 제2 수평 방향(Y 방향)으로 길게 연장되는 더미 게이트 라인(DGL)과, 제2 로직 셀(LC2)의 제2 셀 바운더리(BN2)를 따라 제2 수평 방향(Y 방향)으로 길게 연장되는 더미 게이트 라인(DGL)을 포함할 수 있다. 복수의 더미 게이트 라인(DGL)은 집적회로 소자(100)의 동작 중에는 전기적 플로팅(floating) 상태를 유지할 수 있으며, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에서 그 주변의 다른 로직 셀과의 사이에 전기적 분리 영역으로 기능할 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서는 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
도 2에 예시한 바와 같이, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에서, 복수의 게이트 라인(GL)중 복수의 더미 게이트 라인(DGL)을 제외한 다른 게이트 라인(GL)(이하, 내측 게이트 라인(GL)으로 칭해질 수 있음)은 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치(P1)로 배열될 수 있다. 복수의 게이트 라인(GL)중 복수의 더미 게이트 라인(DGL)을 제외한 복수의 내측 게이트 라인(GL)에서 서로 이웃하는 2 개의 복수의 내측 게이트 라인(GL) 사이의 제1 간격(G1)은 일정할 수 있다.
도 3a에 예시한 바와 같이, 복수의 게이트 라인(GL) 중 핀 분리 영역(FC)에 가장 가까운 최외측 게이트 라인(GL)인 더미 게이트 라인(DGL)은 그 최저면으로부터 최상면에 가까워짐에 따라 제1 수평 방향(X 방향)에서 핀 분리 영역(FC)의 중심을 향해 가까워지도록 경사진 형상을 가질 수 있다. 따라서, 제1 수평 방향(X 방향)에서 복수의 내측 게이트 라인(GL) 중에서 선택되고 서로 인접한 한 쌍의 내측 게이트 라인(GL) 사이의 간격과, 더미 게이트 라인(DGL)과 더미 게이트 라인(DGL)에 가장 인접한 내측 게이트 라인(GL)과의 사이의 간격은 서로 다를 수 있다.
도 2에 예시한 바와 같이, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2) 각각에서, 더미 게이트 라인(DGL)에 가장 인접한 하나의 내측 게이트 라인(GL)의 상면과, 상기 하나의 내측 게이트 라인(GL)에 가장 인접하고 상기 하나의 내측 게이트 라인(GL)을 사이에 두고 더미 게이트 라인(DGL)으로부터 이격된 다른 하나의 내측 게이트 라인(GL)의 상면은 제1 수평 방향(X 방향)에서 제1 간격(G1) 만큼 이격되어 있고, 상기 하나의 내측 게이트 라인(GL)의 상면과 더미 게이트 라인(DGL)의 상면은 제1 수평 방향(X 방향)에서 제1 간격(G1)보다 더 큰 제2 간격(G2) 만큼 이격될 수 있다.
도 3a에 예시한 바와 같이, 제1 로직 셀(LC1)과 핀 분리 영역(FS) 사이에 배치된 더미 게이트 라인(DGL)은 제1 셀 바운더리(BN1)를 따라 길게 연장되고, 제1 로직 셀(LC1)의 제1 셀 바운더리(BN1) 내에서 제1 로직 셀(LC1)에 포함된 핀형 활성 영역(FA)의 핀 상면에 대면하는 제1 부분과, 제1 로직 셀(LC1)의 제1 셀 바운더리(BN1)를 벗어나 핀 분리 영역(FS)에 위치되고 상기 제1 부분보다 제2 로직 셀(LC2)에 더 가까운 제2 부분을 포함할 수 있다. 상기 제2 부분은 제1 로직 셀(LC1)에 포함된 핀형 활성 영역(FA)의 측벽들 중 핀 분리 영역(FC)에 대면하는 측벽을 덮을 수 있다.
도 3a에 예시한 바와 같이, 제2 로직 셀(LC2)과 핀 분리 영역(FS) 사이에 배치된 더미 게이트 라인(DGL)은 제2 셀 바운더리(BN2)를 따라 길게 연장되고, 제2 로직 셀(LC2)의 제2 셀 바운더리(BN2) 내에서 제2 로직 셀(LC2)에 포함된 핀형 활성 영역(FA)의 핀 상면에 대면하는 제3 부분과, 제2 로직 셀(LC2)의 제2 셀 바운더리(BN2)를 벗어나 핀 분리 영역(FS)에 위치되고 상기 제3 부분보다 제1 로직 셀(LC1)에 더 가까운 제4 부분을 포함할 수 있다. 상기 제4 부분은 제2 로직 셀(LC2)에 포함된 핀형 활성 영역(FA)의 측벽들 중 핀 분리 영역(FC)에 대면하는 측벽을 덮을 수 있다.
복수의 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(132)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL)에서, 복수의 내측 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 서로 동일한 물질로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 및 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 절연 스페이서(120)가 복수의 게이트 라인(GL) 각각의 양 측벽을 덮을 수 있다. 복수의 절연 스페이서(120)는 각각 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)의 길이 방향인 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 절연 스페이서(120)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 3a에 예시한 바와 같이, 복수의 절연 스페이서(120)는 더미 게이트 라인(DGL)의 양 측벽을 덮는 제1 절연 스페이서(120A) 및 제2 절연 스페이서(120B)를 포함할 수 있다. 제1 절연 스페이서(120A)는 핀 분리 영역(FC)의 외부에서 핀형 활성 영역(FA)과 수직 방향(Z 방향)에서 서로 오버랩되도록 배치되고, 제2 절연 스페이서(120B)는 핀 분리 영역(FC)과 수직 방향(Z 방향)에서 서로 오버랩되도록 배치될 수 있다. 제1 절연 스페이서(120A)의 최저면은 핀형 활성 영역(FA)의 핀 상면에 접할 수 있다. 제2 절연 스페이서(120B)는 핀 분리용 절연 구조물(INS)에 포함된 핀 분리 절연 패턴(112C)의 상면에 접할 수 있다.
도 3a에 예시한 바와 같이, 핀 분리용 절연 구조물(INS)은 핀 분리 절연 패턴(112C) 상에 차례로 적층된 핀 분리 절연 라이너(126C) 및 핀 분리 갭필 절연막(128C)을 더 포함할 수 있다. 핀 분리 절연 라이너(126C)는 핀 분리 절연 패턴(112C)의 상면과 더미 게이트 라인(DGL)의 측벽을 덮을 수 있다. 핀 분리 갭필 절연막(128C)은 핀 분리 영역(FC)을 사이에 두고 서로 인접한 한 쌍의 더미 게이트 라인(DGL) 사이에 배치되고, 핀 분리 영역(FC) 중 핀 분리 절연 라이너(126C) 상의 상부 공간을 채울 수 있다. 핀 분리 절연 라이너(126C)의 최저면 및 핀 분리 갭필 절연막(128C)의 최저면은 핀 분리 절연 패턴(112C)의 상면보다 더 낮고 게이트 라인(GL)의 최저면보다 더 낮을 수 있다.
핀 분리 절연 패턴(112C) 및 핀 분리 절연 라이너(126C)는 서로 다른 절연 물질로 이루어질 수 있다. 핀 분리 절연 패턴(112C) 및 핀 분리 갭필 절연막(128C)은 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 핀 분리 절연 패턴(112C) 및 핀 분리 갭필 절연막(128C)은 각각 실리콘 산화막으로 이루어지고, 핀 분리 절연 라이너(126C)는 실리콘 질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL), 복수의 게이트 절연막(132), 및 복수의 절연 스페이서(120) 각각의 상면은 절연 캡핑 라인(140)으로 덮일 수 있다. 복수의 절연 캡핑 라인(140)은 실리콘 질화막으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA)의 상면에서 게이트 라인(GL) 각각의 양측에 복수의 리세스 영역(RR)이 형성되고, 복수의 리세스 영역(RR)에 복수의 소스/드레인 영역(SD)이 형성될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(SD)은 게이트 절연막(132) 및 절연 스페이서(120)를 사이에 두고 서로 이격될 수 있다. 복수의 소스/드레인 영역(SD)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(RR)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다.
복수의 소스/드레인 영역(SD)은 절연 라이너(126)로 덮일 수 있다. 절연 라이너(126) 위에서 복수의 게이트 라인(GL) 각각의 사이의 공간은 게이트간 절연막(128)으로 채워질 수 있다. 절연 라이너(126)는 복수의 소스/드레인 영역(SD) 각각의 표면을 컨포멀하게 덮을 수 있다. 예시적인 실시예들에서, 절연 라이너(126)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 게이트간 절연막(128)은 실리콘 산화막으로 이루어질 수 있다.
절연 라이너(126) 및 핀 분리 절연 라이너(126C)는 서로 동일한 물질로 이루어질 수 있다. 게이트간 절연막(128) 및 핀 분리 갭필 절연막(128C)은 서로 동일한 물질로 이루어질 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 복수의 SiGe 층으로 이루어질 수 있다. 도 3c에 예시한 바와 같이, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)과 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 서로 다른 형상 및 크기를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 3c에 예시한 바에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 다양한 형상 및 크기를 가지는 복수의 소스/드레인 영역(SD)이 형성될 수 있다.
도 3a 및 도 3c에 예시한 바와 같이, 복수의 소스/드레인 영역(SD) 상에는 복수의 소스/드레인 콘택(CA)이 형성될 수 있다. 복수의 소스/드레인 영역(SD)은 복수의 소스/드레인 콘택(CA)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 복수의 소스/드레인 콘택(CA)은 도전성 배리어막(154)과 금속 플러그(156)를 포함할 수 있다. 도전성 배리어막(154)은 금속 플러그(156)의 측벽 및 저면을 감쌀 수 있다. 도전성 배리어막(154)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어지고, 금속 플러그(156)는 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
소스/드레인 영역(SD)과 소스/드레인 콘택(CA)과의 사이에는 금속 실리사이드막(152)이 개재될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있다.
복수의 소스/드레인 콘택(CA) 각각의 측벽은 콘택 절연 스페이서(150)로 덮일 수 있다. 예시적인 실시예들에서, 콘택 절연 스페이서(150)는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2 및 도 3a에 예시한 바와 같이, 제1 수평 방향(X 방향)에서 더미 게이트 라인(DGL)과 더미 게이트 라인(DGL)에 가장 인접한 내측 게이트 라인(GL)과의 사이에 소스/드레인 콘택(CA)이 개재될 수 있다. 여기서, 도 2에 예시한 바와 같이, 더미 게이트 라인(DGL)의 상면과 소스/드레인 콘택(CA)과의 사이의 제1 거리(D1)는 내측 게이트 라인(GL)의 상면과 소스/드레인 콘택(CA)과의 사이의 제2 거리(D2)보다 더 클 수 있다. 따라서, 소스/드레인 콘택(CA)과 그에 인접한 더미 게이트 라인(DGL)과의 사이에 충분한 절연 거리가 확보될 수 있다.
집적회로 소자(100)는 복수의 소스/드레인 콘택(CA) 각각의 상면과 절연 캡핑 라인(140)의 상면을 덮는 절연 구조물(180)을 포함할 수 있다. 절연 구조물(180)은 복수의 소스/드레인 콘택(CA) 위에 차례로 적층된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(184)은 산화막, 질화막, 약 2.2 ∼ 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(184)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있다.
도 2 및 도 3c에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA) 상에 복수의 비아 콘택(CAV)이 형성될 수 있다. 복수의 비아 콘택(CAV)은 각각 절연 구조물(180)을 관통하여 소스/드레인 콘택(CA)의 상면에 접할 수 있다.
도 2 및 도 3b에 예시한 바와 같이, 복수의 게이트 라인(GL) 상에 복수의 게이트 콘택(CB)이 형성될 수 있다. 복수의 게이트 콘택(CB)은 각각 절연 구조물(180) 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 연결될 수 있다.
복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 각각 매립 금속막과 상기 매립 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 매립 금속막은 Co, Cu, W, Ru, Mn, 또는 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB) 각각의 측벽들은 절연 라이너(도시 생략)로 덮일 수 있다. 상기 절연 라이너는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2에 예시한 바와 같이, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)에서, 접지선(VSS)은 복수의 소스/드레인 콘택(CA) 중 일부의 소스/드레인 콘택(CA)을 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 중 다른 일부의 소스/드레인 콘택(CA)을 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 및 복수의 게이트 콘택(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1과 도 3a 내지 도 3d에 예시한 집적회로 소자(100)에서, 핀 분리 영역(FC)에 인접한 더미 게이트 라인(DGL)과 그에 인접한 소스/드레인 콘택(CA)과의 사이에 충분한 절연 거리가 확보될 수 있다. 따라서, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자(100)에서 도전 영역들 간의 충분한 절연 거리를 확보할 수 있으며, 집적회로 소자(100)에서 원하지 않는 기생 커패시턴스를 줄일 수 있어 집적회로 소자(100)의 신뢰도를 향상시킬 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 5a는 도 4의 X21 - X21' 선 단면도이고, 도 5b는 도 4의 Y21 - Y21' 선 단면도이다.
도 4, 도 5a, 및 도 5b를 참조하면, 집적회로 소자(200)는 기판(210)으로부터 돌출되고 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 핀형 활성 영역(FB)과, 복수의 핀형 활성 영역(FB)으로부터 수직 방향(Z 방향) 상측으로 이격된 위치에서 복수의 핀형 활성 영역(FB)의 핀 상면(FT)과 대면하는 복수의 나노시트 스택(NSS)를 포함한다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다. 기판(210)은 도 3a 내지 도 3d를 참조하여 기판(110)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
집적회로 소자(200)는 기판(210) 상의 제1 로직 셀(LC21) 및 제2 로직 셀(LC2)을 포함할 수 있다. 제1 로직 셀(LC21)은 제1 셀 바운더리(BN21)에 의해 한정되고, 제2 로직 셀(LC22)은 제2 셀 바운더리(BN22)에 의해 한정될 수 있다. 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)은 핀 분리 영역(FC2)을 사이에 두고 제1 수평 방향(X 방향)으로 서로 이격될 수 있다.
기판(210)의 핀 분리 영역(FC2)에는 트렌치(T2)가 형성되고, 트렌치(T2)는 핀 분리용 절연 구조물(INS2)로 채워질 수 있다. 트렌치(T2)에 의해 복수의 핀형 활성 영역(FB)의 제1 수평 방향(X 방향) 길이가 한정될 수 있다.
핀 분리 영역(FC2)은 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)과의 사이에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 핀 분리 영역(FC2)에 배치되는 핀 분리용 절연 구조물(INS2)은 복수의 절연막의 적층 구조로 이루어질 수 있다. 핀 분리용 절연 구조물(INS2)은 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)과의 사이에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
제1 로직 셀(LC21)에 있는 복수의 핀형 활성 영역(FB)은 제1 로직 셀(LC21)에서 제1 수평 방향(X 방향)을 따라 제1 셀 바운더리(BN21)까지 연장되고, 제2 로직 셀(LC22)에 있는 복수의 핀형 활성 영역(FB)은 제2 로직 셀(LC22)에서 제1 수평 방향(X 방향)을 따라 제2 셀 바운더리(BN22)까지 연장될 수 있다. 제1 로직 셀(LC21)에 있는 복수의 핀형 활성 영역(FB)과 제2 로직 셀(LC22)에 있는 복수의 핀형 활성 영역(FB)은 핀 분리용 절연 구조물(INS2)을 사이에 두고 제1 수평 방향(X 방향)으로 이격될 수 있다.
도 5b에 예시한 바와 같이, 복수의 핀형 활성 영역(FB) 각각의 사이에서 기판(210) 상에 소자분리막(212)이 배치될 수 있다. 도 5a에 예시한 바와 같이, 핀 분리 영역(FC2)에는 핀 분리용 절연 구조물(INS2)의 일부를 구성하는 핀 분리 절연 패턴(212C)이 배치될 수 있다. 핀 분리 절연 패턴(212C)은 제1 로직 셀(LC21)에 있는 핀형 활성 영역(FB)과 제2 로직 셀(LC22)에 있는 핀형 활성 영역(FB)과의 사이의 공간을 채울 수 있다. 소자분리막(212) 및 핀 분리 절연 패턴(212C)은 동일한 물질로 이루어질 수 있다. 소자분리막(212) 및 핀 분리 절연 패턴(212C)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 소자분리막(112) 및 핀 분리 절연 패턴(112C)에 대하여 설명한 바와 대체로 동일하다.
제1 로직 셀(LC21) 및 제2 로직 셀(LC22)에 있는 복수의 핀형 활성 영역(FB)은 핀 분리 영역(FC2)에 있는 핀 분리 절연 패턴(212C)을 사이에 두고 제1 수평 방향(X 방향)으로 이격된 한 쌍의 핀형 활성 영역(FB)을 포함할 수 있다. 상기 한 쌍의 핀형 활성 영역(FB)은 제1 수평 방향(X 방향)을 따라 일직선 상에서 연장될 수 있다.
제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각에서 복수의 핀형 활성 영역(FB) 상에는 복수의 게이트 라인(260)이 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(FB)과 복수의 게이트 라인(260)이 교차하는 영역들에서 복수의 핀형 활성 영역(FB) 각각의 핀 상면(FT) 위에 배치되고, 핀형 활성 영역(FB)으로부터 이격된 위치에서 핀형 활성 영역(FB)의 핀 상면(FT)과 대면할 수 있다. 기판(210) 상에서 복수의 핀형 활성 영역(FB)과 복수의 게이트 라인(260)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FB)의 핀 상면(FT) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(FB)의 핀 상면(FT)으로부터의 수직 방향 거리가 서로 다른 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
도 4에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(FB) 및 게이트 라인(260) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FB) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(260)이 형성되고, 1 개의 핀형 활성 영역(FB) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(FB) 위에 배치되는 나노시트 스택(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(FB) 위에 1 개의 나노시트 스택(NSS)이 형성될 수도 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 2 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
집적회로 소자(200)에서, 제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각에 포함된 복수의 게이트 라인(260)은 제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각의 최외측에 배치되는 복수의 더미 게이트 라인(D260)을 포함할 수 있다. 복수의 더미 게이트 라인(D260)은 제1 로직 셀(LC21)의 제1 셀 바운더리(BN21)를 따라 제2 수평 방향(Y 방향)으로 길게 연장되는 더미 게이트 라인(D260)과, 제2 로직 셀(LC22)의 제2 셀 바운더리(BN22)를 따라 제2 수평 방향(Y 방향)으로 길게 연장되는 더미 게이트 라인(D260)을 포함할 수 있다. 복수의 더미 게이트 라인(D260)은 집적회로 소자(200)의 동작 중에는 전기적 플로팅 상태를 유지할 수 있으며, 제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각에서 그 주변의 다른 로직 셀과의 사이에 전기적 분리 영역으로 기능할 수 있다.
제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각에서, 복수의 게이트 라인(260)중 복수의 더미 게이트 라인(D260)을 제외한 다른 게이트 라인(260)(이하, 내측 게이트 라인(260)으로 칭해질 수 있음)은 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치(P2)로 배열될 수 있다. 복수의 게이트 라인(260)중 복수의 더미 게이트 라인(D260)을 제외한 복수의 내측 게이트 라인(260)에서 서로 이웃하는 2 개의 복수의 내측 게이트 라인(260) 사이의 제1 간격(G21)은 일정할 수 있다.
도 5a에 예시한 바와 같이, 복수의 게이트 라인(260) 중 핀 분리 영역(FC2)에 가장 가까운 최외측 게이트 라인(260)인 더미 게이트 라인(D260)은 그 최저면으로부터 최상면에 가까워짐에 따라 제1 수평 방향(X 방향)에서 핀 분리 영역(FC2)의 중심을 향해 가까워지도록 경사진 형상을 가질 수 있다. 따라서, 제1 수평 방향(X 방향)에서 복수의 내측 게이트 라인(260) 중에서 선택되고 서로 인접한 한 쌍의 내측 게이트 라인(260) 사이의 간격과, 더미 게이트 라인(D260)과 더미 게이트 라인(D260)에 가장 인접한 내측 게이트 라인(260)과의 사이의 간격은 서로 다를 수 있다.
도 4에 예시한 바와 같이, 제1 로직 셀(LC21) 및 제2 로직 셀(LC22) 각각에서, 더미 게이트 라인(D260)에 가장 인접한 하나의 내측 게이트 라인(260)의 상면과, 상기 하나의 내측 게이트 라인(260)에 가장 인접하고 상기 하나의 내측 게이트 라인(260)을 사이에 두고 더미 게이트 라인(D260)으로부터 이격된 다른 하나의 내측 게이트 라인(260)의 상면은 제1 수평 방향(X 방향)에서 제1 간격(G21) 만큼 이격되어 있고, 상기 하나의 내측 게이트 라인(260)의 상면과 더미 게이트 라인(D260)의 상면은 제1 수평 방향(X 방향)에서 제1 간격(G21)보다 더 큰 제2 간격(G22) 만큼 이격될 수 있다.
도 5a에 예시한 바와 같이, 제1 로직 셀(LC21)과 핀 분리 영역(FS2) 사이에 배치된 더미 게이트 라인(D260)은 제1 셀 바운더리(BN21)를 따라 길게 연장되고, 제1 로직 셀(LC21)의 제1 셀 바운더리(BN21) 내에서 제1 로직 셀(LC21)에 포함된 핀형 활성 영역(FB)의 핀 상면(FT)에 대면하는 제1 부분과, 제1 로직 셀(LC21)의 제1 셀 바운더리(BN21)를 벗어나 핀 분리 영역(FS2)에 위치되고 상기 제1 부분보다 제2 로직 셀(LC22)에 더 가까운 제2 부분을 포함할 수 있다. 상기 제2 부분은 제1 로직 셀(LC21)에 포함된 핀형 활성 영역(FB)의 측벽들 중 핀 분리 영역(FC2)에 대면하는 측벽을 덮을 수 있다.
도 5a에 예시한 바와 같이, 제2 로직 셀(LC22)과 핀 분리 영역(FS2) 사이에 배치된 더미 게이트 라인(D260)은 제2 셀 바운더리(BN22)를 따라 길게 연장되고, 제2 로직 셀(LC22)의 제2 셀 바운더리(BN22) 내에서 제2 로직 셀(LC22)에 포함된 핀형 활성 영역(FB)의 핀 상면에 대면하는 제3 부분과, 제2 로직 셀(LC22)의 제2 셀 바운더리(BN22)를 벗어나 핀 분리 영역(FS2)에 위치되고 상기 제3 부분보다 제1 로직 셀(LC21)에 더 가까운 제4 부분을 포함할 수 있다. 상기 제4 부분은 제2 로직 셀(LC22)에 포함된 핀형 활성 영역(FB)의 측벽들 중 핀 분리 영역(FC2)에 대면하는 측벽을 덮을 수 있다.
복수의 게이트 라인(260)에서, 복수의 내측 게이트 라인(260) 및 복수의 더미 게이트 라인(D260)은 서로 동일한 물질로 이루어질 수 있다. 복수의 게이트 라인(260)에 대한 보다 상세한 구성은 도 2와 도 3a 내지 도 3d를 참조하여 복수의 게이트 라인(GL)에 대하여 설명한 바와 대체로 동일하다.
핀형 활성 영역(FB)의 상부에는 복수의 리세스 영역(RR2)이 형성되고, 복수의 리세스 영역(RR2) 위에는 복수의 소스/드레인 영역(230)이 형성될 수 있다. 복수의 소스/드레인 영역(230)은 에피택셜 성장된 반도체층으로 이루어질 수 있다. 복수의 소스/드레인 영역(230)에 대한 보다 상세한 구성은 도 3a 및 도 3c에 예시한 소스/드레인 영역(SD)에 대하여 설명한 바와 대체로 동일하다.
게이트 라인(260)은 핀형 활성 영역(FB) 위에서 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3) 각각을 포위할 수 있다. 복수의 게이트 라인(260)은 각각 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장되는 메인 게이트 부분(260M)과, 메인 게이트 부분(260M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(FB)과 제1 나노시트(N1)와의 사이에 각각 하나씩 배치된 복수의 서브 게이트 부분(260S)을 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 게이트 라인(260)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다.
나노시트 스택(NSS)과 게이트 라인(260)과의 사이에는 게이트 절연막(232)이 개재될 수 있다. 게이트 절연막(232)은 도 2a 및 도 2b에 예시한 게이트 절연막(132)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 소스/드레인 영역(230) 각각의 상면에는 금속 실리사이드막(252)이 형성될 수 있다. 금속 실리사이드막(252)은 도 5a 및 도 5c에 예시한 금속 실리사이드막(152)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 금속 실리사이드막(252)은 생략 가능하다.
복수의 게이트 라인(260) 각각의 양 측벽은 복수의 절연 스페이서(220)로 덮일 수 있다. 복수의 절연 스페이서(220)는 복수의 나노시트 스택(NSS) 위에서 메인 게이트 부분(260M)의 양 측벽을 덮을 수 있다. 복수의 절연 스페이서(220)는 각각 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)의 길이 방향인 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다.
복수의 절연 스페이서(220)는 더미 게이트 라인(D260)의 양 측벽을 덮는 제1 절연 스페이서(220A) 및 제2 절연 스페이서(220B)를 포함할 수 있다. 제1 절연 스페이서(220A)는 핀 분리 영역(FC2)의 외부에서 핀형 활성 영역(FB)과 수직 방향(Z 방향)에서 서로 오버랩되도록 배치되고, 제2 절연 스페이서(220B)는 핀 분리 영역(FC2)과 수직 방향(Z 방향)에서 서로 오버랩되도록 배치될 수 있다. 제1 절연 스페이서(220A)의 최저면은 핀형 활성 영역(FB)의 핀 상면(FT)에 접할 수 있다. 제2 절연 스페이서(220B)는 핀 분리용 절연 구조물(INS2)에 포함된 핀 분리 절연 패턴(212C)의 상면에 접할 수 있다.
다른 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(FB)과 제1 나노시트(N1)와의 사이에서 소스/드레인 영역(230)과 게이트 절연막(232)과의 사이에 내측 절연 스페이서(도시 생략)이 개재될 수 있다. 이 경우, 복수의 서브 게이트 부분(260S) 각각의 양 측벽은 게이트 절연막(232)을 사이에 두고 상기 내측 절연 스페이서로 덮일 수 있다.
복수의 절연 스페이서(220) 및 복수의 소스/드레인 영역(230)은 절연 라이너(226)로 덮일 수 있다. 절연 스페이서(220) 및 절연 라이너(226)는 도 3a 및 도 3c를 참조하여 절연 스페이서(120) 및 절연 라이너(126)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 5a에 예시한 바와 같이, 핀 분리용 절연 구조물(INS2)은 핀 분리 절연 패턴(212C) 상에 차례로 적층된 핀 분리 절연 라이너(226C) 및 핀 분리 갭필 절연막(228C)을 더 포함할 수 있다. 핀 분리 절연 라이너(226C)는 핀 분리 절연 패턴(212C)의 상면과 더미 게이트 라인(D260)의 측벽을 덮을 수 있다. 핀 분리 갭필 절연막(228C)은 핀 분리 영역(FC2)을 사이에 두고 서로 인접한 한 쌍의 더미 게이트 라인(D260) 사이에 배치되고, 핀 분리 영역(FC2) 중 핀 분리 절연 라이너(226C) 상의 상부 공간을 채울 수 있다. 핀 분리 절연 라이너(226C)의 최저면 및 핀 분리 갭필 절연막(228C)의 최저면은 핀 분리 절연 패턴(212C)의 상면보다 더 낮고 게이트 라인(260)의 최저면보다 더 낮을 수 있다.
핀 분리 절연 패턴(212C) 및 핀 분리 절연 라이너(226C)는 서로 다른 절연 물질로 이루어질 수 있다. 핀 분리 절연 패턴(212C) 및 핀 분리 갭필 절연막(228C)은 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 핀 분리 절연 패턴(212C) 및 핀 분리 갭필 절연막(228C)은 각각 실리콘 산화막으로 이루어지고, 핀 분리 절연 라이너(226C)는 실리콘 질화막으로 이루어질 수 있다.
복수의 게이트 라인(260), 복수의 게이트 절연막(232), 및 복수의 절연 스페이서(220) 각각의 상면은 절연 캡핑 라인(240)으로 덮일 수 있다. 절연 캡핑 라인(240)은 도 3a, 도 3b, 및 도 3d에 예시한 절연 캡핑 라인(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 소스/드레인 영역(230)은 절연 라이너(226)로 덮일 수 있다. 절연 라이너(226) 위에서 복수의 게이트 라인(260) 각각의 사이의 공간은 게이트간 절연막(228)으로 채워질 수 있다. 절연 라이너(226) 및 게이트간 절연막(228)에 대한 보다 상세한 구성은 도 3a 및 도 3c를 참조하여 절연 라이너(126) 및 게이트간 절연막(128)에 대하여 설명한 바와 대체로 동일하다.
게이트간 절연막(228) 및 절연 라이너(226)를 관통하는 복수의 콘택홀(H2) 내에 복수의 소스/드레인 콘택(CA2)이 배치될 수 있다. 복수의 소스/드레인 콘택(CA2)은 각각 금속 실리사이드막(252)을 통해 소스/드레인 영역(230)에 연결될 수 있다. 복수의 소스/드레인 콘택(CA2)은 각각 도 3a 및 도 3c에 예시한 소스/드레인 콘택(CA)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 4, 도 5a, 및 도 5b에 예시한 집적회로 소자(200)에서, 핀 분리 영역(FC2)에 인접한 더미 게이트 라인(D260)과 그에 인접한 소스/드레인 콘택(CA2)과의 사이에 충분한 절연 거리가 확보될 수 있다. 따라서, 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자(200)에서 도전 영역들 간의 충분한 절연 거리를 확보할 수 있으며, 집적회로 소자(200)에서 원하지 않는 기생 커패시턴스를 줄일 수 있어 집적회로 소자(200)의 신뢰도를 향상시킬 수 있다.
이하, 본 발명의 실시예들에 대한 집적회로 소자들의 제조 방법에 대하여 구체적인 예를 들어 설명한다.
도 6a 내지 도 11c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 6a, 도 7a, ..., 및 도 11a는 도 2의 X1 - X1' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 6b, 도 7b, ..., 및 도 11b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 6c, 도 7c, ..., 및 도 11c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다. 도 6a 내지 도 11c를 참조하여 도 2와 도 3a 내지 도 3d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 6a 내지 도 11c에서, 도 2와 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a, 도 6b, 및 도 6c를 참조하면, 기판(110)에 트렌치(T1)를 형성하여 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 형성될 영역들 각각의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 기판(110)의 주면(110M)으로부터 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향으)로 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 제1 로직 셀(LC1)과 제2 로직 셀(LC2)과의 사이에 핀 분리 영역(FC)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(FA) 각각의 하부 양 측벽을 덮는 소자분리막(112)과, 핀 분리 영역(FC)에서 트렌치(T1)의 일부를 채우는 핀 분리 절연 패턴(112C)을 형성할 수 있다. 소자분리막(112) 및 핀 분리 절연 패턴(112C)은 동시에 형성될 수 있다.
제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 형성될 영역들에서 소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT)를 소자간 분리 절연막(114)으로 채울 수 있다. 그 후, 소자분리막(112), 핀 분리 절연 패턴(112C), 및 소자간 분리 절연막(114) 각각의 높이가 낮아지도록 리세스 공정을 수행하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출되도록 할 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 소자분리막(112) 및 소자간 분리 절연막(114) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성할 수 있다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 핀형 활성 영역(FA) 위에 차례로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘을 포함할 수 있다. 더미 절연 캡핑층(D16)은 실리콘 질화물을 포함할 수 있다.
복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 절연 스페이서(120)를 형성하고, 더미 게이트 구조체(DGS)의 양측에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 식각하여 복수의 핀형 활성 영역(FA) 각각의 상면에 리세스 영역(RR)을 형성할 수 있다. 그 후, 복수의 리세스 영역(RR)을 채우는 복수의 소스/드레인 영역(SD)을 형성할 수 있다. 절연 스페이서(120) 및 리세스 영역(RR)을 형성하는 동안, 소자분리막(112) 및 핀 분리 절연 패턴(112C) 각각의 상측 일부 영역이 제거될 수 있다.
복수의 소스/드레인 영역(SD)을 형성한 후, 복수의 소스/드레인 영역(SD)이 형성된 결과물을 어닐(anneal)할 수 있다. 이 때, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 형성될 영역들과 핀 분리 영역(FC) 각각에 미치는 스트레스들로 인해, 복수의 더미 게이트 구조체(DGS) 중 핀 분리 영역(FC)에 인접한 더미 게이트 구조체(DGS)가 핀 분리 영역(FC)을 향해 기울어질 수 있다. 그 결과, 더미 게이트 구조체(DGS)는 그 최저면으로부터 최상면에 가까워짐에 따라 제1 수평 방향(X 방향)에서 핀 분리 영역(FC)의 중심을 향해 가까워지도록 경사진 형상을 가지게 될 수 있다.
그 후, 더미 게이트 구조체(DGS), 절연 스페이서(120), 소자분리막(112), 소자간 분리 절연막(114), 및 소스/드레인 영역(SD) 각각의 노출 표면들을 덮는 절연 라이너(126)와, 핀 분리 영역(FC)에서 핀 분리 절연 패턴(112C)의 노출 표면을 덮는 핀 분리 절연 라이너(126C)를 형성할 수 있다. 절연 라이너(126) 및 핀 분리 절연 라이너(126C)는 동시에 형성될 수 있다.
그 후, 절연 라이너(126) 위에 게이트간 절연막(128)을 형성하고, 핀 분리 절연 라이너(126C) 위에 핀 분리 갭필 절연막(128C)을 형성할 수 있다. 게이트간 절연막(128) 및 핀 분리 갭필 절연막(128C)은 동시에 형성될 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 도 7a, 도 7b, 및 도 7c의 결과물에서 더미 절연 캡핑층(D16) 및 그 주위의 절연막들을 CMP(chemical mechanical polishing) 공정에 의해 제거하여 더미 게이트 라인(D14)을 노출시킬 수 있다. 이 때, 절연 라이너(126), 핀 분리 절연 라이너(126C), 게이트간 절연막(128), 핀 분리 갭필 절연막(128C), 및 복수의 절연 스페이서(120) 각각의 높이가 낮아질 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 도 8a, 도 8b, 및 도 8c의 결과물로부터 복수의 더미 게이트 라인(D14) 및 복수의 더미 게이트 절연막(D12)을 제거하여 복수의 게이트 공간(GA)을 마련할 수 있다. 복수의 게이트 공간(GA)을 통해 절연 스페이서(120), 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)이 노출될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 도 9a, 도 9b, 및 도 9c의 결과물에서 복수의 게이트 공간(GA) 각각의 내부에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성할 수 있다.
게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하기 위하여, 먼저 복수의 게이트 공간(GA)을 채우는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)을 형성한 후, 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 각각 게이트 공간(GA) 각각의 하측 일부만 채우도록 게이트 절연막(132) 및 게이트 라인(GL)을 에치백하여 이들의 높이를 낮출 수 있다. 게이트 절연막(132) 및 게이트 라인(GL)을 에치백하는 동안, 복수의 게이트 공간(GA)을 한정하는 절연 스페이서(120)의 상측 일부도 함께 제거되어 절연 스페이서(120)의 높이가 낮아질 수 있다. 그 후, 복수의 게이트 공간(GA) 각각의 내부에서 게이트 라인(GL), 게이트 절연막(132), 및 절연 스페이서(120) 각각의 상면을 덮으며 게이트 공간(GA)의 상측 일부를 채우는 절연 캡핑 라인(140)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 공간(GA)을 통해 노출되는 복수의 핀형 활성 영역(FA) 각각의 표면을 덮는 인터페이스막(도시 생략)을 형성할 수 있다. 상기 인터페이스막을 형성하기 위하여 복수의 게이트 공간(GA)에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
예시적인 실시예들에서, 도 10a, 도 10b, 및 도 10c를 참조하여 설명한 공정들을 수행하는 동안 열처리 공정이 수반될 수 있다. 상기 열처리 공정에 의해 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 형성될 영역들과 핀 분리 영역(FC) 각각에 미치는 스트레스들로 인해, 복수의 게이트 라인(GL) 중 핀 분리 영역(FC)에 인접한 더미 게이트 라인(DGL)이 핀 분리 영역(FC)을 향해 더 기울어질 수도 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 게이트간 절연막(128) 및 절연 라이너(126)를 관통하여 복수의 소스/드레인 영역(SD)을 노출시키는 복수의 소스/드레인 콘택홀(H1)을 형성한 후, 복수의 소스/드레인 콘택홀(H1) 각각의 내부 측벽을 덮는 콘택 절연 스페이서(150)를 형성할 수 있다. 콘택 절연 스페이서(150)를 형성하기 위하여, 복수의 소스/드레인 콘택홀(H1)의 내벽을 컨포멀하게 덮는 절연 스페이서막을 형성한 후, 복수의 소스/드레인 콘택홀(H1)을 통해 복수의 소스/드레인 영역(SD)이 노출되도록 상기 절연 스페이서막을 이방성 식각할 수 있다. 그 결과, 복수의 소스/드레인 콘택홀(H1)의 측벽에 남아 있는 상기 절연 스페이서막의 일부로 이루어지는 복수의 콘택 절연 스페이서(150)가 얻어질 수 있다.
복수의 소스/드레인 콘택홀(H1)의 하부에서 복수의 소스/드레인 영역(SD)을 덮는 복수의 금속 실리사이드막(152)과, 복수의 소스/드레인 콘택홀(H1)을 채우는 복수의 소스/드레인 콘택(CA)을 형성할 수 있다. 복수의 소스/드레인 콘택(CA)은 도전성 배리어막(154)과 금속 플러그(156)를 포함하도록 형성될 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(152) 및 복수의 소스/드레인 콘택(CA)을 형성하기 위하여 다음과 같은 공정들을 수행할 수 있다. 먼저, 복수의 소스/드레인 콘택홀(H1) 내에서 복수의 소스/드레인 영역(SD)을 컨포멀하게 덮는 금속 라이너를 형성할 수 있다. 상기 금속 라이너는 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 상기 금속 라이너의 노출 표면과 복수의 소스/드레인 콘택홀(H1)의 내벽을 덮는 도전성 배리어막(154)을 형성할 수 있다. 상기 금속 라이너 및 도전성 배리어막(154)은 PVD(physical vapor deposition), CVD, 또는 ALD(atomic layer deposition) 공정을 이용하여 형성될 수 있다. 그 후, 상기 금속 라이너 및 도전성 배리어막(154)이 형성된 결과물을 열처리하여, 복수의 소스/드레인 영역(SD)을 구성하는 반도체 물질과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하여, 복수의 소스/드레인 영역(SD)을 덮는 복수의 금속 실리사이드막(152)을 형성할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)이 형성된 후, 상기 금속 라이너의 일부가 금속 실리사이드막(152)과 도전성 배리어막(154)과의 사이에 남게 될 수 있다. 다른 예시적인 실시예들에서, 금속 실리사이드막(152)을 형성하는 동안 상기 금속 라이너가 전부 금속 실리사이드막(152)을 형성하는 데 이용되어, 금속 실리사이드막(152)과 도전성 배리어막(154)과의 사이에 상기 금속 라이너가 잔류하지 않을 수 있다.
그 후, 금속 실리사이드막(152) 및 도전성 배리어막(154)이 형성된 결과물 상에 복수의 소스/드레인 콘택홀(H1) 각각의 내부를 채우기에 충분한 두께의 금속막을 형성할 수 있다. 상기 금속막을 형성하기 위하여 CVD, PVD, 또는 전기도금 공정을 이용할 수 있다. 그 후, 게이트간 절연막(128)의 상면이 노출되도록 도전성 배리어막(154) 및 상기 금속막의 불필요한 부분들을 CMP 공정으로 제거하여 복수의 소스/드레인 콘택홀(H1) 각각의 내부에서 도전성 배리어막(154) 상에 남아 있는 상기 금속막으로 이루어지는 금속 플러그(156)를 형성할 수 있다.
그 후, 도 3a 내지 도 3d에 예시한 바와 같이, 도 11a, 도 11b, 및 도 11c의 결과물 상에 절연 구조물(180)을 형성할 수 있다. 절연 구조물(180)은 매립 절연막(170) 및 소스/드레인 콘택 패턴(CAP) 위에 차례로 형성된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다. 그 후, 복수의 소스/드레인 콘택(CA)에 연결되는 복수의 소스/드레인 비아 콘택(CAV)과, 복수의 게이트 라인(GL)에 연결되는 복수의 게이트 콘택(CB)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 별도의 공정을 통해 순차적으로 형성될 수 있다. 이 경우, 복수의 소스/드레인 비아 콘택(CAV)이 먼저 형성된 후 복수의 게이트 콘택(CB)이 형성될 수도 있고, 복수의 게이트 콘택(CB)이 먼저 형성된 후 복수의 소스/드레인 비아 콘택(CAV)이 형성될 수도 있다.
도 12a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 12a, 도 13a, ..., 및 도 16a는 도 4의 X21 - X21' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 12b, 도 13b, ..., 및 도 16b는 도 4의 Y21 - Y21' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다. 도 12a 내지 도 16b를 참조하여 도 4, 도 5a, 및 도 5b에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 16b에서, 도 4, 도 5a, 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 기판(210) 상에 복수의 희생 반도체층(204) 및 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층할 수 있다. 복수의 희생 반도체층(204) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(204)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있다.
도 13a 및 도 13b를 참조하면, 복수의 희생 반도체층(204), 복수의 나노시트 반도체층(NS), 및 기판(210)의 일부를 식각하여 기판(110)에 트렌치(T1)를 형성하여 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)이 형성될 영역들에서 복수의 핀형 활성 영역(FB)을 형성하고, 제1 로직 셀(LC21)과 제2 로직 셀(LC22)과의 사이에 핀 분리 영역(FC2)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(FB) 각각의 하부 양 측벽을 덮는 소자분리막(212)과, 핀 분리 영역(FC2)에서 트렌치(T2)를 채우는 핀 분리 절연 패턴(212C)을 형성할 수 있다. 소자분리막(212) 및 핀 분리 절연 패턴(212C)은 동시에 형성될 수 있다. 핀형 활성 영역(FB)의 핀 상면(FT) 위에는 복수의 희생 반도체층(204) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에서 복수의 희생 반도체층(204) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조체(DGS2)을 형성하고, 복수의 더미 게이트 구조체(DGS2) 각각의 양 측벽을 덮는 복수의 절연 스페이서(220)를 형성할 수 있다. 그 후, 복수의 더미 게이트 구조체(DGS2) 및 복수의 절연 스페이서(220)를 식각 마스크로 이용하여 복수의 희생 반도체층(204) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 스택(NSS)으로 분할할 수 있다. 그 후, 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 핀형 활성 영역(FB)을 식각하여 핀형 활성 영역(FB)의 상부에 복수의 리세스 영역(RR2)를 형성할 수 있다. 복수의 리세스 영역(RR2)이 형성되는 동안, 핀 분리 절연 패턴(212C)의 상측 일부 영역이 제거될 수 있다.
복수의 더미 게이트 구조체(DGS2)는 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 더미 게이트 구조체(DGS2)는 각각 절연층(D262), 더미 게이트층(D264), 및 캡핑층(D266)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 절연층(D262)은 실리콘 산화물로 이루어지고, 더미 게이트층(D264)은 폴리실리콘으로 이루어지고, 캡핑층(D266)은 실리콘 질화물로 이루어질 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물에서, 복수의 리세스 영역(RR2)의 노출된 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(230)을 형성할 수 있다.
복수의 소스/드레인 영역(230)을 형성한 후, 복수의 소스/드레인 영역(230)이 형성된 결과물을 어닐(anneal)할 수 있다. 이 때, 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)이 형성될 영역들과 핀 분리 영역(FC2)에 미치는 스트레스들로 인해, 복수의 더미 게이트 구조체(DGS2)(도 14a 및 도 14b 참조) 중 핀 분리 영역(FC2)에 인접한 더미 게이트 구조체(DGS2)가 핀 분리 영역(FC2)을 향해 기울어질 수 있다. 그 결과, 더미 게이트 구조체(DGS2)는 그 최저면으로부터 최상면에 가까워짐에 따라 제1 수평 방향(X 방향)에서 핀 분리 영역(FC2)의 중심을 향해 가까워지도록 경사진 형상을 가지게 될 수 있다.
그 후, 복수의 소스/드레인 영역(230)이 형성된 결과물을 덮는 절연 라이너(226)와, 핀 분리 영역(FC2)에서 핀 분리 절연 패턴(212C)의 노출 표면을 덮는 핀 분리 절연 라이너(226C)를 형성할 수 있다. 절연 라이너(226) 및 핀 분리 절연 라이너(226C)는 동시에 형성될 수 있다. 그 후, 절연 라이너(226) 위에 게이트간 절연막(228)을 형성하고, 핀 분리 절연 라이너(226C) 위에 핀 분리 갭필 절연막(228C)을 형성할 수 있다. 게이트간 절연막(228) 및 핀 분리 갭필 절연막(228C)은 동시에 형성될 수 있다.
그 후, 절연 라이너(226), 핀 분리 절연 라이너(226C), 게이트간 절연막(228), 및 핀 분리 갭필 절연막(128C) 각각의 상면을 평탄화하여 캡핑층(D266)(도 14a 및 도 14b 참조)의 상면을 노출시키고, 복수의 더미 게이트 구조체(DGS2)를 제거하여 복수의 게이트 공간(GA2)을 형성하고, 게이트 공간(GA2)을 통해 복수의 희생 반도체층(204)을 제거하여, 게이트 공간(GA2)을 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다. 그 결과, 복수의 게이트 공간(GA2)을 통해 복수의 소스/드레인 영역(230)이 노출될 수 있다.
다른 예시적인 실시예들에서, 도 15a 및 도 15b를 참조하여 설명한 공정에서 복수의 소스/드레인 영역(230)을 형성하기 전에, 복수의 리세스 영역(RR2) 주변에서 노출되는 복수의 희생 반도체층(204) 각각의 일부를 제거하여 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제1 나노시트(N1)와 핀 상면(FT)과의 사이에 복수의 인덴트 영역을 형성한 후, 상기 복수의 인덴트 영역을 채우는 복수의 내측 절연 스페이서(도시 생략)를 형성하는 공정을 더 수행할 수도 있다. 이 경우, 위에서 설명한 바와 같이 복수의 게이트 공간(GA2)을 형성하는 공정에서 복수의 희생 반도체층(204)이 제거된 후, 복수의 게이트 공간(GA2)을 통해 복수의 내측 절연 스페이서(도시 생략)가 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FB)의 노출된 표면들을 덮는 게이트 절연막(232)을 형성하고, 게이트 절연막(232) 상의 복수의 게이트 공간(GA2)을 채우는 복수의 게이트 라인(260)을 형성한 후, 복수의 게이트 공간(GA2) 각각의 상부 공간이 비워지도록 복수의 게이트 라인(260)과, 그 주변의 게이트 절연막(232) 및 복수의 절연 스페이서(220) 각각의 상측 일부를 제거할 수 있다. 그 후, 복수의 게이트 공간(GA2) 각각의 상부 공간을 절연 캡핑 라인(240)으로 채울 수 있다. 복수의 게이트 라인(260) 및 절연 캡핑 라인(240)을 형성하는 동안 평탄화 공정을 수행함에 따라 절연 라이너(226), 핀 분리 절연 라이너(226C), 게이트간 절연막(228), 및 핀 분리 갭필 절연막(128C) 각각의 높이가 낮아질 수 있다.
예시적인 실시예들에서, 도 16a 및 도 16b를 참조하여 설명한 공정들을 수행하는 동안 열처리 공정이 수반될 수 있다. 상기 열처리 공정에 의해 제1 로직 셀(LC21) 및 제2 로직 셀(LC22)이 형성될 영역들과 핀 분리 영역(FC2) 각각에 미치는 스트레스들로 인해, 복수의 게이트 라인(260) 중 핀 분리 영역(FC2)에 인접한 게이트 라인(260)이 핀 분리 영역(FC2)을 향해 더 기울어질 수도 있다.
그 후, 도 5a 및 도 5b에 예시한 바와 같이, 도 16a 및 도 16b의 결과물에서 게이트간 절연막(228) 및 절연 라이너(226)를 관통하여 소스/드레인 영역(230)을 관통하는 복수의 콘택홀(H2)을 형성한 후, 도 11a, 도 11b, 및 도 11c를 참조하여 금속 실리사이드막(152) 및 소스/드레인 콘택(CA)을 형성하는 방법에 대하여 설명한 바와 유사한 방법으로, 금속 실리사이드막(252) 및 복수의 소스/드레인 콘택(CA2)을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112C: 핀 분리 절연 패턴, 120: 절연 스페이서, 126C: 핀 분리 절연 라이너, 128C: 핀 분리 갭필 절연막, FC: 핀 분리 영역, GL: 게이트 라인, LC1: 제1 로직 셀, CL2: 제2 로직 셀.

Claims (10)

  1. 기판 상에서 상기 제1 수평 방향을 따라 일직선 상에서 연장되고 제1 수평 방향에서 서로 이웃하는 제1 핀형 활성 영역 및 제2 핀형 활성 영역과,
    상기 기판 상에서 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성과의 사이에 개재되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장되는 핀 분리용 절연 구조물을 포함하는 핀 분리 영역과,
    상기 제1 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 게이트 라인을 포함하고,
    상기 복수의 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 제1 게이트 라인은 상기 제1 게이트 라인의 최저면으로부터 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 게이트 라인은 상기 제1 게이트 라인에 가장 인접한 제2 게이트 라인과, 상기 제2 게이트 라인에 인접하고 상기 제2 게이트 라인을 사이에 두고 상기 제1 게이트 라인으로부터 상기 제1 수평 방향으로 이격된 제3 게이트 라인을 포함하고,
    상기 제1 수평 방향에서, 상기 제1 게이트 라인의 제1 상면과, 상기 제2 게이트 라인의 제2 상면과의 사이의 제1 간격은 상기 제2 상면과 상기 제3 게이트 라인의 제3 상면과의 사이의 제2 간격보다 더 큰 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 라인과, 상기 복수의 게이트 라인 중 상기 제1 게이트 라인에 가장 인접한 제2 게이트 라인과의 사이에서 상기 제1 핀형 활성 영역 위에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역에 연결되도록 구성되고 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에서 수직 방향을 따라 길게 연장된 소스/드레인 콘택을 더 포함하고,
    상기 제1 수평 방향에서 상기 제1 게이트 라인의 제1 상면과 상기 소스/드레인 콘택과의 사이의 제1 거리는 상기 제2 게이트 라인의 제2 상면과 상기 소스/드레인 콘택과의 사이의 제2 거리보다 더 큰 집적회로 소자.
  4. 기판 상의 제1 로직 셀과,
    상기 기판 상에서 상기 제1 로직 셀로부터 제1 수평 방향으로 이격된 제2 로직 셀과,
    상기 제1 로직 셀과 상기 제2 로직 셀과의 사이에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 핀 분리 영역과,
    상기 제1 로직 셀에서 상기 제1 수평 방향으로 연장되는 제1 핀형 활성 영역과,
    상기 제2 로직 셀에서 상기 제1 수평 방향으로 연장되는 제2 핀형 활성 영역과,
    상기 제1 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 제1 게이트 라인을 포함하고,
    상기 복수의 제1 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 최외측 제1 게이트 라인은 상기 최외측 제1 게이트 라인의 제1 최저면으로부터 제1 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있는 집적회로 소자.
  5. 제4항에 있어서,
    상기 최외측 제1 게이트 라인은 상기 제1 핀형 활성 영역의 제1 핀 상면에 대면하는 제1 부분과, 상기 제1 로직 셀로부터 벗어나 상기 핀 분리 영역에 위치되고 상기 제1 부분보다 상기 제2 로직 셀에 더 가까운 제2 부분을 포함하는 집적회로 소자.
  6. 제4항에 있어서,
    상기 최외측 제1 게이트 라인과, 상기 복수의 제1 게이트 라인 중 상기 최외측 제1 게이트 라인에 가장 인접한 내측 제1 게이트 라인과의 사이에서 상기 제1 핀형 활성 영역 위에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역에 연결되도록 구성되고 상기 최외측 제1 게이트 라인과 상기 내측 제1 게이트 라인과의 사이에서 수직 방향을 따라 길게 연장된 소스/드레인 콘택을 더 포함하고,
    상기 제1 수평 방향에서 상기 최외측 제1 게이트 라인의 제1 상면과 상기 소스/드레인 콘택과의 사이의 제1 거리는 상기 내측 제1 게이트 라인의 제2 상면과 상기 소스/드레인 콘택과의 사이의 제2 거리보다 더 큰 집적회로 소자.
  7. 제4항에 있어서,
    상기 제2 핀형 활성 영역 상에서 상기 제2 수평 방향을 따라 연장되는 복수의 제2 게이트 라인을 더 포함하고,
    상기 복수의 제2 게이트 라인 중 상기 핀 분리 영역에 가장 가까운 최외측 제2 게이트 라인은 상기 최외측 제2 게이트 라인의 제2 최저면으로부터 제2 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있는 집적회로 소자.
  8. 제1 셀 바운더리에 의해 한정되는 제1 로직 셀과,
    상기 제1 셀 바운더리로부터 제1 수평 방향으로 이격된 제2 셀 바운더리에 의해 한정되는 제2 로직 셀과,
    상기 제1 로직 셀과 상기 제2 로직 셀과의 사이에서 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 핀 분리 영역과,
    상기 핀 분리 영역에서 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이의 공간을 채우는 핀 분리 절연 패턴과,
    상기 제1 로직 셀에서 상기 제1 수평 방향으로 상기 제1 셀 바운더리까지 연장된 제1 핀형 활성 영역과,
    상기 제2 로직 셀에서 상기 제1 수평 방향으로 상기 제2 셀 바운더리까지 연장되고, 상기 제1 수평 방향을 따라 상기 제1 핀형 활성 영역과 일직선 상에서 연장되는 제2 핀형 활성 영역과,
    상기 제1 로직 셀과 상기 핀 분리 영역과의 사이에서 상기 제1 셀 바운더리를 따라 길게 연장되고 상기 제1 핀형 활성 영역을 덮는 제1 부분을 포함하는 제1 게이트 라인과,
    상기 제2 로직 셀과 상기 핀 분리 영역과의 사이에서 상기 제2 셀 바운더리를 따라 길게 연장되고 상기 제2 핀형 활성 영역을 덮는 제2 부분을 포함하는 제2 게이트 라인을 포함하고,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각의 최저면으로부터 최상면에 가까워짐에 따라 상기 제1 수평 방향에서 상기 핀 분리 영역의 중심을 향해 가까워지도록 경사져 있는 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 로직 셀에서 상기 제1 핀형 활성 영역 위에 배치되고 상기 제1 게이트 라인에 인접한 제1 내측 게이트 라인과,
    상기 제1 게이트 라인과 상기 제1 내측 게이트 라인과의 사이에서 상기 제1 핀형 활성 영역 위에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역에 연결되도록 구성되고 상기 제1 게이트 라인과 상기 제1 내측 게이트 라인과의 사이에서 수직 방향을 따라 길게 연장된 소스/드레인 콘택을 더 포함하고,
    상기 제1 수평 방향에서 상기 제1 게이트 라인의 제1 상면과 상기 소스/드레인 콘택과의 사이의 제1 거리는 상기 제1 내측 게이트 라인의 제2 상면과 상기 소스/드레인 콘택과의 사이의 제2 거리보다 더 큰 집적회로 소자.
  10. 제8항에 있어서,
    상기 제1 핀형 활성 영역의 제1 핀 상면으로부터 수직 방향으로 이격된 위치에서 상기 제1 핀 상면과 대면하는 적어도 하나의 제1 나노시트와,
    상기 제2 핀형 활성 영역의 제2 핀 상면으로부터 상기 수직 방향으로 이격된 위치에서 상기 제2 핀 상면과 대면하는 적어도 하나의 제2 나노시트를 더 포함하고,
    상기 제1 게이트 라인의 상기 제1 부분은 상기 적어도 하나의 제1 나노시트를 포위하고,
    상기 제2 게이트 라인의 상기 제2 부분은 상기 적어도 하나의 제2 나노시트를 포위하는 집적회로 소자.
KR1020210064219A 2021-05-18 2021-05-18 집적회로 소자 KR20220156330A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210064219A KR20220156330A (ko) 2021-05-18 2021-05-18 집적회로 소자
US17/569,795 US20220375934A1 (en) 2021-05-18 2022-01-06 Integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210064219A KR20220156330A (ko) 2021-05-18 2021-05-18 집적회로 소자

Publications (1)

Publication Number Publication Date
KR20220156330A true KR20220156330A (ko) 2022-11-25

Family

ID=84103106

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210064219A KR20220156330A (ko) 2021-05-18 2021-05-18 집적회로 소자

Country Status (2)

Country Link
US (1) US20220375934A1 (ko)
KR (1) KR20220156330A (ko)

Also Published As

Publication number Publication date
US20220375934A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
KR102320047B1 (ko) 집적회로 소자 및 그 제조 방법
KR102472135B1 (ko) 집적회로 소자 및 그 제조 방법
KR102472136B1 (ko) 집적회로 소자
KR20160139816A (ko) 집적회로 소자
KR102458311B1 (ko) 집적회로 소자
KR20200012242A (ko) 집적회로 소자
US10854608B2 (en) Integrated circuit device
US11315926B2 (en) Integrated circuit devices and methods of manufacturing the same
KR20210120718A (ko) 집적회로 소자
KR20210153385A (ko) 집적회로 장치
KR102546305B1 (ko) 집적회로 소자
US10672890B2 (en) Integrated circuit device
KR20220156330A (ko) 집적회로 소자
KR20220036750A (ko) 집적회로 장치
US20230129825A1 (en) Integrated circuit device
US20220415782A1 (en) Integrated circuit device
US20220328485A1 (en) Integrated circuit devices and methods of manufacturing the same
KR20240072745A (ko) 집적회로 소자
KR20240076223A (ko) 집적회로 소자
KR20240071836A (ko) 집적회로 소자
JP2024073393A (ja) 集積回路素子
KR20230012361A (ko) 집적회로 소자

Legal Events

Date Code Title Description
A201 Request for examination