KR20230069662A - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 개념에 따른 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고; 상기 제1 소스/드레인 영역과 전기적으로 연결되며 상기 활성 패턴을 가로지르는 비트라인; 상기 제2 소스/드레인 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 스페이서 구조체; 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 스페이서 구조체 상에 제공되며 상기 랜딩 패드에 인접하는 절연 패턴; 및 상기 절연 패턴과 상기 랜딩 패드 사이에 제공되는 라이너를 포함하되, 상기 절연 패턴은: 상부 절연부; 및 상기 상부 절연부와 상기 스페이서 구조체 사이의 하부 절연부를 포함하되, 상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 클 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 전기적 특성이 향상된 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 개념에 따른 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고; 상기 제1 소스/드레인 영역과 전기적으로 연결되며 상기 활성 패턴을 가로지르는 비트라인; 상기 제2 소스/드레인 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 스페이서 구조체; 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 스페이서 구조체 상에 제공되며 상기 랜딩 패드에 인접하는 절연 패턴; 및 상기 절연 패턴과 상기 랜딩 패드 사이에 제공되는 라이너를 포함하되, 상기 절연 패턴은: 상부 절연부; 및 상기 상부 절연부와 상기 스페이서 구조체 사이의 하부 절연부를 포함하되, 상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 클 수 있다.
본 발명의 다른 개념에 따른 반도체 메모리 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 비트 라인; 상기 비트라인에 인접하는 스토리지 노드 콘택; 상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 스페이서 구조체, 상기 스페이서 구조체 상에 제공되는 제1 트렌치 및 제2 트렌치, 상기 제2 트렌치는 상기 제1 트렌치와 상기 스페이서 구조체 사이에 제공되고; 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 제1트렌치 및 상기 제2 트렌치를 채우며 상기 랜딩 패드의 평면적 형상을 정의하는 절연 패턴; 상기 절연 패턴을 둘러싸는 라이너를 포함하되, 상기 라이너는: 상기 제1 트렌치의 내측벽 상에 제공되는 상부 라이너; 및 상기 제2 트렌치의 내측벽 상에 제공되는 하부 라이너를 포함하고, 상기 상부 라이너의 최대 두께는 상기 하부 라이너의 최대 두께보다 두꺼울 수 있다.
본 발명의 또 다른 개념에 따른 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역을 사이에 두고 서로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하고; 상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 제1 그루브를 채우는 소자 분리막; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 워드라인, 상기 워드라인은 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 그루브 내에 제공되고; 상기 워드라인과 상기 활성 패턴 사이에 개재되는 게이트 유전막; 상기 워드라인 상에 제공되어 상기 제2 트렌치를 채우는 워드라인 캐핑 패턴; 상기 워드라인 캐핑 패턴 상에 제공되는 층간 절연 패턴; 상기 제1 소스/드레인 영역에 전기적으로 연결되며, 상기 층간 절연 패턴 상에서 상기 활성 패턴을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 비트라인, 상기 비트라인은 순차적으로 적층된 비트라인 폴리실리콘 패턴, 비트라인 확산 방지 패턴 및 비트라인 금속 패턴을 포함하고; 상기 비트라인의 측벽 상에 제공되는 스페이서 구조체; 상기 한 쌍의 제2 소스/드레인 영역들에 각각 접속하는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 스페이서 구조체에 의해 상기 비트라인과 이격되며; 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 스페이서 구조체 상에 제공되며 상기 랜딩 패드에 인접하는 절연 패턴; 상기 절연 패턴과 상기 랜딩 패드 사이에 제공되는 라이너; 및 상기 랜딩 패드 상에 제공되는 데이터 저장 패턴을 포함하되, 상기 절연 패턴은: 상부 절연부; 및 상기 상부 절연부와 상기 스페이서 구조체 사이의 하부 절연부를 포함하되, 상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 클 수 있다.
본 발명의 실시예들에 따르면, 제1 트렌치 아래에 제1 트렌치의 최소 폭보다 큰 최대 폭을 갖는 제2 트렌치가 형성될 수 있다. 이에 따라, 제1 트렌치의 하부면 상에 형성될 수 있는 랜딩 패드막이 제2 트렌치를 형성할 때 제거될 수 있다. 즉, 상기 랜딩 패드막에 의해 서로 인접하는 랜딩 패드들끼리 쇼트가 일어나는 현상을 방지할 수 있다.
또한, 상부 라이너가 제1 트렌치의 내측벽 상에 형성되므로 제2 트렌치를 형성할 때 랜딩 패드들의 상부 측벽이 식각되는 것을 방지할 수 있다. 이에 따라, 랜딩 패드들의 두께가 얇아져 전기적 저항이 커지는 것을 막을 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다.
도 3은 도 2의 M 영역을 확대 도시한 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 각각 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20 각각의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 절연 패턴 및 라이너를 형성하는 방법을 설명하기 위한 것으로, 도 21의 N 영역을 확대 도시한 단면도들이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 2의 M 영역을 확대 도시한 단면도들이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 26은 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다.
도 27은 도 26의 M 영역을 확대 도시한 단면도이다.
도 28 및 도 29는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 것으로, 각각 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다.
도 2는 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다.
도 3은 도 2의 M 영역을 확대 도시한 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 각각 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20 각각의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 절연 패턴 및 라이너를 형성하는 방법을 설명하기 위한 것으로, 도 21의 N 영역을 확대 도시한 단면도들이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 2의 M 영역을 확대 도시한 단면도들이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 26은 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다.
도 27은 도 26의 M 영역을 확대 도시한 단면도이다.
도 28 및 도 29는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 것으로, 각각 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다. 도 3은 도 2의 M 영역을 확대 도시한 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다. 소자 분리막(102)은 기판(100) 상의 제1 그루브들(GRV1) 내에 형성될 수 있다. 소자 분리막(102)은 실리콘 산화막을 포함할 수 있다.
활성 패턴들(ACT)은 기판(100)의 상부가 패터닝되어 형성된 것일 수 있다. 활성 패턴들(ACT) 각각은 평면적으로 제1 방향(D1)으로 길쭉한 바(bar) 형태를 가질 수 있다. 즉, 활성 패턴들(ACT) 각각은 제1 방향(D1)으로의 장축을 가질 수 있다. 활성 패턴들(ACT)은 제1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 활성 패턴(ACT)의 단부는 이에 이웃하는 다른 활성 패턴(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성 패턴들(ACT)을 가로지를 수 있다. 워드라인들(WL)은 소자 분리막(102) 및 활성 패턴들(ACT)에 형성된 제2 그루브들(GRV2) 내에 배치될 수 있다. 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)에 평행할 수 있다. 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(107)이 워드라인들(WL)과 제2 그루브들(GRV2) 사이에 배치될 수 있다. 도시되지는 않았지만, 제2 그루브들(GRV2)의 바닥은 소자 분리막(102) 내에서 상대적으로 깊고 활성 패턴들(ACT) 내에서 상대적으로 얕을 수 있다. 게이트 유전막(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 워드라인들(WL)의 하부면은 굴곡질 수 있다. 소자 분리막(102) 상의 워드라인(WL)의 하부면은 활성 패턴(ACT) 상의 상기 워드라인(WL)의 하부면 보다 낮을 수 있다.
한 쌍의 워드라인들(WL) 사이의 활성 패턴들(ACT) 내에 제1 소스/드레인 영역(112a)이 배치될 수 있으며, 활성 패턴들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 소스/드레인 영역들(112b)이 각각 배치될 수 있다. 상기 제1 및 제2 소스/드레인 영역들(112a, 112b)에는 예를 들면 n형의 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(112a)은 공통 드레인 영역에 해당될 수 있고 상기 제2 소스/드레인 영역들(112b)은 소스 영역에 해당될 수 있다. 워드라인들(WL) 및 이에 인접한 제1 및 제2 소스/드레인 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다. 워드라인들(WL)은 제2 그루브들(GRV2) 내에 배치됨으로써, 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
워드라인들(WL)의 상부면은 활성 패턴들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(110)이 워드라인들(WL) 상에 각각 배치될 수 있다. 워드라인 캐핑 패턴들(110)은 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 워드라인 캐핑 패턴들(110)은 워드라인들(WL) 위의 제2 그루브들(GRV2)을 채울 수 있다. 워드라인 캐핑 패턴(110)은 예를 들면 실리콘 질화막을 포함할 수 있다.
기판(100) 상에 층간 절연 패턴(5)이 배치될 수 있다. 층간 절연 패턴(5)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 층간 절연 패턴(5)은 평면상 서로 이격된 섬(island) 형태로 형성될 수 있다. 층간 절연 패턴(5)은 인접하는 두 개의 활성 패턴들(ACT)의 단부들을 동시에 덮을 수 있다.
기판(100), 소자 분리막(102) 및 워드라인 캐핑 패턴(110)의 상부가 일부분 리세스되어 리세스 영역(7)이 형성될 수 있다. 리세스 영역(7)은 평면적 관점에서, 그물망 형태를 이룰 수 있다. 리세스 영역(7)의 측벽은 층간 절연 패턴(5)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 층간 절연 패턴(5) 상에 배치될 수 있다. 비트라인들(BL)은 워드라인 캐핑 패턴들(110) 및 워드라인들(WL)을 가로지를 수 있다. 비트라인들(BL)은 제1 및 제2 방향들(D1, D2)과 교차하는 제 3 방향(D3)에 평행할 수 있다. 비트라인들(BL)은 순차적으로 적층된 비트라인 폴리실리콘 패턴(130), 비트라인 확산 방지 패턴(131) 및 비트라인 금속 패턴(132)을 포함할 수 있다. 비트라인 폴리실리콘 패턴(130)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인 확산 방지 패턴(131)은 금속 질화물을 포함할 수 있다. 비트라인 금속 패턴(132)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(137)이 배치될 수 있다. 비트라인 캐핑 패턴들(137)은 절연 물질을 포함할 수 있다. 예를 들어, 비트라인 캐핑 패턴(137)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
비트라인들(BL)과 교차하는 리세스 영역(7) 내에 비트라인 콘택들(DC)이 배치될 수 있다. 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인 콘택(DC)의 일 측벽은 층간 절연 패턴(5)의 측면과 접할 수 있다. 층간 절연 패턴(5)과 접하는 비트라인 콘택(DC)의 측면은 오목할 수 있다(도 1 참조). 비트라인 콘택(DC)은 제1 소스/드레인 영역(112a)과 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(141)이 비트라인 콘택(DC)이 배치되지 않는 리세스 영역(7) 내에 배치될 수 있다. 하부 매립 절연 패턴(141)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 스토리지 노드 콘택들(BC)의 하부면은 굴곡질 수 있다. 스토리지 노드 콘택(BC)은 제2 소스/드레인 영역(112b)과 전기적으로 연결될 수 있다.
비트라인들(BL) 사이에서 스토리지 노드 콘택들(BC) 사이에는 절연 펜스(40)가 배치될 수 있다. 절연 펜스(40)는 예를 들면 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막과 같은 절연막을 포함할 수 있다. 비트라인(BL)의 일 측에는 비트라인(BL)을 따라 스토리지 노드 콘택들(BC)과 절연 펜스(40)가 교대로 배치될 수 있다. 절연 펜스(40)의 상단의 높이는 스토리지 노드 콘택들(BC)의 상단의 높이보다 높을 수 있다.
비트라인(BL)과 스토리지 노드 콘택(BC) 사이에 스페이서 구조체(SPS)가 개재될 수 있다. 스페이서 구조체(SPS)는 제1 스페이서(21), 제2 스페이서(23) 및 제3 스페이서(25)를 포함할 수 있다.
제1 스페이서(21)는 비트라인(BL)의 측벽과 비트라인 캐핑 패턴(137)의 측벽을 덮을 수 있다. 제3 스페이서(25)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제1 스페이서(21)와 제3 스페이서(25)는 동일한 물질을 포함할 수 있다. 예를 들면, 제1 스페이서(21)와 제3 스페이서(25)는 실리콘 질화막을 포함할 수 있다. 제 1 스페이서(21)는 제3 스페이서(25)로부터 이격될 수 있다. 제 1 스페이서(21)와 제3 스페이서(25) 사이에 제2 스페이서(23)가 개재될 수 있다. 제2 스페이서(23)는 제1 스페이서(21) 및 제3 스페이서(25) 각각과 서로 다른 물질을 포함할 수 있다. 일 예로, 제2 스페이서(23)는 실리콘 산화막을 포함할 수 있다.
스페이서 구조체(SPS)는 비트라인(BL)의 측면을 따라 연장되어 비트라인(BL)과 절연 펜스(40) 사이에도 개재될 수 있다. 스페이서 구조체(SPS)의 상단의 높이는 비트라인(BL)의 상부면의 높이보다 높을 수 있다. 제1 스페이서(21)는 연장되어 비트라인 콘택(DC)의 측벽, 그리고 리세스 영역(7)의 측벽과 바닥을 덮을 수 있다. 즉, 제1 스페이서(21)는 비트라인 콘택(DC)과 하부 매립 절연 패턴(141) 사이, 워드라인 캐핑 패턴(110)과 하부 매립 절연 패턴(141) 사이, 기판(100)과 하부 매립 절연 패턴(141) 사이 그리고 소자 분리막(102)과 하부 매립 절연 패턴(141) 사이에 개재될 수 있다.
스토리지 노드 콘택(BC) 상에 스토리지 노드 오믹층(9)이 배치될 수 있다. 스토리지 노드 오믹층(9)은 금속 실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(9), 스페이서 구조체(SPS), 및 비트라인 캐핑 패턴(137)은 확산 방지 패턴(11a)으로 콘포말하게 덮일 수 있다. 확산 방지 패턴(11a)은 티타늄 질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(11a)과 스페이서 구조체(SPS) 사이에 상부 스페이서(27)가 개재될 수 있다. 후술하겠지만, 상부 스페이서(27)는 비트라인(BL)의 손상을 방지할 수 있다.
확산 방지 패턴(11a) 상에 랜딩 패드(LP)가 배치될 수 있다. 일 예로, 랜딩 패드(LP)는 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 랜딩 패드(LP)의 상부는 비트라인 캐핑 패턴(137)의 상부면을 덮으며 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 스토리지 노드 콘택(BC)의 중심으로부터 제2 방향(D2)으로 오프셋될 수 있다. 비트라인(BL)의 일부는 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 랜딩 패드(LP)는 평면적 관점에서, 서로 이격된 섬 형태를 이룰 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC)과 전기적으로 연결될 수 있다.
스페이서 구조체(SPS)와 비트라인 캐핑 패턴(137) 상에 제1 트렌치(TR1) 및 제2 트렌치(TR2)가 형성될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2) 상에 형성될 수 있다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 일체형으로 서로 연결될 수 있다. 제1 트렌치(TR1)와 스페이서 구조체(SPS) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제1 트렌치(TR1)의 최소 폭은 제2 트렌치(TR2)의 최대 폭보다 작을 수 있다. 제1 트렌치(TR1)의 최대 폭은 제2 트렌치(TR2)의 최대 폭보다 클 수 있다. 제1 트렌치(TR1) 및 제2 트렌치(TR2)에 의해 랜딩 패드들(LP)이 제2 방향(D2)과 제3 방향(D3)으로 서로 분리될 수 있다.
제1 트렌치(TR1) 및 제2 트렌치(TR2) 내에 절연 패턴(146) 및 라이너(148)가 배치될 수 있다. 절연 패턴(146)과 라이너(148)는 제1 트렌치(TR1) 및 제2 트렌치(TR2)를 완전히 채울 수 있다. 절연 패턴(146)은 스페이서 구조체(SPS) 상에 제공되어 랜딩 패드(LP)에 인접할 수 있다. 절연 패턴(146)은 랜딩 패드(LP)의 평면적 형상을 정의할 수 있다. 평면적 관점에서, 절연 패턴(146)은 그물망 형태를 이룰 수 있다. 라이너(148)는 절연 패턴(146)과 제1 트렌치(TR1)의 내측벽, 그리고 절연 패턴(146)과 제2 트렌치(TR2)의 내측벽 사이에 개재될 수 있다. 라이너(148)는 절연 패턴(146)의 측면과 하부면을 둘러쌀 수 있다. 절연 패턴(146)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 라이너(148)는 실리콘 질화물 또는 실리콘 산화물 중 적어도 어느 하나의 절연 물질을 포함할 수 있다.
랜딩 패드(LP) 상에 데이터 저장 패턴(BE)이 배치될 수 있다. 데이터 저장 패턴(BE)은 커패시터의 하부 전극이거나 하부 전극에 연결되는 콘택 플러그일 수 있다. 다른 예로, 데이터 저장 패턴(BE)은 상변환물질 패턴, 가변저항물질 패턴 또는 자기터널접합 패턴일 수 있다.
이하, 도 3을 참조하여, 절연 패턴(146) 및 라이너(148)에 대해 보다 상세히 설명한다.
절연 패턴(146)은 제1 트렌치(TR1)를 채우는 상부 절연부(146u) 및 제2 트렌치(TR2)를 채우는 하부 절연부(146b)를 포함할 수 있다. 상부 절연부(146u)와 하부 절연부(146b)는 일체형으로 서로 연결될 수 있다.
라이너(148)는 제1 트렌치(TR1)의 내측벽 상에 제공되는 상부 라이너(148u) 및 제2 트렌치(TR2)의 내측벽 상에 제공되는 하부 라이너(148b)를 포함할 수 있다. 상부 절연부(146u)와 제1 트렌치(TR1)의 내측벽 사이에 상부 라이너(148u)가 개재될 수 있다. 하부 절연부(146b)와 제2 트렌치(TR2)의 내측벽 사이에 하부 라이너(148b)가 개재될 수 있다. 상부 라이너(148u)는 상부 절연부(146u)의 측벽을 둘러쌀 수 있다. 하부 라이너(148b)는 하부 절연부(146b)의 측면 및 하부면을 둘러쌀 수 있다. 상부 라이너(148u)는 랜딩 패드(LP), 확산 방지 패턴(11a) 및 비트라인 캐핑 패턴(137)과 접촉할 수 있다. 상부 라이너(148u)는 실리콘 산화물 또는 실리콘 질화물 중 적어도 어느 하나를 포함할 수 있다. 하부 라이너(148b)는 랜딩 패드(LP), 비트라인 캐핑 패턴(137) 및 스페이서 구조체(SPS)와 접촉할 수 있다. 구체적으로, 하부 라이너(148b)는 제1 스페이서(21) 및 제2 스페이서(23)와 접촉할 수 있다. 하부 라이너(148b)는 실리콘 질화물, 실리콘 산화물 또는 텅스텐 질화물 중 적어도 어느 하나의 절연 물질을 포함할 수 있다. 구체적으로, 하부 라이너(148b) 중 랜딩 패드(LP)와 접하는 부분은 텅스텐 질화물을 포함하고, 나머지 부분은 실리콘 질화물을 포함할 수 있다.
제1 트렌치(TR1)의 내측벽은 상부 측벽(ISWu) 및 하부 측벽(ISWb)을 포함할 수 있다. 제1 트렌치(TR1)의 상부 측벽(ISWu)은 평평한 프로파일을 가질 수 있다. 제1 트렌치(TR1)의 하부 측벽(ISWb)은 굴곡진 프로파일을 가질 수 있다. 일 예로, 제1 트렌치(TR1)의 하부 측벽(ISWb)은 오목한 프로파일을 가질 수 있다. 제1 트렌치(TR1)의 하부 측벽(ISWb)의 기울기는 상기 기판(100)의 상면에 평행한 면에 대해 제1 각도(θ1)로 정의되는 기울기를 가질 수 있다. 상기 제1 각도는 예각일 수 있다.
상부 절연부(146u)와 하부 절연부(146b)가 만나는 레벨에서 절연 패턴(146)의 측벽은 변곡점(IFP)을 가질 수 있다. 즉, 변곡점(IFP) 부근에서 상부 절연부(146u)의 측벽은 오목한 프로파일을 갖고, 하부 절연부(146b)의 측벽은 볼록한 프로파일을 가질 수 있다. 하부 절연부(146b)의 하부면은 라운드질 수 있다.
상부 절연부(146u)의 최대 폭은 제1 폭(W1)일 수 있다. 상부 절연부(146u)의 최소 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제1 트렌치(TR1)의 상부 측벽(ISWu)에서의 상부 절연부(146u)의 폭일 수 있다. 제2 폭(W2)은 변곡점(IFP)에 대응되는 레벨에서의 상부 절연부(146u)의 폭일 수 있다. 상부 절연부(146u)의 폭은 아래로 갈수록 점점 작아질 수 있다.
하부 절연부(146b)의 최대 폭은 제3 폭(W3)일 수 있다. 하부 절연부(146b)의 폭은 아래로 갈수록 증가하다 최대 값에 이르고 다시 감소할 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다.
상부 라이너(148u)의 최대 두께는 제1 두께(T1)일 수 있다. 하부 라이너(148b)의 최대 두께는 제2 두께(T2)일 수 있다. 일 예로, 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 상부 라이너(148u)의 두께는 제1 트렌치(TR1)의 하부 측벽(ISWb) 상에서 아래로 갈수록 점점 작아질 수 있다.
본 발명의 실시예들에 따르면 제1 트렌치(TR1) 아래에 제1 트렌치(TR1)의 최소 폭보다 큰 최대 폭을 갖는 제2 트렌치(TR2)가 형성될 수 있다. 후술하겠지만 이에 따라, 제1 트렌치(TR1)의 하부면 상에 형성될 수 있는 금속 물질이 제2 트렌치(TR2)를 형성할 때 제거될 수 있다. 즉, 상기 금속 물질에 의해 서로 인접하는 랜딩 패드들(LP)끼리 쇼트가 일어나는 현상을 방지할 수 있다.
또한, 상부 라이너(148u)가 제1 트렌치(TR1)의 내측벽 상에 형성되므로 제2 트렌치(TR2)를 형성할 때 랜딩 패드들(LP)의 상부 측벽이 식각되는 것을 방지할 수 있다. 이에 따라, 랜딩 패드들(LP)의 두께가 얇아져 전기적 저항이 커지는 것을 막을 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 각각 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20 각각의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들을 나타낸다.
도 4 및 도 5를 참조하면, 기판(100)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 기판(100)의 상부를 패터닝함으로써, 제1 그루브들(GRV1)이 형성될 수 있다. 소자 분리막(102)이 제1 그루브들(GRV1)을 채울 수 있다. 소자 분리막(102)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 물질을 포함할 수 있다. 소자 분리막(102)은 활성 패턴들(ACT)을 정의할 수 있다.
평면적으로, 활성 패턴들(ACT)은 제1 방향(D1)으로 서로 평행하도록 배열될 수 있다. 활성 패턴들(ACT) 및 소자 분리막(102)을 패터닝하여, 제2 그루브들(GRV2)을 형성할 수 있다. 제2 그루브들(GRV2)의 바닥면은 굴곡질 수 있다. 제2 그루브들(GRV2)의 바닥면은 기판(100)보다 소자 분리막(102)에서 더 깊을 수 있다.
제2 그루브들(GRV2) 내에 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 활성 패턴들(ACT)을 가로지를 수 있다. 한 쌍의 워드라인들(WL)이 활성 패턴들(ACT)을 제1 영역(SDR1) 및 한 쌍의 제2 영역들(SDR2)로 구분할 수 있다. 제1 영역(SDR1)은 한 쌍의 워드라인들(WL) 사이에 정의될 수 있고, 한 쌍의 제2 영역들(SDR2)은 활성 패턴들(ACT)의 양 가장자리 영역들에 정의될 수 있다.
워드라인들(WL)을 형성하기 전, 게이트 유전막(107)이 제2 그루브들(GRV2) 내에 형성될 수 있다. 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 유전막(107)은 예를 들면 실리콘 산화막, 실리콘 질화막 및/또는 금속 산화막으로 형성될 수 있다. 이어서, 게이트 도전막을 적층하여 제2 그루브들(GRV2)을 채우고 에치백하여 워드라인들(WL)을 형성할 수 있다. 게이트 도전막은 예를 들면 불순물이 도핑된 폴리실리콘, 금속 질화막 및/또는 금속으로 형성될 수 있다. 워드라인들(WL)의 상부면들은 상기 활성 패턴들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 워드라인들(WL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되도록 형성될 수 있다. 기판(100) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 제2 그루브들(GRV2)을 채우고 식각하여 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(110)이 형성될 수 있다.
도 6 및 도 7을 참조하면, 워드라인 캐핑 패턴들(110)과 소자 분리막(102)을 마스크로 사용하여 활성 패턴들(ACT)에 도펀트들을 주입하여 제1 및 제2 소스/드레인 영역들(112a, 112b)을 형성할 수 있다. 상기 제1 소스/드레인 영역(112a) 및 제2 소스/드레인 영역(112b)은 도 4의 상기 제1 영역(SDR1) 및 제2 영역들(SDR2) 내에 각각 형성될 수 있다. 기판(100)의 전면 상에 절연막과 제1 폴리실리콘막을 차례대로 적층할 수 있다. 상기 제1 폴리실리콘막을 패터닝하여 폴리실리콘 마스크 패턴(130a)을 형성할 수 있다. 폴리실리콘 마스크 패턴(130a)을 식각 마스크로 이용하여 상기 절연막, 소자 분리막(102), 기판(100) 및 워드라인 캐핑 패턴(110)을 식각하여 리세스 영역(7)을 형성하는 동시에 층간 절연 패턴(5)을 형성할 수 있다. 층간 절연 패턴(5)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 층간 절연 패턴(5)은 복수 개의 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(5)은 이웃하는 두 개의 활성 패턴들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 리세스 영역(7)은 평면적으로 그물망 형태로 형성될 수 있다. 리세스 영역(7)은 제1 소스/드레인 영역들(112a)을 노출시킬 수 있다.
도 8 및 도 9를 참조하면, 기판(100)의 전면 상에 제2 폴리실리콘막(129)을 적층하여 리세스 영역(7)을 채울 수 있다. 제2 폴리실리콘막(129)에 대해 평탄화 식각 공정을 진행하여 폴리실리콘 마스크 패턴(130a) 상의 제2 폴리실리콘막(129)을 제거하고 폴리실리콘 마스크 패턴(130a)의 상부면을 노출시킬 수 있다. 폴리실리콘 마스크 패턴(130a)과 상기 제2 폴리실리콘막(129) 상에 비트라인 확산 방지막(131a), 비트라인 금속막(132a)과 비트라인 캐핑막(137a)을 차례로 적층할 수 있다. 비트라인 확산 방지막(131a)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
비트라인 캐핑막(137a) 상에 비트라인(BL)의 평면적 형상을 정의하는 제1 마스크 패턴들(139)을 형성할 수 있다. 제1 마스크 패턴들(139)은 예를 들면 ACL(Amorphous Carbon Layer), 실리콘 산화막이나 포토레지스트 패턴과 같이 비트라인 캐핑막(137a)에 대해 식각 선택비를 가지는 물질을 포함할 수 있다. 제1 마스크 패턴들(139)은 제1 및 제2 방향들(D1, D2)에 모두 교차하는 제3 방향(D3)으로 연장될 수 있다.
도 10 및 도 11을 참조하면, 제1 마스크 패턴들(139)을 식각 마스크로 이용하여 비트라인 캐핑막(137a), 비트라인 금속막(132a), 비트라인 확산 방지막(131a), 폴리실리콘 마스크 패턴(130a) 및 제2 폴리실리콘막(129)을 차례대로 식각하여 비트라인 폴리실리콘 패턴(130), 비트라인 확산 방지 패턴(131)과 비트라인 금속 패턴(132)으로 이루어지는 비트라인(BL)과 비트라인 콘택(DC), 및 비트라인 캐핑 패턴(137)을 형성할 수 있다. 이에 따라, 층간 절연 패턴(5)의 상부면과 리세스 영역(7)의 내측벽 및 바닥면의 일부가 노출될 수 있다. 이후, 제1 마스크 패턴들(139)을 제거할 수 있다.
도 12 및 도 13을 참조하면, 기판(100)의 전면 상에 제1 스페이서막을 콘포말하게 형성할 수 있다. 제1 스페이서막은 리세스 영역(7)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 제1 스페이서막은 예를 들면 실리콘 질화막을 포함할 수 있다. 기판(100)의 전면 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 리세스 영역(7)을 채운 후 이방성 식각하여 리세스 영역(7) 내에 하부 매립 절연 패턴(141)을 형성할 수 있다. 상기 이방성 식각 공정에 의해 제1 스페이서막도 식각되어 제1 스페이서(21)가 형성될 수 있다. 또한 상기 층간 절연 패턴(5)의 상부면이 노출될 수 있다. 기판(100)의 전면 상에 제2 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 제1 스페이서(21)의 측벽을 덮는 제2 스페이서(23)를 형성할 수 있다. 제2 스페이서(23)는 제1 스페이서(21)에 대해 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제2 스페이서(23)는 실리콘 산화막을 포함할 수 있다. 제2 스페이서(23)의 측벽을 덮는 제3 스페이서(25)를 형성할 수 있다. 제3 스페이서(25)는 예를 들면 실리콘 질화막을 포함할 수 있다. 제3 스페이서(25)는 제2 스페이서(23)를 형성한 공정과 실질적으로 동일한 공정을 이용하여 형성될 수 있다. 제3 스페이서(25)를 형성한 후에 층간 절연 패턴(5)의 상부면이 노출될 수 있다.
도 14 및 도 15를 참조하면, 기판(100)의 전면 상에 희생막을 적층하고 패터닝하여 후술할 스토리지 노드 콘택(BC)의 위치를 정의하는 희생 패턴들(30)을 형성할 수 있다. 상기 희생막은 예를 들면 실리콘 산화막과 같은 산화막, 탄소계열막, 폴리실리콘 또는 실리콘 게르마늄막을 포함할 수 있다. 희생 패턴들(30)은 비트라인들(BL) 사이에서 서로 이격되도록 형성될 수 있다. 희생 패턴들(30)은 제2 소스/드레인 영역들(112b)과 수직적으로 중첩될 수 있다.
희생 패턴들(30) 사이에 후술할 절연 펜스(40)의 위치를 정의하는 제1 개구부들(31)이 배치될 수 있다. 제1 개구부들(31)은 워드라인들(WL)과 수직적으로 중첩될 수 있다. 제1 개구부들(31)은 하부 매립 절연 패턴(141)과 층간 절연 패턴(5)의 상부면들을 노출시킬 수 있다.
도 16 및 도 17을 참조하면, 실리콘 질화막과 같은 절연막을 기판(100)의 전면 상에 적층하여 제1 개구부들(31)을 채울 수 있다. 상기 절연막에 대한 평탄화 식각 공정을 진행하여 비트라인 캐핑 패턴(137) 상의 상기 절연막을 제거하고 제1 개구부들(31) 안에 절연 펜스들(40)을 형성할 수 있다. 희생 패턴들(30)을 제거하여 제2 소스/드레인 영역들(112b)과 수직적으로 중첩되는 층간 절연 패턴들(5)을 노출시키는 제2 개구부들(33)을 형성할 수 있다.
도 18 및 도 19를 참조하면, 제2 개구부들(33)에 의해 노출된 층간 절연 패턴(5), 그 아래의 소자 분리막(102) 및 기판(100)의 일부를 제거하여 제2 소스/드레인 영역(112b)을 노출시킬 수 있다. 기판(100)의 전면 상에 폴리실리콘막을 적층하여 제2 개구부들(33)을 채우고 식각하여 예비 스토리지 노드 콘택(미도시)을 형성할 수 있다. 예비 스토리지 노드 콘택의 상부면은 제1 스페이서(21), 제2 스페이서(23) 및 제3 스페이서(25)의 상단들의 높이보다 낮은 높이를 가질 수 있다. 이로써 제1 스페이서(21), 제2 스페이서(23) 및 제3 스페이서(25)의 상부가 노출될 수 있다. 제2 스페이서(23)와 제3 스페이서(25)의 상부들을 제거하여 제2 스페이서(23)와 제3 스페이서(25)의 상단들의 높이가 예비 스토리지 노드 콘택의 상부면의 높이와 유사해질 수 있다. 이에 의해 상기 제 1 스페이서(21)의 상부 측벽이 노출될 수 있다. 이로써, 후술할 랜딩 패드(LP)를 형성할 때 공정 마진을 증가시킬 수 있는 장점을 가질 수 있다.
기판(100)의 전면 상에 상부 스페이서막을 콘포말하게 적층하고 이방성 식각하여 제1 스페이서(21)의 노출된 상부 측벽을 덮는 상부 스페이서(27)를 형성할 수 있다. 상부 스페이서(27)의 하부는 제2 스페이서(23)의 노출된 상단을 덮을 수 있다. 예비 스토리지 노드 콘택을 식각하여 제3 스페이서(25)의 상부 측벽을 노출시키는 동시에 스토리지 노드 콘택(BC)을 형성할 수 있다. 상부 스페이서(27)는 손상된 제1 스페이서(21)의 상부를 보강하고 제2 스페이서(23)를 덮어 스토리지 노드 콘택(BC)을 식각하는 공정의 에천트와 후속 세정 공정의 세정액이 비트라인(BL) 쪽으로 침투하는 것을 막을 수 있다. 이로써 비트라인(BL)의 손상을 방지할 수 있다.
도 20 및 도 21을 참조하면, 세정 공정을 진행하여 스토리지 노드 콘택(BC)의 상부면을 세정할 수 있다. 스토리지 노드 콘택(BC)의 상부면 상에 금속 실리사이드화 공정을 진행하여 스토리지 노드 오믹층(9)을 형성할 수 있다. 스토리지 노드 오믹층(9)은 코발트 실리사이드와 같은 금속 실리사이드막을 포함할 수 있다. 기판(100)의 전면 상에 확산 방지막을 콘포말하게 형성할 수 있다. 확산 방지막은 예를 들면 티타늄 질화막 또는 탄탈륨 질화막을 포함할 수 있다. 기판(100)의 전면 상에 랜딩 패드막을 적층하여 비트라인 캐핑 패턴들(137) 사이의 공간을 채울 수 있다. 상기 랜딩 패드막은 예를 들면 텅스텐을 포함할 수 있다. 상기 랜딩 패드막 상에 제2 마스크 패턴들(140)을 형성할 수 있다. 상기 제2 마스크 패턴들(140)은 예를 들면 ACL로 형성될 수 있다. 제2 마스크 패턴들(140)은 후술할 랜딩 패드(LP)의 위치를 정의할 수 있다. 제2 마스크 패턴들(140)은 스토리지 노드 콘택들(BC)과 수직적으로 중첩되도록 형성할 수 있다. 제2 마스크 패턴들(140)은 서로 이격된 복수개의 섬 형태로 형성될 수 있다.
제2 마스크 패턴들(140)을 식각 마스크로 이용하여 상기 랜딩 패드막, 상기 확산 방지막, 상기 비트라인 캐핑 패턴(137)의 일부를 제거하는 식각 공정을 진행하여 랜딩 패드(LP) 및 확산 방지 패턴(11a)을 형성하는 동시에 제1 트렌치(TR1)를 형성할 수 있다.
도시되지는 않았지만, 제1 트렌치(TR1) 상에 상기 랜딩 패드막의 일부가 잔류할 수 있다. 즉, 텅스텐과 같은 금속 물질을 포함하는 랜딩 패드막의 일부가 제거되지 않고 제1 트렌치(TR1)의 내측벽 상에 잔류할 수 있다. 이에 따라, 서로 인접하는 랜딩 패드들(LP) 간에 쇼트가 발생할 수 있다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 절연 패턴 및 라이너를 형성하는 방법을 설명하기 위한 것으로, 도 21의 N 영역을 확대 도시한 단면도들이다.
도 22a를 참조하면, 제1 트렌치(TR1) 내에 예비 라이너(148p)가 형성될 수 있다. 예비 라이너(148p)는 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 예비 라이너(148p)는 원자층 증착 공정을 이용하여 형성될 수 있다. 예비 라이너는 실리콘 질화물 또는 실리콘 산화물 중 어느 하나와 같은 절연 물질을 포함할 수 있다. 예비 라이너(148p)는 제1 트렌치(TR1)의 내측벽과 하부면 그리고 랜딩 패드들(LP)의 상면을 따라 컨포멀하게 형성될 수 있다.
도 22b를 참조하면, 예비 라이너(148p)가 일부 식각되어 상부 라이너(148u)가 형성될 수 있다. 구체적으로, 랜딩 패드들(LP)의 상면, 그리고 제1 트렌치(TR1)의 하부면 상에 형성되는 예비 라이너(148p)의 일부분이 식각될 수 있다. 이에 따라, 제1 트렌치(TR1)의 하부면이 노출될 수 있고 잔류하는 예비 라이너(148p)의 일부분이 상부 라이너(148u)를 구성할 수 있다.
도 22c를 참조하면, 제1 트렌치(TR1)의 아래에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 상부 라이너(148u)를 식각 마스크로 하여 노출된 제1 트렌치(TR1)의 하부면 상에 식각 공정을 수행함으로써 형성될 수 있다.
제2 트렌치(TR2)가 형성됨으로써, 비트라인 캐핑 패턴(137), 스페이서 구조체(SPS), 및 확산 방지 패턴(11a)의 일부분이 노출될 수 있다. 제1 트렌치(TR1)의 최대 폭은 제1 폭(W1)일 수 있다. 제1 트렌치(TR1)의 최소 폭은 제2 폭(W2)일 수 있다. 제2 트렌치(TR2)의 최대 폭은 제3 폭(W3)일 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다.
제2 트렌치(TR2)에 의해 도 21을 참조하여 설명한 제1 트렌치(TR1)의 하부면 상에 잔류한 랜딩 패드막이 제거될 수 있다. 이에 따라, 서로 인접하는 랜딩 패드들(LP)끼리 전기적으로 분리되고, 이로써 그들 사이에 쇼트가 일어나는 현상을 방지할 수 있다. 또한, 상부 라이너(148u)가 제1 트렌치(TR1)의 내측벽 상에 형성되므로, 제2 트렌치(TR2)를 형성할 때 랜딩 패드(LP)의 상부 측벽이 식각되는 것을 방지할 수 있다. 이에 따라, 랜딩 패드들(LP)의 두께가 얇아져 전기적 저항이 커지는 것을 막을 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 22d를 참조하면, 제2 트렌치(TR2)의 내측벽 및 하부면 상에 하부 라이너(148b)가 형성될 수 있다. 하부 라이너(148b)는 질소(N)를 전구체로 포함하는 플라즈마를 이용한 플라즈마 공정을 통해 형성될 수 있다. 구체적으로, 제2 트렌치(TR2)에 의해 노출된 랜딩 패드(LP)의 텅스텐, 또는 제2 트렌치(TR2)에 의해 노출된 스페이서 구조체(SPS)와 비트라인 캐핑 패턴(137) 내의 실리콘과 질소 전구체가 반응함으로써 하부 라이너(148b)가 형성될 수 있다.
여기서, 상부 라이너(148u) 또한 질소 전구체와 반응하여 그 두께가 도 22c의 상부 라이너(148u)보다 두꺼워지거나 유사해질 수 있다. 상부 라이너(148u)의 최대 두께는 하부 라이너(148b)의 최대 두께보다 두꺼울 수 있다.
도 1 내지 도 3을 다시 참조하면, 제1 트렌치(TR1) 및 제2 트렌치(TR2)의 잔부를 채우는 절연 패턴(146)이 형성될 수 있다. 절연 패턴(146)은 제1 트렌치(TR1)를 채우는 상부 절연부(146u) 및 제2 트렌치(TR2)를 채우는 하부 절연부(146b)를 포함할 수 있다. 랜딩 패드(LP) 상에 데이터 저장 패턴(BE)이 형성될 수 있다.
도 23 및 도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 2의 M 영역을 확대 도시한 단면도들이다. 본 실시예에서는, 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 23을 참조하면, 상부 라이너(148u)의 최대 두께는 제1 두께(T1)일 수 있다. 하부 라이너(148b)의 최대 두께는 제2 두께(T2)일 수 있다. 제1 두께(T1)는 제2 두께(T2)와 실질적으로 동일할 수 있다. 일 예로, 제2 두께(T2)에 대한 제1 두께(T1)의 비는 0.9 내지 1.1일 수 있다.
도 24를 참조하면, 상부 절연부(146u)의 중심을 지나며 기판(100)의 상면에 수직한 제1 가상의(imaginary) 라인(CTL1)이 정의될 수 있다. 하부 절연부(146b)의 중심을 지나며 기판(100)의 상면에 수직한 제2 가상의 라인(CTL2)이 정의될 수 있다. 제1 가상의 라인(CTL1)과 제2 가상의 라인(CTL2)은 기판(100)의 상면에 평행한 방향으로 오프셋될 수 있다. 제1 가상의 라인(CTL1)이 제2 가상의 라인(CTL2)보다 비트라인(BL)에 인접할 수 있다. 다른 예로, 도시된 것과 달리 제2 가상의 라인(CTL2)이 제1 가상의 라인(CTL1)보다 비트라인(BL)에 인접할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 26은 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다. 도 27은 도 26의 M 영역을 확대 도시한 단면도이다. 본 실시예에서는, 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 25 및 도 26을 참조하면, 스페이서 구조체(SPS)는 제1 스페이서(21), 에어 갭 영역(AS) 및 제3 스페이서(25)를 포함할 수 있다. 에어 갭 영역(AS)은 제1 스페이서(21) 및 제3 스페이서(25) 사이에 개재될 수 있다. 에어 갭 영역(AS)은 공기가 채워지는 빈 공간일 수 있다. 에어 갭 영역(AS)은 절연 패턴(146)과 수직적으로 중첩되는 제1 에어 갭 영역(AS1) 및 절연 패턴(146)으로부터 수평적으로 오프셋되는 제2 에어 갭 영역(AS2)을 포함할 수 있다.
유전율이 낮은 공기가 채워진 에어 갭 영역(AS)이 제공됨으로써, 랜딩 패드(LP)와 이에 인접한 비트라인(BL) 간의 기생 커패시턴스가 감소할 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 27을 참조하여, 에어 갭 영역(AS), 절연 패턴(146) 및 라이너(148)에 대해 보다 상세히 설명한다. 제2 에어 갭 영역(AS2)의 상단은 상부 스페이서(27)에 의해 정의될 수 있다. 제1 에어 갭 영역(AS1)의 상단은 하부 절연부(146b)에 의해 정의될 수 있다. 하부 절연부(146b)의 일부분은 제1 에어 갭 영역(AS1)과 마주볼 수 있다. 즉, 하부 절연부(146b)의 하부면 중 일부는 하부 라이너(148b)에 의해 노출될 수 있다.
도 28 및 도 29는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 것으로, 각각 도 25의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들을 나타낸다.
도 25 및 도 28을 참조하면, 도 22c를 참조하여 설명한 공정에 의해 제1 트렌치(TR1)의 아래에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)에 의해 제2 스페이서(23)의 상부면이 노출될 수 있다.
도 25 및 도 29를 참조하면, 제2 스페이서(23)가 선택적으로 제거될 수 있다. 제2 스페이서(23)는 제1 스페이서(21) 및 제3 스페이서(25)에 대해 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제2 스페이서(23)는 실리콘 산화막과 같은 산화막을 포함할 수 있다. 이로써, 제2 스페이서(23)가 선택적으로 제거될 수 있다. 제2 스페이서(23)를 제거하는 것은 제2 스페이서(23)를 선택적으로 제거하는 에천트를 확산시킴으로써 수행될 수 있다. 이로써, 제2 스페이서(23)가 있던 영역은 에어 갭 영역(AS)이 될 수 있다.
도 25 내지 도 27을 다시 참조하면, 제2 트렌치(TR2) 내에 하부 라이너(148b)가 형성될 수 있다. 하부 라이너(148b)는 질소(N)를 전구체로 포함하는 플라즈마를 이용한 플라즈마 공정 또는 증착 공정을 통해 형성될 수 있다. 구체적으로, 제2 트렌치(TR2)에 의해 노출된 랜딩 패드(LP)의 텅스텐, 또는 제2 트렌치(TR2)에 의해 노출된 스페이서 구조체(SPS)와 비트라인 캐핑 패턴(137) 내의 실리콘과 질소 전구체가 반응함으로써 하부 라이너(148b)가 형성되거나 원자층 증착 공정을 이용하여 하부 라이너(148b)가 형성될 수 있다.
여기서, 상부 라이너(148u) 또한 질소 전구체와 반응하여 그 두께가 도 29의 상부 라이너(148u)보다 두꺼워지거나 유사해질 수 있다. 상부 라이너(148u)의 최대 두께는 하부 라이너(148b)의 최대 두께보다 두꺼울 수 있다. 하부 라이너(148b)는 제1 에어 갭 영역(AS1)의 입구에도 일부 형성되어 제1 에어 갭 영역(AS1)의 입구를 좁힐 수 있다.
도 1 내지 도 3을 다시 참조하면, 제1 트렌치(TR1) 및 제2 트렌치(TR2)의 잔부를 채우는 절연 패턴(146)이 형성될 수 있다. 절연 패턴(146)은 제1 트렌치(TR1)를 채우는 상부 절연부(146u) 및 제2 트렌치(TR2)를 채우는 하부 절연부(146b)를 포함할 수 있다. 하부 절연부(146b)의 일부분은 하부 라이너(148b)에 의해 좁아진 제1 에어 갭 영역(AS1)의 입구를 채울 수 있다. 즉, 하부 절연부(146b)에 의해 제1 에어 갭 영역(AS1)의 상단이 정의될 수 있다. 랜딩 패드(LP) 상에 데이터 저장 패턴(BE)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 활성 패턴을 포함하는 기판, 상기 활성 패턴은 서로 이격되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고;
상기 제1 소스/드레인 영역과 전기적으로 연결되며 상기 활성 패턴을 가로지르는 비트라인;
상기 제2 소스/드레인 영역과 전기적으로 연결되는 스토리지 노드 콘택;
상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 스페이서 구조체;
상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
상기 스페이서 구조체 상에 제공되며 상기 랜딩 패드에 인접하는 절연 패턴; 및
상기 절연 패턴과 상기 랜딩 패드 사이에 제공되는 라이너를 포함하되,
상기 절연 패턴은:
상부 절연부; 및
상기 상부 절연부와 상기 스페이서 구조체 사이의 하부 절연부를 포함하되,
상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 큰 반도체 메모리 소자.
- 제1항에 있어서,
상기 하부 절연부의 폭은 아래로 갈수록 증가하다 최대값에 이르고 다시 감소하는 반도체 메모리 소자.
- 제1항에 있어서,
상기 상부 절연부와 상기 하부 절연부는 일체형으로 서로 연결되고,
상기 상부 절연부와 상기 하부 절연부가 만나는 레벨에서 상기 절연 패턴의 측벽은 변곡점을 가지는 반도체 메모리 소자.
- 제1항에 있어서,
상기 라이너는 상기 상부 절연부의 측벽 상에 제공되는 상부 라이너 및 상기 하부 절연부의 측벽 상에 제공되는 하부 라이너를 포함하되,
상기 상부 라이너의 최대 두께는 상기 하부 라이너의 최대 두께보다 두꺼운 반도체 메모리 소자.
- 제1항에 있어서,
상기 라이너는 상기 상부 절연부의 측벽 상에 제공되는 상부 라이너 및 상기 하부 절연부의 측벽 상에 제공되는 하부 라이너를 포함하되,
상기 상부 라이너의 최대 두께와 상기 하부 라이너의 최대 두께는 실질적으로 동일한 반도체 메모리 소자.
- 제1항에 있어서,
상기 스페이서 구조체는:
상기 스토리지 노드 콘택에 인접한 제1 스페이서;
상기 비트라인에 인접한 제2 스페이서; 및
상기 제1 스페이서 및 상기 제2 스페이서 사이에 개재되는 제3 스페이서를 포함하는 반도체 메모리 소자.
- 제1항에 있어서,
상기 스페이서 구조체는:
상기 스토리지 노드 콘택에 인접한 제1 스페이서;
상기 비트라인에 인접한 제2 스페이서; 및
상기 제1 스페이서 및 상기 제2 스페이서 사이에 개재되는 에어 갭 영역을 포함하는 반도체 메모리 소자.
- 제7항에 있어서,
상기 하부 절연부는 상기 에어 갭 영역의 상단을 정의하는 반도체 메모리 소자.
- 제7항에 있어서,
상기 에어 갭 영역은 상기 하부 절연부와 수직적으로 중첩되는 제1 에어 갭 영역 및 상기 하부 절연부로부터 오프셋되는 제2 에어 갭 영역을 포함하는 반도체 메모리 소자.
- 제1항에 있어서,
상기 하부 절연부의 중심을 지나며 상기 기판의 상면에 수직한 제1 가상의(imaginary) 라인은 상기 상부 절연부의 중심을 지나며 상기 기판의 상면에 수직한 제2 가상의 라인으로부터 상기 기판의 상면에 평행한 제1 방향으로 오프셋되는 반도체 메모리 소자.
- 활성 패턴을 포함하는 기판;
상기 활성 패턴을 가로지르는 비트라인;
상기 비트라인에 인접하는 스토리지 노드 콘택;
상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 스페이서 구조체, 상기 스페이서 구조체 상에 제공되는 제1 트렌치 및 제2 트렌치, 상기 제2 트렌치는 상기 제1 트렌치와 상기 스페이서 구조체 사이에 제공되고;
상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
상기 제1 트렌치 및 상기 제2 트렌치를 채우며 상기 랜딩 패드의 평면적 형상을 정의하는 절연 패턴;
상기 절연 패턴을 둘러싸는 라이너를 포함하되,
상기 라이너는:
상기 제1 트렌치의 내측벽 상에 제공되는 상부 라이너; 및
상기 제2 트렌치의 내측벽 상에 제공되는 하부 라이너를 포함하고,
상기 상부 라이너의 최대 두께는 상기 하부 라이너의 최대 두께보다 두꺼운 반도체 메모리 소자.
- 제11항에 있어서,
상기 절연 패턴은:
상기 제1 트렌치를 채우는 상부 절연부; 및
상기 제2 트렌치를 채우는 하부 절연부를 포함하되,
상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 큰 반도체 메모리 소자.
- 제12항에 있어서,
상기 스페이서 구조체는:
상기 스토리지 노드 콘택에 인접한 제1 스페이서;
상기 비트라인에 인접한 제2 스페이서; 및
상기 제1 스페이서 및 상기 제2 스페이서 사이에 개재되는 에어 갭 영역을 포함하되,
상기 하부 절연부는 상기 에어 갭 영역의 상단을 정의하는 반도체 메모리 소자.
- 제12항에 있어서,
상기 상부 절연부의 최대 폭은 상기 하부 절연부의 최대 폭보다 큰 반도체 메모리 소자.
- 제11항에 있어서,
상기 스페이서 구조체는:
상기 스토리지 노드 콘택에 인접한 제1 스페이서;
상기 비트라인에 인접한 제2 스페이서; 및
상기 제1 스페이서 및 상기 제2 스페이서 사이에 개재되는 제3 스페이서를 포함하되,
상기 하부 라이너는 상기 제3 스페이서와 접촉하는 반도체 메모리 소자.
- 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역을 사이에 두고 서로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하고;
상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 제1 그루브를 채우는 소자 분리막;
상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 워드라인, 상기 워드라인은 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 그루브 내에 제공되고;
상기 워드라인과 상기 활성 패턴 사이에 개재되는 게이트 유전막;
상기 워드라인 상에 제공되어 상기 제2 그루브를 채우는 워드라인 캐핑 패턴;
상기 워드라인 캐핑 패턴 상에 제공되는 층간 절연 패턴;
상기 제1 소스/드레인 영역에 전기적으로 연결되며, 상기 층간 절연 패턴 상에서 상기 활성 패턴을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 비트라인, 상기 비트라인은 순차적으로 적층된 비트라인 폴리실리콘 패턴, 비트라인 확산 방지 패턴 및 비트라인 금속 패턴을 포함하고;
상기 비트라인의 측벽 상에 제공되는 스페이서 구조체;
상기 한 쌍의 제2 소스/드레인 영역들에 각각 접속하는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 스페이서 구조체에 의해 상기 비트라인과 이격되며;
상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
상기 스페이서 구조체 상에 제공되며 상기 랜딩 패드에 인접하는 절연 패턴;
상기 절연 패턴과 상기 랜딩 패드 사이에 제공되는 라이너; 및
상기 랜딩 패드 상에 제공되는 데이터 저장 패턴을 포함하되,
상기 절연 패턴은:
상부 절연부; 및
상기 상부 절연부와 상기 스페이서 구조체 사이의 하부 절연부를 포함하되,
상기 하부 절연부의 최대 폭은 상기 상부 절연부의 최소 폭보다 큰 반도체 메모리 소자.
- 제16항에 있어서,
상기 상부 절연부와 상기 하부 절연부는 일체형으로 서로 연결되고,
상기 상부 절연부와 상기 하부 절연부가 만나는 레벨에서 상기 절연 패턴의 측벽은 변곡점을 가지는 반도체 메모리 소자.
- 제16항에 있어서,
상기 라이너는 상기 상부 절연부의 측벽 상에 제공되는 상부 라이너 및 상기 하부 절연부의 측벽 상에 제공되는 하부 라이너를 포함하되,
상기 상부 라이너의 최대 두께는 상기 하부 라이너의 최대 두께보다 두꺼운 반도체 메모리 소자.
- 제16항에 있어서,
상기 스페이서 구조체는:
상기 스토리지 노드 콘택에 인접한 제1 스페이서;
상기 비트라인에 인접한 제2 스페이서; 및
상기 제1 스페이서 및 상기 제2 스페이서 사이에 개재되는 제3 스페이서를 포함하되,
상기 라이너는 상기 제3 스페이서와 접촉하는 반도체 메모리 소자.
- 제16항에 있어서,
상기 라이너는 실리콘 질화물, 실리콘 산화물 중 적어도 어느 하나를 포함하는 반도체 메모리 소자.
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