KR102491661B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 주변회로 영역을 포함하는 기판의 상기 주변회로 영역 상에 차례로 제 1 절연 패턴 및 식각 정지 패턴을 형성하는 것, 평면적 관점에서, 상기 기판의 상기 셀 영역 상에 제 1 방향으로 연장하고 서로 평행한 제 1 부분들 및 한 쌍의 상기 제 1 부분들을 연결하고, 상기 식각 정지 패턴의 일측벽의 일부 및 상기 제 1 절연 패턴의 일 측벽의 일부를 덮는 제 2 부분을 포함하는 제 1 마스크 패턴을 형성하는 것, 상기 기판 상에 상기 식각 정지 패턴 및 상기 제 1 마스크 패턴을 덮는 제 2 절연막을 형성하는 것, 상기 식각 정지 패턴의 일부분 및 상기 제 2 절연막의 일부분을 차례로 식각하여, 상기 제 2 부분을 노출시키는 것, 상기 식각 정지 패턴의 나머지 부분은 상기 기판의 상기 주변회로 영역 상에서 제 2 마스크 패턴을 정의하고 및 상기 제 2 부분을 제거하여, 상기 제 1 부분들을 서로 분리하는 것을 포함할 수 있다.

Description

반도체 장치의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 더블 패터닝 공정을 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따른 디자인 룰이 미세화됨에 따라 반도체 장치는 더욱 미세해진 패턴(fine pattern)을 요구하게 된다. 노광한계 이상의 미세 패턴을 형성하기 위하여 더블 패터닝 기술(double patterning technology; DPT)을 이용한다.
더블 패터닝 기술(DPT)은 에스에이디피(self alignment double patterning; SADP) 공정과 에스에이알피(self alignment reversed patterning; SARP) 공정으로 구분할 수 있다. 에스에이알피(SARP) 공정은 패턴들의 양 옆에 스페이서들을 형성하고, 상기 패턴들을 선택적으로 제거한 후 상기 스페이서들을 식각 마스크로 사용하여 상기 스페이서들에 노출된 증착막을 패터닝하여 미세 패턴을 형성한다. 에스에이디피(SADP) 공정은 패턴들과 상기 패턴들 사이에 스페이서들을 형성한다. 그리고 상기 패턴들을 식각 마스크로 사용하여 상기 스페이서들을 제거하여 개구부를 형성하고, 상기 개구부에 노출된 증착막을 패터닝하여 미세 패턴을 형성한다.
본 발명이 해결하고자 하는 과제는 공정 수가 감소된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 주변회로 영역을 포함하는 기판의 상기 주변회로 영역 상에 차례로 제 1 절연 패턴 및 식각 정지 패턴을 형성하는 것, 평면적 관점에서, 상기 기판의 상기 셀 영역 상에 제 1 방향으로 연장하고 서로 평행한 제 1 부분들 및 한 쌍의 상기 제 1 부분들을 연결하고, 상기 식각 정지 패턴의 일측벽의 일부 및 상기 제 1 절연 패턴의 일 측벽의 일부를 덮는 제 2 부분을 포함하는 제 1 마스크 패턴을 형성하는 것, 상기 기판 상에 상기 식각 정지 패턴 및 상기 제 1 마스크 패턴을 덮는 제 2 절연막을 형성하는 것, 상기 식각 정지 패턴의 일부분 및 상기 제 2 절연막의 일부분을 차례로 식각하여, 상기 제 2 부분을 노출시키는 것, 상기 식각 정지 패턴의 나머지 부분은 상기 기판의 상기 주변회로 영역 상에서 제 2 마스크 패턴을 정의하고 및 상기 제 2 부분을 제거하여, 상기 제 1 부분들을 서로 분리하는 것을 포함할 수 있다.
상기 제 2 절연막의 나머지 부분을 제거하여, 상기 제 1 부분들 및 상기 제 2 마스크 패턴의 상부면을 노출시키는 것을 더 포함하되, 상기 제 2 절연막의 상기 나머지 부분이 제거될 때, 상기 제 2 마스크 패턴에 노출된 상기 제 1 절연 패턴의 일부분이 같이 식각될 수 있다.
상기 기판의 상부면을 덮는 도전막을 형성하는 것 및 상기 제 1 부분들 및 상기 제 2 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각하여, 상기 기판의 상기 셀 영역 및 상기 주변회로 영역 상에 각각 제 1 도전 패턴 및 제 2 도전 패턴을 형성하는 것을 더 포함할 수 있다.
상기 기판의 상부면을 덮는 마스크 절연막을 형성하는 것, 상기 제 1 부분들 및 상기 제 2 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 절연막을 식각하여, 상기 기판의 셀 영역 및 상기 주변회로 영역 상에 각각 제 1 마스크 절연 패턴 및 제 2 마스크 절연 패턴을 형성하는 것 상기 제 1 및 제 2 마스크 절연 패턴들을 식각 마스크로 사용하여 상기 기판을 식각하여, 상기 기판의 셀 영역 및 상기 주변회로 영역 내에 각각 제 1 리세스 영역 제 2 리세스 영역을 형성하는 것 및 상기 제 1 리세스 영역 및 상기 제 2 리세스 영역 내에 절연 물질을 채워, 상기 기판의 상기 셀 영역에 제 1 활성 패턴 및 상기 기판의 상기 주변회로 영역에 제 2 활성 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제 1 마스크 패턴을 형성하는 것은, 평면적 관점에서, 상기 기판의 상기 셀 영역 상에 차례로 적층된 제 1 희생 패턴 및 제 2 희생 패턴을 형성하는 것, 상기 제 1 및 제 2 희생 패턴들은 상기 제 1 방향에 교차하는 제 2 방향으로 배열되고, 상기 제 1 방향으로 연장되어 상기 제 1 절연 패턴의 상기 일 측벽의 다른 부분 및 상기 식각 정지 패턴의 상기 일 측벽의 다른 부분과 접촉하고 상기 제 1 및 제 2 희생 패턴들의 표면들, 상기 제 1 절연 패턴의 상기 일 측벽의 상기 일부분 및 상기 식각 정지 패턴의 상기 일 측벽의 상기 일부분을 컨포말하게 덮는 스페이서막을 형성하는 것, 상기 제 1 희생 패턴의 상부면이 노출되도록 상기 스페이서막을 식각하는 것, 및 상기 제 1 희생 패턴을 제거하는 것을 포함할 수 있다.
상기 제 1 희생 패턴 및 상기 제 2 희생 패턴은 상기 제 1 절연 패턴 및 상기 식각 정지 패턴이 형성될 때 같이 형성되되, 상기 제 1 희생 패턴은 상기 제 1 절연 패턴과 동일한 물질로 형성되고, 상기 제 2 희생 패턴은 상기 식각 정지 패턴과 동일한 물질로 형성될 수 있다.
상기 제 1 희생 패턴의 두께는 상기 제 1 절연 패턴의 두께와 동일하고, 상기 제 2 희생 패턴의 두께는 상기 제 1 식각 정지 패턴의 두께보다 얇을 수 있다.
상기 스페이서막을 식각하는 것은 상기 제 2 희생 패턴을 제거하는 것을 포함하되, 상기 제 1 식각 정지 패턴의 두께가 상기 제 2 희생 패턴의 두께만큼 감소될 수 있다.
상기 제 1 마스크 패턴의 상기 제 1 부분들의 두께는 상기 제 2 부분의 두께보다 얇을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판의 셀 영역에 배치되고, 일 방향으로 연장된 제 1 활성 패턴들 각각의 중심부에 위치하는 상기 기판의 일부 영역 내에 비트라인 콘택을 형성하는 것, 상기 기판의 주변회로 영역에 배치된 제 2 활성 패턴 상에 차례로 제 1 절연 패턴 및 식각 정지 패턴을 형성하는 것, 평면적 관점에서, 상기 비트라인 콘택을 상기 일 방향에 교차하는 제 1 방향으로 가로지르는 제 1 부분 및 상기 제 1 부분의 단부에 배치되고, 상기 식각 정지 패턴의 일측벽의 부분 및 상기 제 1 절연 패턴의 일 측벽의 일부를 덮는 제 2 부분을 포함하는 비트라인 마스크 패턴을 형성하는 것, 상기 기판 상에 상기 식각 정지 패턴 및 상기 비트라인 마스크 패턴을 덮는 제 2 절연막을 형성하는 것, 상기 제 2 절연막의 일부분 및 상기 식각 정지 패턴의 일부분을 차례로 식각하여, 상기 제 2 부분을 노출시키는 것, 상기 식각 정지 패턴의 나머지 부분은 상기 기판의 상기 주변회로 영역 상에서 게이트 마스크 패턴을 정의하고, 및 상기 제 2 부분을 제거하여, 상기 제 1 부분들을 서로 분리하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판의 셀 영역 상에 형성된 서로 연결된 한 쌍의 마스크 패턴들을 분리시키는 공정과 기판의 주변회로 영역 상에 마스크 패턴을 형성하는 공정이 동시에 수행될 수 있다. 이에 따라, 공정 수가 감소되어, 제조 공정의 비용이 절감될 수 있다.
도 1a 내지 18a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 1b 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a 내지 18a의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 19a 내지 28a는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 19b 내지 도 28b는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 19a 내지 28a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 18a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다. 도 1b 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a 내지 18a의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(10)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 기판(10)의 셀 영역(CR)에는 정보를 저장하는 반도체 메모리 소자들이 형성될 수 있고, 기판(10)의 주변회로 영역(PR)에는 반도체 메모리 소자들을 구동하는 트랜지스터들이 형성될 수 있다.
기판(10) 내에 절연 물질을 포함하는 소자 분리막(11)이 형성된다. 소자 분리막(11)은 기판(10)을 식각하여 기판(10) 내에 소자 분리 트렌치(미도시)를 형성하고, 소자 분리 트렌치 내에 절연 물질을 채워 형성될 수 있다. 소자 분리막(11)은 기판(10)의 제 1 활성부(12a) 및 제 2 활성부(12b)를 정의할 수 있다. 제 1 활성부(12a)는 기판(10)의 셀 영역(CR) 내에 제공될 수 있다. 복수 개의 제 1 활성부들(12a)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가지며, 서로 평행하게 배치될 수 있다. 제 2 활성부(12b)는 기판(10)의 주변회로 영역(PR) 내에 제공될 수 있다.
기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 소자 분리막(11)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 제 1 활성부(12a) 내에 소오스/드레인 영역(17)이 형성될 수 있다. 소오스/드레인 영역(17)은 기판(10) 상에 제공된 이온 주입 마스크에 의해 노출된 제 1 활성부(12a) 내에 이온 주입 공정을 통해 불순물을 도핑하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 소오스/드레인 영역(17)은 상기와 같은 이온 주입 마스크없이 상기 제1 활성부(12a) 내에 이온 주입 공정을 통해 불순물을 도핑하여 형성될 수 있다.
기판(10) 내에 제 1 활성부들(12a)을 가로지르는 트렌치들(19)을 형성할 수 있다. 트렌치들(19)은 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 배열되며, 제 1 방향(X) 및 제 3 방향(Z) 에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 두 개의 트렌치들(19)이 각각의 제 1 활성부들(12a)을 가로지르며 형성될 수 있다. 트렌치들(19)의 바닥면은 소자 분리막(11)의 바닥면 보다 높은 레벨에 위치할 수 있다.
트렌치들(19)의 표면을 컨포말하게 덮는 게이트 절연막(21)이 형성될 수 있다. 게이트 절연막(21)은 절연 물질을 포함할 수 있으며, 예를 들어, 열 산화막을 포함할 수 있다.
게이트 절연막(21)으로 둘러싸인 트렌치들(19) 내에 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL)은 트렌치들(19) 내를 채우는 도전막을 형성하고, 도전막을 트렌치들(19) 내에 국부적으로 남겨 형성될 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있으며, 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 및/또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 절연막(21) 및 워드 라인들(WL)의 상부 부분들이 제거되어 형성된 트렌치들(19)의 상부 공간 내에 캡핑 패턴들(20)이 형성될 수 있다. 캡핑 패턴들(20)은 워드 라인들(WL) 상에 형성되며, 트렌치들(19)을 완전히 채울 수 있다. 캡핑 패턴들(20)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 캡핑 패턴(20)의 상부 표면은 상기 제1 활성부(12a)의 상부 표면과 동일 평면상에 위치할 수 있다. 예시적인 실시예들에 있어서, 상기 캡핑 패턴(20)의 상부 표면은 상기 제1 활성부(12a)의 상부 표면과 높게 위치할 수 있다.
도 3a 및 도 3b를 참조하면, 기판(10) 상에 버퍼막(23)이 형성될 수 있다. 버퍼막(23)은 예를 들어, 실리콘 산화막 및/또는 열 산화막을 포함할 수 있다. 버퍼막(23) 상에 버퍼막(23)의 일부분을 노출시키는 마스크 패턴(미도시)을 형성할 수 있다.
마스크 패턴에 노출된 버퍼막(23) 일부분 및 기판(10)의 일부분을 식각하기 위한 식각 공정이 수행될 수 있다. 이에 따라, 기판(10)의 상부 부분 내에 제 1 콘택홀들(27)이 형성될 수 있다. 구체적으로, 제 1 콘택홀들(27)은 제 1 활성부들(12a)의 중심부들에 위치하는 기판(10)의 일부 영역을 식각하여 형성될 수 있다. 평면적 관점에서, 제 1 콘택홀들(27)은 하나의 제 1 활성부(12a)와 오버랩되는 한 쌍의 워드 라인들(WL) 사이에 배치된 소오스/드레인 영역들(17)을 노출시킬 수 있다.
도 4a 및 도 4b를 참조하면, 제 1 콘택홀들(27)의 측벽 상에 제 1 스페이서(29)가 형성될 수 있다. 제 1 스페이서(29)는 소오스/드레인 영역들(17)을 노출시키면서 제 1 콘택홀들(27)의 내벽을 감싸며 형성될 수 있다. 제 1 스페이서(29)는 예를 들어, 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
제 1 콘택홀들(27) 내에 비트라인 콘택들(31)이 형성될 수 있다. 비트라인 콘택들(31)은 버퍼막(23) 상에 제 1 콘택홀들(27)을 채우는 도전막(미도시)을 형성하고, 버퍼막(23)의 상부면이 노출될 때까지 도전막에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 평탄화 공정 시, 버퍼막(23)의 두께는 감소할 수 있다. 비트라인 콘택들(31)은 예를 들어, 금속 실리사이드막, 폴리실리사이드막, 금속 질화막 및/또는 금속막을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 기판(10) 상에 금속막(30), 제 1 마스크막(32), 제 2 마스크막(33), 제 1 식각 정지막(35), 제 3 마스크막(35), 제 2 식각 정지막(37), 제 4 마스크막(39) 및 제 5 마스크막(41)을 차례로 형성할 수 있다.
도전막(30)은 버퍼막(23) 및 비트라인 콘택들(31)의 상부면을 덮을 수 있다. 일 예로, 도전막(30)은 복수 개의 도전성 막들을 포함할 수 있다. 예를 들어, 금속막(30)은 예를 들어, 실리콘 막(예를 들어, 폴리 실리콘막, 도핑된 폴리 실리콘막), 금속 질화막(예를 들어, TiN, Ti/TiN, TiSiN, TaN 또는 WN) 및또는 금속막(예를 들어, W, Al, Cu, Ni, Co) 을 포함할 수 있다.
도전막(30) 상에 제 1 마스크막(32)이 형성될 수 있다. 제 1 마스크막(32)은 도전막(30)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 마스크막(32)은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 일 예로, 도전막(30)이 실리콘 막을 포함할 경우, 제 1 마스크막(32)은 실리콘 산화막일 수 있다. 다른 예로, 도전막(30)이 금속막일 경우, 제 1 마스크막(32)은 실리콘 질화막일 수 있다.
제 1 마스크막(32) 상에 제 2 마스크막(33)이 형성될 수 있다. 제 2 마스크막(33)은 제 1 마스크막(32)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 2 마스크막(33)은 ACL(Amorphous Carbon Layer)을 포함할 수 있다.
제 2 마스크막(33) 상에 제 1 식각 정지막(35)이 형성될 수 있다. 제 1 식각 정지막(35)은 제 2 마스크막(33) 및 제 1 식각 정지막(35)의 바로 위에 형성될 증착막에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 식각 정지막(35)은 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다.
제 1 식각 정지막(35) 상에 제 3 마스크막(37)이 형성될 수 잇다. 제 3 마스크막(37)은 제 2 식각 정지막(35)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 3 마스크막(37)은 스핀 온 하드 마스크막(Spin On Hard Mask Layer)을 포함할 수 있다.
제 3 마스크막(37) 상에 제 2 식각 정지막(39)이 형성될 수 있다. 제 2 식각 정지막(39)은 제 2 마스크막(37) 및 제 2 마스크막(37)의 바로 위에 형성될 증착막에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 2 식각 정지막(39)은 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다.
제 2 식각 정지막(39) 상에 제 4 마스크막(41)이 형성될 수 있다. 제 4 마스크막(41)은 예를 들어, 무반사 코팅 물질(Anti-Reflective coating)을 포함할 수 있다.
제 4 마스크막(41) 상에 제 1 레지스트 패턴(43)이 형성될 수 있다. 제 1 레지스트 패턴(43)은 기판(10)의 주변회로 영역(PR)을 덮을 수 있다. 제 1 레지스트 패턴(43)은 개구부(46)를 포함할 수 있다. 개구부(46)는 기판(10)의 셀 영역(CR) 상에 배치되어, 기판(10)의 셀 영역(CR) 상에 형성된 제 4 마스크막(41)의 일부를 노출시킬 수 있다. 일 예로, 평면적 관점에서, 개구부(46)는 비트라인 콘택들(31)을 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 제 1 레지스트 패턴(43)을 식각 마스크로 사용하여, 개구부(46)에 의해 노출된 제 4 마스크막(41), 제 2 식각 정지막(39) 및 제 3 마스크막(37)을 차례로 식각할 수 있다. 이에 따라, 제 2 식각 정지막(39) 내에 제 1 오프닝(O1)이 형성될 수 있고, 제 3 마스크막(37) 내에 제 2 오프닝(O2)이 형성될 수 있다. 평면적 관점에서, 제 1 및 제 2 오프닝들(O1, O2) 각각은 개구부(46)가 배치된 위치에 형성될 수 있다. 제 1 레지스트 패턴(43) 및 제 4 마스크막(41)은 제 2 식각 정지막(39) 및 제 3 마스크막(37)이 패터닝될 때,식각되어 제거될 수 있다. 이에 따라, 제 2 식각 정지막(39)의 상부면이 노출될 수 있다.
제 2 식각 정지막(39)은 제 1 부분들(39a) 및 제 2 부분(39b)을 포함할 수 있다. 제 1 부분들(39a)은 기판(10)의 셀 영역(CR) 상에 배치되며, 제 2 식각 정지막(39)의 제 1 오프닝(O1)을 사이에 두고 제 2 방향(Y)으로 마주보며 배치될 수 있다. 제 2 식각 정지막(39)의 제 2 부분(39b)은 기판(10)의 주변회로 영역(PR) 상에 배치될 수 있다. 제 1 부분들(39a)은 제 1 방향(X)으로 연장하여 제 2 부분(39b)와 접촉할 수 있다.
기판(10)의 주변회로 영역(PR) 상에 제공된 포토레지스트 패턴(43)의 면적은 기판(10)의 셀 영역(CR) 상에 제공된 포토레지스트 패턴(43)의 면적보다 클 수 있다. 이때, 식각 공정 동안, 기판(10)의 셀 영역(CR) 상에 제공된 포토레지스트 패턴(43)이 기판(10)의 주변회로 영역(PR) 상에 제공된 포토레지스트 패턴(43) 보다 빨리 식각되어, 제 2 식각 정지막(39)의 제 2 부분(39b) 보다 제 1 부분들(39a)이 먼저 노출될 수 있다. 이에 따라, 제 2 식각 정지막(39)의 제 1 부분들(39a)의 상부 부분이 식각됨에 따라, 제 2 식각 정지막(39)의 제 1 부분들(39a)이 제 2 부분(39b)의 두께보다 얇은 두께를 갖도록 형성될 수 있다.
제 3 마스크막(37)은 제 1 부분들(37a) 및 제 2 부분(37b)을 포함할 수 있다. 제 1 부분들(37a)은 기판(10)의 셀 영역(CR) 상에 배치되며, 제 3 마스크막 (37)의 제 2 오프닝(O2)을 사이에 두고 제 2 방향(Y)으로 마주보며 배치될 수 있다. 제 3 마스크막(37)의 제 2 부분(37b)은 기판(10)의 주변회로 영역(PR)상에 배치될 수 있다. 제 1 부분들(37a)은 제 1 방향(X)으로 연장하여 제 2 부분(37b)과 접촉할 수 있다.
제 2 식각 정지막(39) 상에 스페이서막(50)이 형성될 수 있다. 스페이서막(50)은 제 2 식각 정지막(39)의 상부면, 제 2 오프닝 (O2)에 의해 노출된 제 3 마스크막(37)의 측벽들, 제 1 오프닝 (O1)에 의해 노출된 제 2 식각 정지막(39)의 측벽들 및 제 1 및 제 2 오프닝들(O1, O2)에 의해 노출된 제 1 식각 정지막(35)의 상부면을 균일하게 덮을 수 있다. 스페이서막(50)은 예를 들어, 원자 증 증착법(ALD)을 이용하여 형성될 수 있다. 스페이서막(50)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 식각 공정을 수행하여, 제 2 식각 정지막(39) 의 상부면 및 제 1 식각 정지막(35)의 상부면을 덮는 스페이서막(50)의 일부를 식각하여, 비트라인 마스크 패턴(52)이 형성될 수 있다. 비트라인 마스크 패턴(52)은 제 3 마스크막(37)의 제 2 오프닝(O2) 내에 형성될 수 있다. 식각 공정은 제 2 식각 정지막(39)의 상부면 및 제 1 식각 정지막(35)의 상부면이 노출될 때까지 수행될 수 있다. 식각 공정에 의해 제 2 식각 정지막(39)의 제 1 부분들(39a)이 제거되어, 제 3 마스크막(37)의 제 1 부분들(37a)의 상부면들이 노출될 수 있다.
제 2 식각 정지 패턴(39)의 제 2 부분(39b)은 제 3 마스크막(37)의 제 2 부분(37b) 상에 남아있을 수 있다. 일 예로, 식각 공정 이후의 제 2 식각 정지 패턴의 제 2 부분(39b)은 식각 공정 이전의 제 2 식각 정지 패턴(39)의 제 2 부분(39b)의 두께(도 6b 참조)에서 제 2 식각 정지 패턴(39)의 제 1 부분(39a)의 두께만큼 감소된 두께를 가질 수 있다. 비트라인 마스크 패턴(52)은 제 1 부분들(P1) 및 제 2 부분(P2)을 포함할 수 있다. 비트라인 마스크 패턴(52)의 제 1 부분들(P1)은 제 3 마스크막(37)의 제 1 부분들(37a)의 측벽들을 덮을 수 있다. 평면적 관점에서, 비트라인 마스크 패턴(52)의 제 1 부분들(P1)은 서로 평행하며, 제 1 방향(X)으로 연장될 수 있다. 비트라인 마스크 패턴(52)의 제 2 부분(P2)은 제 2 식각 정지막(39)의 제 2 부분(39b)의 측벽 및 제 3 마스크막(37)의 제 2 부분(37b)의 측벽을 덮을 수 있다. 평면적 관점에서, 비트라인 마스크 패턴(52)의 제 2 부분(P2)은 비트라인 마스크 패턴(52)의 제 1 부분들(P1)의 단부들에 제공되며, 비트라인 마스크 패턴(52)의 한 쌍의 제 1 부분들(P1)을 연결할 수 있다.
일 예로, 비트라인 마스크 패턴(52)의 제 1 부분들(P1)의 각각의 두께는 비트라인 마스크 패턴(52)의 제 2 부분들(P2)의 각각의 두께보다 작을 수 있다.
도 8a 및 도 8b를 참조하면, 제 3 마스크막(37)의 제 1 부분들(37a)을 제거할 수 있다. 이에 따라, 비트라인 마스크 패턴(52)이 배치된 영역을 제외한 기판(10)의 셀 영역(CR)의 나머지 영역에서, 제 1 식각 정지막(35)의 상부면이 노출될 수 있다. 제 3 마스크막(37)의 제 1 부분들(37a)을 제거하기 위한 식각 공정 동안에, 제 2 식각 정지막(39)의 제 2 부분(39b)에 의해 덮인 제 3 마스크막(37)의 제 2 부분(37b)은 제거되지 않을 수 있다. 또한, 제 2 식각 정지막(39)의 제 2 부분(39b), 비트라인 마스크 패턴(52) 및 제 1 식각 정지막(35)은 식각 공정 동안에 제거되지 않을 수 있다.
도 9a 및 도 9b를 참조하면, 제 1 식각 정지막(35) 및 제 2 식각 정지막(39)의 제 2 부분(39b) 상에 차례로 제 5 마스크막(55), 제 3 식각 정지막(57) 및 제 6 마스크막(59)이 형성될 수 있다.
제 5 마스크막(55)은 제 1 식각 정지막(35)의 상부면 및 제 2 식각 정지막(39)의 제 2 부분(39b)의 상부면을 덮을 수 있다. 그리고, 제 5 마스크막(55)은 비트라인 마스크 패턴(52)에 의해 둘러싸인 내부 공간을 채워, 비트라인 마스크 패턴(52)의 제 1 및 제 2 부분들(P1, P2)의 측벽들을 덮을 수 있다. 제 5 마스크막(55)은 예를 들어, 스핀 온 하드 마스크막(Spin On Hard Mask Layer)을 포함할 수 있다.
제 3 식각 정지막(57)은 제 5 마스크막(55)의 상부면을 덮을 수 있다. 제 3 식각 정지막(57)은 예를 들어, 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다
제 6 마스크막(59)은 제 3 식각 정지막(57)의 상부면을 덮을 수 있다. 제 6 마스크막(59)은 예를 들어, 무반사 코팅 물질(Anti-Reflective coating)을 포함할 수 있다.
이어서, 제 6 마스크막(59) 상에 제 2 레지스트 패턴(60) 및 제 3 레지스트 패턴(61)이 형성될 수 있다. 제 2 레지스트 패턴(60)은 기판(10)의 셀 영역(CR) 상에 형성될 수 있다. 일 예로, 평면적 관점에서, 제 2 레지스트 패턴(60)은 비트라인 마스크 패턴(52)의 제 1 부분들(P1)을 덮고, 비트라인 마스크 패턴(52)의 제 2 부분(P2)을 노출시킬 수 있다. 다시 말해, 평면적 관점에서, 제 2 레지스트 패턴(60)은 비트라인 마스크 패턴(52)의 제 1 부분들(P1)과 수직적으로 중첩될 수 있다.
제 3 레지스트 패턴(61)은 기판(10)의 주변회로 영역(PR) 상에 형성될 수 있다. 예를 들어, 제 3 레지스트 패턴(61)은 제 2 활성부(12b) 상에 국부적으로 형성될 수 있다. 일 예로, 제 3 레지스트 패턴(61)이 형성되는 영역은 후속 공정에서 주변 게이트 전극들(도 16 참조)이 형성되는 영역들에 해당될 수 있다. 제 3 레지스트 패턴(61)에 의해 기판(10)의 주변회로 영역(PR) 상에 형성된 제 5 마스크막(59)의 일부분이 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 제 2 및 제 3 레지스트 패턴들(61, 62)을 식각 마스크로 사용하여, 제 6 마스크막(59), 제 3 식각 정지막(57), 제 5 마스크막(55) 및 제 2 식각 정지막(39)의 제 2 부분(39b)의 일부분들을 식각할 수 있다. 이에 따라, 비트라인 마스크 패턴(52)의 제 2 부분(P2)의 상부면 및 제 3 마스크막(37)의 제 2 부분(37b)의 일부 상부면이 노출될 수 있다. 식각 공정 동안에, 제 2 및 제 3 레지스트 패턴들(60, 61), 제 6 마스크막(59) 및 제 3 식각 정지막(57)이 같이 식각되어, 제거될 수 있다. 이에 따라, 제 5 마스크막(55)의 상부면이 노출될 수 있다.
비트라인 마스크 패턴(52)의 제 2 부분(P2)의 상부면, 제 2 식각 정지막(39)의 제 2 부분(39b)의 일측벽 및 제 3 마스크막(37)의 제 2 부분(37b)의 일부 상부면은 제 5 마스크막(55) 및 제 2 식각 정지막(39)의 제 2 부분(39b)의 일부분들을 제거하여 노출될 수 있다. 일 예로, 제 2 식각 정지막(39)의 제 2 부분(39b)은 기판(10)의 주변회로 영역(PR) 상에 형성하고자 하는 주변회로 게이트 전극의 마스크 패턴으로 사용될 수 있다. 예시적인 실시예들에 있어서, 비트라인 마스크 패턴(52)의 제 2 부분(P2)의 상부 일부가 제거 될 수 있다. 상기 비트라인 마스크 패턴(52)의 제 2 부분(P2)의 상기 제거된 상부 표면은 제 3 마스크막(37)의 제 2 부분(37b)의 사익 노출된 상부 표면과 동일 평면상에 위치할 수 있다.
도 11a 및 도 11b를 참조하면, 제 5 마스크막(55)에 의해 노출된 비트라인 마스크 패턴(52)의 제 2 부분들(P2)이 제거될 수 있다. 비트라인 마스크 패턴(52)의 제 2 부분들(P2)이 제거되어 형성된 빈 공간(58)을 통해 제 3 마스크막(37)의 제 2 부분(37b)의 측벽 및 제 1 식각 정지막(35)의 상부면 일부가 노출될 수 있다. 비트라인 마스크 패턴(52)의 제 2 부분들(P2)을 제거하기 위해, 제 1 식각 정지막(35), 제 3 마스크막(37)의 제 2 부분(37b), 제 2 식각 정지막(39)의 제 2 부분(39b) 및 제 5 마스크막(55)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제거될 수 있다. 예를 들어, 비트라인 마스크 패턴(52)의 제 2 부분들(P2)은 불소(HF)를 베이스로 한 습식 식각을 이용하여 제거될 수 있다. 이에 따라, 비트라인 마스크 패턴(52)의 제 1 부분들(P1)이 서로 분리되어 제 2 방향(Y)으로 이격될 수 있다.
일 예에 따르면, 비트라인 마스크 패턴(52)의 제 1 부분들(P1)을 분리시키는 공정과 기판(10)의 주변회로 영역 상에 형성하고자 하는 주변회로 게이트 패턴의 마스크 패턴을 형성하는 공정이 동시에 수행될 수 있다. 이에 따라, 이에 따라, 공정 수가 감소되어, 제조 공정의 비용이 절감될 수 있다.
아래의 설명부터는 비트라인 마스크 패턴(52)의 제 1 부분들(P1)을 비트라인 마스크 패턴들(52a)로 정의하여 설명하도록 한다.
도 12a 및 도 12b를 참조하면, 제 5 마스크막(55)을 제거하여 비트라인 마스크 패턴들(52a)을 노출시킬 수 있다. 제 5 마스크막(55)이 제거될 때, 제 2 식각 정지막(39)의 제 2 부분(39b)에 의해 노출된 제 3 마스크막(37)의 제 2 부분(37b)의 일부분이 같이 제거될 수 있다. 반면에, 제 2 식각 정지막(39)의 제 2 부분(39b)과 수직적으로 중첩되는 제 3 마스크막(37)의 제 2 부분(37b)의 다른 부분은 제거되지 않고, 제 1 식각 정지막(35) 상에 남아있을 수 있다. 제 3 마스크막(37)의 제 2 부분(37b)의 일부분 및 제 5 마스크막(55)이 제거될 때, 이들에 대해 식각 선택성을 갖는 제 2 식각 정지막(39)의 제 2 부분(39b) 및 제 1 식각 정지막(35)은 제거되지 않을 수 있다. 이에 따라, 제 2 식각 정지막(39)의 제 2 부분(39b)의 상부면 및 제 1 식각 정지막(35)의 일부 상부면이 노출될 수 있다.
제거 공정은 에싱 공정(ashing process)이 수행될 수 있다.
도 13a 및 도 13b를 참조하면, 기판(10)의 셀 영역(CR) 상에 비트라인 마스크 패턴들(52a)을 식각 마스크로 사용하여 제 1 식각 정지막(35) 및 제 2 마스크막(33)을 식각할 수 있다. 이에 따라, 기판(10)의 셀 영역(CR) 상에 형성된 제 1 마스크막(32) 상에 차례로 제 2 셀 마스크 패턴(33a) 및 셀 식각 정지 패턴(35a)이 형성될 수 있다.
그리고, 기판(10)의 주변회로 영역(PR) 상에는 제 2 식각 정지막(39)의 제 2 부분(39b) 및 제 3 마스크막(37)의 제 2 부분(37b)을 식각 마스크로 사용하여, 제 1 식각 정지막(35) 및 제 2 마스크막(33)을 식각할 수 있다. 이에 따라, 기판(10)의 주변 회로 영역(PR) 상에 형성된 제 1 마스크막(32) 상에 차례로 제 2 주변 마스크 패턴(33b) 및 주변 식각 정지 패턴(35b)이 형성될 수 있다.
제 2 식각 정지막(39)의 제 2 부분(39b) 및 제 3 마스크막(37)의 제 2 부분(37b)은 제 1 식각 정지막(35) 및 제 2 마스크막(33)이 식각되면서 같이 식각될 수 있다. 일 예로, 제 2 식각 정지막(39)의 제 2 부분(39b) 및 제 3 마스크막(37)의 제 2 부분(37b)은 식각 공정 동안에 완전히 제거될 수 있다. 이에 따라, 주변 식각 정지 패턴(35b)의 상부면이 노출될 수 있다. 식각 공정은 건식 공정이 수행될 수 있다.
식각 공정 후에, 비트라인 마스크 패턴들(52a)이 제거될 수 있다. 예를 들어, 비트라인 마스크 패턴들(52a)은 불소(HF)를 베이스로 한 습식 식각을 이용하여 제거될 수 있다.
도 14a 및 도 14b를 참조하면, 기판(10)의 셀 영역(CR) 상에, 셀 식각 정지 패턴(35a) 및 제 2 셀 마스크 패턴(33a)을 식각 마스크로 사용하여 제 1 마스크막(32)을 식각할 수 있다. 이에 따라, 기판(10)의 셀 영역(CR) 상에 형성된 금속막(30) 상에 제 1 셀 마스크 패턴(32a)이 형성될 수 있다. 그리고, 기판(10)의 주변회로 영역(PR) 상에, 제 2 주변 마스크 패턴(33b) 및 주변 식각 정지 패턴(35b)을 식각 마스크로 사용하여, 제 1 마스크막(32)을 식각할 수 있다. 이에 따라, 기판(10)의 주변 회로 영역(PR) 상에 형성된 금속막(30) 상에 제 1 주변 마스크 패턴(32b)이 형성될 수 있다.
식각 공정 동안에, 셀 식각 정지 패턴(35a) 및 주변회로 식각 정지 패턴(35b)이 제거될 수 있다. 또한, 식각 공정 동안에, 제 2 셀 마스크 패턴(33a) 및 제 2 주변 마스크 패턴(33b)이 식각되어, 제 2 셀 마스크 패턴(33a)의 두께 및 제 2 주변 마스크 패턴(33b)의 두께가 감소될 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
도 15a 및 도 15b를 참조하면, 기판(10)의 셀 영역(CR) 상에는 제 1 셀 마스크 패턴(32a)을 식각 마스크로 사용하여 금속막(30)을 식각할 수 있다. 이에 따라, 기판(10)의 셀 영역(CR) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제 1 방향(X)으로 연장하며 제 1 방향(X)으로 배열된 비트라인 콘택들(31) 상을 가로지를 수 있다. 비트 라인들(BL)은 비트라인 콘택들(31)과 접촉할 수 있다.
기판(10)의 주변회로 영역(PR) 상에, 제 1 주변 마스크 패턴(32b)을 식각 마스크로 사용하여 금속막(30)을 식각할 수 있다. 이에 따라, 기판(10)의 주변회로 영역(PR) 상에 주변 게이트 패턴(PGE)이 형성될 수 있다. 주변 게이트 패턴(PGE)은 제 2 활성부(12b) 상에 배치될 수 있다.
식각 공정 동안에, 제 2 셀 마스크 패턴(33a) 및 제 2 주변 마스크 패턴(33b)이 제거될 수 있다. 또한, 식각 공정 동안에, 제 1 셀 마스크 패턴(32a) 및 제 1 주변 마스크 패턴(32b)이 식각되어, 제 1 셀 마스크 패턴(32a)의 두께 및 제 1 주변 마스크 패턴(32b)의 두께가 감소될 수 있다.
주변 게이트 패턴(PGE)에 의해 노출된 버퍼막(23)을 패터닝하여, 기판(10)과 주변 게이트 패턴(PGE) 사이에 주변 게이트 절연막(PGP)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 비트 라인들(BL)을 식각 마스크로 사용하여, 비트라인 콘택들(31)의 노출된 부분을 식각할 수 있다. 이에 따라, 제 1 스페이서(29)가 노출될 수 있으며, 비트라인 콘택들(31)은 비트 라인들(BL) 아래의 제 1 콘택홀들(27)의 일부 영역 내에 국부적으로 형성될 수 있다. 일 예로, 비트라인 콘택들(31)은 비트 라인들(BL)의 폭과 동일한 폭을 갖도록 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 비트 라인들(BL)의 측벽 및 주변 게이트 패턴(PGE)의 측벽 상에 제 2 스페이서(64)가 형성될 수 있다. 비트 라인들(BL)의 측벽 상에 형성된 제 2 스페이서(64)는 제 1 셀 마스크 패턴(32a)의 측벽을 덮을 수 있고, 주변 게이트 패턴(PGE)의 측벽 상에 형성된 제 2 스페이서(64)는 제 1 주변 마스크 패턴(32b)의 측벽을 덮을 수 있다. 제 2 스페이서(64)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
주변 게이트 패턴(PGE) 및 주변 게이트 패턴(PGE)의 측벽을 덮는 제 2 스페이서(64)에 노출된 제 2 활성부(12b)의 일부 영역 내에 불순물 영역들(미도시)이 형성될 수 있다. 불순물 영역들은 이온 주입 공정을 사용하여, 제 2 활성부(12b) 내에 불순물 이온을 도핑하여 형성될 수 있다. 일 예로, 불순물 영역들은 주변 게이트 트랜지스터의 소오스/드레인 영역(미도시)에 해당될 수 있다.
기판(10) 상에 제 1 층간 절연막(71)이 형성될 수 있다. 구체적으로, 제 1 층간 절연막(71)은 제 2 방향(Y)으로 마주보는 비트 라인들(BL) 사이의 빈 공간과 제 2 방향(Y)으로 마주보는 주변 게이트 전극들(PGE) 사이의 빈 공간을 채울 수 있다. 제 1 층간 절연막(71)은 제 1 셀 및 주변 마스크 패턴들(32a, 32b)의 상부면들을 노출시킬 수 있다.
도 18a 및 도 18b를 참조하면, 평면적 관점에서, 워드 라인들(WL) 사이의 영역과 제 1 활성부(12a)의 단부가 위치하는 영역이 중첩되는 제 1 층간 절연막(71)의 일부분, 버퍼막(23)의 일부분 및 기판(10)의 일부분을 식각하여, 노드 콘택홀(73)을 형성할 수 있다. 이에 따라, 노드 콘택홀(73)을 통해 소오스/드레인 영역(17)이 노출될 수 있다. 또한, 노드 콘택홀(73)의 측벽을 통해 비트 라인(BL)의 측벽을 덮는 제 2 스페이서(64)가 노출될 수 있다.
노드 콘택홀(73) 내에 스토리지 콘택(BC)이 형성될 수 있다. 스토리지 콘택(BC)은 소오스/드레인 영역(17)과 접촉하여 전기적으로 연결될 수 있다. 스토리지 콘택(BC)은 노드 콘택홀(73)의 일부만을 채울 수 있다. 스토리지 콘택(BC)은 노드 콘택홀(73) 내에 도전물질을 채워 도전막을 형성하고, 식각 공정(예를 들어, 에치백 공정)을 진행하여, 도전막의 상부부분을 제거하여 형성될 수 있다. 일 예로, 스토리지 콘택(BC)의 상부면은 제 1 마스크 패턴(32a)의 상부면 보다 낮은 레벨에 위치할 수 있다. 스토리지 콘택(BC)은 예를 들어, 금속 실리사이드막, 폴리 실리콘막, 금속 질화막, 및 금속막 중 적어도 하나를 포함할 수 있다.
노드 콘택홀(73) 내에 랜딩 패드(LP)가 형성될 수 있다. 랜딩 패드(LP)는 스토리지 콘택(BC)의 상부면 및 노드 콘택홀(73)에 의해 노출된 제 2 스페이서(64)의 측벽을 덮을 수 있다. 랜딩 패드(LP)는 예를 들어, 폴리 실리콘막, 실리콘 산화질화막, 금속막, 및 금속실리사이드막 중 적어도 어느 하나를 포함할 수 있다.
랜딩 패드(LP) 상에 콘택 플러그(75)가 형성될 수 있다. 콘택 플러그(75)는 랜딩 패드(LP)로 둘러싸인 노드 콘택홀(73)의 상부 영역을 완전히 채우는 도전막(미도시)을 형성하고, 식각 마스크(미도시)를 이용하여 패터닝하여 형성될 수 있다. 콘택 플러그(75)는 에를 들어, 도전 물질로 형성될 수 있다.
제 1 셀 마스크 패턴(32a), 제 1 주변 마스크 패턴(32b) 및 제 1 층간 절연막(71) 상에 제 2 층간 절연막(77)이 형성될 수 있다. 제 2 층간 절연막(77)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이를 포함하는 복수 개의 절연막들일 수 있다.
콘택 플러그(75) 상에 캐패시터가 형성될 수 있다. 캐패시터는 하부전극(BE), 유전막(미도시) 및 상부전극(미도시)을 포함할 수 있다.
도 19a 내지 28a는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 19b 내지 도 28b는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 19a 내지 28a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 19a 및 도 19b를 참조하면, 기판(100) 상에 제 1 마스크막(132), 제 2 마스크막(133), 제 1 식각 정지막(135), 제 3 마스크막(137), 제 2 식각 정지막(139), 제 4 마스크막(141) 및 제 1 레지스트막(143)이 차례로 형성될 수 있다.
기판(100)은 셀 영역(CR) 및 주변회로 영역(PR)을 포함할 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
제 1 마스크막(132)은 기판(100)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 마스크막(132)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 2 마스크막(133)은 제 1 마스크막(132)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 2 마스크막(133)은 예를 들어, ACL(Amorphous Carbon Layer)을 포함할 수 있다. 제 1 식각 정지막(135)은 제 2 마스크막(133)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 식각 정지막(135)은 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다. 제 3 마스크막(137)은 제 1 식각 정지막(135)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 3 마스크막(137)은 예를 들어, 스핀 온 하드 마스크막(Spin On Hard Mask Layer)을 포함할 수 있다. 제 2 식각 정지막(139)은 제 3 마스크막(137)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 2 식각 정지막(139)은 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다. 제 4 마스크막(141)은 예를 들어, 무반사 코팅 물질(Anti-Reflective coating)을 포함할 수 있다.
제 1 레지스트 막(143)은 개구부(145)를 가질 수 있다. 개구부(145)는 기판(100)의 셀 영역(CR) 상에 배치될 수 있다. 개구부(145)에 의해 기판(100)의 셀 영역(CR) 상에 형성된 제 4 마스크막(141)의 일부가 노출될 수 있다. 일 예로, 개구부(145)는 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)에 대칭하는 일 "???(Z)으로 연장된 직사각형 형태일 수 있다.
도 20a 및 도 20b를 참조하면, 제 1 레지스트 막(143)을 식각 마스크로 사용하여, 개구부(145)에 의해 노출된 제 4 마스크막(141) 및 제 2 식각 정지막(139) 및 제 3 마스크막(137)을 차례로 식각할 수 있다. 이에 따라, 제 2 식각 정지막(139) 내에 제 1 오프닝들(OP1)이 형성될 수 있고, 제 3 마스크막(137) 내에 제 2 오프닝들(OP2)이 형성될 수 있다.
제 1 레지스트 막(143) 및 제 4 마스크막(141)은 제 2 식각 정지막(139) 및 제 3 마스크막(137)이 식각될 때 같이 식각되어 제거될 수 있다. 이에 따라, 제 2 식각 정지막(139)의 상부면이 노출될 수 있다.
제 2 식각 정지막(139)은 제 1 부분들(139a) 및 제 2 부분(139b)을 포함할 수 있다. 제 1 부분들(139a) 각각은 마주보는 한 쌍의 제 1 오프닝들(OP1) 사이에 제공되는 기판(100)의 셀 영역(CR)에 형성된 제 2 식각 정지막(139)의 일부분에 해당될 수 있고, 제 2 부분(139b)은 제 2 식각 정지막(139)의 제 2 부분(139b)을 제외한 제 2 식각 정지막(139)의 나머지 부분에 해당될 수 있다. 일 예로, 제 1 부분(139a)의 두께는 제 2 부분들(139b)의 두께보다 얇을 수 있다.
제 3 마스크막(137)은 제 1 부분들(137a) 및 제 2 부분(137b)을 포함할 수 있다. 제 3 마스크막(137)은 제 1 부분들(137a)은 제 2 식각 정지막(139)의 제 1 부분들(139a)과 제 1 식각 정지막(135) 사이에 형성될 수 있고, 제 3 마스크막(137)의 제 2 부분(137b)은 제 2 식각 정지막(139)의 제 2 부분(139b)과 제 1 식각 정지막(135) 사이에 형성될 수 있다.
제 2 식각 정지막(139) 상에 스페이서막(150)이 형성될 수 있다. 스페이서막(150)은 제 2 식각 정지막(139)의 상부면, 제 2 오프닝 (, OP2)에 의해 노출된 제 3 마스크막(137)의 측벽들, 제 1 오프닝 (OP1,)에 의해 노출된 제 2 식각 정지막(139)의 측벽들 및 제 1 및 제 2 오프닝들(OP1, OP2)에 의해 노출된 제 1 식각 정지막(35)의 상부면을 균일하게 덮을 수 있다.
도 21a 및 도 21b를 참조하면, 식각 공정을 수행하여, 제 2 식각 정지막(139)의 상부면 및 제 1 식각 정지막(135)의 상부면을 덮는 스페이서막(150)의 일부를 식각하여, 활성 마스크 패턴(152)을 형성할 수 있다. 식각 공정 동안에 제 2 식각 정지막(139)의 제 1 부분(139a)이 제거되어, 제 3 마스크막(137)의 제 1 부분(137a)들의 상부면들이 노출될 수 있다. 그리고, 식각 공정 동안에 제 2 식각 정지막(139)의 제 2 부분(139b)은 제거되지 않을 수 있다. 즉, 제 2 식각 정지막(139)의 제 2 부분(139b)은 제 3 마스크막(137)의 제 2 부분(137b) 상에 남아있을 수 있다.
활성 마스크 패턴(152)은 평면적 관점에서, 제 1 부분들(P1) 및 제 2 부분(P2)을 포함할 수 있다. 활성 마스크 패턴(152)의 제 1 부분들(P1)은 제 3 마스크막(137)의 제 1 부분들(137a)의 측벽들을 덮을 수 있다. 활성 마스크 패턴(152)의 제 1 부분들(P1)은 서로 평행하며, 제 3 방향(Z)으로 연장될 수 있다. 활성 마스크 패턴(152)의 제 2 부분(P2)은 제 1 부분들(P1)의 단부들에 배치되어 한 쌍의 제 1 부분들(P1)을 연결하며, 제 2 식각 정지막(139)의 제 2 부분(139b)의 측벽 및 제 3 마스크막(137)의 제 2 부분(137b)의 측벽을 덮을 수 있다.
일 예로, 활성 마스크 패턴(152)의 제 1 부분들(P1)의 두께는 제 2 부분들(P2)의 두께보다 작을 수 있다. 다른 예로, 활성 마스크 패턴(152)의 제 1 부분들(P1)의 제 1 식각 정지막(135)의 상부 표면으로부터의 높이는 제 2 부분들(P2)의 제 1 식각 정지막(135)의 상부 표면으로부터의 높이보다 작다.
도 22a 및 도 22b를 참조하면, 제 3 마스크막(137)의 제 1 부분들(137a)을 제거할 수 있다. 이에 따라, 활성 마스크 패턴(152)이 배치된 영역을 제외한 기판(10)의 셀 영역(CR)의 나머지 영역 상에 제 1 식각 정지막(35)의 상부면이 노출될 수 있다.
제 1 식각 정지막(135) 및 제 2 식각 정지막(139)의 제 2 부분(139b) 상에 차례로 제 5 마스크막(155), 제 3 식각 정지막(157) 및 제 6 마스크막(159)이 형성될 수 있다. 제 5 마스크막(155)은 예를 들어, 스핀 온 하드 마스크막(Spin On Hard Mask Layer)을 포함할 수 있다. 제 3 식각 정지막(157)은 예를 들어, 예를 들어, 실리콘 산화질화막(SiON)을 포함할 수 있다. 제 6 마스크막(159)은 예를 들어, 무반사 코팅 물질(Anti-Reflective coating)을 포함할 수 있다.
제 6 마스크막(159) 상에 제 2 레지스트 패턴(160) 및 제 3 레지스트 패턴(161)이 형성될 수 있다. 제 2 레지스트 패턴(160)은 기판(100)의 셀 영역(CR) 상에 형성될 수 있다. 일 예로, 평면적 관점에서, 제 2 레지스트 패턴(160)은 활성 마스크 패턴(152)의 제 1 부분들(P1)을 덮고, 활성 마스크 패턴(152)의 제 2 부분(P2)을 노출시킬 수 있다. 다시 말해, 평면적 관점에서, 제 2 레지스트 패턴(160)은 활성 마스크 패턴(152)의 제 1 부분들(P1)과 수직적으로 중첩될 수 있다.
제 3 레지스트 패턴(161)은 기판(100)의 주변회로 영역(PR) 상에 형성될 수 있다. 제 3 레지스트 패턴(161)에 의해 기판(10)의 주변회로 영역(PR) 상에 형성된 제 5 마스크막(159)의 일부분이 노출될 수 있다.
도 23a 및 도 23b를 참조하면, 제 2 및 제 3 레지스트 패턴들(61, 62)을 식각 마스크로 사용하여, 제 6 마스크막(159), 제 3 식각 정지막(157), 제 5 마스크막(155) 및 제 2 식각 정지막(139)의 제 2 부분(139b)의 일부분들을 식각할 수 있다. 이에 따라, 활성 마스크 패턴(152)의 제 2 부분(P2)의 상부면 및 제 3 마스크 패턴(137)의 제 2 부분(137b)의 일부 상부면이 노출될 수 있다. 식각 공정 동안에, 제 2 및 제 3 레지스트 패턴들(160, 161), 제 6 마스크막(159) 및 제 3 식각 정지막(157)이 같이 식각되어, 제거될 수 있다. 이에 따라, 제 5 마스크막(155)의 상부면이 노출될 수 있다.
활성 마스크 패턴(152)의 제 2 부분(P2)의 상부면, 제 2 식각 정지막(139)의 제 2 부분(139b)의 일 측벽 및 제 3 마스크막(137)의 제 2 부분(137b)의 일부 상부면은 제 5 마스크막(155) 및 제 2 식각 정지막(139)의 제 2 부분(139b)의 일부분들이 제거되어 노출될 수 있다. 일 예로, 제 2 식각 정지막(139)의 제 2 부분(139b)는 기판(100)의 주변회로 영역(PR) 상에 형성하고자 하는 주변회로 게이트 전극의 마스크 패턴으로 사용될 수 있다.
도 24a 및 도 24b를 참조하면, 제 5 마스크막(155)에 의해 노출된 활성 마스크 패턴(152)의 제 2 부분(P2)을 제거할 수 있다. 이에 따라, 활성 마스크 패턴(152)의 제 1 부분들(P1)이 분리되어 서로 이격될 수 있다.
도 25a 및 도 25b를 참조하면, 제 5 마스크막(155)을 제거하여 활성 마스크 패턴(152)의 제 1 부분들(P1)을 노출시킬 수 있다. 제 5 마스크막(155)이 제거될 때, 제 2 식각 정지막(139)의 제 2 부분(139b)에 의해 노출된 제 3 마스크막(137)의 제 2 부분(137b)의 일부분이 같이 제거될 수 있다. 일 예로, 식각 공정 후에, 제 2 식각 정지막(139)의 제 2 부분(139b) 및 제 2 식각 정지막(139)의 제 2 부분(139b) 및 제 1 식각 정지막(135)의 사이에 배치된 제 3 마스크막(137)의 제 2 부분(137b)의 일부분이 남아있을 수 있다.
도 26a 및 도 26b를 참조하면, 활성 마스크 패턴(152)의 제 1 부분들(P1)을 패터닝하여, 활성 마스크 패턴들(152a)을 형성할 수 있다. 구체적으로, 활성 마스크 패턴들(152a)은 활성 마스크 패턴들(152a) 상에 개구부들(미도시)을 갖는 식각 마스크(미도시)를 제공하고, 개구부들에 의해 노출된 활성 마스크 패턴(152)의 제 1 부분들(P1)의 일부분을 제거하여 형성될 수 있다. 활성 마스크 패턴들(152a)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가질 수 있다.
기판(100)의 셀 영역(CR) 상에 활성 마스크 패턴들(152a)을 식각 마스크로 사용하여 제 1 식각 정지막(135) 및 제 2 마스크막(133)을 식각할 수 있다. 이에 따라, 기판(100)의 셀 영역(CR) 상에 형성된 제 1 마스크막(132) 상에 차례로 제 2 셀 마스크 패턴(133a) 및 셀 식각 정지 패턴(135a)이 형성될 수 있다.
그리고, 기판(100)의 주변회로 영역(PR) 상에 제 2 식각 정지막(139)의 제 2 부분(139b) 및 제 3 마스크막(137)의 제 2 부분(137b)을 식각 마스크로 사용하여, 제 1 식각 정지막(135) 및 제 2 마스크막(133)을 식각할 수 있다. 이에 따라, 기판(100)의 주변 회로 영역(PR) 상에 형성된 제 1 마스크막(132) 상에 차례로 제 2 주변 마스크 패턴(133b) 및 주변 식각 정지 패턴(135b)이 형성될 수 있다.
식각 공정 후에, 활성 마스크 패턴들(152a)은 제거될 수 있다.
도 27a 및 도 27b를 참조하면, 기판(100)의 셀 영역(CR) 상에 셀 식각 정지 패턴(135a) 및 제 2 셀 마스크 패턴(133a)을 식각 마스크로 사용하여, 제 1 마스크막(132)을 식각할 수 있다. 이에 따라, 기판(100)의 셀 영역(CR) 상에 제 1 셀 마스크 패턴(132a)이 형성될 수 있다. 그리고, 기판(100)의 주변회로 영역(PR) 상에 제 2 주변 마스크 패턴(133b) 및 주변 식각 정지 패턴(135b)을 식각 마스크로 사용하여, 제 1 마스크막(132)을 식각할 수 있다. 이에 따라, 기판(100)의 주변 회로 영역(PR) 상에 제 1 주변 마스크 패턴(132b)이 형성될 수 있다. 식각 공정 동안에, 제 3 마스크막(137)의 제 2 부분(137b), 셀 식각 정지 패턴(135a), 주변 식각 정지 패턴(135b)이 같이 식각되어 제거될 수 있다.
도 28a 및 도 28b를 참조하면, 제 1 셀 마스크 패턴(132a) 및 제 1 주변회로 마스크 패턴(132b)을 식각 마스크로 사용하여, 기판(100) 내에 트렌치(T)가 형성될 수 있다. 트렌치(T)가 형성된 후에, 제 1 셀 마스크 패턴(132a) 및 제 1 주변회로 마스크 패턴(132b)은 제거될 수 있다.
트렌치(T) 내에 절연 물질을 채워 소자 분리막(110)이 형성될 수 있다. 소자 분리막(110)은 기판(100)의 제 1 활성부들(120a) 및 제 2 활성부(120b)을 정의할 수 있다. 제 1 활성부들(120a)은 기판(100)의 셀 영역(CR)에 제공될 수 있고, 제 2 활성부(120b)는 기판(100)의 주변회로 영역(PR)에 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판의 상기 주변회로 영역 상에 차례로 제 1 절연 패턴 및 식각 정지 패턴을 형성하는 것;
    평면적 관점에서, 상기 기판의 상기 셀 영역 상에 제 1 방향으로 연장하고 서로 평행한 제 1 부분들 및 한 쌍의 상기 제 1 부분들을 연결하고, 상기 식각 정지 패턴의 일측벽의 일부 및 상기 제 1 절연 패턴의 일 측벽의 일부를 덮는 제 2 부분을 포함하는 제 1 마스크 패턴을 형성하는 것;
    상기 기판 상에 상기 식각 정지 패턴 및 상기 제 1 마스크 패턴을 덮는 제 2 절연막을 형성하는 것;
    상기 제 2 절연막의 일부분 및 상기 식각 정지 패턴의 일부분을 차례로 식각하여, 상기 제 2 부분을 노출시키는 것, 상기 식각 정지 패턴의 나머지 부분은 상기 기판의 상기 주변회로 영역 상에서 제 2 마스크 패턴을 정의하고; 및
    상기 제 2 부분을 제거하여, 상기 제 1 부분들을 서로 분리하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 절연막의 나머지 부분을 제거하여, 상기 제 1 부분들 및 상기 제 2 마스크 패턴의 상부면을 노출시키는 것을 더 포함하되,
    상기 제 2 절연막의 상기 나머지 부분이 제거될 때, 상기 제 2 마스크 패턴에 노출된 상기 제 1 절연 패턴의 일부분이 같이 식각되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판의 상부면을 덮는 도전막을 형성하는 것; 및
    상기 제 1 부분들 및 상기 제 2 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각하여, 상기 기판의 상기 셀 영역 및 상기 주변회로 영역 상에 각각 제 1 도전 패턴 및 제 2 도전 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판의 상부면을 덮는 마스크 절연막을 형성하는 것;
    상기 제 1 부분들 및 상기 제 2 마스크 패턴을 식각 마스크로 사용하여 상기 마스크 절연막을 식각하여, 상기 기판의 셀 영역 및 상기 주변회로 영역 상에 각각 제 1 마스크 절연 패턴 및 제 2 마스크 절연 패턴을 형성하는 것;
    상기 제 1 및 제 2 마스크 절연 패턴들을 식각 마스크로 사용하여 상기 기판을 식각하여, 상기 기판의 셀 영역 및 상기 주변회로 영역 내에 각각 제 1 리세스 영역 및 제 2 리세스 영역을 형성하는 것; 및
    상기 제 1 리세스 영역 및 상기 제 2 리세스 영역 내에 절연 물질을 채워, 상기 기판의 상기 셀 영역에 제 1 활성 패턴 및 상기 기판의 상기 주변회로 영역에 제 2 활성 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 마스크 패턴을 형성하는 것은:
    평면적 관점에서, 상기 기판의 상기 셀 영역 상에 차례로 적층된 제 1 희생 패턴 및 제 2 희생 패턴을 형성하는 것, 상기 제 1 및 제 2 희생 패턴들은 상기 제 1 방향에 교차하는 제 2 방향으로 배열되고, 상기 제 1 방향으로 연장되어 상기 제 1 절연 패턴의 상기 일 측벽의 다른 부분 및 상기 식각 정지 패턴의 상기 일 측벽의 다른 부분과 접촉하고;
    상기 제 1 및 제 2 희생 패턴들의 표면들, 상기 제 1 절연 패턴의 상기 일 측벽의 상기 일부분 및 상기 식각 정지 패턴의 상기 일 측벽의 상기 일부분을 컨포말하게 덮는 스페이서막을 형성하는 것;
    상기 제 1 희생 패턴의 상부면이 노출되도록 상기 스페이서막을 식각하는 것; 및
    상기 제 1 희생 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법
  6. 제 5 항에 있어서,
    상기 제 1 희생 패턴 및 상기 제 2 희생 패턴은 상기 제 1 절연 패턴 및 상기 식각 정지 패턴이 형성될 때 같이 형성되되,
    상기 제 1 희생 패턴은 상기 제 1 절연 패턴과 동일한 물질로 형성되고, 상기 제 2 희생 패턴은 상기 식각 정지 패턴과 동일한 물질로 형성되는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 희생 패턴의 두께는 상기 제 1 절연 패턴의 두께와 동일하고,
    상기 제 2 희생 패턴의 두께는 상기 식각 정지 패턴의 두께보다 얇은 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 스페이서막을 식각하는 것은 상기 제 2 희생 패턴을 제거하는 것을 포함하되,
    상기 식각 정지 패턴의 두께가 상기 제 2 희생 패턴의 두께만큼 감소되는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 마스크 패턴의 상기 제 1 부분들의 두께는 상기 제 2 부분의 두께보다 얇은 반도체 장치의 제조 방법.
  10. 기판의 셀 영역에 배치되고, 일 방향으로 연장된 제 1 활성 패턴들 각각의 중심부에 위치하는 상기 기판의 일부 영역 내에 비트라인 콘택을 형성하는 것;
    상기 기판의 주변회로 영역에 배치된 제 2 활성 패턴 상에 차례로 제 1 절연 패턴 및 식각 정지 패턴을 형성하는 것;
    평면적 관점에서, 상기 비트라인 콘택을 상기 일 방향에 교차하는 제 1 방향으로 가로지르는 제 1 부분 및 상기 제 1 부분의 단부에 배치되고, 상기 식각 정지 패턴의 일측벽의 부분 및 상기 제 1 절연 패턴의 일 측벽의 일부를 덮는 제 2 부분을 포함하는 비트라인 마스크 패턴을 형성하는 것;
    상기 기판 상에 상기 식각 정지 패턴 및 상기 비트라인 마스크 패턴을 덮는 제 2 절연막을 형성하는 것;
    상기 제 2 절연막의 일부분 및 상기 식각 정지 패턴의 일부분을 차례로 식각하여, 상기 제 2 부분을 노출시키는 것, 상기 식각 정지 패턴의 나머지 부분은 상기 기판의 상기 주변회로 영역 상에서 게이트 마스크 패턴을 정의하고; 및
    상기 제 2 부분을 제거하여, 상기 제 1 부분들을 서로 분리하는 것을 포함하는 반도체 장치의 제조 방법.
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