CN112713147A - 半导体存储器装置及其制造方法 - Google Patents

Abstract

提供了一种半导体存储器装置及其制造方法。所述半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；位线接触件，在第一凹陷区域中并且接触第一位线；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，在第一位线接触件的侧表面与第一凹陷区域的内壁之间；以及边界掩埋绝缘图案，覆盖边界区域中的第一位线和第二位线的侧壁并且包括与单元掩埋绝缘图案的材料相同的材料。

Description

半导体存储器装置及其制造方法

本申请要求于2019年10月24日提交的第10-2019-0133002号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思涉及一种半导体存储器装置以及一种制造该半导体存储器装置的方法。

背景技术

半导体存储器装置由于其诸如小型化、多功能和/或低制造成本的特性而被广泛地用于各种电子工业中作为关键的组件。然而，随着电子工业持续发展，正在制造高度集成的半导体存储器装置。在高度集成的半导体存储器装置中，其每个图案的线宽被小型化。然而，形成具有小型化的图案的高度集成的半导体存储器装置需要新的曝光技术和/或昂贵的曝光技术。因此，正在对新的集成技术进行研究。

发明内容

在发明构思的示例性实施例中，一种半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；位线接触件，设置在第一凹陷区域中并且接触第一位线；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，置于位线接触件的侧表面与第一凹陷区域的内壁之间；以及边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁并且包括与单元掩埋绝缘图案的材料相同的材料。

在发明构思的示例性实施例中，一种半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；位线接触件，设置在第一凹陷区域中并且接触第一位线；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，置于位线接触件的侧表面与第一凹陷区域的内壁之间；位线间隔件，在单元阵列区域中覆盖第一位线的侧壁；边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁，包括第二凹陷区域，并且包括与单元掩埋绝缘图案的材料相同的材料；以及残留间隔件图案，填充第二凹陷区域，其中，残留间隔件图案的顶表面与边界掩埋绝缘图案的顶表面共面。

在发明构思的示例性实施例中，一种半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，置于第一位线的下侧表面与第一凹陷区域的内壁之间；第一间隔件、第二间隔件和第三间隔件，顺序地覆盖单元阵列区域中的第一位线的侧壁，第三间隔件包括与第二间隔件的材料不同的材料；边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁，包括第二凹陷区域并且包括与单元掩埋绝缘图案的材料相同的材料；以及第一残留间隔件图案，设置在第二凹陷区域中并且包括与第三间隔件的材料相同的材料。

在发明构思的示例性实施例中，一种制造半导体存储器装置的方法包括下列步骤：接收包括单元阵列区域和边界区域的基底；在单元阵列区域中的基底上形成第一凹陷区域；在第一凹陷区域中形成位线接触件，第一位线接触位线接触件，并且第二位线与第一位线和第一凹陷区域间隔开，其中，第一位线和第二位线中的每条延伸到边界区域上；用单元掩埋绝缘图案填充第一凹陷区域；形成包括第二凹陷区域的边界掩埋绝缘图案，其中，边界掩埋绝缘图案在边界区域中接触第一位线和第二位线的侧壁；用位线间隔件覆盖单元阵列区域中的第一位线的侧壁；以及用残留间隔件图案填充第二凹陷区域，其中，残留间隔件图案由位线间隔件的一部分形成。

附图说明

通过与附图一起详细地描述发明构思的示例性实施例，发明构思的以上和其它特征将变得更加明显。在附图中：

图1A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图；

图1B是根据发明构思的示例性实施例的沿图1A的线A-A'和线B-B'截取的剖视图；

图1C是根据发明构思的示例性实施例的沿图1A的线C-C'截取的剖视图；

图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是顺序地示出根据发明构思的示例性实施例的制造具有图1A的平面图的半导体存储器装置的工艺的平面图；

图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是根据发明构思的示例性实施例的沿图2A至图15A的线A-A'和线B-B'截取的剖视图；

图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C和图15C是根据发明构思的示例性实施例的沿图2A至图15A的线C-C'截取的剖视图；

图16A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图；

图16B是根据发明构思的示例性实施例的沿图16A的线A-A'和线B-B'截取的剖视图；

图16C是根据发明构思的示例性实施例的沿图16A的线C-C'截取的剖视图；

图17A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图；

图17B是根据发明构思的示例性实施例的沿图17A的线C-C'截取的剖视图；

图18A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图；

图18B是根据发明构思的示例性实施例的沿图18A的线A-A'和线B-B'截取的剖视图；以及

图19是根据发明构思的示例性实施例的沿图1A的线B-B'截取的剖视图。

具体实施方式

在下文中，将参照附图更详细地描述发明构思的示例性实施例。

图1A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图。图1B是根据发明构思的示例性实施例的沿图1A的线A-A'和线B-B'截取的剖视图。图1C是根据发明构思的示例性实施例的沿图1A的线C-C'截取的剖视图。

参照图1A至图1C，提供半导体基底100(在下文中，称为基底)。基底100可以包括单元阵列区域CAR和与其相邻的边界区域INT。边界区域INT可以设置在单元阵列区域CAR与外围电路区域之间。当器件分离图案102设置在单元阵列区域CAR中的基底100上时，可以限定有源部ACT。每个有源部ACT可以具有隔离的形状。每个有源部ACT在平面图中可以具有在第一方向D1上伸长的条形状。在平面图中，有源部ACT可以对应于基底100的分别由器件分离图案102围绕的部分。器件分离图案102可以设置在边界区域INT中。

基底100可以包括半导体材料。例如，基底100可以是硅基底、锗基底或硅-锗基底。每个器件分离图案102可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)和/或氮氧化物(例如，氮氧化硅)。有源部ACT可以在第一方向D1上彼此平行地布置，每个有源部ACT的端部可以布置为邻近与其相邻的另一有源部的中心。

在单元阵列区域CAR中，字线WL可以与有源部ACT交叉。字线WL可以设置在限定在器件分离图案102和有源部ACT中的凹槽中。例如，字线WL可以定位为靠近基底100。字线WL可以平行于与第一方向D1交叉的第二方向D2。字线WL可以由导电材料制成。栅极介电层107可以设置在每条字线WL与每个凹槽的内表面之间。换言之，栅极介电层107可以设置在每条字线WL与器件分离图案102之间。每个凹槽可以具有在器件分离图案102中相对深且在有源部ACT中相对浅的底部。栅极介电层107可以包括热氧化物、氮化硅、氮氧化硅和高K介电材料中的至少一种。每条字线WL可以具有弯曲的底表面。在器件分离图案102上的字线WL的底表面可以低于在有源部ACT上的字线WL的底表面。

第一掺杂区域112a可以设置在位于一对字线WL之间的每个有源部ACT中，并且一对第二掺杂区域112b可以分别设置在有源部ACT的两个边缘区域中。第一掺杂区域112a和第二掺杂区域112b可以掺杂有例如n型杂质。第一掺杂区域112a可以对应于共漏极区域，第二掺杂区域112b可以对应于源极区域。每条字线WL以及与其相邻的第一掺杂区域112a和第二掺杂区域112b可以提供晶体管。由于字线WL设置在凹槽中，所以位于字线WL下方的沟道区域的沟道深度可以在受限制的平坦区域中增加。因此，例如可以使短沟道效应最小化。

每条字线WL可以具有比每个有源部ACT的顶表面低的顶表面。字线覆盖图案110可以设置在每条字线WL上。每个字线覆盖图案110可以具有在字线WL的纵向方向上延伸的线形状并且可以覆盖每条字线WL的整个顶表面。字线覆盖图案110可以在字线WL上方填充凹槽。字线覆盖图案110可以设置为例如氮化硅层。

下层间绝缘图案5c可以设置在基底100上。下层间绝缘图案5c可以设置为选自于由氧化硅层、氮化硅层和氮氧化硅层组成的组中的至少一个单层或多层。

基底100、器件分离图案102和字线覆盖图案110中的每个的上部可以部分地凹陷以提供第一凹陷区域R1。第一凹陷区域R1在平面图上可以具有网格形状。

位线BL可以设置在下层间绝缘图案5c上。位线BL可以与字线覆盖图案110和字线WL上方交叉。如图1A中所示，位线BL可以平行于与第一方向D1和第二方向D2交叉的第三方向D3。例如，位线BL可以沿第三方向D3延伸并且在第二方向D2上彼此间隔开。位线BL可以包括顺序地层叠的位线多晶硅图案130、位线欧姆图案131和位线含金属图案132。位线多晶硅图案130可以包括其中掺杂或未掺杂杂质的多晶硅。位线欧姆图案131可以包括金属硅化物层。位线含金属图案132可以包括金属(例如，钨、钛、钽等)和导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)中的至少一种。位线覆盖图案137可以设置在每条位线BL上。位线覆盖图案137可以由绝缘材料制成。例如，位线覆盖图案137可以包括氮化物(例如，氮化硅)和/或氮氧化物(例如，氮氧化硅)。

位线接触件DC可以分别设置在与位线BL下方交叉的第一凹陷区域R1中。位线接触件DC可以包括其中掺杂杂质的多晶硅。位线接触件DC可以使第一掺杂区域112a和位线BL电连接。例如，位线接触件DC可以是延伸的位线多晶硅图案130。

单元掩埋绝缘图案141可以设置在其中未设置位线接触件DC的第一凹陷区域R1中。单元掩埋绝缘图案141可以设置为选自于由氧化硅层、氮化硅层和氮氧化硅层组成的组中的至少一个单层或多层。单元绝缘衬垫140可以设置在单元掩埋绝缘图案141与第一凹陷区域R1的内壁之间以及单元掩埋绝缘图案141与位线接触件DC之间。单元绝缘衬垫140可以具有被定位为与单元掩埋绝缘图案141的上端等高或比单元掩埋绝缘图案141的上端高的上端。单元绝缘衬垫140可以由相对于单元掩埋绝缘图案141具有蚀刻选择性的绝缘材料制成。例如，单元掩埋绝缘图案141可以设置为氮化硅层，单元绝缘衬垫140可以设置为氧化硅层。

存储节点接触件BC可以设置在彼此相邻的一对位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC可以包括其中掺杂或未掺杂杂质的多晶硅。绝缘围栏40可以设置在位于位线BL之间的存储节点接触件BC之间。绝缘围栏40可以设置为绝缘层，诸如以氮化硅层、氧化硅层或氮氧化硅层为例。存储节点接触件BC和绝缘围栏40可以在一条位线BL的一侧处沿位线BL交替且重复地布置。绝缘围栏40可以具有大于每个存储节点接触件BC的上端高度的上端高度。换言之，绝缘围栏40可以在存储节点接触件BC上方突出。

接合垫LP设置在存储节点接触件BC上。接合垫LP可以由诸如钨的含金属材料制成。接合垫LP可以具有覆盖位线覆盖图案137的顶表面并具有比存储节点接触件BC的宽度大的宽度的上部。接合垫LP可以具有在第二方向D2上从存储节点接触件BC的中心偏移的中心。位线BL可以具有与接合垫LP垂直地叠置的部分。

存储节点欧姆层和防扩散图案可以设置在存储节点接触件BC与接合垫LP之间。存储节点欧姆层可以包括金属硅化物。防扩散图案可以包括诸如氮化钛层和氮化钽层的金属氮化物。

第一间隔件21、第二间隔件23和第三间隔件25可以设置在位线BL与存储节点接触件BC之间。第一间隔件21可以覆盖位线BL的侧壁和位线覆盖图案137的侧壁。第一间隔件21可以延伸以设置在单元绝缘衬垫140与位线接触件DC之间、单元绝缘衬垫140与第一凹陷区域R1的内壁之间以及单元绝缘衬垫140与第一凹陷区域R1的底表面之间。第二间隔件23可以设置在第一间隔件21与第三间隔件25之间。第二间隔件23可以具有接触下层间绝缘图案5c的顶表面、单元绝缘衬垫140的上端和单元掩埋绝缘图案141的上端的下端。第三间隔件25可以具有覆盖下层间绝缘图案5c的侧表面并且接触单元掩埋绝缘图案141的顶表面的下端。第二间隔件23可以包括相对于第一间隔件21和第三间隔件25具有蚀刻选择性的绝缘材料。例如，第二间隔件23可以设置为氧化硅层，第一间隔件21和第三间隔件25中的每个可以设置为氮化硅层。可选地，第二间隔件23可以是空气间隙区域。

第二间隔件23和第三间隔件25中的每个可以具有比第一间隔件21的顶表面低的顶表面以暴露第一间隔件21的侧壁。第四间隔件27b可以设置在第一间隔件21的上侧壁与接合垫LP之间。第四间隔件27b可以接触第二间隔件23的顶表面。存储节点接触件BC可以具有比第三间隔件25的顶表面低的顶表面以暴露第三间隔件25的上侧壁。第五间隔件27c可以设置在第三间隔件25的上侧壁与接合垫LP之间。第五间隔件27c可以具有如图1A中所示的正方形形状。第四间隔件27b和第五间隔件27c可以包括相同材料。第一间隔件21、第二间隔件23、第三间隔件25、第四间隔件27b和第五间隔件27c可以构成位线间隔件SP(图15B)。

接合垫LP可以通过接合垫分离图案148彼此间隔开。接合垫分离图案148可以延伸到位线覆盖图案137中并且接触第二间隔件23的顶表面。接合垫分离图案148可以包括例如氮化硅层、氧化硅层和氮氧化硅层中的至少一种。接合垫分离图案148可以延伸到绝缘围栏40中(图1C)。例如，当接合垫分离图案148设置在绝缘围栏40中时，接合垫分离图案148的底部可以设置在存储节点接触件BC上方。

边界区域INT中的器件分离图案102可以被边界蚀刻停止图案5b覆盖。边界蚀刻停止图案5b可以具有与下层间绝缘图案5c的材料和结构相同的材料和结构。位线BL可以具有延伸到边界区域INT上以接触边界蚀刻停止图案5b的端部。在边界区域INT中，位线BL的侧表面、位线覆盖图案137的侧表面和边界蚀刻停止图案5b的顶表面可以被第一残留间隔件图案21r覆盖。第一残留间隔件图案21r和第一间隔件21可以在平面图中彼此连接并且包括相同的材料。

第一残留间隔件图案21r可以接触边界绝缘衬垫140r。边界绝缘衬垫140r可以包括与单元绝缘衬垫140的材料相同的材料。边界绝缘衬垫140r可以接触边界掩埋绝缘图案141r。边界掩埋绝缘图案141r可以包括与单元掩埋绝缘图案141的材料相同的材料。边界绝缘衬垫140r和边界掩埋绝缘图案141r可以与相邻位线BL的侧壁和相邻位线覆盖图案137的侧壁相邻并且可以覆盖设置在其间的边界蚀刻停止图案5b。如图1C中所示，边界蚀刻停止图案5b、第一残留间隔件图案21r、边界绝缘衬垫140r和边界掩埋绝缘图案141r可以依次形成。第二凹陷区域R2设置在边界绝缘衬垫140r的中心处。第三残留间隔件图案25r可以设置在第二凹陷区域R2中。第二残留间隔件图案23r可以设置在第三残留间隔件图案25r与边界掩埋绝缘图案141r之间。第二残留间隔件图案23r可以包括与第二间隔件23的材料相同的材料。第三残留间隔件图案25r可以包括与第三间隔件25的材料相同的材料。

第一残留间隔件图案21r、边界掩埋绝缘图案141r和第三残留间隔件图案25r中的每个可以具备具有与位线覆盖图案137的高度相同的高度的顶表面。边界绝缘衬垫140r和第二残留间隔件图案23r中的每个可以具有位于低于位线覆盖图案137的顶表面的位置的顶表面。边界绝缘衬垫140r可以使与其相邻的第一残留间隔件图案21r的和边界掩埋绝缘图案141r的上侧壁暴露。如图1C中所示，第二残留间隔件图案23r可以直接接触边界蚀刻停止图案5b、第一残留间隔件图案21r、边界绝缘衬垫140r和边界掩埋绝缘图案141r的边缘。第四残留间隔件图案27r1可以设置在第三残留间隔件图案25r与边界掩埋绝缘图案141r之间。

第二残留间隔件图案23r可以使与第二残留间隔件图案23r相邻的第三残留间隔件图案25r的和边界掩埋绝缘图案141r的上侧壁暴露。第五残留间隔件图案27r2可以设置在边界掩埋绝缘图案141r的上侧壁与第一残留间隔件图案21r的上侧壁之间。第四残留间隔件图案27r1和第五残留间隔件图案27r2可以包括与第四间隔件27b和第五间隔件27c的材料相同的材料。第四残留间隔件图案27r1和第五残留间隔件图案27r2可以具有与位线覆盖图案137的顶表面共面的上表面。

在图1C的剖视图中，第二残留间隔件图案23r可以覆盖边界蚀刻停止图案5b、第一残留间隔件图案21r、边界绝缘衬垫140r和边界掩埋绝缘图案141r的侧壁。第三残留间隔件图案25r可以具有覆盖第二残留间隔件图案23r的侧壁的一部分。例如，第三残留间隔件图案25r的覆盖第二残留间隔件图案23r的侧壁的所述一部分可以接触与第二残留间隔件图案23r相邻的单元掩埋绝缘图案141。边界绝缘围栏40r可以设置在第三残留间隔件图案25r上。边界绝缘围栏40r可以包括与绝缘围栏40的材料相同的材料。边界绝缘围栏40r可以设置在第三残留间隔件图案25r中并且具有与第三残留间隔件图案25r的顶表面共面的顶表面。

在平面图中，第一间隔件21和第一残留间隔件图案21r可以以一体(或合一)的形式而连接。第二间隔件23和第二残留间隔件图案23r可以以一体的方式而连接。第三间隔件25和第三残留间隔件图案25r可以以一体的方式而连接。第四间隔件27b和第五间隔件27c可以以一体的方式被连接到第四残留间隔件图案27r1。

上层间绝缘图案152可以在边界区域INT中被设置在位线覆盖图案137上(图1B)。上层间绝缘图案152也可以在边界区域INT中被设置在第三残留间隔件图案25r和边界绝缘围栏40上(图1C)。边界线150可以设置在上层间绝缘图案152中。边界线150可以连接到位线BL的端部或设置在外围电路处的电路。边界线150可以包括与接合垫LP的材料相同的材料。

在发明构思的示例性实施例中，位线BL之间的空间被边界掩埋绝缘图案141r、第一残留间隔件图案至第五残留间隔件图案21r、23r、25r、27r1和27r2等掩埋。第一残留间隔件图案至第五残留间隔件图案21r、23r、25r、27r1和27r2可以构成位线间隔件SP的一部分。因此，可以防止边界线150和与其相邻的存储节点接触件BC或位线接触件DC之间的桥接。因此，可以防止半导体存储器装置的故障以增强可靠性。

图2A至图15A是顺序地示出根据发明构思的示例性实施例的制造具有图1A的平面图的半导体存储器装置的工艺的平面图。图2B至图15B是根据发明构思的示例性实施例的沿图2A至图15A的线A-A'和线B-B'截取的剖视图。图2C至图15C是根据发明构思的示例性实施例的沿图2A至图15A的线C-C'截取的剖视图。

参照图2A至图2C，提供具有单元阵列区域CAR和边界区域INT的基底100。可以在基底100上形成器件分离图案102以限定有源部ACT。器件分离图案102可以覆盖整个边界区域INT。有源部ACT可以不形成在边界区域INT中。可以在基底100中形成器件分离沟槽，器件分离图案102可以填充器件分离沟槽。器件分离图案102可以包括例如氮化硅层、氧化硅层和氮氧化硅层中的至少一种材料。在平面图中，有源部ACT可以在第一方向D1上彼此平行。例如，有源部ACT可以具有如图2A中示出的对角线形状。可以通过使有源部ACT和器件分离图案102图案化来形成凹槽。这里，通过调节相对于基底100和器件分离图案102的蚀刻条件，可以比基底100更进一步地蚀刻器件分离图案102。因此，每个凹槽可以具有弯曲的底表面。换言之，每个凹槽的底表面可以在器件分离图案102中比在基底100中深。

可以在凹槽中分别形成字线WL。一对字线WL可以与每个有源部ACT相交叉。在形成字线WL之前，可以在每个凹槽的内表面上形成栅极介电层107。可以通过热氧化工艺、化学气相沉积工艺和/或原子层沉积工艺来形成栅极介电层107。栅极介电层107可以由例如氧化硅层、氮化硅层和/或金属氧化物层形成。此后，可以形成字线WL，使得通过层叠栅极导电层来填充凹槽，然后对凹槽进行回蚀刻。每个栅极导电层可以由例如掺杂有杂质的多晶硅、金属氮化物层和/或金属形成。字线WL的顶表面可以凹陷以低于有源部ACT的顶表面。字线WL可以在与第一方向D1交叉的第二方向D2上延伸。可以在每条字线WL上形成字线覆盖图案110，使得通过在基底100上层叠诸如氮化硅层的绝缘层来填充凹槽，然后对凹槽进行回蚀刻。可以通过使用字线覆盖图案110和器件分离图案102作为掩模将掺杂剂注入到有源部ACT来形成第一掺杂区域112a和第二掺杂区域112b。

参照图3A至图3C，可以在基底100的前表面上顺序地层叠蚀刻停止层和第一多晶硅层。可以通过使第一多晶硅层图案化来形成多晶硅掩模图案130a。可以通过使用多晶硅掩模图案130a作为蚀刻掩模对蚀刻停止层、器件分离图案102、基底100和字线覆盖图案110进行蚀刻，以在单元阵列区域CAR中形成单元蚀刻停止图案5a，并同时在单元阵列区域CAR中形成第一凹陷区域R1。这里，可以在边界区域INT中形成蚀刻停止图案5b。

单元蚀刻停止图案5a和边界蚀刻停止图案5b可以形成为氧化硅层、氮化硅层和氮氧化硅层中的至少一个单层或多层。可以通过彼此间隔开的多个岛来形成单元蚀刻停止图案5a。单元蚀刻停止图案5a可以同时覆盖两个相邻有源部ACT的端部。例如，单个有源部ACT的端部可以被单元蚀刻停止图案5a覆盖。第一凹陷区域R1在平面图中可以具有网形状。第一凹陷区域R1可以使第一掺杂区域112a暴露。

参照图4A至图4C，可以通过在基底100的前表面上层叠第二多晶硅层129来填充第一凹陷区域R1。另外，可以通过对第二多晶硅层129执行平坦化蚀刻工艺来去除位于多晶硅掩模图案130a上的第二多晶硅层129，以使多晶硅掩模图案130a的顶表面暴露。可以在多晶硅掩模图案130a和第二多晶硅层129上顺序地层叠位线欧姆层131a、位线含金属层132a和位线覆盖层137a。位线欧姆层131a可以由诸如硅化钴的金属硅化物来形成。可以形成位线欧姆层131a，使得在多晶硅掩模图案130a和第二多晶硅层129上沉积金属层，然后执行热处理工艺，第二多晶硅层129和多晶硅掩模图案130a的多晶硅与金属层反应以形成金属硅化物，然后去除未反应的金属层。位线含金属层132a可以包括例如钨。位线覆盖层137a可以由例如氮化硅层形成。

可以在位线覆盖层137a上形成限定位线BL的平面形状的第一掩模图案139。第一掩模图案139可以由相对于位线覆盖层137a具有蚀刻选择性的材料制成，例如，由非晶碳层(ACL)、氧化硅层、旋涂硬掩模(SOH)或光致抗蚀剂图案制成。第一掩模图案139可以在与第一方向D1和第二方向D2全部交叉的第三方向D3上延伸。

参照图5A至图5C，可以通过使用第一掩模图案139作为蚀刻掩模来顺序地蚀刻位线覆盖层137a、位线含金属层132a、位线欧姆层131a、多晶硅掩模图案130a和第二多晶硅层129而形成包括位线多晶硅图案130、位线欧姆图案131和位线含金属图案132的位线BL、位线接触件DC和位线覆盖图案137。另外，可以使蚀刻停止图案5a和5b的顶表面以及第一凹陷区域R1的内壁和底表面部分地暴露。可以去除第一掩模图案139。

参照图6A至图6C，可以在基底100的前表面上共形地形成第一间隔件层21a、绝缘衬垫层140a和掩埋绝缘层141a。掩埋绝缘层141a可以具有足以填充第一凹陷区域R1的厚度。第一间隔件层21a和掩埋绝缘层141a可以包括例如氮化硅层。绝缘衬垫层140a可以包括例如氧化硅层。另外，可以在掩埋绝缘层141a上形成暴露单元阵列区域CAR同时覆盖边界区域INT的第二掩模图案142。第二掩模图案142可以包括例如非晶碳层(ACL)、氧化硅层、旋涂硬掩模(SOH)和光致抗蚀剂图案中的至少一个单层或多层。

参照图7A至图7C，可以通过使用第二掩模图案142作为蚀刻掩模对单元阵列区域CAR中的掩埋绝缘层141a、绝缘衬垫层140a和第一间隔件层21a执行各向异性蚀刻工艺而在第一凹陷区域R1中形成单元绝缘衬垫140和单元掩埋绝缘图案141，并同时暴露单元蚀刻停止图案5a的顶表面。另外，可以形成第一间隔件21。第一残留间隔件图案21r、边界绝缘衬垫140r和边界掩埋绝缘图案141r可以保留在边界区域INT中。另外，可以通过去除第二掩模图案142来使边界掩埋绝缘图案141r暴露。单元掩埋绝缘图案141和边界掩埋绝缘图案141r可以形成为掩埋绝缘层141a的一部分。单元绝缘衬垫140和边界绝缘衬垫140r可以形成为绝缘衬垫层140a的一部分。第一间隔件21和第一残留间隔件图案21r可以形成为第一间隔件层21a的一部分。

参照8A至图8C，通过在基底100的前表面上共形地层叠第二间隔件层并对其进行各向异性蚀刻来形成覆盖单元阵列区域CAR中的第一间隔件21的侧壁的第二间隔件23。第二间隔件层可以包括例如氧化硅层。另外，可以对下层间绝缘图案5c执行各向异性蚀刻工艺以使基底100的顶表面暴露，并同时在第二间隔件23和位线BL下方保持下层间绝缘图案5c。这里，可以从边界区域INT去除边界掩埋绝缘图案141r的上部。另外，可以形成覆盖边界掩埋绝缘图案141r的侧壁的第二残留间隔件图案23r。第二间隔件23和第二残留间隔件图案23r可以形成为第二间隔件层的一部分。这里，当边界掩埋绝缘图案141r的位于相邻位线BL之间的中心部分被蚀刻时，可以形成第二凹陷区域R2。在图8C的剖面上，第二残留间隔件图案23r可以覆盖边界蚀刻停止图案5b、第一残留间隔件图案21r、边界绝缘衬垫140r和边界掩埋绝缘图案141r的侧壁。

参照图9A至图9C，可以在基底100的前表面上共形地形成第三间隔件层25a。第三间隔件层25a可以填充边界区域INT中的第二凹陷区域R2和与其相邻的第二残留间隔件图案23r之间的空间。在图9C的剖面上，第三间隔件层25a可以覆盖边界掩埋绝缘图案141r的顶表面和第二残留间隔件图案23r的侧壁。另外，第三间隔件层25a可以从边界区域INT延伸到单元阵列区域CAR。第三间隔件层25a可以包括例如氮化硅层。

参照图10A至图10C，可以通过对第三间隔件层25a执行各向异性蚀刻工艺在单元阵列区域CAR中形成暴露基底100的第二掺杂区域112b的第一凹槽G1，并同时形成覆盖第二间隔件23的侧壁的第三间隔件25。这里，第三残留间隔件图案25r可以保留在边界区域INT中的相邻第二残留间隔件图案23r之间。第三间隔件25和第三残留间隔件图案25r可以形成为第三间隔件层25a的一部分。第三间隔件25可以加强第一间隔件21的上部并且覆盖第二间隔件23的上部，以防止在后续清洗工艺中使用的清洗溶液渗透到位线BL。因此，可以防止位线BL损坏。可以通过各向异性蚀刻工艺部分地蚀刻单元阵列区域CAR中靠近位线BL设置的基底100的暴露的上部。

参照图11A至图11C，通过在基底100的前表面上层叠掺杂有杂质的多晶硅层来填充第一凹槽G1。可以执行化学机械抛光(CMP)工艺以使位线覆盖图案137的顶表面暴露，并同时在第一凹槽G1中形成导电图案50。经由CMP工艺，位线覆盖图案137、第一间隔件至第三间隔件21、23、25、第一残留间隔件图案至第三残留间隔件图案21r、23r、25r、边界掩埋绝缘图案141r和边界绝缘衬垫140r可以通过部分地去除其上部而具备具有相同高度的平坦的顶表面。因此，边界掩埋绝缘图案141r可以具有'U'形的剖面。导电图案50不形成在边界区域INT中。

参照图12A至图12C，可以通过蚀刻导电图案50来形成彼此间隔开的初始存储节点接触件50a。另外，可以通过用绝缘材料填充初始存储节点接触件50a之间的空间并执行回蚀工艺而在初始存储节点接触件50a之间形成绝缘围栏40。这里，边界绝缘围栏40r可以形成在边界区域INT中。边界绝缘围栏40r可以具有比绝缘围栏40的底表面高的底表面。例如，边界绝缘围栏40r的底表面可以与第三残留间隔件图案25r的上部接触。绝缘围栏40和边界绝缘围栏40r中的每个可以具有氧化硅层、氮化硅层和氮氧化硅层中的至少一个单层或多层。

参照图13A至图13C，可以在单元阵列区域CAR中部分地去除初始存储节点接触件50a的上部以使第三间隔件25的上侧壁暴露。可以通过部分地去除第二间隔件23和第三间隔件25的上部来形成暴露第一间隔件21的上侧壁的第一孔H1。这里，第二间隔件23和第三间隔件25的每个顶表面可以具有与初始存储节点接触件50a的顶表面的高度相等或相似的高度。当部分地去除第二间隔件23时，可以在边界区域INT中部分地去除第二残留间隔件图案23r和边界绝缘衬垫140r以分别形成第二孔H2和第三孔H3。

参照图14A至图14C，可以部分地去除初始存储节点接触件50a以使第三间隔件25的上侧壁暴露并形成存储节点接触件BC。可以在基底100的前表面上共形地形成第四间隔件层27a。第四间隔件层27a可以覆盖第一间隔件21的上侧壁、第三间隔件25的上侧壁和存储节点接触件BC的顶表面，同时填充第二孔H2和第三孔H3。第四间隔件层27a可以由例如氮化硅层形成。

参照图15A至图15C，可以通过对第四间隔件层27a执行各向异性蚀刻工艺来形成覆盖第一间隔件21的上侧壁的第四间隔件27b和覆盖第三间隔件25的上侧壁的第五间隔件27c。第四间隔件27b可以设置在第五间隔件27c上方。这里，可以在第二孔H2中形成第四残留间隔件图案27r1，并且可以在第三孔H3中形成第五残留间隔件图案27r2。另外，可以使存储节点接触件BC的顶表面暴露。第四间隔件27b、第五间隔件27c、第四残留间隔件图案27r1和第五残留间隔件图案27r2中的全部可以形成为第四间隔件层27a的一部分。通过上述工艺，可以通过边界掩埋绝缘图案141r、边界绝缘衬垫140r以及第一残留间隔件图案至第五残留间隔件图案21r、23r、25r、27r1和27r2来掩埋边界区域INT中的位线BL之间的空间。

再次参照图1A至图1C，可以执行清洗工艺以去除存储节点接触件BC的顶表面上的蚀刻副产物。另外，可以在存储节点接触件BC的顶表面上形成欧姆层。例如，欧姆层可以由诸如硅化钴的金属硅化物层形成。在形成欧姆层之后，可以在基底100的前表面上共形地形成防扩散层。防扩散层可以由例如氮化钛层、氮化钽层或氮化钨层形成。可以通过在基底100的前表面上形成含金属层以填充位线覆盖图案137之间的空间，然后将其图案化来形成接合垫LP。含金属层可以是例如钨。当接合垫LP被形成时，可以在边界区域INT中形成边界线150。另外，可以在接合垫LP之间形成接合垫分离图案148。另外，可以在边界线150之间形成上层间绝缘图案152。

在发明构思的示例性实施例中，可以通过边界掩埋绝缘图案141r、第一残留间隔件图案至第五残留间隔件图案21r、23r、25r、27r1和27r2等来掩埋位线BL之间的空间。如果不填充边界区域INT中位线BL之间的空间，则当形成用于形成接合垫LP和边界线150的导电层时，导电层会插入并且保留在位线BL之间，以产生边界线150电连接到与其相邻的存储节点接触件BC或位线接触件DC的桥接。然而，在发明构思的示例性实施例中，可以通过用形成与单元区域中的位线相邻的绝缘图案(例如，单元掩埋绝缘图案、单元绝缘衬垫和位线间隔件)的层的一部分，来填充边界区域中的位线之间的空间，以防止产生位线边界线和与其相邻的存储节点接触件或位线接触件之间的桥接。因此，可以防止半导体存储器装置故障并提高可靠性。

图16A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图。图16B是根据发明构思的示例性实施例的沿图16A的线A-A'和线B-B'截取的剖视图。图16C是根据发明构思的示例性实施例的沿图16A的线C-C'截取的剖视图。

参照图16A至图16C，根据发明构思的示例性实施例的半导体存储器装置不包括图1A至图1C的第四间隔件27b、第五间隔件27c、第四残留间隔件图案27r1和第五残留间隔件图案27r2。第一间隔件至第三间隔件21、23和25可以构成单元阵列区域CAR中的位线间隔件SP。第一间隔件至第三间隔件21、23和25可以具备彼此具有相同高度的顶表面。换言之，第一间隔件至第三间隔件21、23和25的顶表面可以共面。第一残留间隔件图案至第三残留间隔件图案21r、23r和25r、边界掩埋绝缘图案141r以及边界绝缘衬垫140r的顶表面可以与边界区域INT中的位线覆盖图案137的顶表面位于相同高度处。其余结构可以与参照图1A至图1C描述的结构相同。

图17A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图。图17B是根据发明构思的示例性实施例的沿图17A的线C-C'截取的剖视图。沿图17A的线A-A'和线B-B'截取的剖面可以与图1B的那些相同。参照图17A和图17B，可以在与单元阵列区域CAR相邻的边界区域INT中设置一部分虚设字线DWL。虚设字线DWL可以不操作。在图17B的剖面上，第三残留间隔件图案25r可以与虚设字线DWL叠置。另外，可以在虚设字线DWL上设置字线覆盖图案110、第一凹陷区域R1、第一间隔件21、单元绝缘衬垫140和单元掩埋绝缘图案141。其余结构可以与参照图1A至图1C描述的结构相同。虚设字线DWL可以在蚀刻工艺和沉积工艺中在相同的工艺条件下以图案形成在单元阵列区域CAR的边缘处。可以通过形成图6C中的第二掩模图案142以覆盖虚设字线DWL，然后执行后续工艺来制造图17A和图17B的半导体存储器装置。

图18A是示出根据发明构思的示例性实施例的半导体存储器装置的平面图。图18B是根据发明构思的示例性实施例的沿图18A的线A-A'和线B-B'截取的剖视图。

参照图18A和图18B，可以在基底100上设置彼此间隔开的第一至第三位线BL1、BL2和BL3。第一至第三位线BL1、BL2和BL3中的每条可以包括顺序地层叠的位线多晶硅图案130、位线欧姆图案131和位线含金属图案132。第二位线BL2可以设置在第一位线BL1与第三位线BL3之间。第二位线BL2可以与第一位线BL1隔开第一距离DS1。第二位线BL2可以与位线BL3隔开第二距离DS2。第一距离DS1可以大于第二距离DS2。第三残留间隔件图案25r和第六残留间隔件图案27r3可以在第一位线BL1与第二位线BL2之间设置在第四残留图案27r1之间。第六残留间隔件图案27r3可以包括与第四残留间隔件图案27r1的材料相同的材料。第三残留间隔件图案25r不设置在第二位线BL2与第三位线BL3之间。这可以造成第二距离DS2小于第一距离DS1。设置在第一位线BL1与第二位线BL2之间的第二残留间隔件图案23r可以具有比设置在第二位线BL2与第三位线BL3之间的第二残留间隔件图案23r的宽度小的宽度。其余结构可以与参照图1A至图1C描述的结构相同。

图19是根据发明构思的示例性实施例的沿图1A的线B-B'截取的剖视图。

参照图19，在根据发明构思的示例性实施例的半导体存储器装置中，第二残留间隔件图案23r和边界绝缘衬垫140r可以不设置在边界区域INT中的位线BL的上部之间以及位线覆盖图案137之间。仅第四残留间隔件图案27rl可以设置在第三残留间隔件图案25r与边界掩埋绝缘图案141r之间。边界绝缘衬垫140r可以保留在第一残留间隔件图案21r与边界掩埋绝缘图案141r之间，同时与位线BL的下端相邻。另外，第五残留间隔件图案27r2可以延伸为与位线BL的下端相邻。例如，第五残留间隔件图案27r2可以接触边界蚀刻停止图案5b。其余结构可以与参照图1A至图1C描述的结构相同。

可以形成图19的半导体存储器装置，使得在图14A至图14C的工艺中完全去除第二残留间隔件图案23r并且去除边界绝缘衬垫140r的上部。尽管如上所述完全去除了第二残留间隔件图案23r并且去除了边界绝缘衬垫140r的上部，但是第四残留间隔件图案27r1和第五第四残留间隔件图案27r2填充在未示出第二残留间隔件图案23r和边界绝缘衬垫140r的上部的位置中。因此，由于在形成接合垫LP和边界线150时含金属层未插入在边界区域INT中的位线BL之间，所以可以防止边界线150和与其相邻的存储节点接触件BC或位线接触件DC之间的桥接。

根据发明构思的上述示例性实施例的半导体存储器装置以及制造该半导体存储器装置的方法可以通过在边界区域中的位线之间的空间中填充形成与单元阵列区域中的位线相邻的绝缘图案(例如，单元掩埋绝缘图案、单元绝缘衬垫和位线间隔件)的层的一部分来防止位线边界线和与其相邻的存储节点接触件或位线接触件之间的桥接。因此，可以提供具有改善的可靠性的半导体存储器装置。

尽管已经参照发明构思的示例性实施例描述了发明构思，但要理解的是发明构思不限于这些示例性实施例，而是本领域普通技术人员可以对其进行各种改变和修改。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：

基底，包括单元阵列区域和边界区域；

第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；

第一位线，延伸到边界区域上并且与第一凹陷区域交叉；

位线接触件，设置在第一凹陷区域中并且接触第一位线；

第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；

单元掩埋绝缘图案，置于位线接触件的侧表面与第一凹陷区域的内壁之间；以及

边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁并且包括与单元掩埋绝缘图案的材料相同的材料。

2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括设置在第一位线和第二位线中的每条上的位线覆盖图案，

其中，边界掩埋绝缘图案覆盖位线覆盖图案的侧表面，并且

单元掩埋绝缘图案低于第一位线的顶表面。

3.根据权利要求2所述的半导体存储器装置，其中，边界掩埋绝缘图案的顶表面与位线覆盖图案的顶表面共面。

4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：

单元绝缘衬垫，置于单元掩埋绝缘图案与第一凹陷区域的内壁之间以及单元掩埋绝缘图案与位线接触件的侧壁之间；以及

边界绝缘衬垫，置于边界掩埋绝缘图案与第一位线之间，

其中，单元绝缘衬垫包括与边界绝缘衬垫的材料相同的材料，并且

单元绝缘衬垫具有定位为与单元掩埋绝缘图案的上端等高或比单元掩埋绝缘图案的上端高的上端。

5.根据权利要求4所述的半导体存储器装置，其中，边界绝缘衬垫具有比边界掩埋绝缘图案的顶表面低的上端。

6.根据权利要求2所述的半导体存储器装置，其中，边界掩埋绝缘图案包括第二凹陷区域，并且

半导体存储器装置还包括：位线间隔件，覆盖单元阵列区域中的第一位线的侧壁；以及第一残留间隔件图案，设置在第二凹陷区域中并且形成位线间隔件的部分。

7.根据权利要求6所述的半导体存储器装置，其中，边界绝缘衬垫使边界掩埋绝缘图案的上侧壁暴露，

所述半导体存储器装置还包括：第二残留间隔件图案，置于位线覆盖图案与边界掩埋绝缘图案的上侧壁之间，

位线间隔件包括：第一间隔件，在单元阵列区域中接触第一位线和位线覆盖图案的侧壁；以及第二间隔件，覆盖第一间隔件的上侧壁，并且

第二残留间隔件图案包括与第二间隔件的材料相同的材料。

8.根据权利要求6所述的半导体存储器装置，其中，位线间隔件包括：

第一间隔件，在单元阵列区域中接触第一位线的侧壁；

第二间隔件，与第一位线间隔开并且接触第一间隔件的侧壁；以及

第三间隔件，与第一间隔件间隔开并且接触第二间隔件的侧壁，并且

第一残留间隔件图案包括与第三间隔件的材料相同的材料。

9.根据权利要求8所述的半导体存储器装置，所述半导体存储器装置还包括：第二残留间隔件图案，置于第一残留间隔件图案与边界掩埋绝缘图案之间，

其中，第二残留间隔件图案包括与第二间隔件的材料相同的材料。

10.根据权利要求9所述的半导体存储器装置，其中，第二残留间隔件图案具有比边界掩埋绝缘图案的顶表面低的上端。

11.根据权利要求9所述的半导体存储器装置，其中，第一残留间隔件图案具有比第二残留间隔件图案的下端靠近基底的下端。

12.根据权利要求9所述的半导体存储器装置，其中，第二间隔件和第三间隔件使第一间隔件的上侧壁暴露，

第二残留间隔件图案使边界掩埋绝缘图案的上侧壁暴露，

位线间隔件还包括在单元阵列区域中覆盖第一间隔件的上侧壁的第四间隔件，

半导体存储器装置还包括置于边界掩埋绝缘图案的上侧壁与第一残留间隔件图案之间的第三残留间隔件图案，并且

第三残留间隔件图案包括与第四间隔件的材料相同的材料。

13.根据权利要求6所述的半导体存储器装置，所述半导体存储器装置还包括第三位线，第三位线与第一位线间隔开且第二位线位于第三位线与第一位线之间，

其中，第三位线与单元阵列区域和边界区域交叉，并且

第二位线与第一位线间隔开第一距离并且与第三位线间隔开第二距离，

其中，第一距离大于第二距离。

14.根据权利要求13所述的半导体存储器装置，其中，第一残留间隔件图案设置在第一位线与第二位线之间并且不在第二位线与第三位线之间。

15.根据权利要求13所述的半导体存储器装置，其中，位线间隔件包括：

第一间隔件，覆盖单元阵列区域中的第一位线的侧壁并且从第一位线的顶表面向上突出；以及

第二间隔件，覆盖第一间隔件的上侧壁，

其中，半导体存储器装置还包括设置在第二凹陷区域中以接触边界区域中的第一残留间隔件图案的第二残留间隔件图案，并且

其中，第二残留间隔件图案包括与第二间隔件的材料相同的材料。

16.根据权利要求13所述的半导体存储器装置，其中，位线间隔件包括：

第一间隔件，在单元阵列区域中覆盖第一位线的侧壁并且从第一位线的顶表面向上突出；以及第二间隔件，覆盖第一间隔件的侧壁并且包括与第一间隔件的材料不同的材料，

其中，半导体存储器装置还包括：第二残留间隔件图案，设置在边界掩埋绝缘图案与第一残留间隔件图案之间和边界区域中的第一位线与第二位线之间；以及第三残留间隔件图案，设置在第二位线与第三位线之间，

其中，第二残留间隔件图案和第三残留间隔件图案中的每个包括与第二间隔件的材料相同的材料，并且

其中，第三残留间隔件图案具有比第二残留间隔件图案的宽度大的宽度。

17.一种半导体存储器装置，所述半导体存储器装置包括：

基底，包括单元阵列区域和边界区域；

第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；

第一位线，延伸到边界区域上并且与第一凹陷区域交叉；

位线接触件，设置在第一凹陷区域中并且接触第一位线；

第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；

单元掩埋绝缘图案，置于位线接触件的侧表面与第一凹陷区域的内壁之间；

位线间隔件，在单元阵列区域中覆盖第一位线的侧壁；

边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁，包括第二凹陷区域，并且包括与单元掩埋绝缘图案的材料相同的材料；以及

残留间隔件图案，填充第二凹陷区域，

其中，残留间隔件图案的顶表面与边界掩埋绝缘图案的顶表面共面。

18.根据权利要求17所述的半导体存储器装置，所述半导体存储器装置还包括：

单元绝缘衬垫，置于单元掩埋绝缘图案与第一凹陷区域的内壁之间以及单元掩埋绝缘图案与第一位线的下侧壁之间；以及

边界绝缘衬垫，置于边界掩埋绝缘图案与第一位线之间，

其中，单元绝缘衬垫包括与边界绝缘衬垫的材料相同的材料，并且

单元绝缘衬垫具有定位为与单元掩埋绝缘图案的上端等高或比单元掩埋绝缘图案的上端高的上端。

19.一种半导体存储器装置，所述半导体存储器装置包括：

基底，包括单元阵列区域和边界区域；

第一凹陷区域，设置在基底的位于单元阵列区域中的上部处；

第一位线，延伸到边界区域上并且与第一凹陷区域交叉；

第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；

单元掩埋绝缘图案，置于第一位线的下侧表面与第一凹陷区域的内壁之间；

第一间隔件、第二间隔件和第三间隔件，顺序地覆盖单元阵列区域中的第一位线的侧壁，第三间隔件包括与第二间隔件的材料不同的材料；

边界掩埋绝缘图案，在边界区域中覆盖第一位线和第二位线的侧壁，包括第二凹陷区域，并且包括与单元掩埋绝缘图案的材料相同的材料；以及

第一残留间隔件图案，设置在第二凹陷区域中并且包括与第三间隔件的材料相同的材料。

20.一种制造半导体存储器装置的方法，所述方法包括下列步骤：

接收包括单元阵列区域和边界区域的基底；

在单元阵列区域中的基底上形成第一凹陷区域；

在第一凹陷区域中形成位线接触件，第一位线接触位线接触件，并且第二位线与第一位线和第一凹陷区域间隔开，其中，第一位线和第二位线中的每条延伸到边界区域上；

用单元掩埋绝缘图案填充第一凹陷区域；

形成包括第二凹陷区域的边界掩埋绝缘图案，其中，边界掩埋绝缘图案在边界区域中接触第一位线和第二位线的侧壁；

用位线间隔件覆盖单元阵列区域中的第一位线的侧壁；以及

用残留间隔件图案填充第二凹陷区域，

其中，残留间隔件图案由位线间隔件的一部分形成。

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