KR101137933B1 - 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법 - Google Patents

가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101137933B1
KR101137933B1 KR1020090104677A KR20090104677A KR101137933B1 KR 101137933 B1 KR101137933 B1 KR 101137933B1 KR 1020090104677 A KR1020090104677 A KR 1020090104677A KR 20090104677 A KR20090104677 A KR 20090104677A KR 101137933 B1 KR101137933 B1 KR 101137933B1
Authority
KR
South Korea
Prior art keywords
guard ring
region
storage node
separator
pattern
Prior art date
Application number
KR1020090104677A
Other languages
English (en)
Other versions
KR20110047881A (ko
Inventor
김진아
지석호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020090104677A priority Critical patent/KR101137933B1/ko
Priority to US12/641,073 priority patent/US8324049B2/en
Publication of KR20110047881A publication Critical patent/KR20110047881A/ko
Application granted granted Critical
Publication of KR101137933B1 publication Critical patent/KR101137933B1/ko
Priority to US13/620,353 priority patent/US20130009273A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

본 발명은 딥아웃 공정시 이웃하는 스토리지노드간 리닝을 방지하면서 딥아웃 공정시 셀영역 이외의 영역에서 벙커가 발생하는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상부에 분리막을 형성하는 단계; 상기 셀영역의 가장자리의 분리막을 식각하여 가드링패턴을 형성하는 단계; 상기 분리막 상에 상기 가드링패턴에 매립되어 가드링을 겸하는 부유막을 형성하는 단계; 상기 셀영역의 부유막과 분리막을 선택적으로 식각하여 복수의 스토리지노드패턴을 형성하는 단계; 상기 스토리지노드패턴 내부에 스토리지노드를 형성하는 단계; 및 딥아웃 공정을 통해 상기 셀영역의 분리막을 모두 제거하는 단계를 포함하고, 본 발명은 셀영역을 에워싸는 가드링패턴의 내부를 매립하도록 부유막을 형성하므로써 딥아웃 공정시 주변회로영역이 부유막에 의해 보호받기 때문에 마진확보나 벙커 개선 측면에서 탁월한 효과를 갖는다.
캐패시터, 가드링, 주변회로영역, 벙커, 셀영역, 부유막

Description

가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH FLOATING LAYER MERGED GUARD RING AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 셀영역을 에워싸는 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 디자인룰(design rule)이 작아 짐으로 인해 캐패시터의 캐패시턴스(Cs) 확보에 어려움이 발생하고 있다. 이에 캐패시턴스를 확보하기 위해 유효면적을 넓힐 수 있는 실린더(Cylinder) 구조의 캐패시터를 도입하게 되었다.
실린더 구조의 캐패시터를 형성하기 위해 딥아웃(Dip Out) 공정을 진행한다. 제1영역(셀영역)은 물론 제2영역(주변회로영역 및 코어영역)까지 딥아웃하는 풀딥아웃(Full dip out) 공정을 진행하였으나, 제1영역과 제2영역간의 단차로 인해 후속 M1C 등의 콘택공정에서 불량이 발생하는 문제가 있다.
이를 해결하기 위해 최근에는 풀딥아웃 공정 대신 제1영역만 딥아웃하는 공 정을 적용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 제1영역(101)과 제2영역(102)이 정의된 기판(11) 상에 층간절연막(12)을 형성한다. 여기서, 제1영역(101)은 셀영역을 포함하고, 제2영역(102)은 주변회로영역 및 코어영역을 포함할 수 있다.
이어서, 스토리지노드콘택마스크 및 식각을 통해 층간절연막(12)을 식각하여 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 매립되어 제1영역의 기판(11)에 연결되는 복수의 스토리지노드콘택플러그(SNC, 13)를 형성한다.
이어서, 스토리지노드콘택플러그(13)를 포함한 전면에 식각정지막(14)을 형성한 후 식각정지막(14) 상에 분리막(15)을 형성한다.
이어서, 스토리지노드마스크 및 식각(SN Mask and etch)을 통해 제1영역에서 분리막(15) 및 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13)를 노출시키는 홀 형태의 패턴(16)을 형성한다.
도 1b에 도시된 바와 같이, 제1패턴(16)을 포함한 전면에 도전막을 증착한 후, 에치백을 진행하여 패턴 내부에 스토리지노드(Storage Node, 17)를 형성한다.
도 1c에 도시된 바와 같이, 제2영역(102)을 덮고 제1영역(101)을 오픈시키는 마스크(18)를 형성한 후, 습식케미컬을 이용한 딥아웃 공정(19)을 진행한다.
이에 따라, 제1영역에서만 분리막(15)이 모두 제거되어 제1영역에서는 스토리지노드(17)만 잔류한다. 제2영역에서는 마스크(18)에 의해 보호받기 때문에 분리 막(15A)이 잔류한다.
그러나, 종래기술은 딥아웃 공정(19)시 습식케미컬이 제2영역까지 침투해들어가(도면부호 '19A' 참조) 제2영역에 벙커(Bunker, 도면부호 'B' 참조)가 다발하는 문제가 발생한다.
도 1d는 딥아웃 공정시 제2영역에 벙커가 발생된 상태를 도시한 사진이다.
딥아웃 공정에 의한 벙커결함(Bunker Defect)이 가드링 지역에서 다발하게 되며, 발생된 벙커는 킬링결함(Killing Defect)로 발생시 100% 페일을 유발하게 된다. 발생되는 벙커는 딥아웃 공정이 진행되는 제1영역 이외의 다른 영역에서 가드링 불량 및 사전 결함에 의하여 딥아웃 공정시 제1영역 이외의 다른 영역이 소실되고 후속 M1C 형성시 M1C 간 하부 브릿지가 발생되어 페일을 유발하는 양상을 나타낸다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 딥아웃 공정시 셀영역 이외의 영역에서 벙커가 발생하는 것을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 셀영역과 주변회로영역이 정의된 반도체기판; 상기 셀영역의 반도체기판 상부에 형성된 복수의 스토리지노드; 및 상기 셀영역을 에워싸는 매립가드링을 포함하는 것을 특징으로 하고, 상기 매립가드링을 겸하면서 이웃하는 상기 스토리지노드들의 상부 측벽을 지지하는 부유막(Floating layer)을 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 제1영역과 제2영역이 정의된 반도체 기판 상부에 제1분리막을 형성하는 단계; 상기 제1분리막 상에 상기 제1분리막보다 습식식각속도가 느린 제2분리막을 형성하는 단계; 상기 제1영역의 가장자리의 제1,2분리막을 식각하여 가드링패턴을 형성하는 단계; 상기 제2분리막 상에 상기 가드링패턴에 매립되어 가드링을 겸하는 부유막을 형성하는 단계; 상기 제1영역의 부유막과 제1,2분리막을 선택적으로 식각하여 복수의 패턴을 형성하는 단계; 상기 패턴에 대해 습식식각을 진행하는 단계; 상기 패턴 내부에 도전패턴을 형성하는 단계; 및 딥아웃 공정을 통해 상기 제1영역의 제1,2분리막을 모두 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상부에 분리막을 형성하는 단계; 상기 셀영역의 가장자리의 분리막을 식각하여 가드링패턴을 형성하는 단계; 상기 분리막 상에 상기 가드링패턴에 매립되어 가드링을 겸하는 부유막을 형성하는 단계; 상기 셀영역의 부유막과 분리막을 선택적으로 식각하여 복수의 스토리지노드패턴을 형성하는 단계; 상기 스토리지노드패턴 내부에 스토리지노드를 형성하는 단계; 및 딥아웃 공정을 통해 상기 셀영역의 분리막을 모두 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 셀영역을 에워싸는 가드링패턴의 내부를 매립하도록 부유막을 형성하므로써 딥아웃 공정시 주변회로영역이 부유막에 의해 보호받기 때문에 가드링패턴의 마진확보가 용이할뿐만 아니라 주변회로영역에서의 벙커를 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 제1영역(201)과 제2영역(202)이 정의된 반도체기판(21) 상부에 층간절연막(22)을 형성한다. 여기서, 제1영역(201)은 메모리장치의 셀영역을 포함하고, 제2영역(202)은 메모리장치의 주변회로영역 및 코어영역을 포함할 수 있다.
이어서, 제1영역(201)에 층간절연막(22)을 관통하는 콘택플러그(23)를 형성한다. 여기서, 콘택플러그(23)는 랜딩플러그(Landing Plug) 또는 스토리지노드콘택플러그 등을 포함할 수 있다. 콘택플러그(23)가 스토리지노드콘택플러그인 경우 도시되지 않았지만, 층간절연막(22) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(22)은 산화막으로 형성한다. 콘택플러그(23)는 콘택마스크 및 식각을 통해 층간절연막(22)을 식각하여 콘택홀을 형성한 후, 폴리실리콘막 등의 도전막을 증착 및 에치백(Etch back)하여 형성한다.
다음으로, 콘택플러그(23)가 매립된 층간절연막(22) 상에 식각정지막(24)을 형성한다. 여기서, 식각정지막(24)은 후속 분리막 식각시 식각정지 역할을 하는 막으로서, 일예로 실리콘질화막(Si3N4)으로 형성한다. 식각정지막(24)은 50～2000Å의 두께로 형성한다.
이어서, 식각정지막(24) 상부에 분리막(25)을 형성한다. 이때, 분리막(25)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요한 면적을 확보할 수 있는 두께로 증착한다. 분리막(25)은 BPSG(Boro Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma oxide)와 같은 산화막 을 사용할 수 있다. 분리막은 100～15000Å 범위의 두께를 가질 수 있다. 한편, 분리막(25)을 형성한 후에는 CMP(Chemical Mechanical Polishing), 건식식각, 습식식각 등을 통해 평탄화할 수 있다. 이때, 평탄화되는 두께는 50～5000Å 범위가 될 수 있다.
이어서, 가드링마스크(26A) 및 식각 공정을 통해 분리막(25)과 식각정지막(24)을 선택적으로 건식식각하여 가드링패턴(26)을 형성한다. 즉, 제1영역(201)의 가장자리에서 분리막(25)과 식각정지막(24)을 순차적으로 식각하여 가드링패턴(26)을 형성한다. 가드링패턴(26)은 제1영역(201)을 에워싸는 링 형태(Ring type)의 트렌치(Trench)다.
가드링마스크(26A) 진행시 i-line, KrF 또는 ArF(Immersion)을 노광원으로 이용할 수 있고, 식각 진행시 CxFy(예, C4F8) CxFyClz(x=2～7, y=1～12, z=0～8, y+z=2x-2), O2, O3 등의 성분이 포함된 가스를 단독 또는 혼용하여 진행할 수 있다.
도 2b에 도시된 바와 같이, 가드링마스크를 제거한 후에 가드링패턴(26)을 매립하는 매립가드링(Buried Guard Ring, 27)을 형성한다. 매립가드링(27)은 가드링패턴(26)을 매립할때까지 분리막(25) 상에 절연막을 증착한 후 에치백 또는 CMP 공정을 진행하므로써 가드링패턴을 매립하는 형태로 형성할 수 있다.
이때, 매립가드링(27)은 후속 딥아웃 공정시 제거되지 않는 물질을 포함한다. 바람직하게, 매립가드링(27)은 절연막을 포함하고, 특히 질화막을 포함할 수 있다. 예를 들어, 매립가드링(27)은 실리콘질화막(Si3N4) 또는 실리콘산화질화 막(SiON)을 사용할 수 있다. 매립가드링(27)은 가드링패턴의 깊이 및 선폭에 따라 다르지만, 50～3000Å 두께가 되도록 형성한다.
이와 같이, 매립가드링(27)이 가드링패턴(26)을 매립하면서 형성되므로, 매립가드링(27)은 제1영역(201)의 가장자리를 에워싸는 형태가 된다.
도 2c에 도시된 바와 같이, 가드링(27)이 형성된 분리막(25) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제1영역(201)에 선택적으로 패턴을 형성하기 위한 마스크(28)를 형성한다.
이어서, 마스크(28)를 식각장벽으로 하여 식각정지막(24)에서 식각이 정지하도록 분리막(25)을 식각한다. 이후 연속해서 식각정지막(24)을 식각하여 각각의 콘택플러그(23)를 노출시키는 복수의 패턴(29)을 형성한다. 패턴(29)은 식각정지막(24A), 분리막(25A)의 적층구조물 내에 형성된다. 패턴(29) 형성시 매립가드링(27)은 식각하지 않는다. 콘택플러그(23)가 스토리지노드콘택플러그를 포함하는 경우, 패턴(29)은 스토리지노드패턴이 되며, 이때 패턴(29)은 홀 형태일 수 있다. 또한, 콘택플러그(23)가 랜딩플러그인 경우에는 패턴(29)은 콘택홀이 될 수 있다.
도 2d에 도시된 바와 같이, 마스크를 제거한 후에 패턴의 내부에 실린더 형태를 갖는 도전패턴(30)을 형성한다. 여기서, 콘택플러그(23)가 스토리지노드콘택플러그를 포함하는 경우, 도전패턴(30)은 실린더형의 스토리지노드가 된다. 또한, 콘택플러그(23)가 랜딩플러그인 경우, 도전패턴(30)은 비트라인콘택플러그 또는 스토리지노드콘택플러그가 될 수 있다.
도전패턴(30)은 패턴(29)을 포함한 전면에 도전막을 증착한 후 에치백하여 형성한다. 도전패턴(30)으로 사용되는 도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 2e에 도시된 바와 같이, 포토레지스트를 도포한 후 노광 및 현상하여 제2영역(202)을 덮고 제1영역(201)을 오픈시키는 제1영역오픈마스크(31)를 형성한 후에 딥아웃 공정(32)을 진행한다.
딥아웃 공정(32)시, 제1영역(201)에서는 분리막이 모두 제거되고, 제2영역(202)에만 분리막(25B)이 잔류한다.
딥아웃 공정(32)은 습식딥아웃공정을 적용한다. 분리막이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등과 같이 산화막을 습식식각할 수 있는 습식케미컬(Wet chemical)을 이용할 수 있다. 이때, 매립가드링(27)은 질화막을 포함하므로, 습식딥아웃 공정시 제거되지 않는다.
위와 같은 딥아웃 공정(32)시에 매립가드링(27)은 식각되지 않고 잔류하여 습식케미컬이 제2영역(202)쪽으로 흘러들어가는 것을 방지한다. 이에 따라, 딥아웃 공정(32)시 제2영역(202)에서 벙커가 발생하지 않는다.
도 2f는 본 발명의 제1실시예에 따른 반도체장치의 평면도로서, 복수의 도전패턴(30)이 형성된 제1영역(201)의 가장자리를 매립가드링(27)이 에워싸고 있다. 이와 같이, 매립가드링(27)이 제1영역(201)을 에워싸고 있기 때문에 딥아웃 공정시 제2영역(202)쪽에서 벙커가 발생하지 않는다.
본 발명은 필라형의 도전패턴을 채택하는 반도체장치에도 적용할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다. 도전패턴(30A)을 제외한 나머지 구성요소는 제1실시예와 동일하다.
도 3a에 도시된 바와 같이, 제1영역(201)과 제2영역(202)이 정의된 반도체기판(21) 상부에 층간절연막(22)을 형성한다. 여기서, 제1영역(201)은 메모리장치의 셀영역을 포함하고, 제2영역(202)은 메모리장치의 주변회로영역 및 코어영역을 포함할 수 있다.
이어서, 제1영역(201)에 층간절연막(22)을 관통하는 콘택플러그(23)를 형성한다. 여기서, 콘택플러그(23)는 랜딩플러그(Landing Plug) 또는 스토리지노드콘택플러그 등을 포함할 수 있다. 콘택플러그(23)가 스토리지노드콘택플러그인 경우 도시되지 않았지만, 층간절연막(22) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(22)은 산화막으로 형성한다. 콘택플러그(23)는 콘택마스크 및 식각을 통해 층간절연막(22)을 식각하여 콘택홀을 형성한 후, 폴리실리콘막 등의 도전막을 증착 및 에치백(Etch back)하여 형성한다.
다음으로, 콘택플러그(23)가 매립된 층간절연막(22) 상에 식각정지막(24)을 형성한다. 여기서, 식각정지막(24)은 후속 분리막 식각시 식각정지 역할을 하는 막으로서, 일예로 실리콘질화막(Si3N4)으로 형성한다. 식각정지막(24)은 50～2000Å의 두께로 형성한다.
이어서, 식각정지막(24) 상부에 분리막(25)을 형성한다. 이때, 분리막(25)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요한 면적을 확보할 수 있는 두께로 증착한다. 분리막(25)은 BPSG(Boro Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma oxide)와 같은 산화막을 사용할 수 있다. 분리막은 100～15000Å 범위의 두께를 가질 수 있다. 한편, 분리막을 형성한 후에는 CMP(Chemical Mechanical Polishing), 건식식각, 습식식각 등을 통해 평탄화할 수 있다. 이때, 평탄화되는 두께는 50～5000Å 범위가 될 수 있다.
이어서, 가드링마스크(26A) 및 식각 공정을 통해 분리막(25)과 식각정지막(24)을 선택적으로 건식식각하여 가드링패턴(26)을 형성한다. 즉, 제1영역(201)의 가장자리에서 분리막(25)과 식각정지막(24)을 순차적으로 식각하여 가드링패턴(26)을 형성한다. 가드링패턴(26)은 제1영역(201)을 에워싸는 링 형태(Ring type)의 트렌치(Trench)다.
가드링마스크(26A) 진행시 i-line, KrF 또는 ArF(Immersion)을 노광원으로 이용할 수 있고, 식각 진행시 CxFy(예, C4F8) CxFyClz(x=2～7, y=1～12, z=0～8, y+z=2x-2), O2, O3 등의 성분이 포함된 가스를 단독 또는 혼용하여 진행할 수 있다.
도 3b에 도시된 바와 같이, 가드링마스크를 제거한 후에 가드링패턴(26)을 매립하는 매립가드링(Buried Guard Ring, 27)을 형성한다. 매립가드링(27)은 가드 링패턴(26)을 매립할때까지 분리막 상에 절연막을 증착한 후 에치백 또는 CMP 공정을 진행하므로써 가드링패턴을 매립하는 형태로 형성할 수 있다.
이때, 매립가드링(27)은 후속 딥아웃 공정시 제거되지 않는 물질을 포함한다. 바람직하게, 매립가드링(27)은 절연막을 포함하고, 특히 질화막을 포함할 수 있다. 예를 들어, 매립가드링(27)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)을 사용할 수 있다. 매립가드링(27)은 가드링패턴의 깊이 및 선폭에 따라 다르지만, 50～3000Å 두께가 되도록 형성한다.
이와 같이, 매립가드링(27)이 가드링패턴(26)을 매립하면서 형성되므로, 매립가드링(27)은 제1영역(201)의 가장자리를 에워싸는 형태가 된다.
도 3c에 도시된 바와 같이, 가드링(27)이 형성된 분리막(25) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제1영역(201)에 선택적으로 패턴을 형성하기 위한 마스크(28)를 형성한다.
이어서, 마스크(28)를 식각장벽으로 하여 식각정지막(24)에서 식각이 정지하도록 분리막(25)을 식각한다. 이후 연속해서 식각정지막(24)을 식각하여 각각의 콘택플러그(23)를 노출시키는 복수의 패턴(29)을 형성한다. 패턴(29)은 식각정지막(24A), 분리막(25A)의 적층구조물 내에 형성된다. 패턴(29) 형성시 매립가드링(27)은 식각하지 않는다. 콘택플러그(23)가 스토리지노드콘택플러그를 포함하는 경우, 패턴(29)은 스토리지노드패턴이 되며, 이때 패턴(29)은 홀 형태일 수 있다. 또한, 콘택플러그(23)가 랜딩플러그인 경우에는 패턴(29)은 콘택홀이 될 수 있다.
도 3d에 도시된 바와 같이, 마스크를 제거한 후에 패턴의 내부에 필라(Pillar) 형태를 갖는 도전패턴(30A)을 형성한다. 여기서, 콘택플러그(23)가 스토리지노드콘택플러그를 포함하는 경우, 도전패턴(30A)은 스토리지노드가 된다. 또한, 콘택플러그(23)가 랜딩플러그인 경우, 도전패턴(30A)은 비트라인콘택플러그 또는 스토리지노드콘택플러그가 될 수 있다.
도전패턴(30A)은 패턴(29)을 매립하도록 전면에 도전막을 증착한 후 에치백하여 형성한다. 도전패턴(30A)으로 사용되는 도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 3e에 도시된 바와 같이, 포토레지스트를 도포한 후 노광 및 현상하여 제2영역(202)을 덮고 제1영역(201)을 오픈시키는 제1영역오픈마스크(31)를 형성한 후에 딥아웃 공정(32)을 진행한다.
딥아웃 공정(32)시, 제1영역(201)에서는 분리막이 모두 제거되고, 제2영역(202)에서만 분리막(25B)이 잔류한다.
딥아웃 공정(32)은 습식딥아웃공정을 적용한다. 분리막이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등과 같이 산화막을 습식식각할 수 있는 습식케미컬(Wet chemical)을 이용할 수 있다. 이때, 매립가드링(27)은 질화막을 포함하므로, 습식딥아웃 공정시 제거되지 않는다.
위와 같은 딥아웃 공정(32)시에 매립가드링(27)은 식각되지 않고 잔류하여 습식케미컬이 제2영역(202)쪽으로 흘러들어가는 것을 방지한다. 이에 따라, 딥아웃 공정(32)시 제2영역(202)에서 벙커가 발생하지 않는다.
도 3f는 본 발명의 제2실시예에 따른 반도체장치의 평면도로서, 복수의 도전패턴(30A)이 형성된 제1영역(201)의 가장자리를 매립가드링(27)이 에워싸고 있다. 이와 같이, 매립가드링(27)이 제1영역(201)을 에워싸고 있기 때문에 딥아웃 공정시 제2영역(202)쪽에서 벙커가 발생하지 않는다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역(401)과 주변회로영역(402)이 정의된 반도체기판(41) 상부에 층간절연막(42)을 형성한다. 여기서, 셀영역(401)과 주변회로영역(402)은 DRAM 등의 메모리장치를 구성하는 영역들이다.
이어서, 셀영역(401)에 층간절연막(42)을 관통하는 스토리지노드콘택플러그(43)를 형성한다. 여기서, 도시되지 않았지만, 스토리지노드콘택플러그(43) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(42)은 산화막으로 형성한다. 스토리지노드콘택플러그(43)는 스토리지노드콘택마스크 및 식각을 통해 층간절연막(42)을 식각하여 스토리지노드콘택홀을 형성한 후, 폴리실리콘막 등의 도전막을 증착 및 에치백(Etch back)하여 형성한다.
다음으로, 스토리지노드콘택플러그(43)가 매립된 층간절연막(42) 상에 식각정지막(44)을 형성한다. 여기서, 식각정지막(44)은 후속 분리막 식각시 식각정지 역할을 하는 막으로서, 일예로 실리콘질화막(Si3N4)으로 형성한다. 식각정지막(24)은 50～2000Å의 두께로 형성한다.
이어서, 식각정지막(44) 상부에 제1분리막(45)을 형성한다. 이때, 제1분리막(45)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요한 면적을 확보할 수 있는 두께로 증착한다. 제1분리막(45)은 BPSG(Boro Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma oxide)와 같은 산화막을 사용할 수 있다. 제1분리막(45)은 100～15000Å 범위의 두께를 가질 수 있다. 한편, 제1분리막(45)을 형성한 후에는 CMP(Chemical Mechanical Polishing), 건식식각, 습식식각 등을 통해 평탄화할 수 있다. 이때, 평탄화되는 두께는 50～5000Å 범위가 될 수 있다.
이어서, 가드링마스크(46A) 및 식각 공정을 통해 제1분리막(45)과 식각정지막(44)을 선택적으로 건식식각하여 가드링패턴(46)을 형성한다. 즉, 셀영역(401)의 가장자리에서 제1분리막(45)과 식각정지막(44)을 순차적으로 식각하여 가드링패턴(46)을 형성한다. 가드링패턴(46)은 셀영역(401)을 에워싸는 링 형태(Ring type)의 트렌치(Trench)다.
가드링마스크(46A) 진행시 i-line, KrF 또는 ArF(Immersion)을 노광원으로 이용할 수 있고, 식각 진행시 CxFy(예, C4F8) CxFyClz(x=2～7, y=1～12, z=0～8, y+z=2x-2), O2, O3 등의 성분이 포함된 가스를 단독 또는 혼용하여 진행할 수 있다.
도 4b에 도시된 바와 같이, 가드링마스크를 제거한 후에 가드링패턴(46)을 매립할때까지 전면에 부유막(Floating layer, 47)을 형성한다. 이때, 부유막(47)은 질화막을 포함한다. 예를 들어, 부유막(47)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)을 사용할 수 있다. 부유막(47)은 가드링패턴의 깊이 및 선폭에 따라 다르지만, 가드링패턴(46)을 매립하면서 제1분리막(45) 표면 상에서 50～3000Å 두께가 되도록 형성한다.
이와 같이, 부유막(47)이 가드링패턴(46)을 매립하면서 형성되므로, 부유막(47) 중 가드링패턴을 매립하는 부분은 셀영역의 가장자리를 에워싸는 매립가드링을 겸하게 된다. 부유막(47)이 질화막인 경우 'NFC(Nitride Floating Capacitor)'라고 일컫는다.
이어서, 부유막(47) 상에 제2분리막(48)을 형성한다. 제2분리막(48)은 BPSG, PSG, TEOS, USG 또는 HDP와 같은 산화막을 사용할 수 있다. 제2분리막(48)은 100～2000Å 범위의 두께를 가질 수 있다. 한편, 제2분리막(48)은 생략할 수도 있다.
도 4c에 도시된 바와 같이, 제2분리막(48) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 스토리지노드마스크(49)를 형성한다.
이어서, 스토리지노드마스크(49)를 식각장벽으로 하여 제2분리막(48), 부유막(47) 및 제1분리막(45)을 순차적으로 식각한다. 이후 연속해서 식각정지막(44)을 식각하여 각각의 스토리지노드콘택플러그(43)를 노출시키는 복수의 스토리지노드패턴(50)을 형성한다. 스토리지노드패턴(50)은 식각정지막(44A), 제1분리막(45A), 부 유막(47A) 및 제2분리막(48A)의 적층구조물 내에 형성된다. 스토리지노드패턴(50)은 셀영역의 가장자리에서는 형성되지 않는다.
상술한 바와 같이, 본 발명의 제3실시예에서는 스토리지노드패턴(50) 형성시 가드링패턴을 동시에 형성하고 있지 않다. 즉, 가드링패턴(46)을 미리 형성하고 가드링패턴(46)을 부유막(47)으로 매립시킨 후에 스토리지노드패턴(50)을 형성하고 있다.
도 4d에 도시된 바와 같이, 스토리지노드마스크를 제거한 후에 스토리지노드패턴의 내부에 실린더 형태를 갖는 스토리지노드(51)를 형성한다. 스토리지노드(51)는 스토리지노드패턴을 포함한 전면에 도전막을 증착한 후 에치백하여 형성한다. 스토리지노드(51)로 사용되는 도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전막 증착 및 에치백 공정을 스토리지노드 분리(Storage node isolation) 공정이라 일컫는다.
도 4e에 도시된 바와 같이, 부유막(47A)의 일부를 식각한다. 부유막(47A)의 일부 식각시 부유막(47A) 상부의 제2분리막(48A)을 먼저 식각한다.
위와 같이 부유막(47A)의 일부를 식각하므로써 부유막(47B)에는 후속 딥아웃 공정시 습식케미컬이 흘러들어갈 수 있는 오프닝(47C)이 형성된다. 부유막(47B)에 형성된 오프닝(47C)은 도 4h에 도시된 형태를 가질 수 있다. 오프닝(47C)은 규칙적이고 반복적으로 나열된다. 오프닝(47C)는 딥아웃 공정 진행시에 습식케미컬(wet chemical)이 내부로 잘 침투하도록 하기 위한 구조이다.
부유막(47B)의 일부를 식각할 때 최소한 오프닝(47C)만 확보하도록 식각하여 부유막(47B)의 지지 성능을 유지하도록 한다. 오프닝(47C)이 필요 이상으로 많아지거나 넓어지면 부유막(47B)의 지지성능이 약화된다.
도 4f에 도시된 바와 같이, 딥아웃 공정(52)을 진행한다. 딥아웃 공정(52)시, 셀영역(401)에서는 제1분리막과 제2분리막이 모두 제거되고, 주변회로영역(402)에서는 제2분리막은 제거되지만 제1분리막(45B)은 잔류한다.
딥아웃 공정(52)은 습식딥아웃공정을 적용한다. 제1 및 제2분리막이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등과 같이 산화막을 습식식각할 수 있는 습식케미컬(Wet chemical)을 이용할 수 있다. 습식케미컬은 부유막(47B)에 형성되어 있는 오프닝(47C)을 통해 흘러들어가 셀영역(401)의 분리막들을 식각하게 된다. 부유막(47B)이 질화막이므로 딥아웃 공정(52)시 부유막(47B)은 식각되지 않고, 가드링패턴에 매립된 부분에 의해 습식케미컬이 주변회로영역(402)쪽으로 흘러드러가는 것을 방지한다. 이와 같은 부유막(47B)을 사용하므로써 주변회로영역을 덮고 셀영역을 오픈시키는 마스크 공정을 진행할 필요가 없다.
위와 같은 딥아웃 공정(42)시에 부유막(47B)은 식각되지 않고 잔류하여 스토리지노드(51)가 쓰러지지 않도록 견고하게 지지(Support)하게 된다. 그리고, 습식케미컬은 식각정지막(44A)에 의해 스토리지노드(51)의 하부 구조로 침투하지 못한다. 부유막(47B)이 질화막인 경우, 'NFC(Nitride Floating Capacitor)' 라고 일컫는다.
도 4g는 스토리지노드(51)를 형성하기 위한 에치백공정시 상부 손실이 발생된 경우를 도시한 도면으로서, 스토리지노드(51)의 상부가 손실되더라도 가드링패턴의 내부를 부유막(47B)이 모두 매립(도면부호 'C' 참조)하고 있기 때문에 안전한 보호막 역할을 수행할 수 있다. 즉, 가드링패턴의 주변에서 스토리지노드(51)의 상부손실이 과도하게 발생되더라도 딥아웃 공정(52)시 사용되는 습식케미컬(도면부호 'D' 참조)이 가드링패턴에 매립된 부유막(47B)을 통과하지 못하므로 주변회로영역(402)에서 습식케미컬(D)에 의한 벙커가 발생하지 않는다.
도 4h는 본 발명의 제3실시예에 따른 반도체장치의 평면도이다.
도 4h를 참조하면, 이웃하는 스토리지노드(51)의 측벽을 고정시키는 부유막(47B)은 일정 지역에서 부분적으로 오프닝(47C)를 갖고 있다. 여기서, 오프닝(47C)은 규칙적이고 반복적으로 배열될 수 있고, 예를 들어 오프닝(47C)의 형태는 땅콩 모양이 될 수 있다. 오프닝(47C)은 전술한 것처럼, 딥아웃공정시 습식케미컬의 침투경로를 제공하기 위한 것이다. 오프닝(47C)에 의해 이웃하는 6개의 스토리지노드의 측벽이 노출됨을 알 수 있다. 오프닝(47C)에 의해 노출되는 스토리지노드(51)는 6개 이상이 될 수도 있다. 부유막(47B)에 구비된 오프닝(27C)의 크기 및 갯수는 제한이 없으나, 습식케미컬의 침투경로만 제공할 수 있는 최소한의 크기 및 갯수를 가지면 된다.
이와 같이, 부유막(47B)이 이웃하는 스토리지노드들의 측벽을 지지하는 일체형의 형태를 가지므로 보다 더 견고하게 이웃하는 스토리지노드들을 지지할 수 있게 되어 딥아웃 공정시 인접한 스토리지노드(51)간의 리닝(Leaning)이 방지된다.
부유막(47B)의 일부는 가드링패턴(46)을 매립하고 있으며, 이에 따라 가드링패턴(46)에 매립된 부분은 셀영역을 에워싸는 가드링을 겸하게 된다.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀영역(501)과 주변회로영역(502)이 정의된 반도체기판(51) 상부에 층간절연막(52)을 형성한다. 여기서, 셀영역(501)과 주변회로영역(502)은 DRAM 등의 메모리장치를 구성하는 영역들이다.
이어서, 셀영역(501)에 층간절연막(62)을 관통하는 스토리지노드콘택플러그(63)를 형성한다. 여기서, 도시되지 않았지만, 스토리지노드콘택플러그(63) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(62)은 산화막으로 형성한다. 스토리지노드콘택플러그(63)는 층간절연막(62)을 식각하여 스토리지노드콘택홀을 형성한 후, 폴리실리콘막 등의 도전막을 증착 및 에치백(Etch back)하여 형성한다.
다음으로, 스토리지노드콘택플러그(63)가 매립된 층간절연막(62) 상에 식각정지막(64)을 형성한다. 여기서, 식각정지막(64)은 후속 분리막 식각시 식각정지 역할을 하는 막으로서, 일예로 실리콘질화막(Si3N4)으로 형성한다.
이어서, 식각정지막(64) 상부에 제1분리막(65)과 제2분리막(66)을 차례로 형성한다. 이때, 제1 및 제2분리막(65, 66)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요한 면적을 확보할 수 있는 두께로 증착한다. 제1 및 제2분 리막(65, 66)은 BPSG(Boro Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma oxide)와 같은 산화막을 사용할 수 있다. 제1분리막(65)과 제2분리막(66)은 동일한 습식식각용액에 대해 습식식각속도가 서로 다른 물질일 수 있다. 예컨대, 습식식각속도가 빠른 물질로 제1분리막(65)을 형성하고, 제2분리막(66)은 제1분리막(65)보다 습식식각속도가 느린 물질로 형성한다. 습식식각속도가 빠른 물질은 BPSG, SOD 또는 PSG를 포함하고, 습식식각속도가 느린 물질은 LPTEOS 또는 PETEOS를 포함한다. 따라서, 제1분리막(65)은 BPSG, SOD 또는 PSG를 포함하고, 제2분리막(66)은 LPTEOS 또는 PETEOS를 포함한다. 습식식각속도의 차이는 산화막식각용액에 의한 것으로서, 예를 들어, 산화막식각용액은 불산(HF) 또는 BOE(Buffered Oxide Etchant) 용액을 포함한다.
제1 및 제2분리막(65, 66)의 총 두께는 100～15000Å 범위의 두께를 가질 수 있다. 한편, 제1분리막 및 제2분리막(65, 66)을 형성한 후에는 CMP(Chemical Mechanical Polishing), 건식식각, 습식식각 등을 통해 평탄화할 수 있다. 이때, 평탄화되는 두께는 50～5000Å 범위가 될 수 있다.
이어서, 가드링마스크(67A) 및 식각 공정을 통해 제1,2분리막(65, 66)과 식각정지막(64)을 선택적으로 건식식각하여 가드링패턴(67)을 형성한다. 즉, 셀영역(501)의 가장자리에서 제1,2분리막(65, 66)과 식각정지막(64)을 순차적으로 식각하여 가드링패턴(67)을 형성한다. 가드링패턴(67)은 셀영역(501)을 에워싸는 링 형태(Ring type)의 트렌치(Trench)다.
가드링마스크(67A) 진행시 i-line, KrF 또는 ArF(Immersion)을 노광원으로 이용할 수 있고, 식각 진행시 CxFy(예, C4F8) CxFyClz(x=2～7, y=1～12, z=0～8, y+z=2x-2), O2, O3 등의 성분이 포함된 가스를 단독 또는 혼용하여 진행할 수 있다.
도 5b에 도시된 바와 같이, 가드링마스크(67A)를 제거한 후에 가드링패턴(67)을 매립할때까지 전면에 부유막(68)을 형성한다. 이때, 부유막(68)은 질화막을 포함한다. 예를 들어, 부유막(68)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)을 사용할 수 있다. 부유막(68)은 가드링패턴의 깊이 및 선폭에 따라 다르지만, 가드링패턴(67)을 매립하면서 제2분리막(66) 표면 상에서 50～3000Å 두께가 되도록 형성한다.
이와 같이, 부유막(68)이 가드링패턴(67)을 매립하면서 형성되므로, 부유막(68) 중 가드링패턴을 매립하는 부분은 셀영역의 가장자리를 에워싸는 매립가드링을 겸하게 된다. 부유막(68)이 질화막인 경우 'NFC(Nitride Floating Capacitor)'라고 일컫는다.
이어서, 부유막(68) 상에 제3분리막(69)을 형성한다. 제3분리막(69)은 절연막을 포함하는데, 제2분리막(66)과 동일한 물질로 형성한다. 예컨대, 제3분리막(69)은 습식식각속도가 느린 LPTEOS 또는 PETEOS를 포함한다.
도 5c에 도시된 바와 같이, 제3분리막(69) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 스토리지노드마스크(70)를 형성한다.
이어서, 스토리지노드마스크(70)를 식각장벽으로 하여 제3분리막(69), 부유 막(68), 제2분리막(66) 및 제1분리막(65)을 순차적으로 식각한다. 이후 연속해서 식각정지막(64)을 식각하여 각각의 스토리지노드콘택플러그(63)를 노출시키는 복수의 스토리지노드패턴(71)을 형성한다. 스토리지노드패턴(71)은 식각정지막(64A), 제1분리막(65A), 제2분리막(66A), 부유막(68A) 및 제3분리막(69A)의 적층구조물 내에 형성된다. 스토리지노드패턴(71)은 셀영역(501)의 가장자리에서는 형성하지 않는다.
상술한 바와 같이, 본 발명의 제4실시예에서는 스토리지노드패턴 형성시 가드링패턴을 동시에 형성하고 있지 않다. 즉, 가드링패턴(67)을 미리 형성하고 가드링패턴(67)을 부유막(68)으로 매립시킨 후에 스토리지노드패턴(71)을 형성하고 있다.
도 5d에 도시된 바와 같이, 습식식각을 진행한다. 이에 따라, 스토리지노드패턴(71)의 하부영역이 넓어진다. 습식식각은 제1 내지 제3분리막(65A, 66A, 69A)이 산화막 물질이므로 산화막식각용액을 이용하여 진행한다. 따라서 제1 내지 제3분리막(65A, 66A, 69A)이 식각되며, 습식식각속도가 빠른 제1분리막(65A)이 상대적으로 제2 및 제3분리막(66A, 69A)보다 빨리 식각된다. 즉, 제2 및 제3분리막(66A, 69A)은 거의 식각되지 않고 제1분리막(65A)만 식각된다. 물론, 질화막 물질인 부유막(68A)도 식각되지 않는다. 이에 따라, 하부영역이 넓어진 스토리지노드패턴(71A)이 형성된다.
도 5e에 도시된 바와 같이, 스토리지노드마스크를 제거한 후에 스토리지노드패턴의 내부에 실린더 형태를 갖는 스토리지노드(72)를 형성한다. 스토리지노 드(72)는 스토리지노드패턴을 포함한 전면에 도전막을 증착한 후 에치백하여 형성한다. 스토리지노드(72)로 사용되는 도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전막 증착 및 에치백 공정을 스토리지노드 분리(Storage node isolation) 공정이라 일컫는다.
이어서, 부유막(68A)의 일부를 식각한다. 부유막(68A)의 일부 식각시 부유막(68A) 상부의 제3분리막을 먼저 식각한다. 식각된 부유막은 도면부호 '68B'가 된다.
위와 같이 부유막(68B)의 일부를 식각하므로써 후속 딥아웃 공정시 습식케미컬이 흘러들어갈 수 있는 오프닝(68C)이 형성된다. 부유막(68B)에 형성된 오프닝(68C)은 도 4h에 도시된 형태를 가질 수 있다. 오프닝(68C)는 규칙적이고 반복적으로 나열된다. 오프닝(68C)는 딥아웃 공정 진행시에 습식케미컬(wet chemical)이 내부로 잘 침투하도록 하기 위한 구조이다.
부유막(68B)의 일부를 식각할 때 최소한 오프닝(68C)만 확보하도록 식각하여 부유막(68B)의 지지 성능을 유지하도록 한다. 오프닝(68C)이 필요 이상으로 많아지거나 넓어지면 부유막(68B)의 지지성능이 약화된다.
도 5f에 도시된 바와 같이, 딥아웃 공정(73)을 진행한다. 딥아웃 공정(73)시, 셀영역(501)에서는 제1분리막 내지 제3분리막이 모두 제거되고, 주변회로영역에서는 제3분리막은 제거되지만 제1 및 제2분리막(65B, 66B)은 잔류한다.
딥아웃 공정(73)은 습식딥아웃공정을 적용한다. 제1 내지 제3분리막이 산화 막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등과 같이 산화막을 습식식각할 수 있는 습식케미컬(Wet chemical)을 이용할 수 있다. 습식케미컬은 부유막(68B)에 형성되어 있는 오프닝(68C)을 통해 흘러들어가 분리막들을 식각하게 된다. 이때, 부유막(68B)이 질화막이므로, 딥아웃 공정(73)시 부유막(68B)은 식각되지 않는다. 이와 같은 부유막(68B)을 사용하므로써 주변회로영역을 덮고 셀영역을 오픈시키는 마스크 공정을 진행할 필요가 없다.
위와 같은 딥아웃 공정(73)시에 부유막(68B)은 식각되지 않고 잔류하여 스토리지노드(72)가 쓰러지지 않도록 견고하게 지지(Support)하게 된다. 그리고, 습식케미컬은 식각정지막(64A)에 의해 스토리지노드의 하부 구조로 침투하지 못한다.
제4실시예에 따르면, 가드링패턴에 인접하는 스토리지노드(73)의 상부가 손실되더라도 가드링패턴의 내부를 부유막(68B)이 모두 매립하고 있기 때문에 안전한 보호막 역할을 수행할 수 있다. 즉, 가드링패턴의 주변에서 스토리지노드(73)의 상부손실이 과도하게 발생되더라도 딥아웃 공정(73)시 사용되는 습식케미컬이 가드링패턴에 매립된 부유막(68B)을 통과하지 못하므로 주변회로영역(502)에서 습식케미컬에 의한 벙커가 발생하지 않는다.
본 발명은 필라형 스토리지노드를 채택하는 캐패시터에도 적용할 수 있다.
도 6은 제3실시예의 변형예에 따른 도면이다. 도 4c에 도시된 것처럼 스토리지노드패턴을 형성한 후에 스토리지노드패턴을 매립하는 필라형의 스토리지노드(51A)를 형성한다. 이후, 딥아웃 공정(53)까지의 공정은 제3실시예와 동일하다.
도 7은 제4실시예의 변형예에 따른 도면이다. 도 5d에 도시된 것처럼 하부가 넓어진 스토리지노드패턴을 형성한 후에 스토리지노드패턴을 매립하는 필라형의 스토리지노드(72A)를 형성한다. 이후, 딥아웃 공정(73)까지의 공정은 제4실시예와 동일하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 1d는 딥아웃 공정시 제2영역에 벙커가 발생된 상태를 도시한 사진이다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 2f는 본 발명의 제1실시예에 따른 반도체장치의 평면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3f는 본 발명의 제2실시예에 따른 반도체장치의 평면도.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 4g는 스토리지노드의 상부손실이 발생된 경우를 도시한 도면.
도 4h는 본 발명의 제3실시예에 따른 반도체장치의 평면도.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 6은 제3실시예의 변형예에 따른 도면.
도 7은 제3실시예의 변형예에 따른 도면.
* 도면의 주요 부분에 대한 부호의 설명
401 : 셀영역 402 : 주변회로영역
41 : 반도체기판 42 : 층간절연막
43 : 스토리지노드콘택플러그 44A : 식각정지막
45B : 제1분리막 47B : 부유막
51 : 스토리지노드 52 : 딥아웃 공정

Claims (23)

  1. 셀영역과 주변회로영역이 정의된 반도체기판;
    상기 셀영역의 반도체기판 상부에 형성된 복수의 스토리지노드;
    상기 셀영역을 에워싸는 매립가드링; 및
    이웃하는 상기 스토리지노드들의 상부 측벽을 지지하는 부유막
    을 포함하는 반도체장치.
  2. 셀영역과 주변회로영역이 정의된 반도체기판;
    상기 셀영역의 반도체기판 상부에 형성된 복수의 스토리지노드; 및
    상기 셀영역을 에워싸는 매립가드링을 겸하면서 이웃하는 상기 스토리지노드들의 상부 측벽을 지지하는 부유막
    을 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 부유막은 상기 이웃하는 스토리지노드들 중 일부 사이를 오픈시키는 오프닝을 갖는 반도체장치.
  4. 제1항에 있어서,
    상기 매립가드링은 절연막을 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 매립가드링은 질화막을 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 스토리지노드는 실린더형 스토리지노드 또는 필라형 스토리지노드를 포함하는 반도체장치.
  7. 제1영역과 제2영역이 정의된 반도체 기판 상부에 제1분리막을 형성하는 단계;
    상기 제1분리막 상에 상기 제1분리막보다 습식식각속도가 느린 제2분리막을 형성하는 단계;
    상기 제1영역의 가장자리의 제1,2분리막을 식각하여 가드링패턴을 형성하는 단계;
    상기 제2분리막 상에 상기 가드링패턴에 매립되어 가드링을 겸하는 부유막을 형성하는 단계;
    상기 제1영역의 부유막과 제1,2분리막을 선택적으로 식각하여 복수의 패턴을 형성하는 단계;
    상기 패턴에 대해 습식식각을 진행하는 단계;
    상기 패턴 내부에 도전패턴을 형성하는 단계; 및
    딥아웃 공정을 통해 상기 제1영역의 제1,2분리막을 모두 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 가드링패턴은 상기 제1영역을 에워싸는 링 형태의 트렌치(Ring type trench)를 포함하는 반도체장치 제조 방법.
  9. 제7항에 있어서,
    상기 부유막은 절연막을 포함하는 반도체장치 제조 방법.
  10. 제7항에 있어서,
    상기 제1,2분리막은 산화막을 포함하고, 상기 부유막은 질화막을 포함하는 반도체장치 제조 방법.
  11. 제7항에 있어서,
    상기 패턴은 홀 형태인 반도체장치 제조 방법.
  12. 제7항에 있어서,
    상기 도전패턴은 실린더형 스토리지노드 또는 필라형 스토리지노드를 포함하 는 반도체장치 제조 방법.
  13. 제7항에 있어서,
    상기 딥아웃 공정은,
    습식 딥아웃(Wet dip out) 공정으로 진행하는 반도체장치 제조 방법.
  14. 제7항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1영역은 메모리장치의 셀영역을 포함하고, 상기 제2영역은 메모리장치의 주변회로영역 및 코어영역을 포함하는 반도체장치 제조 방법.
  15. 셀영역과 주변회로영역이 정의된 반도체기판 상부에 분리막을 형성하는 단계;
    상기 셀영역의 가장자리의 분리막을 식각하여 가드링패턴을 형성하는 단계;
    상기 분리막 상에 상기 가드링패턴에 매립되어 가드링을 겸하는 부유막을 형성하는 단계;
    상기 셀영역의 부유막과 분리막을 선택적으로 식각하여 복수의 스토리지노드패턴을 형성하는 단계;
    상기 스토리지노드패턴 내부에 스토리지노드를 형성하는 단계; 및
    딥아웃 공정을 통해 상기 셀영역의 분리막을 모두 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 셀영역의 분리막을 제거하기 전에,
    상기 부유막 중 일부를 식각하여 이웃하는 상기 스토리지노드들 중 일부 사이에 오프닝을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  17. 제15항에 있어서,
    상기 가드링패턴은 상기 셀영역을 에워싸는 링 형태의 트렌치인 반도체장치제조 방법.
  18. 제15항에 있어서,
    상기 부유막은 절연막을 포함하는 반도체장치 제조 방법.
  19. 제15항에 있어서,
    상기 분리막은 산화막을 포함하고, 상기 부유막은 질화막을 포함하는 반도체장치 제조 방법.
  20. 제15항에 있어서,
    상기 스토리지노드패턴은 홀 형태인 반도체장치 제조 방법.
  21. 제15항에 있어서,
    상기 스토리지노드패턴은 하부영역이 넓은 홀 형태인 반도체장치 제조 방법.
  22. 제15항에 있어서,
    상기 스토리지노드는 실린더형 스토리지노드 또는 필라형 스토리지노드를 포함하는 반도체장치 제조 방법.
  23. 제15항에 있어서,
    상기 딥아웃 공정은,
    습식 딥아웃(Wet dip out) 공정으로 진행하는 반도체장치 제조 방법.
KR1020090104677A 2009-10-30 2009-10-30 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법 KR101137933B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090104677A KR101137933B1 (ko) 2009-10-30 2009-10-30 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법
US12/641,073 US8324049B2 (en) 2009-10-30 2009-12-17 Semiconductor device and method for fabricating the same
US13/620,353 US20130009273A1 (en) 2009-10-30 2012-09-14 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090104677A KR101137933B1 (ko) 2009-10-30 2009-10-30 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110047881A KR20110047881A (ko) 2011-05-09
KR101137933B1 true KR101137933B1 (ko) 2012-05-09

Family

ID=43924487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090104677A KR101137933B1 (ko) 2009-10-30 2009-10-30 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8324049B2 (ko)
KR (1) KR101137933B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096186B1 (ko) * 2010-04-30 2011-12-22 주식회사 하이닉스반도체 패턴의 무너짐을 방지하는 반도체장치 제조 방법
KR20120121722A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
CN108110025B (zh) * 2017-12-07 2023-11-17 长鑫存储技术有限公司 电容器阵列结构及其制造方法
KR20210032843A (ko) * 2019-09-17 2021-03-25 삼성전자주식회사 반도체 메모리 소자
KR20210049231A (ko) 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
TWI736315B (zh) 2020-06-12 2021-08-11 華邦電子股份有限公司 具有防護柱的半導體記憶裝置及其製造方法
CN113823629B (zh) * 2020-06-18 2024-03-12 华邦电子股份有限公司 具有防护柱的半导体存储装置及其制造方法
CN111916397A (zh) 2020-08-20 2020-11-10 福建省晋华集成电路有限公司 一种半导体器件制备方法以及半导体器件
CN113658955B (zh) * 2021-08-12 2024-03-29 长鑫存储技术有限公司 一种半导体结构及其形成方法
US11978638B2 (en) * 2022-01-14 2024-05-07 Winbond Electronics Corp. Semiconductor structure and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076142A (ja) 2000-08-28 2002-03-15 Hynix Semiconductor Inc キャパシタの電荷貯蔵電極の形成方法
KR20080088679A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100885922B1 (ko) 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
JP2009253208A (ja) * 2008-04-10 2009-10-29 Elpida Memory Inc 半導体記憶装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4536314B2 (ja) * 2002-06-18 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP5641681B2 (ja) * 2008-08-08 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076142A (ja) 2000-08-28 2002-03-15 Hynix Semiconductor Inc キャパシタの電荷貯蔵電極の形成方法
KR20080088679A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100885922B1 (ko) 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
JP2009253208A (ja) * 2008-04-10 2009-10-29 Elpida Memory Inc 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US20130009273A1 (en) 2013-01-10
US20110101499A1 (en) 2011-05-05
US8324049B2 (en) 2012-12-04
KR20110047881A (ko) 2011-05-09

Similar Documents

Publication Publication Date Title
KR101137933B1 (ko) 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법
US7714435B2 (en) Semiconductor device and method for fabricating the same
JP2005005669A (ja) 半導体素子の製造方法
JP2006157002A (ja) キャパシタの製造方法及び半導体装置の製造方法
JP2016033968A (ja) 半導体装置の製造方法
KR100653713B1 (ko) 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들
KR101090369B1 (ko) 캐패시터 제조 방법
US7691719B2 (en) Semiconductor device having storage nodes and its method of fabrication
JP2008258632A (ja) フラッシュメモリ素子の製造方法
JP2010129770A (ja) 半導体装置およびその製造方法
KR100607651B1 (ko) 캐패시터의 제조 방법
KR101733771B1 (ko) 반도체 장치 및 그 제조방법
KR100549011B1 (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR20090074470A (ko) 반도체 소자의 제조방법
KR100906641B1 (ko) 랜딩플러그를 구비하는 반도체 소자의 제조 방법
KR100571627B1 (ko) 반도체 소자 제조 방법
KR100857853B1 (ko) 반도체 소자의 캐패시터 및 그의 제조방법
KR100359165B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20040001886A (ko) 반도체 장치의 캐패시터 제조방법
KR100913016B1 (ko) 반도체 소자의 캐패시터 및 이의 형성 방법
KR100866701B1 (ko) 반도체 소자의 제조 방법
KR101087793B1 (ko) 반도체 소자 및 그의 형성 방법
KR100549000B1 (ko) 스토리지 노드들을 갖는 반도체소자 및 그 제조방법
KR20060135192A (ko) 반도체 소자의 캐패시터 형성방법
KR20060072382A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8