KR20120121722A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역 및 상기 주변회로 영역의 경계부에 구비되며, 상기 반도체 기판 내에 매립된 절연물질의 가드 패턴을 포함하여, 가드 패턴이 산화되는 문제를 방지하여 셀 GOI 페일을 개선하고 IDD 페일 발생을 방지하는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로 매트 주변의 가드(guard)패턴을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
여기서, 스페이서 패터닝 기술은 포지티브 스페이서 패터닝 기술과 네거티브 패터닝 기술로 나누어질 수 있는데, 30nm 급의 반도체 소자의 패터닝은 일반적으로 포지티브 스페이서 패터닝 기술을 이용하여 수행되어 왔다. 종래에 40nm 급의 소자분리막은 단일 패터닝으로 형성하였지만, 30nm 급 6F2에서의 소자분리막은 포지티브 스페이서 패터닝 기술을 이용하여 형성하고 있다. 그러나, 반도체 소자의 고집적화로 반도체 소자의 크기가 더욱 감소함에 따라 포지티브 스페이서 패터닝으로 형성되는 패턴의 CD 균일도(Uniformity)는 감소하고 이로인해 패턴의 쓰러짐(leaning)과 같은 문제가 발생하게 되었다.
한편, 고집적화로 인해 매립형 게이트를 포함하는 구조가 제안되면서 주변회로 영역의 게이트 산화막 형성 공정 시 셀 영역으로 유입되는 산소 가스로 인해 매립형 게이트의 전극이 산화되어 셀 GOI(gate oxidation integrity) 페일을 유발하는 문제가 발생하였다. 이에, 셀 영역과 주변회로 영역의 경계부에 가드 패턴(guard pattern)을 형성하였으나, N-well과 P-well이 공유되는 지역에서 후속 여러 식각공정에 의해 가드 패턴이 손실되는 경우 Vpp(고전압), Vbb(백바이어스 전압)의 누설 경로가 발생하여 IDD 페일이 발생하는 문제가 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이고, 도 2는 가드 패턴이 산화되어 손실된 단면을 나타낸 투과전자현미경 사진이다.
도 1에 도시된 바와 같이, 셀 영역(10) 및 주변회로 영역(50)을 포함하는 반도체 기판(11)에 소자분리막(12)에 의해 정의되는 활성영역(14)을 형성한다. 이 과정에서 셀 영역(10)과 주변회로 영역(50)의 경계부에는 소자분리막(12)에 의해 가드 패턴(13)이 형성된다.
이어서, 셀 영역(10)의 활성영역(14) 및 소자분리막(12) 상부에 트렌치를 정의하는 마스크 패턴(16)을 형성한 후 이를 마스크로 셀 영역(10)의 활성영역(14) 및 소자분리막(12)을 식각하여 트렌치를 형성하고, 트렌치 저부에 전극물질을 형성하여 게이트(18)를 형성한다. 이어서, 게이트(18) 상부에 절연막(20)을 형성하고, 그 상부에 층간절연막(22)을 형성한다. 그 다음, 셀 영역(10)의 활성영역(14)이 노출되도록 층간절연막(22)을 식각하고, 도전층을 매립하여 비트라인 콘택플러그(24)를 형성한다. 이후, 주변회로 영역(50)의 게이트 산화막을 형성하기 위한 산화공정 시 가드 패턴(13)의 상부가 산화될 수 있는 산화경로(26)가 발생할 수 있는데, 이 산화경로(26)에 의해 도 2의 'A'와 같이 가드 패턴(13)의 상측부가 산화되어 손실되는 문제가 발생한다.
본 발명은 주변회로 영역의 게이트 산화막을 형성하기 위한 산화공정 시 가드 패턴이 산화되어 손실되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판과, 상기 셀 영역 및 상기 주변회로 영역의 경계부에서, 상기 반도체 기판 내에 매립되며 절연물질을 포함하는 가드 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 가드 패턴은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역의 상기 반도체 기판 내 구비되는 소자분리막에 의해 정의되는 활성영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역의 활성영역 및 상기 소자분리막 내 매립된 게이트를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 있어서, 상기 셀 영역 및 상기 주변회로 영역의 경계부에 구비되며, 상기 반도체 기판 내에 매립된 절연물질의 가드 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 가드 패턴을 형성하는 단계 이전 상기 셀 영역의 상기 반도체 기판 내 구비되는 소자분리막에 의해 정의되는 활성영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 가드 패턴을 형성하는 단계는 상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 소자분리막이 구비되는 경우, 상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 소자분리막을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 절연막을 매립하는 단계와, 상기 소자분리막이 노출되도록 상기 절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 가드 패턴을 형성하는 단계는 상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 활성영역이 구비되는 경우 상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 활성영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 절연막을 매립하는 단계와, 상기 소자분리막이 노출되도록 상기 절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 가드 패턴을 형성하는 단계 이후 상기 셀 영역의 상기 활성영역 및 상기 소자분리막 내 매립되는 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 셀 영역 및 주변회로 영역의 경계부에 형성되는 가드 패턴을 절연막으로 형성함으로써 가드 패턴이 산화되는 문제를 방지하여 셀 GOI 페일을 개선하고 IDD 페일 발생을 방지하는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 가드링 패턴이 산화되어 손실된 단면을 나타낸 투과전자현미경 사진.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나탄낸 평면도.
도 4는 본 발명에 따른 반도체 소자를 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 평면도이다.
도 3a에 도시된 바와 같이, 셀 영역(100) 및 주변회로 영역(200)을 포함하는 반도체 기판(101)에서, 셀 영역(100)에 소자분리막(102)에 의해 정의되는 활성영역(104)을 형성한다. 이때, 셀 영역(100) 및 주변회로 영역(200)의 경계부(150)에는 소자분리막(102) 또는 활성영역(104)이 형성되는 것이 바람직하다. 참고로, 소자분리막(102) 및 활성영역(104)은 다음의 공정으로 수행되는 것이 바람직하다.
셀 영역(100)의 반도체 기판(101) 상에 파티션 패턴(미도시)을 형성한 후, 파티션 패턴의 양측벽에 스페이서(미도시)을 형성한다. 여기서, 파티션 패턴(미도시)은 사선형의 라인 앤 스페이스 패턴을 포함하는 것이 바람직하다. 이어서, 파티션 패턴을 제거한 후, 컷팅 마스크 패턴을 이용하여 스페이서 패턴(미도시)을 패터닝하는 것이 바람직하다. 이어서, 스페이서 패턴(미도시)을 마스크로 반도체 기판(100)을 식각하여 소자분리 영역을 형성한다. 그 다음, 소자분리 영역에 절연막을 매립하여 소자분리막(102)을 형성한다. 이때, 절연막은 SOD(spin on dielectric)을 포함하는 것이 바람직하고, 활성영역(102)은 소자분리막(102)에 의해 정의되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 셀 영역(100)과 주변회로 영역(200)의 경계부(150)에 가드패턴(106)을 형성한다. 여기서, 가드패턴(106)은 라인타입으로 경계부를 덮도록 형성되는 것이 바람직하다. 여기서 도시되지는 않았지만 가드패턴(106)은 다음의 공정을 통하여 형성되는 것이 바람직하다.
셀 영역(100)과 주변회로 영역(200)의 경계부(150)에 소자분리막(102)이 형성되는 경우에는 소자분리막(102)을 식각하여 트렌치를 형성하고, 활성영역(104)이 형성되는 경우에는 활성영역(104)을 식각하여 트렌치를 형성하는 것이 바람직하다. 이어서, 트렌치가 매립되도록 절연막을 형성한다. 그 다음, 소자분리막이 노출되도록 절연막에 평탄화 식각공정을 수행하여 가드패턴(106)을 형성하는 것이 바람직하다. 여기서, 트렌치에 매립되는 절연막은 게이트 산화막을 형성하기 위한 산화공정시 산화되지 않는 물질을 포함하는 것이 바람직하며, 보다 구체적으로는 질화막을 포함하는 것이 바람직하다.
도 4에 도시된 바와 같이, 셀 영역(100) 및 주변회로 영역(200)을 포함하는 반도체 기판(101)에 소자분리막(102)에 의해 정의되는 활성영역(104)을 형성한다. 여기서, 셀 영역(100)의 활성영역(104)은 사선형태의 라인 앤 스페이스 패턴으로 형성되는 것이 바람직하다. 또한, 셀 영역(100) 및 주변회로 영역(200)의 경계부(150)에는 소자분리막(102) 또는 활성영역(104)이 형성되는 것이 바람직하다.
이어서, 셀 영역(100) 및 주변회로 영역(200)의 경계부(150)를 포함하는 영역의 소자분리막(102) 또는 활성영역(104)을 식각한 후, 산화공정 시 산화되지 않는 물질을 포함하는 절연막을 매립하여 가드패턴(106)을 형성한다.
그 다음, 셀 영역(100)의 소자분리막(102) 및 활성영역(104) 상부에 트렌치를 정의하는 마스크 패턴(108)을 형성한 후 이를 마스크로 셀 영역(100)의 활성영역(104) 및 소자분리막(102)을 식각하여 트렌치를 형성한 후, 트렌치 저부에 전극물질을 형성하여 게이트(110)를 형성한다. 이때, 게이트(110)은 배리어 금속층 및 금속층을 포함하는 것이 바람직하고, 배리어 금속층은 TiN을 포함하는 것이 바람직하며, 금속층은 텅스텐을 포함하는 것이 바람직하다.
그 다음, 게이트(110) 상부에 절연막(112)을 형성하고, 층간절연막(114)을 형성한다. 이어서, 셀 영역(100)의 활성영역(104)이 노출되도록 층간절연막(114)을 식각하고, 도전층을 매립하여 비트라인 콘택플러그(116)를 형성한다.
여기서, 가드 패턴(106)은 산화공정 시 산화되지 않는 물질인 절연막으로 형성되기 때문에 주변회로 영역(200)의 게이트 산화막을 형성하기 위한 산화공정 시 손실되지 않는다. 따라서, Vpp(고전압), Vbb(백바이어스 전압)의 누설 경로가 발생하지 않도록 함으로써 IDD 페일의 발생을 방지할 수 있다.
상술한 바와 같이, 본 발명은 셀 영역과 주변회로 영역의 경계부에 산화공정 시 산화되지 않는 절연막으로 형성되는 가드 패턴을 형성함으로써 주변회로 영역의 게이트 산화막 형성 시 수행되는 산화공정에서 가드 패턴이 손실되는 문제를 방지하여 GOI 페일 및 IDD 페일을 개선할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (10)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판; 및
    상기 셀 영역 및 상기 주변회로 영역의 경계부에서, 상기 반도체 기판 내에 매립되며 절연물질을 포함하는 가드 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 가드 패턴은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 셀 영역의 상기 반도체 기판 내 구비되는 소자분리막에 의해 정의되는 활성영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 셀 영역의 활성영역 및 상기 소자분리막 내 매립된 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 있어서,
    상기 셀 영역 및 상기 주변회로 영역의 경계부에 구비되며, 상기 반도체 기판 내에 매립된 절연물질의 가드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 가드 패턴을 형성하는 단계 이전
    상기 셀 영역의 상기 반도체 기판 내 구비되는 소자분리막에 의해 정의되는 활성영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 가드 패턴을 형성하는 단계는
    상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 소자분리막이 구비되는 경우
    상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 소자분리막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 매립하는 단계; 및
    상기 소자분리막이 노출되도록 상기 절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 6에 있어서,
    상기 가드 패턴을 형성하는 단계는
    상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 활성영역이 구비되는 경우
    상기 셀 영역 및 상기 주변회로 영역의 경계부에 상기 활성영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 매립하는 단계; 및
    상기 소자분리막이 노출되도록 상기 절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 6에 있어서,
    상기 가드 패턴을 형성하는 단계 이후
    상기 셀 영역의 상기 활성영역 및 상기 소자분리막 내 매립되는 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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