KR100717507B1

KR100717507B1 - 반도체 소자의 제조 방법

Info

Publication number: KR100717507B1
Application number: KR1020050132082A
Authority: KR
Inventors: 고관주
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-05-14

Abstract

본 발명에 따르면, 반도체 기판 상에 폴리 실리콘층-유전층-폴리실리콘층(PIP) 형태의 커패시터를 형성할 때, 커패시터를 위한 패턴들 주위에 더미 패턴(dummy pattern)을 삽입하여 패턴들을 식각하는 커패시터 형성 시 폴리 실리콘 노치 발생을 방지하는 방법을 제시한다. 더미 패턴은 패턴들 주위에 폴리 실리콘층의 라인(line) 패턴으로 삽입될 수 있다.

PIP, 노치, 마이크로 로딩 효과

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}

도 1 및 도 2는 종래의 커패시터 형성 시 폴리 실리콘 노치(poly silicon notch) 발생을 설명하기 위해서 개략적으로 도시한 단면도 및 설계 도면이다.

도 3 및 도 4는 본 발명의 실시예에 따른 커패시터 형성 시 폴리 실리콘 노치 발생을 방지하는 방법을 설명하기 위해서 개략적으로 도시한 단면도 및 설계 도면이다.

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 커패시터 형성 시 폴리 실리콘 노치(poly silicon notch) 발생을 방지하는 방법에 관한 것이다.

반도체 소자의 커패시터는 정보를 기억하기 위해 일정량의 전하를 저장한다. 소자의 단위 셀(cell)은 하나의 트랜지스터와 커패시터로 구성되고 있다. 트랜지스터는 전하의 흐름을 제어하는 스위치 기능을 하고, 커패시터는 전하를 저장하는 기능을 한다.

커패시터의 구성에 있어 주요하게 고려되는 하나의 요소는, 커패시터와 트랜 지스터를 3차원 공간에 효과적으로 배치하여 단위 셀 면적을 최소화하는 것이다. 커패시터 구조는 적층 구조와 트렌치(trench) 구조로 구분된다. 적층 구조는 트랜지스터가 배치된 반도체 기판 상에 커패시터를 형성하기 때문에, 공정이 단순하고 소프트 에러(soft error)에 강한 장점이 있으나, 좁은 영역에서 넓은 면적을 얻기 위해서 반도체 기판 상에 높이 형성하여야 한다. 따라서, 비트 라인 콘택(bit line contact)과 스토리지 노드 콘택(storage node contact)을 형성할 때의 단차로 인해 식각 공정이 어려워진다. 트렌치 구조는 트랜지스터에 인접하는 반도체 기판 내에 커패시터가 형성되기 때문에 낮은 단차를 갖는 반도체 장치를 제조하는 이점이 있다.

트렌치 커패시터 구조의 일종으로 이해될 수 있는 폴리 실리콘을 이용하는 커패시터는, 전극으로 폴리 실리콘층을 이용하고 두 전극 사이에 유전층으로 실리콘 산화물-질화물-산화물(ONO)층을 도입한 PIP(poly silicon - insulator - poly silicon) 형태의 커패시터 구조로 이해될 수 있다. 그런데, 이러한 폴리 실리콘을 이용하는 커패시터를 형성할 때, 다양한 원인에 의해 노치(notch) 현상이 발생되고 있다.

도 1을 참조하면, 반도체 기판(10)에 소자 분리(STI: 15)가 형성되고, 반도체 기판(10) 상에 게이트 유전층(20)이 형성된다. 게이트 유전층(20) 상에 하부 전극으로서의 제1폴리 실리콘층(31)이 형성되고, 제1폴리 실리콘층(31) 상에 유전층 으로 ONO층(33)이 형성되고, 상부 전극으로서의 제2폴리 실리콘층(35)이 형성되어 커패시터(30)가 구성되고 있다. 그런데, 커패시터 형성 시 노치(40)가 발생되고 있다.

이러한 노치 현상은 여러 가지 원인에 의해 발생될 수 있으며, 마이크로 로딩 효과(micro loading effect)에 의해 발생된 노치(40)는 후에 전기적인 특성에 문제를 야기하고, 결국 소자의 특성을 저하시키는 문제점을 발생시키게 된다.

이러한 노치(40)의 발생은 도 2에 제시된 설계 도면에 묘사된 바와 같이, 커패시터(30)를 위한 영역들이 모두 고립 영역이기 때문에 발생되는 것으로 해석할 수 있다. 로딩 효과는 패턴의 밀도(density)나 라인(line) 자체가 고립되었는 지 밀집된 상태인지의 여부에 의존하는 것으로 파악된다. 즉, 노치(40) 발생은 도 2에 제시된 바와 같이 커패시터(30)를 위한 영역이 고립 영역으로 설계됨에 따른 마이크로 로딩 효과에 의한 것으로 파악된다.

본 발명이 이루고자 하는 기술적 과제는, 커패시터 형성 시 폴리 실리콘 노치 발생을 방지하는 방법을 제시하는 데 있다.

상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 폴리 실리콘층-유전층-폴리실리콘층(PIP) 형태의 커패시터를 형성할 때, 상기 커패시터를 위한 패턴들 주위에 더미 패턴(dummy pattern)을 삽입하여 상기 패턴들을 식각하는 커패시터 형성 시 폴리 실리콘 노치 발생을 방지하는 방법을 제시한다.

상기 더미 패턴은 상기 패턴들 주위에 상기 폴리 실리콘층의 라인 패턴으로 삽입될 수 있다.

본 발명에 따르면, 커패시터 형성 시 폴리 실리콘 노치 발생을 방지하는 방법을 제시할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3 및 도 4를 참조하면, 반도체 기판(100)에 소자 분리(STI: 150)가 형성되고, 반도체 기판(100) 상에 게이트 유전층(200)이 형성된다. 게이트 유전층(200) 상에 하부 전극으로서의 제1폴리 실리콘층(310)이 형성되고, 제1폴리 실리콘층(310) 상에 유전층으로 ONO층(330)이 형성되고, 상부 전극으로서의 제2폴리 실리콘층(350)이 PIP 커패시터를 형성하기 위해서 형성된다.

폴리 실리콘층, 예컨대, 제2폴리 실리콘층(350)을 패터닝하는 식각 과정을 수행할 때, 제2폴리 실리콘층(350)에 노치가 발생되는 것을 방지하기 위해서, 도 4에 제시된 바와 같이, PIP 커패시터를 위한 패턴(300)들 주위에 더미 패턴(dummy pattern: 400)을 삽입하여 패턴(300)들을 식각한다. 이때, 더미 패턴(400)은 패턴(300)들 주위에 폴리 실리콘층의 라인(line) 패턴으로 삽입될 수 있다.

이러한 더미 패턴(400)은, 도 4에 제시된 바와 같이 PIP 커패시터를 위한 패턴(300), 예컨대, 제2폴리 실리콘층(350)의 패턴이 고립된 패턴으로 형성되어, 마 이크로 로딩 효과에 의해서 노치가 발생되는 것을 방지하는 역할을 한다. 즉, 더미 패턴(400)은 고립된 패턴(300)들 사이의 영역에 삽입되어, 고립된 패턴(300)이 실질적으로 노광 및 식각 과정에서 마치 밀집된 패턴과 같이 주변 환경에 의해 영향 받도록 유도하는 역할을 한다. 즉, 이러한 더미 패턴(400)에 의해 마이크로 로딩 효과에 의한 노치 발생 기구(mechanism) 자체를 제거할 수 있다.

따라서, PIP 커패시터를 위한 패턴(300), 예컨대, 제2폴리 실리콘층(350)의 패턴을 형성하는 식각 과정에서 노치와 같은 원하지 않는 식각 불량이 발생되는 것을 효과적으로 방지할 수 있어, 커패시터 소자의 안정성을 보다 더 확보할 수 있다.

상술한 본 발명에 따르면, PIP 형태의 커패시터 형성 시 마이크로 로딩 효과에 의한 노치 발생을 방지할 수 있다. 이에 따라, 노치 발생에 따른 미스 매치(mis-match)와 같은 전기적인 특성을 저하시키는 문제점을 해소할 수 있다. 또한, PIP의 경우 특정 영역에 제한적으로 사용하므로 상대적으로 패턴 밀도가 낮게 된다. 이에 따른 폴리 실리콘층 패턴을 위한 식각 시 패턴 선폭(CD) 바이어스(bias)에 영향을 주는 문제를 미연에 방지할 수 있다.

이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims

반도체 기판 상에 커패시터를 제조하기 위한 방법에 있어서,

상기 커패시터의 패턴으로서 상기 기판 상에 제 1 폴리실리층과, 유전층과, 제 2 폴리실리콘층을 형성하는 단계; 및

상기 커패시터 패턴들 주위에 더미 패턴(dummy pattern)을 삽입한 후, 상기 커패시터 패턴을 식각하는 단계;가 포함되고,

상기 더미 패턴은 각각의 커패시터 패턴들 사이의 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 더미 패턴은 상기 폴리실리콘층들의 라인 패턴으로 삽입되는 것을 특징으로 하는 반도체 소자의 제조 방법.