KR100934849B1 - 반도체 소자 형성 방법 - Google Patents

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Abstract

본 발명은 SOI(Silicon On Insulator) 웨이퍼의 로직 회로가 형성될 영역에 SEG(Selective Epitaxial Growth)를 이용하여 바디를 두껍게 형성하고 STI(Shallow Trench Isolation) 공정 시 FBC가 형성될 영역에 소자 분리막을 형성하기 위한 최소 목표(target)로 바디를 식각하여 로직 회로가 형성될 영역의 소자 분리 구조는 BOX(Buried Oxide) 층을 노출하지 않아 후속 공정에서 바디 콘택(body contact; BC)을 형성할 수 있기 때문에, 로직 회로의 트랜지스터에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 방지하여 반도체 소자 동작 특성 및 회로 동작의 안정성을 보장할 수 있는 기술을 개시한다.
SOI, FBC, SEG, STI, 바디 콘택(body contact)

Description

반도체 소자 형성 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 SOI(Silicon On Insulator) 웨이퍼의 로직 회로가 형성될 영역에 SEG(Selective Epitaxial Growth)를 이용하여 바디(body)를 두껍게 형성하고 STI(Shallow Trench Isolation) 공정 시 FBC가 형성될 영역에 소자 분리막을 형성하기 위한 최소 목표(target)로 바디를 식각하여 로직 회로가 형성될 영역의 소자 분리 구조는 BOX(Buried Oxide) 층을 노출하지 않아 후속 공정에서 바디 콘택(body contact; BC)을 형성할 수 있기 때문에, 로직 회로의 트랜지스터에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 방지하여 반도체 소자 동작 특성 및 회로 동작의 안정성을 보장할 수 있는 반도체 소자 형성 방법에 관한 것이다.
플로우팅 바디 셀(Floating Body Cell; 이하 FBC라 함)은 일반적인 DRAM과는 다르게 전하를 축적하기 위한 커패시터(capacitor)를 사용하지 않고 단지 하나의 트랜지스터(transistor)를 사용하여 하나의 단위 메모리 셀(unit memory cell)을 형성한다. 따라서, 커패시터 형성을 위한 공정이 필요 없기 때문에 공정 단계가 단순해 지고, 집적도를 높일 수 있는 큰 장점이 있다.
FBC는 SOI(Silicon On Insulator) 웨이퍼를 이용하여 형성된 소자에서 발생하는 플로우팅 바디 효과(floating body effect)를 이용하여 P형 바디(body)에 홀(hole)을 축적하는 경우 셀 동작을 위한 트랜지스터의 문턱 전압(threshold voltage)이 낮아져서 동작 전류가 증가하는 하이 레벨 데이터 "1"의 읽기 또는 저장 상태가 되고, 축적된 홀을 제거시킬 경우 다시 문턱 전압이 높아져서 동작 전류가 낮아지는 로우 레벨 데이터 "0"의 읽기 또는 저장 상태가 된다.
이러한 FBC에 사용되는 SOI(Silicon On Insulator)는 부분 공핍(Partially Depleted; 이하 PD라 함) SOI(Silicon On Insulator)와 완전 공핍(Fully Depleted; 이하 FD라 함) SOI(Silicon On Insulator)의 두 가지로 나뉘며, PD SOI의 경우 홀을 저장하기 위한 P형 바디 내에 중성(neutral) 영역이 존재하는 반면, FD SOI 웨이퍼는 중성 영역이 없기 때문에 생성된 홀을 저장하기 위해서는 아래쪽, 즉 백 게이트(back gate)에 음(negative)의 전압을 반드시 인가하여야 한다.
반도체 소자가 축소됨에 따라 SOI 구조의 최상부, 즉 바디 층이 얇아지면 FD SOI 구조가 되기 때문에 홀을 저장하기 위해서는 백 게이트에 음의 백 게이트 바이어스(negative back gate bias)가 인가되어야 하며, 백 게이트 바이어스의 절댓값이 증가함에 따라 FBC의 데이터 유지(data retention) 특성이 향상된다. 즉, 반도체 소자가 축소됨에 따라 FD SOI를 이용하여 FBC를 형성하는데, 그에 따른 데이터 유지 특성을 확보하기 위해 일정 크기 이상의 음의 백 게이트 바이어스가 필요하게 되었다.
그러나, 이러한 SOI 웨이퍼에서 FBC를 이용한 메모리 소자를 제조할 때 코어 영역, 주변 회로 영역 또는 로직 영역의 트랜지스터의 경우 플로우팅 바디 효과(floating body effect)에 의해 문턱 전압의 변동(fluctuation)이 발생할 수 있는데, 이는 로직 소자의 동작 특성의 변동을 초래하며, 또한 로직 소자가 턴 오프 되더라도 바디에 저장된 양전하에 의해 트랜지스터가 완전히 턴 오프 되지 않음으로써 전체 회로 기능의 오동작을 유발하게 되는 문제점이 있다.
본 발명은 로직 회로의 트랜지스터에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 방지하여 반도체 소자 동작 특성 및 회로 동작의 안정성을 보장할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
SOI(Silicon On Insulator) 웨이퍼 상부의 로직 회로가 형성될 영역에 에피텍셜 층을 형성하는 단계;
상기 에피텍셜 층을 포함하는 SOI 웨이퍼 내에 소자 분리 구조를 형성하며, 상기 로직 회로가 형성될 영역의 상기 소자 분리 구조는 BOX(Buried Oxide)을 노출시키지 않도록 하는 단계; 및
상기 SOI 웨이퍼 상부에 로직 회로 및 FBC를 형성하는 단계를 포함한다.
또한, 상기 에피텍셜 층을 형성하는 단계는
상기 SOI 웨이퍼 상부에 상기 로직 회로가 형성될 영역의 상기 SOI 웨이퍼를 노출하는 하드 마스크를 형성하는 단계; 및
상기 하드 마스크에 의해 노출된 상기 로직 회로가 형성될 영역의 상기 SOI 웨이퍼를 시드 층(seed layer)으로 SEG(Selective Epitaxial Growth) 공정을 수행하는 단계를 포함하고,
상기 소자 분리 구조는 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고,
상기 소자 분리 구조를 형성하는 단계는
상기 에피텍셜층을 포함하는 상기 SOI 웨이퍼 상부에 소자 분리 구조를 정의하는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 이용하여 상기 에피텍셜 층을 포함하는 상기 SOI 웨이퍼를 식각하여 트랜치를 형성하는 단계; 및
유전 물질로 상기 트랜치를 매립하는 단계를 포함하고,
상기 유전 물질 및 상기 감광막 패턴에 대해 평탄화 공정을 수행하는 단계를 더 포함하고,
상기 평탄화 공정을 수행하는 단계는 상기 SOI 웨이퍼의 상기 에피텍셜 층을 제거하여 단차를 제거하는 단계를 더 포함하고,
삭제
상기 로직 회로가 형성될 영역에 상기 로직 회로의 바디 전압을 인가하는 바디 콘택(body contact; BC)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 SOI(Silicon On Insulator) 웨이퍼의 로직 회로가 형성될 영역에 SEG(Selective Epitaxial Growth)를 이용하여 바디를 두껍게 형성하고 STI(Shallow Trench Isolation) 공정 시 FBC가 형성될 영역에 소자 분리막을 형성하기 위한 최소 목표(target)로 바디를 식각하여 로직 회로가 형성될 영역의 소자 분리 구조는 BOX(Buried Oxide) 층을 노출하지 않아 후속 공정에서 바디 콘택(body contact; BC)을 형성할 수 있기 때문에, 로직 회로의 트랜지스터에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 방지하여 반도체 소자 동작 특성 및 회로 동작의 안정성을 보장할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 SOI 웨이퍼에서 FBC를 이용한 메모리 소자를 형성할 때 로직 회로를 형성하는 영역에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 제거하기 위해 로직 회로가 구현될 영역에 에피텍셜 층(Epitaxial layer)을 형성하여 FBC가 형성되는 영역과 바디(body) 층 실리콘 두께를 다르게 설정한 후, 후속 STI(Shallow Trench Isolation) 공정 시 적절한 식각 깊이를 선택하여 셀 영역은 플로우팅 바디 구조를 형성하고, 로직 영역은 바디가 플로우팅 되지 않도록 형성하여 후속 공정을 이용하여 바디 콘택(body contact; BC)을 형성하는 기술을 나타낸다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 여기서는 P형 SOI 웨이퍼를 예를 들어 설명하지만 이에 한정되지 않는다.
도 1a를 참조하면, P형 기판(P type substrate; P-sub)(10), BOX(Buried oxide)(12) 및 P형 바디(P-body)(14) 구조를 갖는 SOI 웨이퍼의 바디(14) 상부에 하드 마스크 물질층을 형성하고, 그 하드 마스크 물질층을 선택 식각하여 로직 회로가 형성될 영역(L)의 바디(14)를 노출하고, FBC가 형성될 영역(C) 상부에만 하드 마스크 물질이 남는 하드 마스크(16)를 형성한다.
도 1b를 참조하면, 노출된 로직 회로가 형성될 영역(L)의 바디(14)를 시드 층(seed layer)으로 선택적 에피텍셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)을 이용하여 로직 회로가 형성될 영역(L)의 바디(14) 상부에 에피텍셜 층(18)을 1nm~500nm의 두께로 형성한다. 에피텍셜 층(18)의 두께는 이에 한정되지 않고 후속 공정에서 단차에 의한 패터닝 영향을 무시할만큼의 범위 내에서 두께를 설정한다. 따라서, 로직 회로가 형성될 영역(L)의 바디(14a) 두께(D1)는 FBC가 형성될 영역(C)의 바디(14) 두께(D2)보다 에피텍셜 층(18)만큼 더 두껍게 형성한다. 여기서, 로직 회로가 형성될 영역(L)의 바디(14a) 두께(D1)는 후속 소자 분리막을 형성할 때 플로우팅 바디 효과(floating body effect)가 발생하지 않을 만큼 충분한 두께로 형성해야 한다. 또한, 에피텍셜 층(18)은 바디(14)와 동일한 성질을 갖도록 P형으로 형성하는데, 농도는 1E10/cm3~1E20/cm3으로 설정한다.
도 1c 및 도 1d를 참조하면, FBC가 형성될 영역(C) 상부에 형성된 하드 마스크(16)를 제거하고, 로직 회로가 형성될 영역(L)의 바디(14a) 및 FBC가 형성될 영역(C)의 바디(14) 상부에 소자 분리 영역을 정의하는 감광막 패턴(20)을 형성한다.
도 1e를 참조하면, 감광막 패턴(20)을 식각 마스크로 이용하여 로직 회로가 형성될 영역(L)의 바디(14a) 및 FBC가 형성될 영역(C)의 바디(14)를 식각하여 소자 분리 영역을 형성하고, 소자 분리 영역을 유전 물질(dielectric material)(22)로 매립한다(gap fill). 이때, FBC가 형성될 영역(C)의 바디(14)의 소자 분리 영역은 BOX(12)를 노출하지만, 로직 회로가 형성될 영역(L)의 바디(14a)의 소자 분리 영역은 BOX(12)를 노출하지 않도록 식각 목표(etch target)를 설정한다. 따라서, FBC가 형성될 영역(C)의 바디(14)는 소자 분리 영역에 의해 FBC 단위로 모두 분리되어 플로우팅 바디 영역을 갖지만, 로직 회로가 형성될 영역(L)의 바디(14a)는 독립되지(isolation) 않고 하부가 모두 연결된다.
도 1f를 참조하면, 평탄화 공정을 통해 유전 물질(22) 및 감광막 패턴(20)을 제거하면서 로직 회로가 형성될 영역(L)의 바디(14a) 및 FBC가 형성될 영역(C)의 바디(14)의 단차를 제거한다. 따라서, FBC가 형성될 영역(C)의 바디(14) 및 로직 회로가 형성될 영역(L)의 바디(14a)의 소자 분리 영역에는 각각 제 1 소자 분리막(22a) 및 제 2 소자 분리막(22b)이 형성된다. 여기서, 제 1 소자 분리막(22a) 및 제 2 소자 분리막(22b)은 STI(Shallow Trench Isolation) 공정으로 형성한다. 또한, 평탄화 공정은 로직 회로가 형성될 영역(L)의 바디(14a) 및 FBC가 형성될 영역(C)의 바디(14) 상부의 감광막 패턴(20)을 모두 제거하기 위한 목표(target)를 설정한다.
도 1g를 참조하면, 로직 회로가 형성될 영역(L)의 바디(14a)에는 일반적인 CMOS 제작 공정을 통해 트랜지스터를 포함하는 로직 회로(Logic Circuit; LC)를 형성하고, FBC가 형성될 영역(C)의 바디(14)에는 일반적인 FBC 제작 공정을 통해 FBC를 형성한다. 또한, 로직 회로가 형성될 영역(L)의 바디(14a)에는 로직 회로(LC) 중 트랜지스터의 바디 전압 인가를 위해 바디 콘택(body contact; BC)을 형성한다.
상기한 바와 같은 본 발명은 SOI 웨이퍼의 로직 회로가 형성될 영역에 SEG를 이용하여 바디를 두껍게 형성하고 STI 공정 시 FBC가 형성될 영역에 소자 분리막을 형성하기 위한 최소 목표(target)로 바디를 식각하여 로직 회로가 형성될 영역의 소자 분리 구조는 BOX 층을 노출하지 않아 후속 공정에서 바디 콘택(body contact; BC)을 형성할 수 있기 때문에, 로직 회로의 트랜지스터에서 발생할 수 있는 플로우팅 바디 효과(floating body effect)를 방지하여 반도체 소자 특성 및 회로 동작의 안정성을 보장할 수 있는 기술을 개시한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: P형 기판
12: BOX
14, 14a: P형 바디
16 하드 마스크
18: 에피텍셜 층
20: 감광막 패턴
22: 유전 물질
22a, 22b: 소자 분리막
L: 로직 회로가 형성될 영역
C: FBC가 형성될 영역
LC: 로직 회로
BC: 바디 콘택
FBC: 플로우팅 바디 셀

Claims (8)

  1. SOI(Silicon On Insulator) 웨이퍼 상부의 로직 회로가 형성될 영역에 에피텍셜 층을 형성하는 단계;
    상기 에피텍셜 층을 포함하는 SOI 웨이퍼 내에 소자 분리 구조를 형성하며, 상기 로직 회로가 형성될 영역의 상기 소자 분리 구조는 BOX(Buried Oxide)을 노출시키지 않도록 하는 단계; 및
    상기 SOI 웨이퍼 상부에 로직 회로 및 FBC(Floating Body Cell)를 형성하는 단계를 포함하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 에피텍셜 층을 형성하는 단계는
    상기 SOI 웨이퍼 상부에 상기 로직 회로가 형성될 영역의 상기 SOI 웨이퍼를 노출하는 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크에 의해 노출된 상기 로직 회로가 형성될 영역의 상기 SOI 웨이퍼를 시드 층(seed layer)으로 SEG(Selective Epitaxial Growth) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 소자 분리 구조는 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 소자 분리 구조를 형성하는 단계는
    상기 에피텍셜층을 포함하는 상기 SOI 웨이퍼 상부에 소자 분리 구조를 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 에피텍셜 층을 포함하는 상기 SOI 웨이퍼를 식각하여 트랜치를 형성하는 단계; 및
    유전 물질로 상기 트랜치를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제 4 항에 있어서,
    상기 유전 물질 및 상기 감광막 패턴에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제 5 항에 있어서,
    상기 평탄화 공정을 수행하는 단계는 상기 SOI 웨이퍼의 상기 에피텍셜 층을 제거하여 단차를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 로직 회로가 형성될 영역에 상기 로직 회로의 바디 전압을 인가하는 바디 콘택(body contact; BC)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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