KR20110119046A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 셀 영역에 비트라인 및 주변회로 영역에 게이트를 형성하는 단계와, 전체 상부에 아모포스 폴리를 형성하는 단계와, 상기 셀 영역을 오픈시키는 마스크를 이용하여 상기 셀 영역의 상기 아모포스 폴리를 제거하는 단계와, 상기 비트라인 및 상기 게이트를 마스크로 반도체 기판을 노출시키는 단계를 포함하여, 셀 영역에서는 논캡핑 기술을 적용하고, 주변회로 영역에는 캡핑 기술을 적용하여 셀 영역의 정션영역을 용이하게 형성하고, 주변회로 영역의 게이트 전극의 손실을 방지하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 구조에서 주변회로 영역의 트랜지스터 특성을 향상시키고 셀 영역 및 주변회로 영역에서 소스 및 드레인 영역을 용이하게 형성하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고 (ⅱ)는 주변회로 영역을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)이 형성된 반도체 기판(10)에 매립형 게이트(16)를 형성한다. 이어서, 매립형 게이트(16) 사이의 활성영역(14)이 노출되도록 매립형 게이트(16) 상부에 구비된 캡핑절연막을 식각하여 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀을 매립하는 비트라인 콘택을 형성한다. 이어서, 주변회로 영역(ⅱ)에 산화막과 폴리층을 형성한 후, 전체 상부에 형성된 폴리층, 전극층 및 하드마스크층을 패터닝하여 셀 영역(ⅰ)에는 비트라인(18)을 형성하고, 주변회로 영역(ⅱ)에는 게이트(20)를 형성한다. 이때, 반도체 소자의 고집적화로 인해 셀 영역(ⅰ)의 마진을 증가시키기 위하여 비트라인(18) 측벽에 스페이서를 형성하는 공정을 생략하는 논캡핑(Non capping) 기술이 도입되었는데, 후속 공정에서 수행되는 세정 공정에서 주변회로 영역(ⅱ)의 게이트 전극이 손실을 유발하여 주변회로 영역의 트랜지스터의 동작이 정확하게 이루지지 않는 문제가 발생하였다.
이러한 문제를 개선하기 위하여 도 1b에 도시된 바와 같이, 셀 영역(ⅰ)의 비트라인(18) 및 주변회로 영역(ⅱ)의 게이트(20) 상부에 스페이서 절연막(22)을 형성하는 캡핑(Capping) 기술이 도입되었는데, 이 경우 후속 공정에서 소스 및 드레인 영역을 형성하기 위해 수행되는 이온주입공정 시 임플란트 물질이 스페이서 절연막(22)에 의해 정확하게 주입되지 않아 원하는 위치까지 불순물이 침투하는 것을 방해하여 이온주입시 에너지 컨트롤이 어려워 반도체 소자의 특성이 저하되는 문제가 있다.
본 발명은 반도체 소자의 고집적화로 셀 영역의 마진을 증가시키기 위하여 도입된 논캡핑 기술에서 주변회로 영역의 게이트가 손실되어 트랜지스터의 동작을 열화시키는 문제를 방지하기 위하여 도입된 캡핑 기술에서 형성된 스페이서에 의해 이온주입이 정확하게 이루어지지 않아 소스 및 드레인 영역이 용이하게 형성되지 않는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역에 비트라인 및 주변회로 영역에 게이트를 형성하는 단계와, 전체 상부에 비정질 실리콘을 형성하는 단계와, 상기 셀 영역을 오픈시키는 마스크를 이용하여 상기 비정질 실리콘에 이온주입을 수행하는 단계와, 상기 셀 영역의 상기 비정질 실리콘을 식각하는 단계와, 상기 게이트 측벽 상부에 비정질 실리콘 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 셀 영역에 비트라인을 형성하는 단계 이전 상기 반도체 기판 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비정질 실리콘에 이온주입을 수행하는 단계는 상기 비트라인 하부에 구비된 비트라인 콘택플러그를 도핑시키는 것을 특징으로 한다.
그리고, 상기 비정질 실리콘을 식각하는 단계는 상기 도핑된 비트라인 콘택플러그를 식각하는 것을 특징으로 한다.
그리고, 상기 비정질 실리콘을 제거하는 단계는 습식 식각을 수행하는 것을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 측벽 상부에 비정질 실리콘 스페이서를 형성하는 단계 이후 상기 게이트를 마스크로 상기 반도체 기판에 이온주입을 하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판에 이온주입을 하는 단계는 상기 게이트의 측벽하부와 맞닿은 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 것을 특징으로 한다.
본 발명은 셀 영역에서는 논캡핑 기술을 적용하고, 주변회로 영역에는 캡핑 기술을 적용하여 셀 영역 및 주변회로 영역의 소스 및 드레인 영역을 용이하게 형성하고, 주변회로 영역의 게이트 전극의 손실을 방지하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로 (ⅰ)은 셀 영역의 단면도이고 (ⅱ)는 주변회로 영역의 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로 (ⅰ)은 셀 영역의 단면도이고 (ⅱ)는 주변회로 영역의 단면도.
이하에서는 본 발명의 실시예들에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100) 상에 절연막(108)을 형성한 다음, 절연막(108) 및 반도체 기판(100)의 소정영역을 식각하여 매립형 게이트 예정영역(미도시)을 형성한다. 이어서, 매립형 게이트 예정영역(미도시)에 게이트 전극(106)을 증착시킨다. 이때, 게이트 전극(106)은 매립형 게이트 예정 영역이 매립되도록 증착된다. 이어서, 게이트 전극(106)에 에치백 공정을 수행하여 매립형 게이트 예정 영역의 일부만 게이트 전극(106)으로 매립되도록 한다. 게이트 전극(106)은 저항이 낮은 텅스텐으로 형성하는 것이 바람직하다. 그리고, 에치백이 수행된 게이트 전극(106)을 포함하는 반도체 기판(100) 상부에 캡핑 절연막(110)을 형성한다.
도 2b에 도시된 바와 같이, 셀 영역(ⅰ)의 매립형 게이트 사이의 활성영역(104)을 노출시키도록 캡핑 절연막(110)을 식각하여 트렌치를 형성한 후, 트렌치를 포함하는 전체 상부에 도전물질을 형성하고 캡핑 절연막(110)이 노출되도록 평탄화 식각 공정을 수행하여 비트라인 콘택플러그(112)를 형성한다.
도 2c에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 전체 상부에 절연막(114)을 형성한다. 여기서, 절연막(114)은 질화막인 것이 바람직하다.
도 2d에 도시된 바와 같이, 주변회로 영역을 오픈시키는 마스크를 이용하여 셀 영역(ⅰ)을 덮는 감광막(미도시)을 형성한 후, 이를 식각마스크로 주변회로 영역(ⅱ) 상부에 형성된 절연막(114) 및 캡핑 절연막(110)을 식각하여 반도체 기판(100)이 노출되도록 한다.
도 2e에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 전체 상부에 절연막(116)과 폴리실리콘층(118)을 형성한다. 여기서, 폴리실리콘층(118)은 주변회로 영역(ⅱ)의 게이트 폴리실리콘층을 정의한다. 절연막(116)은 산화막인 것이 바람직하다. 이어서, 셀 영역(ⅰ)을 오픈시키는 마스크를 이용하여 셀 영역(ⅰ) 상부에 형성된 폴리실리콘층(118) 및 절연막(116,114)를 제거하여 비트라인 콘택플러그(112)를 노출시킨다.
도 2f에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 전체 상부에 배리어 금속층(120a), 도전층(120b) 및 하드마스크층(120c)을 형성한 후, 패터닝하여 셀 영역(ⅰ)에 비트라인(120)을 형성하고, 주변회로 영역(ⅱ)에 게이트(122)를 형성한다.
도 2g 및 도 2h에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 전체 상부에 비정질 실리콘(Amorphous Silicon, 124)를 형성한다(도 2g). 이어서, 셀 영역(ⅰ)을 오픈시키는 마스크를 이용하여 주변회로 영역(ⅱ)을 덮는 감광막(미도시)를 형성한 후, 이를 식각마스크로 셀 영역(ⅰ)의 아모폴스 실리콘(124)을 제거한다(도 2h). 여기서, 비정질 실리콘(124)은 이온주입 공정을 수행한 후 습식식각으로 제거하는 것이 바람직하다. 비정질 실리콘(124)에 이온주입 공정을 수행하는 것은 비정질 실리콘(124)을 도핑시켜 습식식각에 용이하게 제거될 수 있는 조건을 만들어주기 위함이다. 셀 영역(ⅰ)을 오픈시키는 마스크를이용하여 셀 영역(ⅰ)의 비정질 실리콘(124)만이 도핑되므로 후속 습식식각공정에서 셀 영역(ⅰ)의 비정질 실리콘(124)만이 제거된다. 여기서, 이온주입 공정을 통하여 비정질 실리콘(124) 뿐만 아니라 비트라인 콘택플러그(112)까지도 도핑될 수 있는데 이는 비트라인이 오정렬되는 경우 후속 공정에서 비트라인 콘택플러그(112)가 용이하게 제거될 수 있도록 한다. 자세한 설명은 도 3c를 참조하여 후술한다.
도 2i에 도시된 바와 같이, 셀 영역(ⅰ)의 비트라인(120)을 식각마스크로 활성영역(104)이 노출되도록 비트라인 콘택플러그(112)를 식각하고, 주변회로 영역(ⅱ)의 활성영역(104)이 노출되도록 비정질 실리콘(124)을 식각마스크로 폴리실리콘층(118) 및 절연막(116)을 식각한다. 여기서, 게이트(122) 측벽에 형성된 비정질 실리콘(124)은 스페이서 역할을 하게되므로, 세정 공정에서 게이트 도전층(120b)이 손실되는 것을 효과적으로 방지할 수 있다. 또한, 게이트(122)를 보호하는 비정질 실리콘(124)는 게이트(122)의 폴리실리콘층(118) 상부에 형성되기 때문에 원하는 위치에 이온주입이 용이하게 이루어질 수 있다. 즉, 종래와 같이 이온주입 공정시 게이트 측벽 하부에까지 형성된 스페이서에 의해 원하는 위치에 정확하게 침투하지 않아 반도체 소자의 특성이 저하되는 문제를 근본적으로 해결할 수 있다.
결국, 본원발명은 셀 영역에 소스 및 드레인 영역을 용이하게 형성하도록 하는 논캡핑 구조를 형성하고, 주변회로 영역의 게이트를 감싸고 있는 스페이서 절연막에 의해 세정 공정으로부터 손상되는 것을 방지하며 주변회로 영역의 소스 및 드레인 영역을 용이하게 형성하는 캡핑 구조를 동시에 형성함으로써 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도 3a 내지 도 3d를 참조하여 설명하기로 한다. 참고로, 비트라인 콘택플러그가 형성되기 까지의 방법은 도 2a 내지 도 2e의 방법과 동일하며, 주변회로 영역에 대한 설명은 도 2a 내지 도 2i와 동일하므로 이에 대한 설명은 제 2 실시예에 따른 반도체 소자의 형성 방법의 설명에서는 생략한다.
도 3a에 도시된 바와 같이, 비트라인 콘택플러그(212) 상부에 배리어 금속층(220a), 도전층(220b) 및 하드마스크층(220c)을 형성한 후, 패터닝하여 비트라인(220)을 형성한다. 이때, 비트라인(220)이 오정렬되는 경우 도 3a에 도시된 바와 같이 비트라인 콘택플러그(212)의 중앙부에서 이격되어 형성된다. 따라서, 비트라인 콘택플러그(212)의 일측에서 비트라인(220)까지의 거리와 비트라인(220)에서 비트라인 콘택플러그(212)의 타측까지의 거리가 상이해진다.
도 3b 및 도 3c에 도시된 바와 같이, 오정렬된 비트라인(220) 및 게이트(222) 상부에 비정질 실리콘층(Amorphous Silicon, 224)을 형성한다(도 3b). 이어서, 비정질 실리콘(224)에 이온주입 공정을 수행한 후 습식식각으로 제거하는데, 이온주입 공정은 비정질 실리콘(224) 뿐만 아니라 비트라인 콘택플러그(212)을 도핑시키므로 습식식각 공정에서 이온주입이 수행된 비트라인 콘택플러그(212)의 일부도 식각된다.
예를들어 바트라인의 오정렬로 비트라인 콘택플러그(212)과 비트라인(220)까지의 거리가 좁아지게 되는 'A' 영역에서는 비트라인 콘택플러그(212)에 수행된 이온주입 공정으로 습식식각시 비트라인 콘택플러그(212)의 일부가 함께 식각된다.
도 3d에 도시된 바와 같이, 비트라인(220)을 식각마스크로 비트라인 콘택플러그(212)를 식각한다. 이때, 비트라인 콘택플러그(212)는 이전단계에서 일부 제거되므로 비트라인(220)을 식각마스크로 식각할 때 비트라인 콘택플러그(212)의 바닥부까지 용이하게 제거된다. 결국, 비트라인이 오정렬된 경우에도 비트라인 콘택플러그의 식각을 용이하게 한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (7)

  1. 셀 영역에 비트라인 및 주변회로 영역에 게이트를 형성하는 단계;
    전체 상부에 비정질 실리콘을 형성하는 단계;
    상기 셀 영역을 오픈시키는 마스크를 이용하여 상기 비정질 실리콘에 이온주입을 수행하는 단계;
    상기 셀 영역의 상기 비정질 실리콘을 식각하는 단계; 및
    상기 게이트 측벽 상부에 비정질 실리콘 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 셀 영역에 비트라인을 형성하는 단계 이전
    상기 반도체 기판 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 비정질 실리콘에 이온주입을 수행하는 단계는
    상기 비트라인 하부에 구비된 비트라인 콘택플러그를 도핑시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 3에 있어서,
    상기 비정질 실리콘을 식각하는 단계는
    상기 도핑된 비트라인 콘택플러그를 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 비정질 실리콘을 제거하는 단계는
    습식 식각을 수행하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 게이트 측벽 상부에 비정질 실리콘 스페이서를 형성하는 단계 이후
    상기 게이트를 마스크로 상기 반도체 기판에 이온주입을 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 반도체 기판에 이온주입을 하는 단계는
    상기 게이트의 측벽하부와 맞닿은 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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