KR20120003742A - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

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황응림
임지민
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주식회사 하이닉스반도체
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Abstract

본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역 상부에 성장된 에피텍셜 실리콘층과, 상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그와, 상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 포함하여, 매립형 게이트를 포함하는 반도체 소자에서 활성영역과 저장전극 콘택플러그의 접속을 용이하게 하여 반도체 소자의 특성을 향상시키는 장점을 제공한다.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 활성영역과 저장전극 콘택플러그의 콘택저항을 개선할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트를 포함하는 반도체 소자의 형성 방법을 간략히 살펴보면 다음과 같다.
소자분리막으로 정의되는 활성영역이 형성된 반도체 기판의 소정두께를 식각하여 트렌치를 형성한 후, 트렌치를 매립하여 매립형 게이트를 형성한다. 이어서, 매립형 게이트 사이의 활성영역이 노출되도록 매립형 게이트 상부에 구비된 캡핑절연막을 식각하여 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀을 매립하는 비트라인 콘택을 형성한다. 이어서, 주변회로 영역에 산화막과 폴리층을 형성한 후, 전체 상부에 형성된 폴리층, 전극층 및 하드마스크층을 패터닝하여 셀 영역에는 비트라인을 형성하고, 주변회로 영역에는 게이트를 형성한다.
이후, 활성영역과 접속되는 저장전극 콘택플러그를 형성하는데 반도체 소자의 고집적화로 활성영역의 면적이 좁아져, 저장전극 콘택홀의 하부가 오픈되지 않아 활성영역과 접속되지 않은 문제가 발생한다. 뿐만 아니라 활성영역이 좁아지는 경우 매립형 게이트와 저장전극 콘택플러그가 브릿지되어 불량을 유발할 수 있다.
본 발명은 매립형 게이트를 포함하는 반도체 소자의 구조에 있어서, 반도체 소자의 고집적화로 인해 활성영역의 면적이 좁아져 저장전극 콘택과 접속되지 않아 불량을 유발하는 문제를 해결하고자 한다.
셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역 상부에 성장된 에피텍셜 실리콘층과, 상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그와, 상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
이때, 상기 에피텍셜 실리콘층은 10nm 내지 100nm인 것을 특징으로 한다.
그리고, 상기 셀 영역의 상기 활성영역 및 상기 소자분리막 내에 구비되는 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그는 상기 주변회로 영역에 구비된 게이트와 동일한 높이를 갖는 것을 특징으로 한다.
본 발명의 1 실시예에 따른 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계와, 상기 활성영역 상부에 에피텍셜 실리콘층 성장시키는 단계와, 상기 에피텍셜 실리콘층 및 상기 반도체 기판을 식각한 후, 매립형 게이트를 형성하는 단계와, 상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그를 형성하는 단계와, 상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 실리콘층을 성장시키는 단계 이전 상기 반도체 기판에 HF계 식각용액으로 전처리 하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트를 형성하는 단계는 상기 에피텍셜 실리콘층 및 상기 소자분리막 상에 배리어절연막을 형성하는 단계와, 상기 셀 영역의 상기 배리어절연막, 상기 에피텍셜 실리콘층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계와, 상기 반도체 기판 상에 배리어절연막을 형성하는 단계와, 상기 셀 영역의 상기 배리어절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하며 상기 배리어절연막과 동일한 높이를 갖는 매립형 게이트를 형성하는 단계와, 상기 배리어절연막을 제거하는 단계와, 상기 배리어절연막이 제거된 상기 활성영역 상부에 에피텍셜 실리콘층 성장시키는 단계와, 상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그를 형성하는 단계와, 상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트를 형성하는 단계 이후 상기 주변회로 영역에 게이트를 형성하는 단계와, 상기 주변회로 영역에 게이트 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에 상기 게이트 스페이서 절연막을 형성하는 단계는 상기 셀 영역 및 상기 주변회로 영역에 상기 게이트 스페이서 절연막을 형성하는 단계와, 상기 셀 영역 오픈 마스크를 이용하여 상기 셀 영역에 형성된 상기 게이트 스페이서 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 실리콘층을 형성하는 단계 이후, 상기 주변회로 영역의 상기 게이트 스페이서 절연막에 스페이서 식각 공정을 수행하여 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계는 상기 셀 영역 및 상기 주변회로 영역 상부에 제 1 층간절연막을 형성하는 단계와, 상기 에피텍셜 실리콘층이 노출되도록 제 1 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계 이후, 상기 비트라인 콘택플러그와 접속되는 상기 셀 영역의 비트라인을 형성하는 단계 및 상기 주변회로 영역의 게이트와 접속되는 상기 주변회로 영역의 비트라인을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 셀 영역의 비트라인 및 상기 주변회로 영역의 비트라인 상부에 제 2 층간절연막을 형성하는 단계와, 상기 에피텍셜 실리콘층이 노출되도록 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 층간절연막 및 상기 제 2 층간절연막은 동일한 식각 선택비를 갖는 것을 특징으로 한다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 활성영역과 저장전극 콘택플러그의 접속을 용이하게 하여 반도체 소자의 특성을 향상시키는 장점을 제공한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 셀 영역을 나타내고 (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타내고 (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 셀 영역을 나타내고 (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 4a 내지 도 4h는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타내고 (ⅱ)는 주변회로 영역을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
<제 1 실시예>
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)과, 활성영역(104) 상부에 구비된 에피텍셜 실리콘층(106)을 포함한다.
본 발명은 활성영역 상부에 구비되는 에피텍셜 실리콘층에 의해 후속 공정에서 형성되는 비트라인 콘택플러그 및 저장전극 콘택플러그가 반도체 기판과 용이하게 접속되도록 하며, 콘택저항도 감소시켜 반도체 소자의 특성을 향상시킬 수 있다.
이러한 구성을 구비하는 본 발명의 제 1 실시예에 따르는 반도체 소자의 형성 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 내에 소자분리막(102)을 형성하고, 소자분리막(102)에 의해 정의되는 활성영역(104)을 형성한다.
도 2b에 도시된 바와 같이, 활성영역(104) 상부에 에피텍셜 실리콘층(106)을 형성한다. 에피텍셜 실리콘층(106)은 반도체 기판(100)을 씨드(seed)로 한 에피텍셜 성장 방법으로 성장시킨 것이 바람직하다. 에피텍셜 실리콘층(106)은 산화막 재질인 소자분리막(102)의 상부에는 형성되지 않고, 실리콘 재질인 활성영역(104)의 상부에만 형성된다. 여기서, 에피텍셜 실리콘층(106)을 형성하기 이전 반도체 기판은 HF계 식각용액으로 전처리하는 것이 바람직하다. 그리고, 에피텍셜 실리콘층(106)의 두께는 10nm 내지 100nm인 것이 바람직하다. 이와 같이, 활성영역(104) 상부에 직접 에피텍셜 실리콘층(106)을 형성하는 것은 활성영역(104) 상부에 이물질이 생성되는 것을 방지하여 후속 공정에서 형성되는 콘택들의 콘택저항이 증가되는 것을 방지한다.
도 2c에 도시된 바와 같이, 전체 상부에 배리어절연막(108)을 형성한다. 배리어절연막(108)은 산화막 또는 질화막인 것이 바람직하다.
도 2d에 도시된 바와 같이, 배리어절연막(108), 에피텍셜 실리콘층(106) 및 활성영역(104)을 식각하여 트렌치(110)를 형성하거나 배리어절연막(108) 및 소자분리막(102)을 식각하여 트렌치(110)를 형성한다. 도시되지는 않았지만 트렌치(110)는 후속공정에서 매립형 게이트가 형성되는 영역인 것이 바람직하다.
매립형 게이트가 형성된 이후에 형성되는 비트라인 콘택플러그 및 저장전극 콘택플러그는 에피텍셜 실리콘층과 접속되어 콘택저항이 증가되는 것을 방지하고, 저장전극 콘택플러그와 활성영역과 용이하게 접속될 수 있도록 한다.
상술한 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 매립형 게이트를 형성하기 이전 활성영역 상부에 에피텍셜 실리콘층을 성장시킴으로써 후속 공정에서 형성되는 콘택들과의 접속을 용이하게 하고, 이에 따라 콘택저항도 감소시킬 수 있다.
<제 2 실시예>
본 발명의 제 2 실시예에 따른 반도체 소자는 다음과 같다.
도 3에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 소자분리막(152)에 의해 정의되는 활성영역(154)을 포함하는 반도체 기판(150)과, 셀 영역(ⅰ)의 활성영역(154) 상부에 형성된 에피텍셜 실리콘층(164)과, 에피텍셜 실리콘층(164)과 접속되는 비트라인 콘택플러그(172) 및 저장전극 콘택플러그(180)를 포함한다.
이러한 구성을 구비하는 본 발명의 제 2 실시예에 따르는 반도체 소자의 형성 방법은 다음과 같다.
도 4a에 도시된 바와 같이, 소자분리막(152)에 의해 정의된 활성영역(154)을 포함하는 반도체 기판(150) 상부에 배리어절연막(156)을 형성한다. 여기서, 배리어절연막(156)은 하드마스크로 작용하며, TEOS(Tetra Ethyl Ortho Silicate)를 포함하는 것이 바람직하다.
이어서, 셀 영역(ⅰ)의 배리어절연막(156) 및 반도체 기판(150)을 식각하고, 배리어절연막(156) 및 소자분리막(152)을 식각하여 트렌치를 형성한다. 이어서 트렌치를 포함하는 전체 상부에 게이트 전극물질을 형성한 후 에치백을 통하여 트렌치 저부에 게이트 전극(158)을 형성한다. 그 다음 게이트 전극(158) 및 반도체 기판(100) 상부에 실링 질화막(Sealing Nitride,160)을 형성한다.
도 4b 및 도 4c에 도시된 바와 같이, 배리어절연막(156)이 노출되도록 실링질화막(160)에 평탄화 식각 공정을 수행한다(도 4b). 이어서 배리어절연막(156)은 제거하며(도 4c), 이 배리어절연막(156)은 습식 식각으로 제거하는 것이 바람직하다. 배리어절연막(156)을 제거하는 것은 후속 공정에서 에피텍셜 실리콘층을 성장시키 위하여 활성영역(154)을 노출시키기 위함이다.
도 4d에 도시된 바와 같이, 폴리실리콘층(166a), 게이트 전극층(166b) 및 하드마스크층(166c)을 적층한 후 패터닝하여 주변회로 영역(ⅱ)에 게이트(166)를 형성한다. 여기서, 하드마스크층(166c)은 후속 공정에서 비트라인 콘택플러그 및 저장전극 콘택플러그의 높이를 낮추기 위하여 얇은 두께로 형성하는 것이 바람직하다.
이어서, 전체 상부에 게이트 스페이서 절연막(168)을 형성한 후, 셀 영역(ⅰ) 오픈 마스크를 이용하여 셀 영역(ⅰ)의 게이트 스페이서 절연막(168)은 제거한다. 그리고 활성영역(154) 상부에 에피텍셜 실리콘층(164)을 형성한다. 에피텍셜 실리콘층(164)은 반도체 기판(100)을 씨드로 에피텍셜 성장 방법으로 성장시킨 것이 바람직하다. 이때, 에피텍셜 실리콘층(164)은 주변회로 영역(ⅱ)에 형성된 게이트 스페이서 절연막(168)에 의해 주변회로 영역(ⅱ)에는 형성되지 않고, 셀 영역(ⅰ)에만 형성된다.
도 4e에 도시된 바와 같이, 게이트 스페이서 절연막(168)에 대하여 스페이서 식각 공정을 수행하여 게이트 스페이서(169)를 형성한다.
도 4f에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ) 상부에 층간절연막(170)을 형성한다. 여기서, 층간절연막(170)은 SOD(Spin on Dielectric)인 것이 바람직하다. 이어서, 에피텍셜 실리콘층(164)이 노출되도록 층간절연막(170)을 식각하여 비트라인 콘택홀을 형성한다. 이후 비트라인 콘택홀을 매립하여 비트라인 콘택플러그(172)를 형성한다.
도 4g에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)에 배리어금속층(174) 및 비트라인 금속층(176)을 형성한 후 패터닝하여 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)에 비트라인을 동시에 형성한다. 여기서, 주변회로 영역(ⅱ)의 비트라인은 하드마스크층(166c)을 일부 식각하여 게이트 전극층(166b)과 접속되도록 하는 것이 바람직하다. 이와 같이 본 발명은 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)에 비트라인을 동시에 형성함으로써 공정시간을 절감할 수 있다.
도 4h에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)의 비트라인 상부에 층간절연막(178)을 형성한다. 이때, 층간절연막(178)은 그 하부에 구비되는 층간절연막(170)과 동일한 식각선택비를 갖는 물질인 것이 바람직하다. 이어서, 에피텍셜 실리콘층(164)이 노출되도록 층간절연막(178,170)을 식각하여 저장전극 콘택홀을 형성한다. 저장전극 콘택홀은 라인타입인 것이 바람직하고, 식각선택비가 동일한 층간절연막(178,170)만을 식각하므로 저장전극 콘택홀의 형성이 용이하다. 그리고, 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그(180)를 형성한다.
상술한 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 셀 영역의 활성영역 상부에 에피텍셜 실리콘층을 형성하여 후속 공정에 형성되는 비트라인 콘택플러그 및 저장전극 콘택플러그와의 접속면적을 확보할 수 있다. 또한, 에피텍셜 실리콘층을 형성하기 이전 주변회로 영역에 게이트를 형성하고, 이후 셀 영역 및 주변회로 영역에 동시에 비트라인을 형성함으로써 공정시간을 단축시킬 수 있다.
본 발명은 기재된 실시예들에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (15)

  1. 셀 영역 및 주변회로 영역을 포함하고, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판;
    상기 활성영역 상부에 성장된 에피텍셜 실리콘층;
    상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그; 및
    상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 에피텍셜 실리콘층은
    10nm 내지 100nm인 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 셀 영역의 상기 활성영역 및 상기 소자분리막 내에 구비되는 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 비트라인 콘택플러그는
    상기 주변회로 영역에 구비된 게이트와 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  5. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역 상부에 에피텍셜 실리콘층 성장시키는 단계;
    상기 에피텍셜 실리콘층 및 상기 반도체 기판을 식각한 후, 매립형 게이트를 형성하는 단계;
    상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그를 형성하는 단계; 및
    상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 에피텍셜 실리콘층을 성장시키는 단계 이전,
    상기 반도체 기판에 HF계 식각용액으로 전처리 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 5에 있어서,
    상기 매립형 게이트를 형성하는 단계는
    상기 에피텍셜 실리콘층 및 상기 소자분리막 상에 배리어절연막을 형성하는 단계;
    상기 셀 영역의 상기 배리어절연막, 상기 에피텍셜 실리콘층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 매립하는 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 반도체 기판 상에 배리어절연막을 형성하는 단계;
    상기 셀 영역의 상기 배리어절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하며 상기 배리어절연막과 동일한 높이를 갖는 매립형 게이트를 형성하는 단계;
    상기 배리어절연막을 제거하는 단계;
    상기 배리어절연막이 제거된 상기 활성영역 상부에 에피텍셜 실리콘층 성장시키는 단계;
    상기 에피텍셜 실리콘층과 접속되는 비트라인 콘택플러그를 형성하는 단계; 및
    상기 에피텍셜 실리콘층과 접속되는 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 매립형 게이트를 형성하는 단계 이후,
    상기 주변회로 영역에 게이트를 형성하는 단계; 및
    상기 주변회로 영역에 게이트 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 주변회로 영역에 상기 게이트 스페이서 절연막을 형성하는 단계는,
    상기 셀 영역 및 상기 주변회로 영역에 상기 게이트 스페이서 절연막을 형성하는 단계; 및
    상기 셀 영역 오픈 마스크를 이용하여 상기 셀 영역에 형성된 상기 게이트 스페이서 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 9에 있어서,
    상기 에피텍셜 실리콘층을 형성하는 단계 이후,
    상기 주변회로 영역의 상기 게이트 스페이서 절연막에 스페이서 식각 공정을 수행하여 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 8에 있어서,
    상기 비트라인 콘택플러그를 형성하는 단계는
    상기 셀 영역 및 상기 주변회로 영역 상부에 제 1 층간절연막을 형성하는 단계;
    상기 에피텍셜 실리콘층이 노출되도록 제 1 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 비트라인 콘택플러그를 형성하는 단계 이후,
    상기 비트라인 콘택플러그와 접속되는 상기 셀 영역의 비트라인을 형성하는 단계 및 상기 주변회로 영역의 게이트와 접속되는 상기 주변회로 영역의 비트라인을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 셀 영역의 비트라인 및 상기 주변회로 영역의 비트라인 상부에 제 2 층간절연막을 형성하는 단계;
    상기 에피텍셜 실리콘층이 노출되도록 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 12에 있어서,
    상기 제 1 층간절연막 및 상기 제 2 층간절연막은,
    동일한 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
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