KR101204922B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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KR101204922B1 KR1020100090639A KR20100090639A KR101204922B1 KR 101204922 B1 KR101204922 B1 KR 101204922B1 KR 1020100090639 A KR1020100090639 A KR 1020100090639A KR 20100090639 A KR20100090639 A KR 20100090639A KR 101204922 B1 KR101204922 B1 KR 101204922B1
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Abstract

본 발명은 반도체 기판 내 구비된 트렌치와, 상기 트렌치 내에 구비된 식각정지막과, 상기 식각정지막 상부에 구비되고 상기 트렌치를 매립하는 소자분리막을 포함하여, 소자분리막이 깊게 식각되어 게이트가 깊게 형성되는 것을 방지하여 서로 이웃하는 셀 사이의 누설전류를 방지할 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 기억장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 반도체 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 반도체 기판은 소자분리막과 이로서 정의되는 활성영역을 포함하는데 반도체 기판을 식각하여 형성되는 리세스는 활성영역과 소자분리막을 형성하는 물질의 식각선택비가 다르기 때문에 그 크기가 서로 상이하다. 즉, 활성영역에 형성되는 리세스보다 소자분리막에 형성되는 리세스는 그 폭과 깊이가 더 크게 형성된다. 보다 자세한 내용은 종래 기술에 따른 반도체 소자를 나타낸 도 1을 참조하여 상세히 설명한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 포함하는 반도체 기판(10)을 식각하여 리세스(R1, R2)를 형성한다. 리세스(R1)은 활성영역을 식각하여 형성된 것을 나타내고, 리세스(R2)는 활성영역(14)과 상이한 식각선택비를 갖는 소자분리막(12)을 식각하여 형성되므로 리세스(R1) 의 깊이보다 'A' 만큼 깊게 식각되어 형성된다.
이어서, 리세스(R1, R2)에 게이트 전극층을 형성하고, 에치백을 수행하여 리세스(R1, R2) 내에 게이트 전극(16)을 형성한다. 리세스(R2)는 리세스(R1)에 비하여 'A' 만큼 오버 식각되어 깊게 형성되므로 리세스(R2)에 매립된 게이트 전극(16) 하부에 남아있는 소자분리막(12)의 양은 줄어들게 되어 소자분리막(12)에 형성된 게이트 전극(16)의 특성이 강화된다. 이는 이웃하는 셀 사이의 누설전류를 증가시켜 반도체 소자의 특성을 저하시키는 문제가 있다.
본 발명은 활성영역과 소자분리막의 상이한 식각선택비로 인해 활성영역보다 소자분리막이 깊게 식각되어, 소자분리막에 형성된 매립형 게이트의 특성이 강화되어 서로 이웃하는 셀 사이의 누설전류를 증가시켜 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내 구비된 트렌치와, 상기 트렌치 내에 구비된 식각정지막과, 상기 식각정지막 상부에 구비되고 상기 트렌치를 매립하는 제 1 소자분리막을 포함하는 것을 특징으로 한다.
그리고, 상기 식각정지막은 상기 제 1 소자분리막과 상이한 식각선택비를 갖는 것을 특징으로 한다.
그리고, 상기 식각정지막은 질화막 계열의 물질막을 포함하고, 상기 제 1 소자분리막은 산화막 계열의 물질막을 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치 저부를 매립하며 상기 식각정지막 하부에 구비되는 상기 제 2 소자분리막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내에 구비된 제 1 리세스와, 상기 소자분리막 내에 구비된 제 2 리세스를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 리세스가 상기 제 1 리세스보다 400Å 내지 500Å 더 깊게 형성된 것을 특징으로 한다.
그리고, 상기 제 1 리세스 및 상기 제 2 리세스 저부에 구비되는 게이트 전극을 더 포함하는 것을 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 식각정지막을 형성하는 단계와, 상기 식각정지막 상부에 상기 트렌치가 매립되도록 제 1 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계 이후, 상기 트렌치 내에 제 2 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 식각정지막을 형성하는 단계는 상기 제 1 소자분리막과 상이한 식각선택비를 갖는 물질을 형성하는 것을 특징으로 한다.
그리고, 상기 식각정지막은 질화막 계열의 물질막으로 형성하고, 상기 제 1 소자분리막은 산화막 계열의 물질막으로 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 소자분리막을 형성하는 단계 이후, 상기 반도체 기판을 식각하여 제 1 리세스를 형성하고, 상기 소자분리막을 식각하여 제 2 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 리세스를 형성하는 단계는 상기 식각정지막에서 식각이 정지하도록 상기 소자분리막을 식각하는 것을 특징으로 한다.
그리고, 상기 제 1 리세스와 상기 제 2 리세스를 형성하는 단계 이후, 상기 제 1 리세스 및 상기 제 2 리세스를 포함하는 상기 반도체 기판 상부에 게이트 전극층을 형성하는 단계와, 상기 게이트 전극층에 에치백 공정을 수행하여 상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 소자분리막에서 매립형 게이트가 깊게 형성되는 것을 방지하여 서로 이웃하는 셀 사이의 누설전류를 방지할 수 있는 효과를 제공한다.
도 1은 종래 기술 및 본 발명에 따른 반도체 소자를 나타낸 평면도.
도 2는 종래 기술에 따른 반도체 소자를 나타낸 단면도로서, (ⅰ)은 도 1의 y1-y1'을 자른 단면도, (ⅱ)는 도 1의 y2-y2'를 자른 단면도, (ⅲ)은 도 1의 x-x'를 자른 단면도.
도 3은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자를 나타낸 단면도로서, (ⅰ)은 도 1의 y1-y1'을 자른 단면도, (ⅱ)는 도 1의 y2-y2'를 자른 단면도, (ⅲ)은 도 1의 x-x'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 내 구비된 트렌치(T) 저부에 매립된 제 2 소자분리막(102a)와, 제 2 소자분리막(102a) 상부 및 트렌치(T) 표면에 구비된 식각정지막(104)과, 식각정지막(104) 상부에 구비되고 트렌치(T)에 매립되는 제 1 소자분리막(102b)을 포함한다. 식각정지막(104)은 제 2, 제 1 소자분리막(102a, 102b)과 상이한 식각선택비를 갖는 것이 바람직하다. 식각정지막(104)은 질화막 계열의 물질막을 포함하고, 소자분리막(102b)은 산화막 계열의 물질막을 포함하는 것이 바람직하다.
편의상 제 2, 제 1 소자분리막(102a, 102b)과 식각정지막(104)을 포함하여 '소자분리영역'이라 할 때, 소자분리영역에 의해 정의되는 활성영역(106)을 포함한다. 여기서 활성영역(106)은 핀형(fin type)으로 형성되는 것이 바람직하다.
그리고, 활성영역(106) 내 구비된 제 1 리세스(R3)와, 제 1 소자분리막(102b) 내에 구비된 제 2 리세스(R4)와, 제 1 및 제 2 리세스(R3, R4) 내에 형성된 게이트 전극(108)을 포함한다. 여기서, 제 2 리세스(R4)는 식각정지막에 의해 제 1 소자분리막(102b)만이 식각되어 형성되는 것이 바람직하다. 제 1 및 제 2 리세스(R3,R4)의 깊이 차이를 'C'라 할 때, 'C'는 400Å 내지 500Å인 것이 바람직하다. 보다 구체적으로 제 2 리세스(R4)가 제 1 리세스(R3) 보다 400Å 내지 500Å 더 깊게 형성되는 것이 바람직하다. 제 2 리세스(R4) 내에 형성된 게이트 전극(108) 하부에 구비되는 제 2 소자분리막(102a)의 두께(D)는 종래의 소자분리막(12)의 두께(B; 도 2의 (ⅰ) 참조))보다 두꺼워 소자분리영역에 구비된 게이트 전극의 특성이 강화되는 것을 방지할 수 있으며 이로 인해 이웃하는 셀 사이에서 누선전류가 증가하는 것을 방지할 수 있다.
여기서, 제 2 소자분리막(102a)은 반드시 소자분리영역에 포함되어야 하는 구성은 아니고, 생략가능하다. 제 2 소자분리막(102a)이 생략되는 경우에는 식각정지막(104)이 트렌치(T)에 구비되는 구조인 것이 바람직하다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.
도 4a에 도시된 바와 같이, 본 발명은 반도체 기판(100)을 식각하여 트렌치(T)를 형성하고 트렌치(T)가 매립되도록 절연막을 형성한 후 절연막에 평탄화 식각 공정 및 에치백 공정을 수행하여 트렌치(T) 저부에만 절연막을 매립하여 제 2 소자분리막(102a)을 형성한다. 여기서, 제 2 소자분리막(102a)은 후속 공정에서 형성되는 게이트 전극의 깊이를 고려하여 에치백 정도를 조절하여 형성하는 것이 바람직하다. 제 2 소자분리막(102a)은 800Å보다 큰 값을 갖도록 형성하는 것이 바람직하다.
도 4b에 도시된 바와 같이, 제 2 소자분리막(102a) 상부에 제 1 소자분리막(102a)과 상이한 식각선택비를 갖는 식각정지막(104)을 제 2 소자분리막(102a) 상부와 트렌치(T) 표면에 형성한다. 이어서, 트렌치(T)가 매립되도록 식각정지막(104) 상부에 식각정지막(104)과 상이한 식각선택비를 갖는 제 1 소자분리막(102b)을 형성한다. 식각정지막(104)은 질화막 계열의 물질막으로 형성하고, 제 1 소자분리막(102b)은 산화막 계열의 물질막으로 형성하는 것이 바람직하다.
편의상 트렌치(T)에 매립된 제 2 및 제 1 소자분리막(102a, 102b) 및 식각정지막(104)을 포함하여 '소자분리영역'이라 할 때, 소자분리영역에 의해 활성영역(106)이 정의되는 것이 바람직하다. 여기서 활성영역(106)은 도 4b의 (ⅲ)에 도시된 바와 같이 핀형(fin type)으로 형성되는 것이 바람직하다.
도 4c에 도시된 바와 같이, 소자분리영역의 소자분리막(102b) 및 활성영역(106)의 반도체 기판(100)을 식각하여 제 1 및 제 2 리세스(R3, R4)를 형성한다. 여기서, 제 1 리세스(R3)는 활성영역(106)이 식각되어 형성되는 것를 나타내고, 제 2 리세스(R4)는 소자분리영역이 식각되어 형성되는 것을 나타낸다.
식각정지막(104)은 반도체 기판(100)이 식각되는 동안 제 1 소자분리막(102b)이 과도식각되는 것을 방지한다. 즉, 제 1 소자분리막(102b)과 활성영역(106)의 반도체 기판(100)은 식각선택비가 서로 상이하여 식각되는 양이 다르지만, 식각정지막(104)에 의해 제 1 소자분리막(102b)의 식각이 정지되도록 함으로써, 활성영역(106)에 형성된 제 1 리세스(R3)와 소자분리영역에 형성된 제 2 리세스(R4)의 깊이 차이(C)가 종래 기술에 따라 형성된 형성된 리세스(R1, R2)의 깊이 차이{A, 도 2의 (ⅰ) 참조} 보다 감소되도록 할 수 있다. 여기서 제 1 및 제 2 리세스(R3, R4)의 깊이 차이(C)는 400Å 내지 500Å가 되도록 하는 것이 바람직하다. 보다 구체적으로 제 2 리세스(R4)가 제 1 리세스(R3)보다 400Å 내지 500Å 더 깊게 형성되는 것이 바람직하다.
이어서, 제 1 및 제 2 리세스(R3, R4)를 포함하는 반도체 기판(100) 상부에 게이트 전극물질을 증착하고, 게이트 전극물질에 에치백 공정을 수행하여 제 1 및 제 2 리세스(R3,R4) 저부에 남아있는 게이트 전극(108)을 형성한다. 여기서, 제 2 리세스(R4)에 형성되어 있는 게이트 전극(108) 하부에는 제 1 및 제 2 리세스(R3, R4)의 깊이 차이(C)가 종래보다 줄어들면서 확보된 두께 'D'의 제 2 소자분리막(102a)이 남아있게 된다. 제 2 소자분리막(102a)은 종래에 리세스(R1, R2)의 깊이 차이(A>C)에 의해 정의되는 소자분리막(12, 도 2 참조)의 두께(B)보다 두껍게 형성되기 때문에 소자분리영역에 형성되는 게이트의 특성만이 강화되는 것을 방지할 수 있다. 따라서, 이웃하는 셀 사이의 누설전류가 증가하는 것을 용이하게 방지할 수 있다.
본 발명은 식각정지막(104)을 형성함으로써 소자분리영역에서 과도식각되는 것을 방지하는데, 식각정지막(104)은 상술한 바와 같은 방법으로만 형성되는 것은 아니고 변경가능하다. 즉, 상술한 설명에서는 소자분리막(102a)을 형성하고 식각정지막(104)을 형성하는 기술이 개시되어 있지만, 이에 한정되는 것은 아니고 트렌치를 형성한 후에 바로 식각정지막을 형성할 수도 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (14)

  1. 반도체 기판 내 구비된 트렌치;
    상기 트렌치 내에 구비된 식각정지막; 및
    상기 식각정지막 상부에 구비되며 상기 트렌치를 매립하는 제 1 소자분리막을 포함하되,
    상기 제 1 소자분리막 내에 매립된 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 식각정지막은 상기 제 1 소자분리막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    상기 식각정지막은 질화막 계열의 물질막을 포함하고, 상기 제 1 소자분리막은 산화막 계열의 물질막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 트렌치 저부를 매립하며 상기 식각정지막 하부에 구비되는 상기 제 2 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 반도체 기판 내에 구비된 제 1 리세스; 및
    상기 소자분리막 내에 구비된 제 2 리세스를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 제 2 리세스가 상기 제 1 리세스보다 400Å 내지 500Å 더 깊게 형성된 것을 특징으로 하는 반도체 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 제 1 리세스 및 상기 제 2 리세스 저부에 구비되는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 식각정지막을 형성하는 단계; 및
    상기 식각정지막 상부에 상기 트렌치가 매립되도록 제 1 소자분리막을 형성하는 단계를 포함하되,
    상기 제 1 소자분리막을 형성하는 단계 이후, 상기 제 1 소자분리막 내에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 트렌치를 형성하는 단계 이후,
    상기 트렌치 내에 제 2 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 식각정지막을 형성하는 단계는
    상기 제 1 소자분리막과 상이한 식각선택비를 갖는 물질을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 10에 있어서,
    상기 식각정지막은 질화막 계열의 물질막으로 형성하고, 상기 제 1 소자분리막은 산화막 계열의 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서
    상기 제 1 소자분리막을 형성하는 단계 이후,
    상기 반도체 기판을 식각하여 제 1 리세스를 형성하고, 상기 제 1 소자분리막을 식각하여 제 2 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12에 있어서,
    상기 제 2 리세스를 형성하는 단계는
    상기 식각정지막에서 식각이 정지하도록 상기 소자분리막을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12에 있어서,
    상기 제 1 리세스와 상기 제 2 리세스를 형성하는 단계 이후,
    상기 제 1 리세스 및 상기 제 2 리세스를 포함하는 상기 반도체 기판 상부에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층에 에치백 공정을 수행하여 상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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