KR100278270B1 - 반도체장치제조방법 - Google Patents

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Abstract

본 발명은 비교적 간단한 공정으로 콘택 패드를 형성할 수 있고 단차를 감소시킬 수 있으며 소자의 특성 향상을 이룰 수 있는 반도체 장치 제조 방법에 관한 것으로, 트랜지스터를 형성한 후 스페이서로 절연된 게이트 전극 사이에 전하저장전극 콘택 패드 또는 비트라인 콘택 패드를 형성하여 반도체 기판과 콘택시킨 다음 층간절연막을 형성하는 것을 특징으로 한다.

Description

반도체 장치 제조 방법{Method for forming semiconductor device}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 비교적 간단한 공정으로 콘택 패드를 형성할 수 있고 단차를 감소시킬 수 있으며 소자의 특성 향상을 이룰 수 있는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위해서는 소자의 크기를 줄이는 것이 가장 효과적이기는 하지만 공정 장비의 한계로 인하여 소자의 크기를 감소시키는 것은 어렵기 때문에 다층 구조의 소자를 제조하는 방법을 사용한다.
폴디드 비트라인(folded bit line) 구조의 디램(DRAM, dynamic random access memory) 셀(cell)의 경우에는 활성영역을 Z형이나 T형 형태로 형성하여 비트라인(bit line)이 콘택될 부분을 확보하는 방법도 있으나, 이 경우에는 소자의 크기가 작아짐에 따라 끝 부분이 설계한 모양대로 형성되지 않는 문제점이 있다.
이러한 문제점을 해결하기 위한 종래 기술을 도1a 내지 도1c를 참조하여 설명한다. 도1a 내지 도1c는 평면도 및 단면도를 함께 도시한 것이고, 단면도는 평면도의 A-A선을 따른 것이다.
도1a에 도시한 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 게이트 절연막(12) 및 게이트 전극(13)(워드라인, word line)을 형성하고, 트랜지스터의 소오스 및 드레인을 이룰 불순물 도핑영역(14)을 형성한다. 이어서, 전체 구조 상에 절연막을 형성하고 전면식각하여 상기 게이트 전극(13) 측벽에 절연막 스페이서(15)를 형성한다. 이때, 상기 게이트 전극(13) 형성시, 게이트(13) 전극 상에 절연막(16)을 형성하기도 한다.
다음으로, 도1b에 도시한 바와 같이 전체 구조 상에 제1 층간절연막(17)을 형성하고, 제1 층간절연막(17)을 선택적으로 제거하여 전하저장전극 또는 비트라인과 콘택될 불순물 도핑영역(14)을 노출시키는 제1 및 제2 콘택홀(18, 19)을 형성한다. 이어서, 전체 구조 상에 다결정 실리콘막(20)을 증착하여 상기 제1 및 제2 콘택홀(18, 19)을 매립시키고, 제1 층간절연막(17) 상에 형성된 다결정 실리콘막을 선택적으로 제거하여, 제2 콘택홀(19) 내에 매립된 다결정 실리콘막과 연결되는 비트라인 콘택 패드(20')를 형성한다. 이때, 제1 콘택홀(18) 내에 매립된 다결정 실리콘막과 연결되는 전하저장전극 콘택 패드를 형성하기도 한다.
다음으로, 도1c에 도시한 바와 같이 전체구조 상에 제2 층간절연막(21)을 형성하고, 제2 층간절연막(21)을 선택적으로 제거하여 상기 비트라인 콘택 패드(20')를 노출시키는 제3 콘택홀(22)을 형성한 후, 상기 제3 콘택홀(22)을 통하여 상기 비트라인 콘택 패드(20')와 연결되는 비트라인(23)을 형성한다.
전술한 바와 같이 이루어지는 종래 기술은, 비트라인 콘택 패드를 보다 크게 형성하기 위하여, 비트라인이 연결될 불순물 도핑 영역(14)을 노출시키는 제2 콘택홀(19) 및 비트라인 콘택 패드(20')를 형성하기 위한 사진식각 공정이 수반되어야 하는 공정상의 복잡성이 있고, 비트라인 콘택 패드(20')를 형성함으로 인하여 전체적으로 소자의 높이가 증가하는 단점이 있다. 또한, 도1b 및 도1c에 도시한 것처럼 전하저장전극 콘택 패드는 형성하지 않고 비트라인 콘택 패드만을 형성할 경우에는 비트라인이 콘택될 부위가 전하저장전극이 콘택될 부위 보다 단차가 높음으로 인하여 전하저장전극 형성을 위한 설계 및 공정의 여유도(design/process margin)가 줄어들어 전하저장용량을 충분하게 확보하기가 어렵고, 제2 콘택홀(19) 형성 과정에서 마스크의 오정렬(misalign) 등으로 게이트 전극 측벽에 형성된 절연막 스페이서가 손상될 경우에는 트랜지스터의 특성을 균일하게 얻지 못하는 단점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 콘택 패드 형성을 위한 사진식각 공정에 따른 공정의 복잡화 및 단차 발생을 억제하기 위하여, 보다 공정이 간단하며 단차의 발생을 방지하여 설계 및 공정 여유도를 확보할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 장치 제조 공정도
도2a 내지 도2c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 공정도
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 공정도
도4a 내지 도4c는 본 발명의 제3 실시예에 따른 반도체 장치 제조 공정도
* 도면의 주요 부분에 대한 도면부호의 설명
30: 실리콘 기판 31: 소자분리막
32: 게이트 절연막 33: 게이트 전극
34, 34': 불순물 도핑영역 35: 절연막 스페이서
36: 마스크 절연막 37, 39, 42, 50: 층간절연막
30, 48: 실리콘막 38', 48', 58a: 비트라인 콘택 패드
40, 43: 콘택홀 41: 플러그
44: 비트라인 58: 도전막
58b: 전하저장전극 콘택 패드
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 절연막, 게이트 전극 및 마스크 절연막이 적층된 패턴을 형성하는 제1 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스 및 드레인을 이룰 제1 불순물 도핑영역을 형성함과 동시에 실리콘의 선택적 성장을 위한 제2 불순물 도핑을 형성하는 제2 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 표면에 절연막을 형성하고, 상기 소오스 및 드레인 중 적어도 어느 하나와 상기 제2 불순물 도핑영역을 노출시키는 제4 단계; 상기 제4 단계에서 노출된 영역 상에 선택적 성장법으로 그 표면의 높이가 상기 마스크 절연막 보다 낮은 실리콘막을 형성하면서, 상기 소오스 및 드레인 중 어느 하나와 상기 제2 불순물 도핑영역을 연결하는 실리콘막을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 상기 실리콘막을 노출시키는 콘택홀을 형성하는 제6 단계; 및 상기 콘택홀을 통하여 실리콘막과 접하는 전도막 패턴을 형성하는 제7 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 공정도로서 평면도 및 단면도를 함께 도시한 것이고, 단면도는 평면도의 A-A선을 따른 것이다.
도2a에 도시한 바와 같이 실리콘 기판(30) 상에 소자분리막(31), 게이트 절연막(32) 및 게이트 전극(33)(워드라인)을 형성하고, 트랜지스터의 소오스 및 드레인을 이룰 불순물 도핑영역(34)을 형성한다. 이어서, 전체 구조 상에 절연막을 형성하고 전면식각하여 상기 게이트 전극(33) 측벽에 절연막 스페이서(35)를 형성하고, 전체 구조 상에 제1 층간절연막(37)을 형성하고 선택적으로 제거하여 비트라인과 콘택될 불순물 도핑영역(34)을 노출시키고, 선택적 성장(selective growth)법으로 실리콘막(38)을 형성한다.
상기 제1 층간절연막(37)은 전체구조를 평탄화하기 위한 절연막이 아니며, 그 하부 전체 구조 표면을 따라 얇게 형성되어 하부 전체 구조의 토포로지(topology)가 제1 층간절연막(37) 형성 후에도 변하지 않는다. 상기 실리콘막(38)은 비정질 또는 다결정 실리콘막이거나 에피탁셜(epitaxial)하게 성장된 단결정 실리콘막일 수도 있으며, 상기 실리콘막(38)을 선택적 성장법으로 형성하지 않고 전체 구조 상에 실리콘막을 형성한 후, 화학적 기계적 연마법(chemical mechanical polishing)으로 실리콘막을 제거하여 상기 게이트 전극 사이에 실리콘막을 잔류시킬 수도 있다. 또한, 상기 제1 층간절연막(37)을 형성하기 전에 상기 게이트 전극(33) 상에 마스크 절연막(36)을 형성하기도 한다.
다음으로, 도2b에 도시한 바와 같이 상기 실리콘막(38)을 선택적으로 제거하여 비트라인 콘택 패드(38')를 형성한다.
도2b의 평면도에 나타난 M1은 실리콘막(38)을 선택적으로 식각하기 위한 식각마스크로서, 식각마스크를 비트라인 콘택 패드 영역이 아닌 부분에까지 넓게 형성하여 비트라인 콘택 패드의 크기에 영향을 미치지 않고 공정 여유도를 증가시킨다. 이어서, 전하저장전극의 접합용량을 향상시키기 위하여 NMOSFET의 경우에는 p형 불순물을 이온주입하는, 포켓 이온주입(pocket ion implantation)을 실시하여 기판의 농도를 증가시킨다.
상기 선택적 성장법으로 실리콘막을 형성할 때에 적절한 조건으로 비트라인 콘택 패드 영역에만 실리콘막을 형성하여 이웃하는 비트라인 콘택 패드가 서로 연결되지 않을 경우에는 상기 식각마스크 형성 단계 및 실리콘막을 선택적으로 제거하는 단계는 생략될 수 있다.
다음으로, 도2c에 도시한 바와 같이 전체구조 상에 제2 층간절연막(39)을 형성하고, 제2 층간절연막(39)을 선택적으로 제거하여 전하저장전극과 콘택될 불순물 도핑영역(34)을 노출시키는 콘택홀(40)을 형성하고, 상기 콘택홀(40) 내에 도전막을 매립하여 플러그(41)(plug)를 형성하고, 전체 구조 상에 제3 층간절연막(42)을 형성한다. 이어서, 상기 제3 및 제2 층간절연막(42, 39)을 선택적으로 제거하여 상기 비트라인 콘택 패드(38')를 노출시키는 콘택홀(43)을 형성하고, 상기 콘택홀(43)을 통하여 비트라인 콘택 패드(38')와 연결되는 비트라인(44)을 형성한다.
다음의 제2 실시예는 상기 실리콘막을 선택적으로 형성하는 과정에서 실리콘막의 성장두께 부담을 완화시키는 방법으로, 비트라인 콘택 패드 형성 부위에 인접한 실리콘 기판 내에 트랜지스터의 소오스 및 드레인을 이룰 불순물 도핑영역과는 다른 별도의 불순물 도핑영역을 형성한 후, 선택적 성장법으로 실리콘막을 형성하는 방법이다.
도3a 내지 도3d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 공정도로서 평면도 및 단면도를 함께 도시한 것이고, 단면도는 평면도의 A-A선을 따른 것이다.
도3a에 도시한 바와 같이 실리콘 기판(30) 상에 소자분리막(31), 게이트 절연막(32) 및 게이트 전극(33)(워드라인)을 형성하고, 트랜지스터의 소오스 및 드레인을 이룰 제1 불순물 도핑영역(34)을 형성한다. 이때, 비트라인 콘택 패드 형성 부위에 인접한 실리콘 기판(30) 내에 선택적 성장을 위한 제2 불순물 도핑영역(34')을 형성한다. 이어서, 전체 구조 상에 절연막을 형성하고 전면식각하여 상기 게이트 전극(33) 측벽에 절연막 스페이서(35)를 형성한다.
다음으로, 도3b에 도시한 바와 같이 전체 구조 상에 제1 층간절연막(37)을 형성한 다음, 제1 층간절연막(37)을 선택적으로 제거하여 상기 제1 및 제2 불순물 도핑영역(34, 34')을 노출시키고, 선택적 성장(selective growth)법으로 실리콘막(48)을 형성한다. 상기 실리콘막(48)은 비정질 또는 다결정 실리콘막이거나 에피탁셜하게 성장된 단결정 실리콘막이다. 또한, 상기 제1 층간절연막(37)을 형성하기 전에 상기 게이트 전극(33) 상에 절연막(36)을 형성하기도 한다.
상기 제1 층간절연막(37)은 전체구조를 평탄화하기 위한 절연막이 아니며, 그 하부 전체 구조 표면을 따라 얇게 형성되어 하부 전체 구조의 토포로지가 제1 층간절연막(37) 형성 후에도 변하지 않는다.
다음으로, 도3c에 도시한 바와 같이 상기 실리콘막(48)을 선택적으로 제거하여 비트라인 콘택 패드(48')를 형성한다. 도3c의 평면도에 나타난 M2는 실리콘막(48)을 선택적으로 식각하기 위한 식각마스크로서, 식각마스크를 비트라인 콘택 패드 영역이 아닌 부분에까지 넓게 형성하여 비트라인 콘택 패드의 크기에 영향을 미치지 않고, 공정 여유도를 증가시킨다. 이어서, 전하저장전극의 접합용량을 향상시키기 위하여 NMOSFET의 경우에는 p형 불순물을 이온주입하는, 포켓 이온주입(pocket ion implantation)을 실시하여 기판의 농도를 증가시킨다.
상기 선택적 성장법을 실시할 때에 적절한 조건으로 비트라인 콘택 패드 영역에만 실리콘막을 형성하여 이웃하는 비트라인 콘택 패드가 연결되지 않을 경우에는 상기 식각마스크 형성 단계 및 실리콘막을 선택적으로 제거하는 단계는 생략될 수 있다.
다음으로, 도3d에 도시한 바와 같이 전체구조 상에 제2 층간절연막(39)을 형성하고, 제2 층간절연막(39)을 선택적으로 제거하여 전하저장전극과 콘택될 제1 불순물 도핑영역(34)을 노출시키는 콘택홀(40)을 형성하고, 상기 콘택홀(40) 내에 도전막을 매립하여 플러그(41)(plug)를 형성하고, 전체 구조 상에 제3 층간절연막(42)을 형성한다. 이어서, 상기 제3 및 제2 층간절연막(42, 39)을 선택적으로 제거하여 상기 비트라인 콘택 패드(48')를 노출시키는 콘택홀(43)을 형성하고, 상기 콘택홀(43)을 통하여 비트라인 콘택 패드(38')와 연결되는 비트라인(44)을 형성한다.
다음의 제3 실시예는 비트라인 콘택 패드와 전하저장전극 콘택 패드를 동시에 형성하는 경우를 설명한다.
도4a 내지 도4d는 본 발명의 제3 실시예에 따른 반도체 장치 제조 공정도로서 평면도 및 단면도를 함께 도시한 것이고, 단면도는 평면도의 A-A선을 따른 것이다.
도4a에 도시한 바와 같이 실리콘 기판(30) 상에 소자분리막(31), 게이트 절연막(32) 및 게이트 전극(33)(워드라인)을 형성하고, 트랜지스터의 소오스 및 드레인을 이룰 불순물 도핑영역(34)을 형성한 후, 전체 구조 상에 절연막을 형성하고 전면식각하여 상기 게이트 전극(33) 측벽에 절연막 스페이서(35)를 형성한다. 이때, 상기 게이트 전극(33) 상에 절연막(36)을 형성하기도 한다.
이어서, 전체 구조 상에 도전막(58)을 형성하고, 상기 게이트 전극(33)이 드러날 때까지 상기 도전막(58)을 화학기계적 연마법으로 제거하여 게이트 전극(워드라인) 사이에 상기 도전막(58)을 잔류시킨다.
다음으로, 도4b에 도시한 바와 같이 상기 도전막(58)을 선택적으로 제거하여 각각 상기 불순물 도핑영역(34)과 연결되는 비트라인 콘택 패드(58a) 및 전하저장전극 콘택 패드(58b)를 형성한다.
다음으로, 도4c에 도시한 바와 같이 전체 구조 상에 층간절연막(50)을 형성하고, 상기 층간절연막(50)을 선택적으로 제거하여 상기 비트라인 콘택 패드(58a)를 노출시키는 콘택홀(43)을 형성하고, 상기 콘택홀(43)을 통하여 비트라인 콘택 패드(58a)와 연결되는 비트라인(44)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 층간절연막을 식각하여 콘택홀을 형성한 후, 비트라인 콘택 패드를 형성하는 종래 기술보다 비트라인 콘택 패드의 면적을 보다 크게 확보할 수 있고, 종래보다 얇은 절연막을 식각하여 비트라인 콘택 패드가 연결될 부분의 반도체 기판을 노출시키므로 공정이 용이하며, 비트라인 콘택 패드를 절연시키기 위한 별도의 층간절연막을 형성하지 않으므로 전체적인 소자의 높이가 줄어든다.
또한, 선택적 성장 조건에 따라 사진식각 공정 횟수를 줄일 수 있으며, 종래와 같이 게이트 전극 사이의 층간절연막을 제거하여 비트라인 콘택홀을 형성하지 않기 때문에 절연막 스페이서 손실로 인한 소자의 특성 저하를 방지할 수 있다.
또한, 콘택 패드 형성 후 포켓 이온주입이 이루어지므로 저장전극의 접합 용량의 향상에 따른 전하저장용량의 증가를 기대할 수 있으며, 워드라인의 크기가 불균일할 경우 문턱전압 등의 소자 특성 변화가 포켓 이온주입에 의한 채널 농도의 변화에 의해 완화될 수 있고, 트랜지스터의 소오스 및 드레인 간의 누설전류 또한 개선될 수 있다.
따라서, 반도체 장치 제조 공정을 보다 용이하게 할 수 있음과 동시에 소자의 특성을 향상시킬 수 있어 제조 수율 및 신뢰성 향상에 기여할 수 있다.

Claims (3)

  1. 반도체 장치 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막, 게이트 전극 및 마스크 절연막이 적층된 패턴을 형성하는 제1 단계;
    상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스 및 드레인을 이룰 제1 불순물 도핑영역을 형성함과 동시에 실리콘의 선택적 성장을 위한 제2 불순물 도핑을 형성하는 제2 단계;
    상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 표면에 절연막을 형성하고, 상기 소오스 및 드레인 중 적어도 어느 하나와 상기 제2 불순물 도핑영역을 노출시키는 제4 단계;
    상기 제4 단계에서 노출된 영역 상에 선택적 성장법으로 그 표면의 높이가 상기 마스크 절연막 보다 낮은 실리콘막을 형성하면서, 상기 소오스 및 드레인 중 어느 하나와 상기 제2 불순물 도핑영역을 연결하는 실리콘막을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 상기 실리콘막을 노출시키는 콘택홀을 형성하는 제6 단계; 및
    상기 콘택홀을 통하여 실리콘막과 접하는 전도막 패턴을 형성하는 제7 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘막은, 비트라인 콘택 패드 또는 전하저장전극 콘택 패드 중 적어도 어느 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전도막 패턴은 전하저장전극 또는 비트라인인 것을 특징으로 하는 반도체 장치 제조 방법.
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