JPH08330586A - バーチカルトランジスタ及びその製造方法 - Google Patents

バーチカルトランジスタ及びその製造方法

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JPH08330586A
JPH08330586A JP7244414A JP24441495A JPH08330586A JP H08330586 A JPH08330586 A JP H08330586A JP 7244414 A JP7244414 A JP 7244414A JP 24441495 A JP24441495 A JP 24441495A JP H08330586 A JPH08330586 A JP H08330586A
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conductive layer
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layer pattern
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Byung-Hak Lim
炳 學 林
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Abstract

(57)【要約】 【課題】 バーチカルトランジスタ及びその製造方法を
提供する。 【解決手段】 本発明は通常の基板にSOI 基板構造を形
成しその上に順に積層されて形成されたドレイン領域、
チャネル領域及びソース領域と、前記チャネル領域を取
り囲む円筒形のゲート絶縁層と、前記ゲート絶縁層を取
り囲むゲート電極を有する３次元構造のバーチカルトラ
ンジスタを形成して素子の集積度を増加させることは無
論、トレンチ工程を使用しないことにより漏れ電流によ
る特性低下を防止し得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バーチカルトラン
ジスタ及びその製造方法に係り、さらに詳細には集積度
を改善させることは無論漏れ電流を著しく減らし得るバ
ーチカルトランジスタ及びその方法に関する。
【０００２】
【従来の技術】最近半導体装置が高集積化するにつれ素
子が小さくなっている。このような素子中トランジスタ
も非常に小さくなってこれを製造する技術が次第に発展
しつつある。しかしながら、集積度がさらに増加するに
つれ従来の素子構造及び形成技術では高集積半導体装
置、例えば１GigaDRam級以上の半導体装置の製造が難し
くなっている。従って、これを解決するためにこれまで
一般的に広く用いられてきた平面形トランジスタ(plana
r transistor)とは異なる形態、即ち３次元構造のトラ
ンジスタが切実に要求されている。これに対する一つの
方法として、円筒形のゲ−ト電極を有する３次元トラン
ジスタが Hirosh Takatoによって提案された［参照文
献：H.takato et al.,″Impact of surrounding gate t
ransistor(SGT)for ultra high density LSI ′s ″in
IEEE transactions on electron divice Vol.38,No.3,
March 1991,pp.573-577］。
【０００３】図１は前記参照文献に発表された従来の３
次元トランジスタの構造を示した断面図であり、参照番
号１０は半導体基板、１２はトレンツ領域により表面凸
凹を有する第１導電形のウェル領域、１４は前記ウェル
領域１２の表面に形成されたゲート絶縁層、１６は前記
ウェル領域１２の側壁に形成されたゲート絶縁層の表面
にポリシリコンよりなるゲート電極、１８ａは前記第１
導電形と反対形の第２導電形で形成されたソース領域、
１８ｂは前記ソース領域１８ａと同一な導電性を有する
第２導電形のドレイン領域、２０は前記ソース領域１８
ａ及び前記ドレイン領域１８ｂの上部にコンタクトホー
ルを有する絶縁層、そして２２ａ及び２２ｂはそれぞれ
前記ソース領域と前記ドレイン領域に連結されたソース
電極及びドレイン電極を示す。
【０００４】前記したように従来のトラジスタの構造に
よれば、トランジスタのソースとドレインとの間のチャ
ネル領域を半導体基板の表面に対して垂直した面に形成
するために、ウェル領域の表面にトレンチを形成する。
この際、前記トレンチを形成する工程によりトレンチ領
域の側壁と底の部分に大きな損傷が加えられる。このよ
うな損傷はトランジスタのゲート絶縁層、チャネル領域
及びソース／ドレイン領域に影響を及ぼして望まない漏
れ電流を発生させる。さらに図１のトランジスタをDRAM
セルのアクセストランジスタとして使用する場合前記ソ
ース領域と蓄積電極を連結させるためのコンタクトホー
ル形成時工程マージンが小さく、前記ドレイン領域の上
部にビットラインコンタクトとビットラインを形成する
ことにより工程が複雑になる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、漏れ
電流を減らしソース領域及びドレイン領域に自己整列形
コンタクトホールを形成して工程マージンを改善させ得
るバーチカルトランジスタを提供することである。
【０００６】本発明の他の目的はバーチカルトランジス
タの製造に適した製造方法を提供することである。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板上に順に形成された第１絶縁層
及び第１導電層と、前記第１導電層上に第１コンタクト
ホールを有する上で形成された第２絶縁層パターンと、
前記第１コンタクトホールの周囲の第２絶縁層のパター
ン上に前記第１コンタクトホールの底を露出させながら
前記第１コンタクトホールの直径よりさらに大きな直径
を有するホールを具備する第２導電層よりなるゲート電
極と、前記第１コンタクトホールの底が露出されるよう
に前記第１コンタクトホールと同一な大きさの第２コン
タクトホールを具備しながら前記ゲート電極の上部に形
成された第３絶縁層パターンと、前記ゲート電極のホー
ル側壁に第４絶縁層で形成されたゲート絶縁層と、前記
第２絶縁層のパターンにより形成された第１コンタクト
ホールの内部に前記第１導電層と接触する第３導電層パ
ターンの第１部分よりなるドレイン領域と、前記ゲート
絶縁層により形成されたホールの内部に前記ドレイン領
域と接触する第３導電層パターンの第２部分よりなるチ
ャネル領域及び前記第３絶縁層のパターンにより形成さ
れた第２コンタクトホールの内部に前記チャネル領域と
接触する第３導電層パターンの第３部分より成るソース
領域を含むことを特徴とするバーチカルトランジスタを
提供する。
【０００８】前記他の目的を達成するために本発明は、
半導体基板の全面に第１絶縁層、第１導電層及び第２絶
縁層を順に形成する段階と、前記第２絶縁層の上部の所
定領域に第２導電層パターンを形成する段階と、前記第
２導電層パターンの形成された半導体基板の全面に第３
絶縁層を形成する段階と、前記第２導電層パターンの中
央部分の上部の第３絶縁層が露出されるようにフォトレ
ジストパターンを形成する段階と、前記フォトレジスト
パターンを蝕刻マスクとして前記第３絶縁層、前記第２
導電層パターン及び前記第２絶縁層とを連続的に蝕刻す
ることにより、ホールを具備する第３絶縁層パターン、
第２導電層パターン及び第２絶縁層パターンを形成する
段階と、前記第２導電層パターンのホール側壁を一定の
厚さほど等方性蝕刻してゲート電極を形成する段階と、
前記フォトレジストパターンを取り除く段階と、前記ゲ
ート電極の内部側壁に第４絶縁層よりなるゲート絶縁層
を形成する段階と、前記第２絶縁層パターンにより形成
されたホールの内部に前記第１導電層と接触する第３導
電層パターンの第１部分よりなるドレイン領域を形成す
る段階と、前記ゲート絶縁層により形成されたホールの
内部に前記ドレイン領域と接触する第３導電層パターン
の第２部分よりなるチャネル領域を形成する段階及び前
記第３絶縁層パターンにより形成されたホールの内部に
前記チャネル領域と接触する第３導電層パターンの第３
部分よりなるソース領域を形成する段階とを含むことを
特徴とするバーチカルトランジスタの製造方法を提供す
る。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
【００１０】先ず、本発明によるトランジスタの構造を
説明する。
【００１１】図２は、本発明によるトランジスタ構造を
有するDRAMセルのアレイの一部を示す平面図であり、主
な構成要素のレイアウトを示したものである。参照番号
３０は相互平行に配置された複数のビットラインであり
ドレイン電極を示し、３２は前記ビットライン３０と垂
直でありながら相互平行に配置された複数のワードライ
ンでありゲート電極を示し、３４は前記ワードライン３
２と交差する部分のビットライン３０上にドレイン領
域、チャネル領域及びソース領域が順に積層される部分
を示す。次いで参照番号３６は前記ソース領域と連結さ
れるソース電極、３８は前記ソース電極３６上に形成さ
れるコンタクトホール、そして４０は前記コンタクトホ
ール３８を通じて前記ソース電極３６と連結されるDRAM
セルの蓄積電極を示す。
【００１２】図３は前記図２の切断線AA′による断面図
を示したものであり、参照番後１００は半導体基板を示
し、１０２及び１０４はそれぞれ前記半導体基板１００
上に順に形成された第１絶縁層及び第１導電層を示す。
示されたように、前記半導体基板１００、前記第１絶縁
層１０２及び前記第１導電層１０４はSOI 基板の構造を
示す。
【００１３】ここで、前記第１導電層１０４はトランジ
スタのドレイン電極又はDRAMセルのビットラインの役割
をし、ポリシリコン又はタングスタンポリサイドで形成
される。
【００１４】次いで、参照番号１０６ａは前記第１導電
層１０４上に第１コンタクトホールを有する上で形成さ
れた第２絶縁層パターンであって平面形トランジスタの
ドレインの方に形成されるスペーサに該当し、１０８ｂ
は前記第１コンタクトホールの周辺の第２絶縁層パター
ン上に第２導電層で形成されたゲート電極に該当し、１
１０ａは前記ゲート電極１０８ｂ上に前記第１コンタク
トホールと同じ大きさの第２コンタクトホールを有する
上で形成された第３絶縁層パターンであって平面形トラ
ンジスタのソースの方に形成されるスペーサに当たる。
ここで前記ゲート電極によって形成されたホールの直径
は前記第１コンタクトホールの直径より大きく形成した
ほうが望ましい。そして前記ホール及び前記第２コンタ
クトホールはいずれも前記第１コンタクトホールの上部
に位置するように形成することにより第１コンタクトホ
ールの底、即ち第１導電層を露出させる。
【００１５】さらに、参照番号１１３は前記ゲート電極
１０８ｂの内部側壁に第４絶縁層で形成された円筒形の
ゲート絶縁層を示し、１１４は前記第２絶縁層パターン
１０６ａにより形成された第１コンタクトホールの内部
に前記露出された第１導電層と接触する第３導電層パタ
ーンの第１部分として形成されたドレイン領域、前記円
筒形のゲート絶縁層１１３により形成されたホールの内
部に前記ドレイン領域と接触する第３導電層パターンの
第２部分として形成されたチャネル領域及び前記第３絶
縁層パターン１１０ａにより形成された第２コンタクト
ホールの内部に前記チャネル領域と接触する第３導電層
パターンの第３部分として形成されたソース領域が順に
積層された第３導電層パターンを示し、１１５は前記第
３導電層パターン１１４のソース領域と接触する上で前
記第３絶縁層パターン１１０ａ上に形成されてソース電
極の役割をする第４導電層パターンを示す。ここで、前
記第３導電層パターン１１４の三つの部分、即ちドレイ
ン領域、チャネル領域及びソース領域はいずれもエピタ
キシャル方法で成長されたシリコン層で形成した方が望
ましい。この際、前記ドレイン領域、前記チャネル領域
及び前記ソース領域はそれぞれ適切な不純物濃度にドー
ピングさせて形成し、特に前記チャネル領域はトランジ
スタのしきい電圧調節に必要な適正濃度にドーピングさ
せる。そして前記ドレン領域を形成する前に、必要な場
合前記露出された第１導電層の上部に５００Å程度のド
ーピングされたポリシリコン層を形成する。これは、前
記第３導電層パターン１１４のドレイン領域をエピタキ
シャル成長方法で形成時シードの役割をする物質層を提
供するためである。
【００１６】さらに、参照番号１２０は前記第４導電層
パターン１１５、即ちソース電極上にコンタクトホール
を有する第５絶縁層パターンであり、１２２は前記コン
タクトホールを通じて前記第４導電層パターン１１５と
連結された第５導電層パターンを示す。ここで、前記第
５導電層パターン１２２はDRAMセルの蓄積電極に該当す
る。
【００１７】次に、本発明によるトランジスタを形成す
るための製造方法を説明する。
【００１８】図４Ａ乃至５Ｅは本発明によるトランジス
タの製造方法を説明するための断面図である。ここで、
前記図３の参照番号と同一の番号を示した部分は同一部
分を意味する。
【００１９】図４ＡはSOI 構造を有する基板を形成する
段階を示したものであり、半導体基板１００の全面に第
１絶縁層１０２、第１導電層１０４及び第２絶縁層１０
６を順に形成する。ここで前記第１導電層１０４は本発
明によるトランジスタのドレイン電極としてポリシリコ
ンとタングステンポリサイド中の選ばれたいずれか一つ
で形成し、DRAMセルの場合にビットラインの役割をす
る。示されたように、前記半導体基板１００、前記第１
絶縁層１０２及び前記第１導電層１０４はSOI 基板の構
造を形成する。
【００２０】図４Ｂは第２導電層パターン１０８及び第
３絶縁層１１０を形成する段階を示したもので、前記第
２絶縁層１０６の形成された半導体基板の所定の領域に
第２導電層パターン１０８を形成する。次いで、第２導
電層パターン１０８の形成された半導体基板の全面に第
３絶縁層１１０を形成する。
【００２１】図４Ｃはホールを具備する第２絶縁層パタ
ーン１０６ａ、第２導電層パターン１０８ａ及び第３絶
縁層パターン１１０ａを形成する段階を示したもので、
前記第２導電層パターン１０８の中央部分の上部の第３
絶縁層１１０が露出されるようにフォトレジストパター
ン１１２を形成する。次に、前記フォトレジストパター
ン１１２を蝕刻マスクとして前記第３絶縁層１１０、前
記第２導電層パターン１０８及び第２絶縁層１０６を連
続的に蝕刻することにより、ホールを具備する第３絶縁
層パターン１１０ａ、第２導電層パターン１０８ａ及び
第２絶縁層パターン１０６ａを形成する。ここで、前記
第２絶縁層パターン１０６ａ及び前記第３絶縁層パター
ン１１０ａはそれぞれ本発明によるトランジスタのドレ
イン及びソース側のスペーサの役割をする。
【００２２】図５Ｄは本発明によるトランジスタを完成
する段階を示したものである。先ず前記第２導電層パタ
ーン１０８ａを一定の厚さほど等方性蝕刻して前記第２
導電層パターン１０８ａのホール側壁が一定の厚さほど
蝕刻された第２導電層パターンよりなるゲート電極１０
８ｂを形成する。次に前記フォトレジストパターン１１
２を取り除く。ここで、前記第２導電層パターン１０８
ａを等方性蝕刻する段階は前記フォトレジストパターン
１１２を取り除いてから実施されることもできる。次い
で、前記フォトレジストパターン１１２が取り除かれた
半導体基板の全面に前記第２導電層パターン１０８ａが
等方性蝕刻された一定の厚さよりさらに薄い第４絶縁
層、例えば酸化層を形成する。この際、第４絶縁層は前
記第２絶縁層パターン１０６ａのホールにより露出され
た第１導電層１０４の上部にも形成される。このような
第１導電層１０４の上部の第４絶縁層は後続工程により
形成されるドレイン領域と前記第１導電層１０４とが電
気的に連結されるのを妨げる。従って、第４絶縁層を異
方性蝕刻して前記第１導電層１０４を露出させると同時
に、前記ゲート電極１０８ｂの内壁に第４絶縁層よりな
る円筒形のゲート絶縁層１１３を形成する。この際前記
第３絶縁層パターン１１０ａと前記第４絶縁層が同一の
物質、例えば酸化層より成る場合は第４絶縁層を異方性
蝕刻する時第３絶縁層パターン１１０ａの一部が共に蝕
刻され得るのでこれを考慮して前記第３絶縁層１１０を
形成する時その厚さを決定する。
【００２３】次いで、前記第２絶縁層パターン１０６
ａ、前記ゲート絶縁層１１３及び前記第３絶縁層パター
ン１１０ａにより取り囲まれたホール部に第３導電層パ
ターン１１４を形成する。ここで、前記第３導電層パタ
ーン１１４は三つの部分、即ち本発明によるトランジス
タのドレイン領域、チャネル領域及びソース領域とより
構成され、これらはいずれもエピタキシャル方法で連続
的に成長されたシリコン層で形成したほうが望ましい。
具体的に、前記第２絶縁層パターン１０６ａのホール内
部に通常のLDD 領域の不純物濃度又はそれより高い不純
物濃度を有するエピタキシャル層を成長させて前記露出
された第１導電層１０４と接触する第３導電層パターン
１１４の第１部分、即ちドレイン領域を形成する。次い
で前記ゲート絶縁層１１３により形成されたホール内部
に前記ドレイン領域と接触する第３導電層パターン１１
４の第２部分、即ちチャネル領域をエピタキシャル方法
でシリコン層を成長させることにより形成する。次に、
前記第３絶縁層パターン１１０ａのホール内部に前記チ
ャネル領域と接触しながら前記ドレイン領域と同一な不
純物濃度を有する第３導電層１１４の第３部分、即ちソ
ース領域を形成する。ここで、前記ソース領域もエピタ
キシャル方法でシリコン層を成長させる。次いで、前記
ソース領域の形成された半導体基板の全面に第４導電層
を形成した後これをパタニングして前記ソース領域と接
触する第４導電層パターン１１５、即ちソース電極を形
成することにより、本発明による３次元構造のバーチカ
ルトランジスタを完成する。
【００２４】図５Ｅは本発明によるトランジスタを利用
して形成可能なDRAMセルの断面図である。具体的に、前
記図５Ｄで完成されたトランジスタの上部に第５絶縁層
を形成した後、これをパタニングして前記第４導電層パ
ターン１１５の上部にコンタクトホールを形成すること
により第５絶縁層パターン１２０を形成する。次に、前
記コンタクトホールを埋め込みながら前記第４導電層パ
ターン１１５と連結された第５導電層パターン１２２を
形成する。ここで、第５導電層パターン１２２はDRAMセ
ルの蓄積電極の役割をする。
【００２５】
【発明の効果】前述した本発明の実施の形態によれば、
トレンチ工程を使用せず３次元構造のトランジスタを形
成することにより、素子の集積度を上げると共に漏れ電
流による特性低下を防止し得る。さらに、ソース／ドレ
イン電極とソース／ドレイン領域とを連結するためのコ
ンタクトホールがゲート電極と同時に形成されるので自
己整列形コンタクトが形成可能になって工程マージンを
改善することができ、SOI 基板構造にトランジスタを形
成することによりCMOSトランジスタの場合に発生するラ
ッチアップ現象を完全に取り除ける。それに、ウェル形
成工程及び素子分離のための隔離工程が必要でないので
工程の単純化ができて製造原価を下げ得る。
【００２６】本発明は前記実施の形態に限定されず、多
様な変形が本発明の技術的な思想内で当分野の通常の知
識を持つ者により可能であることは明らかである。
【図面の簡単な説明】
【図１】 従来の技術による３次元トランジスタの断面
図である。
【図２】 本発明による３次元トランジスタの平面図で
ある。
【図３】 図２の切断線ＡＡ′による、本発明の製造方
法により形成されたトランジスタの構造を示した断面図
である。
【図４】 （Ａ）乃至（Ｃ）は 図２の切断線ＡＡ′に
よる、本発明の実施例によるトランジスタの製造方法を
説明するための断面図である。
【図５】 （Ｄ）及び（Ｅ）は 図２の切断線ＡＡ′に
よる、本発明の実施例によるトランジスタの製造方法を
説明するための断面図である。
【符号の説明】
３０…ビットライン、 ３２…ワードライン、 ３８…コンタクトホール、 ４０…蓄積電極、 １００…半導体基板、 １０２…第１絶縁層、 １０４…第１導電層、 １０６ａ…第２絶縁層パターン、 １０８…第２導電層パターン、 １０８ｂ…ゲート電極、 １１０ａ…第３絶縁層パターン、 １１３…ゲート絶縁層、 １１４…第３絶縁層パターン、 １１５…第４導電層パターン、 １２０…第５絶縁層パターン、 １２２…第５導電層パターン、

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に順に形成された第１絶縁
    層及び第１導電層と、 前記第１導電層上に第１コンタクトホールを有する上で
    形成された第２絶縁層パターンと、 前記第１コンタクトホールの周囲の第２絶縁層パターン
    上に前記第１コンタクトホールの底を露出させる上で前
    記第１コンタクトホールの直径より更に大きな直径を有
    するホールを備える第２導電層よりなるゲート電極と、 前記第１コンタクトホールの底が露出されるように前記
    第１コンタクトホールと同じ大きさの第２コンタクトホ
    ールを具備する上で前記ゲート電極の上部に形成された
    第３絶縁層パターンと、 前記ゲート電極のホール側壁に第４絶縁層で形成された
    ゲート絶縁層と、 前記第２絶縁層パターンにより形成された第１コンタク
    トホールの内部に前記第１導電層と接触する第３導電層
    パターンの第１部分よりなるドレイン領域と、 前記ゲート絶縁層により形成されたホ−ル内部に前記ド
    レイン領域と接触する第３導電層パターンの第２部分よ
    りなるチャネル領域と、 前記第３絶縁層パターンにより形成された第２コンタク
    トホールの内部に前記チャネル領域と接触する第３導電
    層パターンの第３部分よりなるソース領域を含むことを
    特徴とするバーチカルトランジスタ。
  2. 【請求項２】 前記第１導電層はポリシリコンまたはタ
    ングステンポリサイドで形成することを特徴とする請求
    項１記載のバーチカルトランジスタ。
  3. 【請求項３】 前記ドレイン領域、前記チャネル領域及
    び前記ソース領域はエピタキシャル層で形成することを
    特徴とする請求項１記載のバーチカルトランジスタ。
  4. 【請求項４】 半導体基板の全面に第１絶縁層、第１導
    電層、及び第２絶縁層を順に形成する段階と、 前記第２絶縁層上部の所定の領域に第２導電層パターン
    を形成する段階と、 前記第２導電層パターンの形成された半導体基板の全面
    に第３絶縁層を形成する段階と、 前記第２導電層パターンの中央部分の上部の第３絶縁層
    が露出されるようにフォトレジストパターンを形成する
    段階と、 前記フォトレジストパターンを食刻マスクとして前記第
    ３絶縁層、前記第２導電層パターン及び前記第２絶縁層
    を連続的に食刻することにより、ホールを具備する第３
    絶縁層パターン、第２導電層パターン及び第２絶縁層の
    パターンを形成する段階と、 前記第２導電層パターンのホール側壁を一定の厚さほど
    等方性蝕刻してゲート電極を形成する段階と、 前記フォトレジストパターンを取り除く段階と、 前記ゲート電極の内部側壁に第４絶縁層よりなるゲート
    絶縁層を形成する段階と、 前記第２絶縁層パターンにより形成されたホール内部に
    前記第１導電層と接触する第３導電層パターンの第１部
    分よりなるドレイン領域を形成する段階と、 前記ゲート絶縁層により形成されたホール内部に前記ド
    レイン領域と接触する第３導電層パターンの第２部分よ
    りなるチャネル領域を形成する段階と、 前記第３絶縁層のパターンにより形成されたホール内部
    に前記チャネル領域と接触する第３導電層パターンの第
    ３部分よりなるソース領域を形成する段階を含むことを
    特徴とするバーチカルトランジスタの製造方法。
  5. 【請求項５】 前記ドレイン領域、前記チャネル領域及
    び前記ソース領域はエピタキシャル層で形成することを
    特徴とする請求項４記載のバーチカルトランジスタの製
    造方法。
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