JP2010192589A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

Info

Publication number
JP2010192589A
JP2010192589A JP2009033974A JP2009033974A JP2010192589A JP 2010192589 A JP2010192589 A JP 2010192589A JP 2009033974 A JP2009033974 A JP 2009033974A JP 2009033974 A JP2009033974 A JP 2009033974A JP 2010192589 A JP2010192589 A JP 2010192589A
Authority
JP
Japan
Prior art keywords
layer
conductive layers
region
word line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009033974A
Other languages
English (en)
Other versions
JP5330017B2 (ja
Inventor
Kazuyuki Azuma
和幸 東
Tsuneo Uenaka
恒雄 上中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009033974A priority Critical patent/JP5330017B2/ja
Priority to TW099103786A priority patent/TWI406398B/zh
Priority to KR1020100013777A priority patent/KR101127746B1/ko
Priority to US12/706,195 priority patent/US8680604B2/en
Publication of JP2010192589A publication Critical patent/JP2010192589A/ja
Application granted granted Critical
Publication of JP5330017B2 publication Critical patent/JP5330017B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

【課題】占有面積を縮小化させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、メモリ領域ＡＲ１、周辺領域ＡＲ２を備える。メモリ領域ＡＲ１は、垂直方向に延びるメモリ柱状半導体層３５と、その側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｃを取り囲むように形成された第１〜第４ワード線導電層３１ａ〜３１ｄとを備える。周辺領域ＡＲ２は、第１〜第４ワード線導電層３１ａ〜３１ｄと同層に形成された第１〜第４ダミーワード線導電層７１ａ〜７１ｄを備える。メモリ領域ＡＲ１の端部近傍にて、第１〜第４ワード線導電層３１ａ〜３１ｄの端部は、階段部ＳＴを構成する。メモリ領域ＡＲ１を囲む周辺領域ＡＲ２の端部近傍にて、第１〜第４ダミーワード線導電層７１ａ〜７１ｄの端部は、揃うように形成されている。
【選択図】図４

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
上記メモリストリングを有する半導体記憶装置においては、周辺回路との導通をとるため、積層導電層から積層方向に延びるコンタクトプラグが形成される。そして、コンタクトプラグを形成するため、積層導電層は、階段状に成形される。しかしながら、従来の半導体記憶装置の積層導電層は、工程数の制約から、メモリストリングとして機能する領域以外においても階段状に成形されており、半導体記憶装置の占有面積の縮小化を困難なものとしている。
特開２００７−２６６１４３号公報 米国特許第５５９９７２４号公報 米国特許第５７０７８８５号公報
本発明は、占有面積を縮小化させた不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域、及び前記第１領域の周辺に設けられた第２領域を備え、前記第１領域は、基板に対して垂直方向に延びる柱状部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の第１導電層とを備え、前記第２領域は、前記複数の第１導電層と同層に形成された複数の第２導電層を備え、前記第１領域の端部近傍にて、前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、前記第１領域を囲む前記第２領域の端部近傍にて、前記複数の第２導電層は、その端部の位置が前記基板に略垂直な方向において揃うように形成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域を備え、前記第１領域は、基板に対して垂直方向に延びる柱状部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の導電層と、前記複数の導電層の端部の位置が異なるように前記複数の導電層を階段状に形成してなる階段部と、前記階段部に隣接するように設けられ、且つ前記複数の導電層の端部の位置が前記基板に略垂直な方向において揃うように前記複数の導電層にて形成された壁部とを備えることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域、及び前記第１領域の周辺に設けられた第２領域を有する不揮発性半導体記憶装置の製造方法であって、複数の導電層を積層させる工程と、前記複数の導電層を分断して、前記第１領域に位置する複数の第１導電層、及び前記第２領域に位置する複数の第２導電層とを形成する工程と、前記複数の第１導電層を貫通させて貫通孔を形成する工程と、前記貫通孔に面する側面に電荷蓄積層を形成する工程と、前記貫通孔を埋めるように半導体層を形成する工程と、前記第１領域の端部近傍にて、前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、且つ前記第１領域を囲む前記第２領域の端部近傍にて、前記複数の第２導電層は、その端部の位置が前記基板に略垂直な方向において揃うように、前記複数の第１及び第２導電層を成形する工程とを備えることを特徴とする。
本発明は、占有面積を縮小化させた不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略を示す上面図である。 第１実施形態に係るメモリ領域ＡＲ１の回路図である。 第１実施形態に係るメモリ領域ＡＲ１の概略斜視図である。 第１実施形態に係るメモリ領域ＡＲ１、及び周辺領域ＡＲ２の断面図である。 第１実施形態に係るメモリトランジスタ層３０、及び第１ダミー層７０を示す上面図である。 図４の拡大図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 比較例に係る不揮発性半導体記憶装置２００と、第１実施形態に係る不揮発性半導体記憶装置１００と比較する図である。 比較例に係る不揮発性半導体記憶装置２００と、第１実施形態に係る不揮発性半導体記憶装置１００と比較する図である。 第２実施形態に係るメモリトランジスタ層３０Ｂ、及び第１ダミー層７０を示す上面図である。 第３実施形態に係るメモリトランジスタ層３０Ｃ、及び第１ダミー層７０Ｃを示す上面図である。 図１８のＡ−Ａ’断面図である。 図１８のＢ−Ｂ’断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第４実施形態に係るメモリトランジスタ層３０Ｄ、及び第１ダミー層７０Ｄを示す上面図である。 図３０のＣ−Ｃ’矢視図である。 図３０のＤ−Ｄ’矢視図である。 図３２の一部省略図である。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第５実施形態に係るメモリトランジスタ層３０Ｅ、及び第１ダミー層７０Ｅを示す上面図である。 図３８のＥ−Ｅ’断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第６実施形態に係るメモリトランジスタ層３０Ｇ、及び第１ダミー層７０を示す上面図である。 第１実施形態の変形例に係るメモリトランジスタ層３０Ｈ、及び第１ダミー層７０を示す上面図である。 第１実施形態の変形例に係るメモリ領域ＡＲ１の断面図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
先ず、図１〜図４を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略を示す上面図である。
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、メモリ領域ＡＲ１、及びメモリ領域ＡＲ１の周辺に設けられた周辺領域ＡＲ２を有する。メモリ領域ＡＲ１は、電気的に書き換え可能な複数のメモリセルＭＣが直列に接続された複数のメモリストリングＭＳを有する。周辺領域ＡＲ２は、メモリストリングＭＳ等を制御するセンスアンプＡＲ２１、ローデコーダＡＲ２２を有する。
図１に示すように、メモリ領域ＡＲ１は、ロウ方向及びカラム方向に広がる板状のワード線ＷＬ１〜ＷＬ４となる層を有する。ワード線ＷＬ１〜ＷＬ４となる層は、下層から順に積層され、そのロウ方向の長さは、上層ほど短くなるように形成されている。すなわち、メモリ領域ＡＲ１の端部近傍にて、ワード線ＷＬ１〜ＷＬ４となる層は、そのロウ方向の端部の位置が異なるように階段状に形成された階段部ＳＴを構成している。
また、図１に示すように、メモリ領域ＡＲ１を囲む周辺領域ＡＲ２の端部近傍にて、ローデコーダＡＲ２２となる層は、そのロウ方向の端部の位置が、基板に略垂直な方向（積層方向）において揃うように形成されている。
また、図１に示すように、メモリ領域ＡＲ１、及び周辺領域ＡＲ２は、配線Ｌ、プラグＰ、及びビット線ＢＬを有する。配線Ｌ、プラグＰ、及びビット線ＢＬは、メモリ領域ＡＲ１、及び周辺領域ＡＲ２を跨ぐように形成されている。配線Ｌとなる層は、ワード線ＷＬ１〜ＷＬ４となる層の上部にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。プラグＰとなる層は、階段部ＳＴにて、ワード線ＷＬ１〜ＷＬ４となる層の上面と配線Ｌとなる層の下面とを接続するように形成されている。ビット線ＢＬとなる層は、メモリストリングＭＳとなる層の上面に接続するように形成されている。ビット線ＢＬとなる層は、ロウ方向に所定ピッチをもってカラム方向に延びるようにストライプ状に形成されている。
ここで、メモリ領域ＡＲ１の回路構成を説明する。図２は、メモリ領域ＡＲ１の回路図である。メモリ領域ＡＲ１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りマトリクス状に設けられている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
図２に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてカラム方向に所定ピッチで複数本設けられている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられている。
図２に示すように、１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
上記のようなメモリ領域ＡＲ１の回路構成は、図３及び図４に示す積層構造により実現されている。図３は、メモリ領域ＡＲ１の概略斜視図である。図４は、メモリ領域ＡＲ１、及び周辺領域ＡＲ２の断面図である。
メモリ領域ＡＲ１は、図３及び図４に示すように、各メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。配線層５０は、周辺領域ＡＲ２から延びる各種配線として機能する層である。
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。ソース側導電層２２は、メモリブロックＭＢに亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）にて構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２４を有する。ソース側ホール２４は、ロウ方向及びカラム方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２４に面する側壁に順次形成されたソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２６は、ソース側ホール２４を埋めるように形成されている。ソース側柱状半導体層２６は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２６の上面は、後述するメモリ柱状半導体層３５の下面に接するように形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側ゲート絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。また、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。
メモリトランジスタ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に順次積層された第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
ここで、第１〜第４ワード線導電層３１ａ〜３１ｄは、図３〜図５に示すように構成されている。図５は、第１実施形態に係るメモリトランジスタ層３０、及び後述する第１ダミー層７０を示す上面図である。メモリ領域ＡＲ１の端部近傍にて、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄのロウ方向の端部は、その端部を階段状に形成された階段部ＳＴを構成する。階段部ＳＴは、周辺領域ＡＲ２へと、ロウ方向に下るように形成されている。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ１〜ＳＴ４を有する。
ステップＳＴ１〜ＳＴ４は、図４及び図５に示すように、メモリ領域ＡＲ１の端部近傍から、メモリ領域ＡＲ１の中心へと向かうロウ方向に隣接して設けられている。ステップＳＴ１は、階段部ＳＴにおいて最も下に位置する。ステップＳＴ２は、ステップＳＴ１よりも上に設けられている。ステップＳＴ３は、ステップＳＴ２よりも上に設けられている。ステップＳＴ４は、ステップＳＴ３よりも上に設けられている。
ステップＳＴ１〜ＳＴ４は、図４に示すように、１つの導電層と１つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴ１は、第１ワード線導電層３１ａの端部、及び第１ワード線間絶縁層３２ａの端部にて構成されている。ステップＳＴ２は、第２ワード線導電層３１ｂの端部、及び第２ワード線間絶縁層３２ｂの端部にて構成されている。ステップＳＴ３は、第３ワード線導電層３１ｃの端部、及び第３ワード線間絶縁層３２ｃの端部にて構成されている。ステップＳＴ４は、第４ワード線導電層３１ｄの端部、及び第４ワード線間絶縁層３２ｄの端部にて構成されている。ステップＳＴ１〜ＳＴ４において、第１〜第４ワード線間絶縁層３２ａ〜３２ｄの上面には、層間絶縁層が形成されている。
図４に示すように、ステップＳＴ１において、第１ワード線導電層３１ａ（第１ワード線間絶縁層３２ａ）の端部は、後述する導電層７１ａの端部とロウ方向に間隔Ｄ１をもって形成されている。ステップＳＴ２において、第２ワード線導電層３１ｂ（第２ワード線間絶縁層３２ｂ）の端部は、後述する導電層７１ｂの端部とロウ方向に間隔Ｄ２（Ｄ２＞Ｄ１）をもって形成されている。ステップＳＴ３において、第３ワード線導電層３１ｃ（第３ワード線間絶縁層３２ｃ）の端部は、後述する第３導電層７１ｃの端部とロウ方向に間隔Ｄ３（Ｄ３＞Ｄ２）をもって形成されている。ステップＳＴ４において、第４ワード線導電層３１ｄ（第４ワード線間絶縁層３２ｄ）の端部は、後述する導電層７１ｄの端部とロウ方向に間隔Ｄ４（Ｄ４＞Ｄ３）をもって形成されている。
第１〜第４ワード線導電層３１ａ〜３１ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。
また、メモリトランジスタ層３０は、図４に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３３は、ソース側ホール２５と整合する位置に形成されている。
さらに、メモリトランジスタ層３０は、図４、及び図６に示すように、メモリホール３３に面する側壁に順次形成されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃ、及びメモリ柱状半導体層３５を有する。ここで、図６は、図４の拡大図である。
ブロック絶縁層３４ａは、図６に示すように、メモリホール３３に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３５は、メモリホール３３を埋めるように形成されている。メモリ柱状半導体層３５は、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３５の下面は、ソース側柱状半導体層２６の上面に接するように形成されている。また、メモリ柱状半導体層３５の上面は、後述するドレイン側柱状半導体層４４の下面に接するように形成されている。
ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３５は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成において、第１〜第４ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートとして機能する。また、第１〜第４ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４の一部として機能する。
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、メモリトランジスタ層３０の上に積層されたドレイン側導電層４１を有する。ドレイン側導電層４１は、メモリ柱状半導体層３５が形成された直上に形成されている。ドレイン側導電層４１は、ロウ方向に延び、カラム方向に所定ピッチをもってストライプ状に形成されている。
ドレイン側導電層４１は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側導電層４１を貫通するように形成されたドレイン側ホール４２を有する。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３３に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４２に面する側壁に順次形成されたドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、メモリ柱状半導体層３５の上面に接するように形成されている。
ドレイン側ゲート絶縁層４３は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。また、ドレイン側導電層４１は、ドレイン側選択ゲート線ＳＧＤの一部として機能する。
配線層５０は、図３及び図４に示すように、第１配線層５１、第２配線層５２、及びコンタクトプラグ層５３を有する。第１配線層５１、及び第２配線層５２は、ドレイン側選択トランジスタ層４０の上層に設けられている。第１配線層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。第１配線層５１は、カラム方向に延びるようにロウ方向に所定ピッチをもって形成されている。第１配線層５１は、ビット線ＢＬとして機能する。第２配線層５２は、ロウ方向に延びるようにカラム方向に所定ピッチをもって形成されている。コンタクトプラグ層５３は、第２配線層５２の下面と各々の第１〜第４ワード線導電層３２ａ〜３２ｄの上面とを接続するように形成されている。
第１配線層５１、第２配線層５２、及びコンタクトプラグ層５３は、例えば、タングステン（Ｗ）にて構成されている。
周辺領域ＡＲ２は、図１及び図４に示すように、周辺配線層６０、第１ダミー層７０、第２ダミー層８０、及び配線層５０を有する。第１周辺配線層６０は、ソース側選択トランジスタ層２０と同層に形成されている。ダミー層７０は、メモリトランジスタ層３０と同層に形成されている。第２ダミー層８０は、ドレイン側選択トランジスタ層４０と同層に形成されている。後述するように、周辺配線層６０、第１ダミー層７０、及び第２ダミー層８０は、形成過程においてはそれぞれソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０と同一の層であったものをエッチングにより分断して形成された層である。なお、配線層５０は、第１領域ＡＲ１と第２領域ＡＲ２において共通の構成である。
周辺配線層６０は、ローデコーダＡＲ２２を構成するトランジスタ、及びその他の配線を形成するための層である。
周辺配線層６０は、半導体基板Ｂａ上に順次形成された第１絶縁層６１、導電層６２、及び第２絶縁層６３を有する。第１絶縁層６１は、ソース側第１絶縁層２１と同層に形成されている。導電層６２は、ソース側導電層２２と同層に形成されている。第２絶縁層６３は、ソース側第２絶縁層２３と同層に形成されている。
第１絶縁層６１、及び第２絶縁層６３は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。導電層６２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
導電層６２は、ローデコーダＡＲ２２を構成するトランジスタ、及びその他の配線として機能する。
第１ダミー層７０は、図４に示すように、周辺配線層６０上に順次積層された導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄを有する。導電層７１ａ〜７１ｄは、第１〜第４ワード線導電層３１ａ〜３１ｄと同層に形成されている。絶縁層７２ａ〜７２ｄは、第１〜第４ワード線間絶縁層３２ａ〜３２ｄと同層に形成されている。この導電層７１ａ〜７１ｄ自体は、配線としては使用されない。導電層７１ａ〜７１ｄには、これらを貫通する貫通孔に埋め込まれた層間絶縁層、及びその層間絶縁層を貫通するコンタクトプラグが設けられる。つまり、導電層７１ａ〜７１ｄは、周辺回路のトランジスタに接続されるコンタクトプラグを形成するための層として用いられる。
メモリ領域Ａｒ１を囲む周辺領域ＡＲ２の端部近傍にて、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄは、そのロウ方向の端部の位置が半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄのロウ方向の端部は、半導体基板Ｂａに略垂直な壁面である壁部ＷＡを構成する。ここで、「略垂直」とは、壁部ＷＡを貫通して複数のコンタクトプラグが形成されない、程度の意味で使用している。例えば、「略垂直な方向」は、半導体基板Ｂａに対して、８５°〜９１°程度を想定するが、厳密なものではない。また、「揃う」の意味も同様であり、ある程度の凹凸を有するものも含む。上記のように、導電層７１ａ〜７１の端部は、壁部ＷＡを構成する点で、階段部ＳＴを構成する第１〜第４ワード線導電層３１ａ〜３１ｄと異なる。
導電層７１ａ〜７１ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。絶縁層７２ａ〜７２ｄは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。
第２ダミー層８０は、図４に示すように、第１ダミー層７０の上に積層された導電層８１を有する。導電層８１は、ドレイン側導電層４１と同層に形成されている。導電層８１は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図１５を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図７〜図１５は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。なお、以下に示す工程は、ソース側選択トランジスタ層３０（周辺配線層６０）を形成した後の工程を示す。
先ず、図７に示すように、ソース側選択トランジスタ層３０（周辺配線層６０）の上層に、交互にポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を堆積させ、層３１Ａａ〜層３１Ａｄ、層３２Ａａ〜層３２Ａｄ、及び層４１Ａを形成する。
続いて、図８に示すように、層４１Ａ上に、所定パターンにてマスク層９１を形成する。マスク層９１は、ロウ方向に幅２Ｌを有し、且つカラム方向に延びる溝９１ａを有する。溝９１ａは、メモリ領域ＡＲ１のロウ方向の端部近傍から周辺領域ＡＲ２に亘って形成されている。溝９１ａは、マスク層９１を貫通するように形成されている。そして、マスク層９１をマスクとして、層４１Ａを所定パターンにエッチングする。
次に、図９に示すように、マスク層９１を覆うようにレジスト層９２を形成する。ここで、レジスト層９２は、層４１Ａの周辺領域ＡＲ２側の側壁を中心として（換言すれば、溝９１ａの周辺領域ＡＲ２側の側壁９１ａｗを中心として）、ロウ方向に長さ２Ｄ１（Ｄ１＜Ｌ）の幅を有しカラム方向に延びる溝９２ａを有するようにパターニングされる。溝９２ａは、レジスト層９２を貫通するように形成されている。
続いて、図１０に示すように、マスク層９１及びレジスト層９２をマスクとして、エッチングを行って、層３１Ａｄ及び層３２Ａｄを貫通する溝９３ａを形成する。溝９３ａは、層４１Ａの周辺領域ＡＲ２側の側壁を端部として形成される。溝９３ａは、ロウ方向に幅Ｄ１を有する。
次に、図１１に示すように、レジスト層９２をロウ方向にスリミングする。この工程により、レジスト層９２は、層４１Ａの周辺領域ＡＲ２側の側壁を中心として、ロウ方向に間隔２Ｄ２（Ｄ１＜Ｄ２＜Ｌ）をもつ溝９２ｂを有するものとなる。
続いて、図１２に示すように、マスク層９１及びレジスト層９２をマスクとして、エッチングを行って、層３１Ａｄ及び層３２Ａｄを貫通する溝９３ｂが形成され、層３１Ａｃ及び３２Ａｃを貫通する溝９３ｃを形成する。溝９３ｂ、９３ｃは、層４１Ａの周辺領域ＡＲ２側の側壁を端部として形成される。溝９３ｂは、ロウ方向に幅Ｄ２―Ｄ１を有し、溝９３ｃは、ロウ方向に幅Ｄ１を有する。
次に、図１１及び図１２に示すレジスト層９２に対するロウ方向へのスリミング及びエッチングを繰り返し実行して、図１３に示すように、層３１Ａａ〜層３１Ａｄは、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び導電層７１ａ〜７１ｅとなる。また、層３２Ａａ〜３２Ａｄは、第１〜第４ワード線間絶縁層３２ａ〜３２ｄ、及び絶縁層７２ａ〜７２ｄとなる。
続いて、図１４に示すように、レジスト層９２、及びマスク層９１を除去する。
次に、図１５に示すように、層４１Ａの上面まで、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層９４を形成する。
そして、図１５に示す工程の後、配線層５０を形成し、図４に示される不揮発性半導体記憶装置１００が製造される。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
ここで、図１６Ａ及び図１６Ｂを参照しつつ、比較例に係る不揮発性半導体記憶装置２００と、第１実施形態に係る不揮発性半導体記憶装置１００と比較する。比較例に係る不揮発性半導体記憶装置２００は、第１実施形態と異なる第１ダミー層７０Ａを有する。第１ダミー層７０Ａは、第１実施形態と異なる導電層７１Ａａ〜７１Ａｄ、及び絶縁層７２Ａａ〜７２Ａｄを有する。導電層７１Ａａ〜７１Ａｄ、及び絶縁層７２Ａａ〜７２Ａｄの端部は、階段状に形成されている。ここで、第１ダミー層７０Ａにおいて、階段状でない領域Ａ’は、下層の周辺配線層６０へと接続するコンタクトプラグが形成される領域として使用され得る。しかし、階段状に形成された端部の領域Ａ”は、コンタクトプラグ等を形成することができない無駄な領域となる。この領域Ａ”により、不揮発性半導体記憶装置の占有面積は増大し、その微細化は妨げられる。
一方、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリ領域Ａｒ１を囲む周辺領域ＡＲ２の端部近傍にて、導電層７１ａ〜７１ｄは、その端部の位置が半導体基板Ｂａに略垂直な方向において揃うように形成された壁部ＷＡを構成する。すなわち、導電層７１ａ〜７１ｄの端部は、比較例にように階段状に構成されていない。したがって、図１６Ａに示すように、第１実施形態に係る第１ダミー層７０において、領域Ａは、比較例２００の領域Ａ’よりも広く、その全てがコンタクトプラグを形成するための領域として有効に用いられ得る。これにより、第１実施形態に係る不揮発性半導体記憶装置１００は、比較例２００よりも、その占有面積を縮小させることができる。
また、図１６Ａに示すように、第１実施形態１００に係る層間絶縁層９４は、比較例２００の層間絶縁層９４Ａよりも、ロウ方向に短く形成される。これにより、層間絶縁層９４の上面は、層間絶縁層９４Ａの上面よりも、窪み（ディッシング）を少なくすることができる。
ここで、図１６Ｂに示すように、比較例２００において、層間絶縁層９４Ａの上層に第２配線層５２Ａを形成する場合、上記窪みの影響で、ＣＭＰ等を実行したとしても、第２配線層５２Ａの間にメタルが残る等して、ショートが生じるおそれがある。
一方、図１６Ｂに示すように、第１実施形態において、層間絶縁層９４の上層に第２配線層５２を形成する場合、比較例２００のように窪みがないので、第２配線層５２Ａは、比較例２００よりも整った形状となる。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００は、比較例２００よりも、第２配線層５２にて生じるショートのリスクを抑制することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１７を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。この第２実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図４）と同様であり、メモリトランジスタ層３０Ｂの構成が、第１実施形態と異なる。図１７は、第２実施形態に係るメモリトランジスタ層３０Ｂ、及び第１ダミー層７０を示す上面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリトランジスタ層３０Ｂは、図１７に示すように、第１〜第４ワード線導電層３１Ｂａ〜３１Ｂｄ、及び第１〜第４ワード線間絶縁層３２Ｂａ〜３２Ｂｄを有する。第１〜第４ワード線導電層３１Ｂａ〜３１Ｂｄ、及び第１〜第４ワード線間絶縁層３２Ｂａ〜３２Ｂｄは、メモリブロックＭＢ毎に、カラム方向に所定ピッチをもって、ロウ方向に延びるストライプ状に形成されている。この点で、第２実施形態は、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成された第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄを有する第１実施形態と異なる。各々の第１〜第４ワード線導電層３１Ｂａ〜３１Ｂｄ、及び第１〜第４ワード線間絶縁層３２Ｂａ〜３２Ｂｄは、ロウ方向に並ぶ１行のメモリ柱状半導体層３５を取り囲むように形成されている。
また、第１実施形態と同様に、第１〜第４ワード線導電層３１Ｂａ〜３１Ｂｄ、及び第１〜第４ワード線間絶縁層３２Ｂａ〜３２Ｂｄのロウ方向の端部は、その端部を階段状に形成された階段部ＳＴｂを構成する。階段部ＳＴｂは、ロウ方向に並ぶステップ（段）ＳＴｂ１〜ＳＴｂ４を有する。
（第２実施形態に係る不揮発性半導体記憶装置製の効果）
第２実施形態に係る不揮発性半導体記憶装置は、階段部ＳＴｂ、及び壁部ＷＡを有し、第１実施形態と同様の効果を奏する。
[第３実施形態]
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１８〜図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。この第３実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図４）と同様であり、メモリトランジスタ層３０Ｃ、及び第１ダミー層７０Ｃ、７０Ｃ’の構成が、第１実施形態と異なる。図１８は、第３実施形態に係るメモリトランジスタ層３０Ｃ、及び第１ダミー層７０Ｃを示す上面図である。図１９は、図１８のＡ−Ａ’断面図である。図２０は、図１８のＢ−Ｂ’断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
詳細は後述するが、第３実施形態に係る不揮発性半導体記憶装置は、カラム方向に並ぶステップＳＴｃ１〜ＳＴｃ４を有する階段部ＳＴｃを備える。この点で、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる。
第１ダミー層７０Ｃは、図１８に示すように、第１実施形態と同様に、周辺領域ＡＲ２に形成されている。一方、第１ダミー層７０Ｃ’は、メモリ領域ＡＲ１にてカラム方向に配列された一対のメモリトランジスタ層３０Ｃの間に形成されている。この点、第３実施形態は、メモリ領域ＡＲ１のみに第１ダミー層７０Ｃを有する第１実施形態と異なる。後述するように、第１ダミー層７０Ｃ、７０Ｃ’は、形成過程においてはメモリトランジスタ層３０と同一の層であったものをエッチングにより分断して形成された層である。
メモリトランジスタ層３０Ｃは、図１８〜図２０に示すように、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ、及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄを有する。第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ、第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄは、第１実施形態と同様に、メモリブロックＭＢ毎に設けられ、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
図１８及び図１９に示すように、メモリ領域ＡＲ１の端部近傍にて、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ、及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄは、そのロウ方向の端部の位置が半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ、及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄのロウ方向の端部は、半導体基板Ｂａに略垂直な壁面である壁部ＷＢを構成する。
図１８及び図２０に示すように、メモリ領域ＡＲ１の端部近傍にて、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄは、そのカラム方向の端部の位置が異なるように階段状に形成されている。すなわち、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄは、その端部を階段状に形成された階段部ＳＴｃを構成する。また、図２０に示すように、第１ダミー層７０Ｃ’を介してカラム方向に隣接する一対の第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄ、及び第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄにおいて、一対の階段部ＳＴｃは、第１ダミー層７０Ｃ’に関し、線対称に形成されている。一対の階段部ＳＴｃは、第１ダミー層７０Ｃ’へと、カラム方向に下るように形成されている。階段部ＳＴｃは、カラム方向に並ぶステップ（段）ＳＴｃ１〜ＳＴｃ４を有する。この点、第３実施形態は、ロウ方向に並ぶステップＳＴ１〜ＳＴ４を有する第１実施形態と異なる。
ステップＳＴｃ１〜ＳＴｃ４は、図１８及び図２０に示すように、メモリトランジスタ層３０Ｃの端部近傍から、メモリトランジスタ層３０Ｃの中心へと向かうカラム方向に隣接して設けられている。ステップＳＴｃ１は、階段部ＳＴｃにおいて最も下に位置する。ステップＳＴｃ２は、ステップＳＴｃ１よりも上に設けられている。ステップＳＴｃ３は、ステップＳＴｃ２よりも上に設けられている。ステップＳＴｃ４は、ステップＳＴｃ３よりも上に設けられている。
ステップＳＴｃ１〜ＳＴｃ４は、図２０に示すように、１つの導電層と１つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴｃ１は、第１ワード線導電層３１Ｃａの端部、及び第１ワード線間絶縁層３２Ｃａの端部にて構成されている。ステップＳＴｃ２は、第２ワード線導電層３１Ｃｂの端部、及び第２ワード線間絶縁層３２Ｃｂの端部にて構成されている。ステップＳＴｃ３は、第３ワード線導電層３１Ｃｃの端部、及び第３ワード線間絶縁層３２Ｃｃの端部にて構成されている。ステップＳＴｃ４は、第４ワード線導電層３１Ｃｄの端部、及び第４ワード線間絶縁層３２Ｃｄの端部にて構成されている。ステップＳＴｃ１〜ＳＴｃ４において、第１〜第４ワード線間絶縁層３２Ｃａ〜３２Ｃｄの上面には、層間絶縁層が形成されている。
図２０に示すように、ステップＳＴｃ１において、第１ワード線導電層３１Ｃａのロウ方向の端部は、第１ダミー層７０Ｃ’の側面から、カラム方向に間隔Ｄ１をもって形成されている。ステップＳＴｃ２において、第２ワード線導電層３１Ｃｂのロウ方向の端部は、第１ダミー層７０Ｃ’の側面から、カラム方向に間隔Ｄ２（Ｄ２＞Ｄ１）をもって形成されている。ステップＳＴｃ３において、第３ワード線導電層３１Ｃｃのロウ方向の端部は、第１ダミー層７０Ｃ’の側面から、カラム方向に間隔Ｄ３（Ｄ３＞Ｄ２）をもって形成されている。ステップＳＴｃ４において、第４ワード線導電層３１Ｃｄのロウ方向の端部は、第１ダミー層７０Ｃ’の側面から、カラム方向に間隔Ｄ４（Ｄ４＞Ｄ２）をもって形成されている。
第１ダミー層７０Ｃは、図１８及び図１９に示すように、交互に積層された導電層７１Ｃａ〜７１Ｃｄ、及び絶縁層７２Ｃａ〜７２Ｃｄを有する。導電層７１Ｃａ〜７１Ｃｄは、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄと同層に形成されている。絶縁層７２Ｃａ〜７２Ｃｄは、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄと同層に形成されている。
図１８及び図１９に示すように、メモリ領域Ａｒ１を囲む周辺領域ＡＲ２の端部近傍にて、導電層７１Ｃａ〜７１Ｃｄ及び絶縁層３２Ｃａ〜３２Ｃｄは、そのロウ方向の端部の位置が半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、導電層７１Ｃａ〜７１Ｃｄ及び絶縁層３２Ｃａ〜３２Ｃｄのロウ方向の端部は、半導体基板Ｂａに略垂直な壁面である壁部ＷＣ１を構成する。
第１ダミー層７０Ｃ’は、図１８及び図２０に示すように、導電層７１Ｃａ’〜７１Ｃｄ’、及び絶縁層７２Ｃａ’〜７２Ｃｄ’を有する。導電層７１Ｃａ’〜７１Ｃｄ’は、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄと同層に形成されている。絶縁層７２Ｃａ’〜７２Ｃｄ’は、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄと同層に形成されている。
図１８及び図２０に示すように、メモリ領域ＡＲ１のメモリトランジスタ層３０Ｃの間にて、導電層７１Ｃａ’〜７１Ｃｄ’及び絶縁層７２Ｃａ’〜７２Ｃｄ’のカラム方向の端部の位置は、半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、導電層７１Ｃａ’〜７１Ｃｄ’及び絶縁層７２Ｃａ’〜７２Ｃｄ’のカラム方向の端部は、半導体基板Ｂａに略垂直な壁面である壁部ＷＣ２を構成する。導電層７１Ｃａ’〜７１Ｃｄ’及び絶縁層３２Ｃａ’〜３２Ｃｄ’は、カラム方向に長さＤ０の幅を有する。
（第３実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図２１〜図２９を参照して、第３実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２１、図２２、及び図２４は、第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。図２３、図２５〜図２９は、第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図７と同様に、層３１Ａａ〜３１Ａｄ、層３２Ａａ〜３２Ａｄ、層４１Ａを形成する。
次に、図２１に示すように、メモリ領域ＡＲ１のロウ方向の両端に沿って、カラム方向に延びる溝３０１を形成する。溝３０１は、ロウ方向におけるメモリ領域ＡＲ１と周辺領域ＡＲ２との境界に対応する位置において、層３１Ａａ〜３１Ａｄ、層３２Ａａ〜３２Ａｄを貫通するように形成する。
続いて、図２２、及び図２３に示すように、層４１Ａの上面に所定パターンにてマスク層９１Ｃを形成する。ここで、マスク層９１Ｃには、貫通孔９１Ｃａを設ける。貫通孔９１Ｃａは、マスク層９１Ｃを貫通するように形成する。貫通孔９１Ｃａは、メモリ領域ＡＲ１のロウ方向の両端近傍の領域（溝３０１に隣接する位置）と、第１ダミー層７０Ｃ’のカラム方向の端部に対応する領域とを結ぶコの字状に形成する。すなわち、貫通孔９１Ｃａは、壁部ＷＣ２、及び階段部ＳＴｃに対応する位置に形成する。カラム方向に隣接する一対の貫通孔９１Ｃａは、カラム方向に距離Ｄ０をもって形成する。次に、マスク層９１Ｃをマスクとして、層４１Ａをエッチングする。
続いて、図２４、及び図２５に示すように、所定パターンのレジスト層９２Ｃを形成する。ここで、レジスト層９２Ｃには、貫通孔９２Ｃａを設ける。貫通孔９２Ｃａは、レジスト層９２Ｃを貫通するように形成する。貫通孔９２Ｃａは、隣接する一対の貫通孔９１Ｃａのロウ方向に延びる領域を含むように形成する。貫通孔９２Ｃａは、カラム方向に長さ（Ｄ０＋２Ｄ１）の幅をもって、カラム方向を長手とする矩形状に形成する。
次に、図２６に示すように、マスク層９１Ｃ及びレジスト層９２Ｃをマスクとして、エッチングを行って、層３１Ａｄ、及び層３２Ａｄを貫通する溝９３Ｃａを形成する。溝９３Ｃａは、貫通孔９２Ｃａに面するレジスト層９２Ｃの側壁を端部として形成される。溝９３Ｃａは、カラム方向に長さＤ１の幅を有する。
続いて、図２７に示すように、レジスト層９２Ｃを貫通孔９２Ｃａからカラム方向にスリミングする。この工程により、貫通孔９２Ｃａは、カラム方向に長さ（Ｄ０＋２Ｄ２）の幅を有する。
次に、図２８に示すように、マスク層９１Ｃ及びレジスト層９２Ｃをマスクとして、エッチングを行って、層３１Ｄｄ、及び層３２Ｄｄを貫通する溝９３Ｃｂを形成する。また、同様のエッチングにて、層３１Ｄｃ、及び層３２Ｄｃを貫通する溝９３Ｃｃを形成する。溝９３Ｃｂは、貫通孔９２Ｃａに面するレジスト層９２Ｃの側壁を端部として形成される。溝９３Ｃｂは、カラム方向に長さＤ２の幅を有する。溝９３Ｃｃは、貫通孔９２Ｃａに面するレジスト層９２Ｃの側面を端部として形成される。溝９３Ｃｃは、カラム方向に長さＤ１の幅を有する。
そして、図２７及び図２８に示すレジスト層９２Ｃに対する貫通孔９２Ｃａからカラム方向へのスリミング及びエッチングを繰り返し実行して、図２９に示すように、層３１Ａａ〜層３１Ａｄは、第１〜第４ワード線導電層３１Ｃａ〜３１Ｃｄとなる。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
第３実施形態に係る不揮発性半導体記憶装置は、階段部ＳＴｃ、及び壁部ＷＡ、ＷＢ、ＷＣを有し、第１実施形態と同様の効果を奏する。また、第３実施形態において、階段部ＳＴｃは、カラム方向に並ぶステップＳＴｃ１〜ＳＴｃ４を有する。したがって、第３実施形態に係る不揮発性半導体記憶装置は、ロウ方向に並ぶステップＳＴ１〜ＳＴ４を有する第１実施形態よりもロウ方向の占有面積を抑制することができる。
[第４実施形態]
（第４実施形態に係る不揮発性半導体記憶装置の構成）
次に、図３０〜図３３を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。この第４実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図４）と同様であり、メモリトランジスタ層３０Ｄ、及び第１ダミー層７０Ｄの構成が、第１実施形態と異なる。図３０は、第４実施形態に係るメモリトランジスタ層３０Ｄ、及び第１ダミー層７０Ｄを示す上面図である。図３１は、図３０のＣ−Ｃ’矢視図である。図３２は、図３０のＤ−Ｄ’矢視図である。図３３は、図３２の一部省略図である。図３０〜図３３は、層間絶縁層を省略して記載している。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
詳細は後述するが、第４実施形態に係る不揮発性半導体記憶装置は、ロウ方向、及びカラム方向に碁盤目状に並ぶステップＳＴｄ１〜ＳＴｄ８を有する階段部ＳＴｄを備える。この点で、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる。後述するように、第１ダミー層７０Ｄは、形成過程においてはメモリトランジスタ層３０Ｄと同一の層であったものをエッチングにより分断して形成された層である。
メモリトランジスタ層３０Ｄは、図３０、図３２、及び図３３に示すように、交互に積層された第１〜第８ワード線導電層３１Ｄａ〜３１Ｄｈ、第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈを有する。第１〜第８ワード線導電層３１Ｄａ〜３１Ｄｈ、第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈは、第１実施形態と同様に、メモリブロックＭＢ毎に設けられ、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
図３０、及び図３３に示すように、メモリ領域ＡＲ１のロウ方向の端部近傍にて、第１〜第８ワード線導電層３１Ｄａ〜３１Ｄｈ、及び第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈは、そのロウ方向及びカラム方向の端部の位置が異なるように階段状に形成されている。すなわち、第１〜第８ワード線導電層３１Ｄａ〜３１Ｄｈ、及び第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈは、その端部を階段状に形成された階段部ＳＴｄを構成する。階段部ＳＴｄは、図３３に示すように、周辺領域ＡＲ２へと、ロウ方向及びカラム方向に下るように形成されている。階段部ＳＴｄは、ロウ方向及びカラム方向に碁盤目状に並ぶステップ（段）ＳＴｄ１〜ＳＴｄ８を有する。この点、第４実施形態は、ロウ方向に並ぶステップＳＴ１〜ＳＴ４を有する第１実施形態と異なる。
ステップＳＴｄ１〜ＳＴｄ８は、図３０及び図３３に示すように、ロウ方向に３行、カラム方向に３列のマトリクス状に位置する。ここで、ステップＳＴｄ１は、ロウ方向に２行目、カラム方向に１列目の位置に配置されているものとする。ステップＳＴｄ２は、ロウ方向に３行目、カラム方向に１列目の位置に配置されている。ステップＳＴｄ３は、ロウ方向に１行目、カラム方向に２列目の位置に配置されている。ステップＳＴｄ４は、ロウ方向に２行目、カラム方向に２列目の位置に配置されている。ステップＳＴｄ５は、ロウ方向に３行目、カラム方向に２列目の位置に配置されている。ステップＳＴｄ６は、ロウ方向に１行目、カラム方向に３列目の位置に配置されている。ステップＳＴｄ７は、ロウ方向に２行目、カラム方向に３列目の位置に配置されている。ステップＳＴｄ８は、ロウ方向に３行目、カラム方向に３列目の位置に配置されている。
ステップＳＴｄ１は、階段部ＳＴにおいて最も下に位置する。ステップＳＴｄ２は、ステップＳＴｄ１よりも上に設けられている。ステップＳＴｄ３は、ステップＳＴｄ２よりも上に設けられている。ステップＳＴｄ４は、ステップＳＴｄ３よりも上に設けられている。ステップＳＴｄ５は、ステップＳＴｄ４よりも上に設けられている。ステップＳＴｄ６は、ステップＳＴｄ５よりも上に設けられている。ステップＳＴｄ７は、ステップＳＴｄ６よりも上に設けられている。ステップＳＴｄ８は、ステップＳＴｄ７よりも上に設けられている。
ステップＳＴｃ１〜ＳＴｃ８は、図３３に示すように、１つの導電層と１つの絶縁層を積層構造にて構成されている。すなわち、ステップＳＴｄ１は、第１ワード線導電層３１Ｄａの端部、及び第１ワード線間絶縁層３２Ｄａの端部にて構成されている。ステップＳＴｄ２は、第２ワード線導電層３１Ｄｂの端部、及び第２ワード線間絶縁層３２Ｄｂの端部にて構成されている。ステップＳＴｃ３は、第３ワード線導電層３１Ｄｃの端部、及び第３ワード線間絶縁層３２Ｄｃの端部にて構成されている。ステップＳＴｄ４は、第４ワード線導電層３１Ｄｄの端部、及び第４ワード線間絶縁層３２Ｄｄの端部にて構成されている。ステップＳＴｄ５は、第５ワード線導電層３１Ｄｅの端部、及び第５ワード線間絶縁層３２Ｄｅの端部にて構成されている。ステップＳＴｄ６は、第６ワード線導電層３１Ｄｆの端部、及び第６ワード線間絶縁層３２Ｄｆの端部にて構成されている。ステップＳＴｄ７は、第７ワード線導電層３１Ｄｇの端部、及び第７ワード線間絶縁層３２Ｄｇの端部にて構成されている。ステップＳＴｄ８は、第８ワード線導電層３１Ｄｈの端部、及び第８ワード線間絶縁層３２Ｄｈの端部にて構成されている。ステップＳＴｄ１〜ＳＴｄ８において、第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈの上面には、層間絶縁層が形成されている。
第１ダミー層７０Ｄは、図３０及び図３１に示すように、交互に積層された導電層７１Ｄａ〜７１Ｄｈ、絶縁層７２Ｄａ〜７２Ｄｈを有する。導電層７１Ｄａ〜７１Ｄｈは、第１〜第８ワード線導電層３１Ｄａ〜３１Ｄｈと同層に形成されている。絶縁層７２Ｄａ〜７２Ｄｈは、第１〜第８ワード線間絶縁層３２Ｄａ〜３２Ｄｈと同層に形成されている。
図３０及び図３１に示すように、メモリ領域Ａｒ１を囲む周辺領域ＡＲ２の端部近傍にて、導電層７１ａ〜７１ｄ、及び絶縁層７２Ｄａ〜７２Ｄｈのロウ方向の端部の位置は、半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、導電層７１ａ〜７１ｄ、及び絶縁層７２Ｄａ〜７２Ｄｈのロウ方向の端部は、半導体基板Ｂａに略垂直な壁面である壁部ＷＤを構成する。
（第４実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図３４〜図３７を参照して、第４実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３４〜図３７は、第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。なお、図３６及び図３７は、階段部ＳＴｄとなる領域のみを示している。
先ず、図３４に示すように、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を交互に堆積させ、層３１Ａａ〜３１Ａｈ、層３２Ａａ〜３２Ａｈ、及び層４１Ａを形成する。次に、第３実施形態の図２１に示す工程と同様に、メモリ領域ＡＲ１のロウ方向の端部にて、溝３０１を形成する。溝３０１は、層３１Ａａ〜３１Ａｈ、層３２Ａａ〜３２Ａｈ、及び層４１Ａを貫通するように、カラム方向に延びる形状とする。
続いて、図３５に示すように、階段部ＳＴｄに対応する領域を除き、層４１Ａ上にマスク層９１Ｄを形成する。次に、そのマスク層９１Ｄをマスクとして、層４１Ａに対してエッチングを行う。この工程で、層４１Ａのロウ方向の端部は、凹型に窪んだ形状となる。
続いて、マスク層９１Ｄ上に、レジスト層９２Ｄａを形成する。そして、図３６に示すように、レジスト層９２Ｄａに対してロウ方向へのスリミング及びエッチングを繰り返し実行する。次に、レジスト層９２Ｄｂを形成する。そして、図３７に示すように、そのレジスト層９２Ｄｂに対してカラム方向へのスリミング及びエッチングを繰り返し実行する。なお、図３６及び図３７において、１回のエッチングは、１つの導電層、及び１つの絶縁層を貫通するように行う。これら工程により、階段部ＳＴｄが形成される。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
第４実施形態に係る不揮発性半導体記憶装置は、階段部ＳＴｄ、及び壁部ＷＤを有し、第１実施形態と同様の効果を奏する。
[第５実施形態]
（第５実施形態に係る不揮発性半導体記憶装置の構成）
次に、図３８及び図３９を参照して、第５実施形態に係る不揮発性半導体記憶装置の構成について説明する。この第５実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図４）と同様であり、メモリトランジスタ層３０Ｅ、及び第１ダミー層７０Ｅの構成が、第１実施形態と異なる。図３８は、第５実施形態に係るメモリトランジスタ層３０Ｅ、及び第１ダミー層７０Ｅを示す上面図である。図３９は、図３８のＥ−Ｅ’断面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
詳細は後述するが、第５実施形態に係る不揮発性半導体記憶装置は、図３９に示すように、ロウ方向からみて非対称のＷ字状に形成された階段部ＳＴｅを有する。この点で、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる。後述するように、第１ダミー層７０Ｅは、形成過程においてはメモリトランジスタ層３０Ｅと同一の層であったものをエッチングにより分断して形成された層である。
メモリトランジスタ層３０Ｅは、図３８及び図３９に示すように、交互に積層された第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉを有する。第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉは、第１実施形態と同様に、メモリブロックＭＢ毎に設けられ、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
図３８に示すように、メモリ領域ＡＲ１の端部近傍にて、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉは、そのロウ方向の端部の位置が半導体基板Ｂａに垂直な方向に揃うように形成されている。すなわち、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉのロウ方向の端部は、半導体基板Ｂａに略垂直である壁部ＷＥを構成する。
図３８及び図３９に示すように、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉは、そのカラム方向の端部の位置が異なるように階段状に形成されている。すなわち、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉ、及び第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉは、その端部を階段状に形成された階段部ＳＴｅを構成する。また、図３９に示すように、階段部ＳＴｅは、ロウ方向からみて非対称のＷ字状に形成されている。階段部ＳＴｅは、カラム方向に１列に並ぶステップ（段）ＳＴｅ１〜ＳＴｅ１２を有する。
ステップＳＴｅ１〜ＳＴｅ９は、図３８及び図３９に示すように、順次、カラム方向に隣接して設けられている。ステップＳＴｅ９と、ステップＳＴｅ１０との間には、カラム方向に所定距離のスペースが設けられている。ステップＳＴｅ１０〜ＳＴｅ１２は、順次、カラム方向に隣接して設けられている。
ステップＳＴｅ１は、図３９に示すように、ステップＳＴｅ２よりも上に形成されている（最上層）。ステップＳＴｅ２は、ステップＳＴｅ３よりも上に形成されている。ステップＳＴｅ３は、ステップＳＴｅ４よりも上に形成されている。ステップＳＴｅ４は、ステップＳＴｅ３、ＳＴｅ４よりも下に形成されている（最下層）。ステップＳＴｅ５は、ステップＳＴｅ４よりも上に形成されている。ステップＳＴｅ６は、ステップＳＴｅ５よりも上に形成されている。ステップＳＴｅ７は、ステップＳＴｅ８よりも上に形成されている。ステップＳＴｅ８は、ステップＳＴｅ９よりも上に形成されている。ステップＳＴｅ９は、ステップＳＴｅ８よりも下に形成されている（最下層）。ステップＳＴｅ１０は、ＳＴｅ１１よりも下に形成されている（最下層）。ステップＳＴｅ１１は、ステップＳＴｅ１０よりも上に形成されている。ステップＳＴｅ１２は、ステップＳＴｅ１１よりも上に形成されている。
ステップＳＴｅ１、ＳＴｅ２、ＳＴｅ５〜ＳＴｅ８、ＳＴｅ１０〜ＳＴｅ１２は、図３９に示すように、３つの導電層と３つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴｅ１は、第７〜第９ワード線導電層３１Ｅｇ〜３１Ｅｉの端部、及び第７〜第９ワード線間絶縁層３２Ｅｇ〜３２Ｅｉの端部にて構成されている。ステップＳＴｅ２は、第４〜第６ワード線導電層３１Ｅｄ〜３１Ｅｆの端部、及び第４〜第６ワード線間絶縁層３２Ｅｄ〜３２Ｅｆの端部にて構成されている。ステップＳＴｅ５は、第３〜第５ワード線導電層３１Ｅｃ〜３１Ｅｅの端部、及び第３〜第５ワード線間絶縁層３２Ｅｃ〜３２Ｅｅの端部にて構成されている。ステップＳＴｅ６は、第６〜第８ワード線導電層３１Ｅｆ〜３１Ｅｈの端部、及び第６〜第８ワード線間絶縁層３２Ｅｆ〜３２Ｅｈの端部にて構成されている。ステップＳＴｅ７は、第５〜第７ワード線導電層３１Ｅｅ〜３１Ｅｇの端部、及び第５〜第７ワード線間絶縁層３２Ｅｅ〜３２Ｅｇの端部にて構成されている。ステップＳＴｅ８は、第２〜第４ワード線導電層３１Ｅｂ〜３１Ｅｄの端部、及び第２〜第４ワード線間絶縁層３２Ｅｂ〜３２Ｅｄの端部にて構成されている。ステップＳＴｅ１０は、第１〜第３ワード線導電層３１Ｅａ〜３１Ｅｃの端部、及び第１〜第３ワード線間絶縁層３２Ｅａ〜３２Ｅｃの端部にて構成されている。ステップＳＴｅ１１は、第４〜第６ワード線導電層３１Ｅｄ〜３１Ｅｆの端部、及び第４〜第６ワード線間絶縁層３２Ｅｄ〜３２Ｅｆの端部にて構成されている。ステップＳＴｅ１２は、第７〜第９ワード線導電層３１Ｅｇ〜３１Ｅｉの端部、及び第７〜第９ワード線間絶縁層３２Ｅｇ〜３２Ｅｉの端部にて構成されている。
ステップＳＴｅ４は、図３９に示すように、２つの導電層と２つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴｅ４は、第１、第２ワード線導電層３１Ｅａ、３１Ｅｂの端部、及び第１、第２ワード線間絶縁層３２Ｅａ、３２Ｅｂの端部にて構成されている。
ステップＳＴｅ３、ＳＴｅ９は、図３９に示すように、１つの導電層と１つの絶縁層を積層した構造にて構成されている。すなわち、ステップＳＴｅ３は、第３ワード線導電層３１Ｅｃの端部、及び第３ワード線間絶縁層３２Ｅｃの端部にて構成されている。ステップＳＴｅ９は、第１ワード線導電層３１Ｅａの端部、及び第１ワード線間絶縁層３２Ｅａの端部にて構成されている。
第１ダミー層７０Ｅは、交互に積層された導電層７１Ｅａ〜７１Ｅｉ、及び絶縁層７２Ｅａ〜７２Ｅｉを有する。導電層７１Ｅａ〜７１Ｅｉは、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉと同層に形成されている。絶縁層７２Ｅａ〜７２Ｅｉは、第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉと同層に形成されている。
メモリ領域Ａｒ１を囲む周辺領域ＡＲ２の端部近傍にて、導電層７１Ｅａ〜７１Ｅｉ、及び絶縁層７２Ｅａ〜７２Ｅｉのロウ方向の端部の位置は、半導体基板Ｂａに略垂直な方向において揃うように形成されている。すなわち、導電層７１Ｅａ〜７１Ｅｉ、及び絶縁層７２Ｅａ〜７２Ｅｉのロウ方向の端部は、壁部ＷＦを構成する。
(第５実施形態に係る不揮発性半導体記憶装置の製造方法)
次に、図４０〜図４５を参照して、第５実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４０〜図４５は、第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、図４０に示すように、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を順次積層させ、層３１Ａａ〜３１Ａｉ、層３２Ａａ〜３２Ａｉ、及び層４２Ａを形成する。次に、第３実施形態の図２１に示す工程と同様に、メモリ領域ＡＲ１のロウ方向の端部にて、溝３０１を形成する。溝３０１は、層３１Ａａ〜３１Ａｉ、層３２Ａａ〜３２Ａｉ、及び層４１Ａを貫通するように、カラム方向に延びる形状とする。
続いて、図４１に示すように、階段部ＳＴｅを形成する領域を除き、層４１Ａ上にマスク層９１Ｅを形成する。次に、そのマスク層９１Ｅをマスクとして、層４１Ａに対してエッチングを行う。
続いて、図４２に示すように、レジスト層９２Ｅａを形成する。次に、図４３に示すように、レジスト層９２Ｅａに対してカラム方向へのスリミング及びエッチングを繰り返し実行する。ここで、一回のエッチングは、１つの導電層、１つの絶縁層を貫通するように行う。この工程により、４つのステップ（段）ＳＴｆ１〜ＳＴｆ４が形成される。ステップＳＴｆ１は、層３１Ａｆの端部、及び層３２Ａｆの端部にて構成される。ステップＳＴｆ２は、層３１Ａｇの端部、及び層３２Ａｇの端部にて構成される。ステップＳＴｆ３は、層３１Ａｈの端部、及び層３２Ａｈの端部にて構成される。ステップＳＴｆ４は、層３１Ａｉの端部、及び層３２Ａｉの端部にて構成される。
続いて、図４４に示すように、レジスト層９２Ｅｂを形成する。レジスト層９２Ｅｂは、溝９２Ｅｂａを有するように構成する。溝９２Ｅｂａは、レジスト層９２Ｅｂを貫通するように形成する。溝９２Ｅｂａは、ステップＳＴｆ１とステップＳＴｆ２との間の段差Ｂ１の上部、及びステップＳＴｆ３とステップＳＴｆ４との間の段差Ｂ２の上部に形成する。
次に、図４５に示すように、レジスト層９２Ｅｂに対して、溝９２Ｅｂａからカラム方向へのスリミング、及びエッチングを繰り返し実行する。ここで、一回のエッチングは、３つの導電層及び３つの絶縁層を貫通するように行う。この工程により、層３１Ａａ〜３１Ａｉは、第１〜第９ワード線導電層３１Ｅａ〜３１Ｅｉとなる。また、層３２Ａａ〜３２Ａｉは、第１〜第９ワード線間絶縁層３２Ｅａ〜３２Ｅｉとなる。
（第５実施形態に係る不揮発性半導体記憶装置の効果）
第５実施形態に係る不揮発性半導体記憶装置は、階段部ＳＴｅ、及び壁部ＷＡｅを有し、第１実施形態と同様の効果を奏する。また、図４４及び図４５に示す工程により、第５実施形態に係る不揮発性半導体記憶装置は、第３実施形態よりも、工程数を削減しつつ、より多くの段差ＳＴｅ１〜ＳＴｅ１２を構成することができる。
[第６実施形態]
（第６実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４６を参照して、第６実施形態に係る不揮発性半導体記憶装置の構成について説明する。この第６実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図４）と同様であり、メモリトランジスタ層３０Ｇの構成が、第１実施形態と異なる。図４６は、第６実施形態に係るメモリトランジスタ層３０Ｇ、及び第１ダミー層７０を示す上面図である。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリトランジスタ層３０Ｇは、図４６に示すように、第１〜第４ワード線導電層３１Ｇａ〜３１Ｇｄ、及び第１〜第４ワード線間絶縁層３２Ｇａ〜３２Ｇｄを有する。第１〜第４ワード線導電層３１Ｇａ〜３１Ｇｄ、及び第１〜第４ワード線間絶縁層３２Ｇａ〜３２Ｇｄは、第１実施形態と同様に、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３１Ｇａ〜３１Ｇｄ、及び第１〜第４ワード線間絶縁層３２Ｇａ〜３２Ｇｄのロウ方向端部は、メモリ領域ＡＲ１の端部近傍にて、第１実施形態と異なる階段部ＳＴｇを構成する。階段部ＳＴｇは、ロウ方向から所定角度をもった方向に一列に並ぶ段差ＳＴｇ１〜ＳＴｇ４を有する。
（第６実施形態に係る不揮発性半導体記憶装置の効果）
第６実施形態に係る不揮発性半導体記憶装置は、階段部ＳＴｇ、及び壁部ＷＡを有し、第１実施形態と同様の効果を奏する。また、第６実施形態において、階段部ＳＴｇは、ロウ方向から所定角度をもった方向に形成されている。したがって、第６実施形態において、コンタクトプラグ層５３は、各々の段差ＳＴｇ１〜ＳＴｇ４の中央に配置することが可能となる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記第１〜第６実施形態において、階段部ＳＴ、ＳＴｂ、ＳＴｃ、ＳＴｄ、ＳＴｅ、ＳＴｇは、メモリ領域ＡＲ１のロウ方向の端部に設けられている。しかしながら、本発明に係る不揮発性半導体記憶装置は、図４７、及び図４８に示す第１実施形態の変形例に係る構成であってもよい。図４７は、第１実施形態の変形例に係るメモリトランジスタ層３０Ｈ、及び第１ダミー層７０を示す上面図であり、図４８は、その変形例に係るメモリ領域ＡＲ１の断面図である。
図４７、図４８に示すように、第１実施形態の変形例において、階段部ＳＴｈは、メモリ領域ＡＲ１の内側の領域（端部を除く領域）に設けられている。メモリ領域ＡＲ１は、階段部ＳＴｈ、及び壁部ＷＧを有する。階段部ＳＴｈは、第１〜第４ワード線導電層３１Ｈａ〜３１Ｈｄ（第１〜第４ワード線間絶縁層３２Ｈａ〜３２Ｈｄ）の端部の位置が異なるように、第１〜第４ワード線導電層３１Ｈａ〜３１Ｈｄ（第１〜第４ワード線間絶縁層３２Ｈａ〜３２Ｈｄ）を階段状に形成した箇所である。壁部ＷＧは、階段部ＳＴｈに隣接するように設けられ、且つ第１〜第４ワード線導電層３１Ｈａ〜３１Ｈｄの端部の位置が基板に略垂直な方向において揃うように、第１〜第４ワード線導電層３１Ｈａ〜３１Ｈｄにて形成された箇所である。
１００…不揮発性半導体記憶装置、 ２０…ソース側選択トランジスタ層、 ３０、３０Ｂ〜３０Ｇ…メモリトランジスタ層、 ４０…ドレイン側選択トランジスタ層、 ６０…周辺配線層、７０、７０Ｃ、７０Ｃ’〜７０Ｅ…第１ダミー層、 ８０…第２ダミー層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域、及び前記第１領域の周辺に設けられた第２領域を備え、
    前記第１領域は、
    基板に対して垂直方向に延びる柱状部を含む半導体層と、
    前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
    前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の第１導電層とを備え、
    前記第２領域は、前記複数の第１導電層と同層に形成された複数の第２導電層を備え、
    前記第１領域の端部近傍にて、前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、
    前記第１領域を囲む前記第２領域の端部近傍にて、前記複数の第２導電層は、その端部の位置が前記基板に略垂直な方向において揃うように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記階段部は、積層方向に直交する所定方向に１列に並ぶステップを有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記階段部は、積層方向に直交する第１方向、及び第２方向に碁盤目状に並ぶステップを有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域を備え、
    前記第１領域は、
    基板に対して垂直方向に延びる柱状部を含む半導体層と、
    前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
    前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する、積層された複数の導電層と、
    前記複数の導電層の端部の位置が異なるように前記複数の導電層を階段状に形成してなる階段部と、
    前記階段部に隣接するように設けられ、且つ前記複数の導電層の端部の位置が前記基板に略垂直な方向において揃うように前記複数の導電層にて形成された壁部と
    を備えることを特徴とする不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングとして機能する第１領域、及び前記第１領域の周辺に設けられた第２領域を有する不揮発性半導体記憶装置の製造方法であって、
    複数の導電層を積層させる工程と、
    前記複数の導電層を分断して、前記第１領域に位置する複数の第１導電層、及び前記第２領域に位置する複数の第２導電層とを形成する工程と、
    前記複数の第１導電層を貫通させて貫通孔を形成する工程と、
    前記貫通孔に面する側面に電荷蓄積層を形成する工程と、
    前記貫通孔を埋めるように半導体層を形成する工程と、
    前記第１領域の端部近傍にて、前記複数の第１導電層は、その端部の位置が異なるように階段状に形成された階段部を構成し、且つ前記第１領域を囲む前記第２領域の端部近傍にて、前記複数の第２導電層は、その端部の位置が前記基板に略垂直な方向において揃うように、前記複数の第１及び第２導電層を成形する工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
JP2009033974A 2009-02-17 2009-02-17 不揮発性半導体記憶装置、及びその製造方法 Active JP5330017B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009033974A JP5330017B2 (ja) 2009-02-17 2009-02-17 不揮発性半導体記憶装置、及びその製造方法
TW099103786A TWI406398B (zh) 2009-02-17 2010-02-08 非揮發性半導體記憶裝置及其製造方法
KR1020100013777A KR101127746B1 (ko) 2009-02-17 2010-02-16 비휘발성 반도체 메모리 장치 및 그 제조 방법
US12/706,195 US8680604B2 (en) 2009-02-17 2010-02-16 Nonvolatile semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009033974A JP5330017B2 (ja) 2009-02-17 2009-02-17 不揮発性半導体記憶装置、及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010192589A true JP2010192589A (ja) 2010-09-02
JP5330017B2 JP5330017B2 (ja) 2013-10-30

Family

ID=42559130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009033974A Active JP5330017B2 (ja) 2009-02-17 2009-02-17 不揮発性半導体記憶装置、及びその製造方法

Country Status (4)

Country Link
US (1) US8680604B2 (ja)
JP (1) JP5330017B2 (ja)
KR (1) KR101127746B1 (ja)
TW (1) TWI406398B (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069603A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2012186302A (ja) * 2011-03-04 2012-09-27 Micronics Internatl Co Ltd 積層した接続レベルを有する集積回路装置用マスク数の低減法
JP2013004690A (ja) * 2011-06-15 2013-01-07 Toshiba Corp 三次元半導体装置及びその製造方法
JP2013153127A (ja) * 2012-01-24 2013-08-08 Toshiba Corp 記憶装置
JP2014022717A (ja) * 2012-07-19 2014-02-03 Micronics Internatl Co Ltd ３次元積層ｉｃデバイスにおいて層間コネクターを形成する方法
JP2014027104A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
JP2014042029A (ja) * 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
JP2014517530A (ja) * 2011-06-02 2014-07-17 マイクロン テクノロジー， インク． 階段構造を含む装置およびその形成方法
JP2014522126A (ja) * 2011-08-08 2014-08-28 イルジン エルイーディー カンパニー リミテッド 漏れ電流遮断効果に優れる窒化物半導体発光素子及びその製造方法
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
JP2015056434A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置
JP2015525971A (ja) * 2012-07-06 2015-09-07 マイクロン テクノロジー， インク． 少なくとも２個のマスクを使用する階段形成
JP2016082211A (ja) * 2014-10-16 2016-05-16 旺宏電子股▲ふん▼有限公司 コンタクト開口部のエッチングウインドウのためのｌｃモジュールレイアウト構成
US9646987B2 (en) 2015-06-03 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
JP2017518635A (ja) * 2014-06-20 2017-07-06 インテル・コーポレーション 不揮発性メモリのためのアレイ貫通ルーティング
WO2018051872A1 (ja) * 2016-09-15 2018-03-22 株式会社 東芝 半導体記憶装置及びその製造方法
JP2018061010A (ja) * 2016-09-21 2018-04-12 マイクロン テクノロジー， インク． 階段ステップ構造を含む半導体デバイス構造を形成する方法および関連する半導体デバイス
JP2021523577A (ja) * 2018-05-18 2021-09-02 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ３次元メモリデバイスにおける階段の形成
JP7433372B2 (ja) 2022-05-12 2024-02-19 旺宏電子股▲ふん▼有限公司 ３ｄメモリ構造およびその形成方法
US11961760B2 (en) 2019-01-31 2024-04-16 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4982540B2 (ja) * 2009-09-04 2012-07-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5150665B2 (ja) * 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
JP2013055136A (ja) 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013131580A (ja) * 2011-12-20 2013-07-04 Toshiba Corp 半導体装置及びその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5912637B2 (ja) * 2012-02-17 2016-04-27 東京エレクトロン株式会社 半導体装置の製造方法
JP2013187335A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
TWI497690B (zh) * 2013-01-11 2015-08-21 Macronix Int Co Ltd 三維堆疊半導體裝置及其製造方法
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
CN104051326B (zh) * 2013-03-12 2017-09-29 旺宏电子股份有限公司 在衬底不同深度有接触着陆区的装置的形成方法及3‑d结构
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
CN105762115B (zh) * 2014-12-18 2018-12-21 中芯国际集成电路制造(上海)有限公司 存储器件的形成方法
US9570392B2 (en) * 2015-04-30 2017-02-14 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US10199386B2 (en) 2015-07-23 2019-02-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US9978752B2 (en) 2016-01-15 2018-05-22 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9853050B2 (en) * 2016-03-14 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9871054B2 (en) 2016-04-15 2018-01-16 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10134752B2 (en) 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR20180014984A (ko) 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10332903B2 (en) * 2016-12-19 2019-06-25 Macronix International Co., Ltd. Multi-layer structure and a method for manufacturing the same and a corresponding contact structure
US10115730B1 (en) 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
JP2019057642A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体記憶装置
US10290647B2 (en) 2017-09-26 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making the same
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
US10256252B1 (en) 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
US10734399B2 (en) * 2017-12-29 2020-08-04 Micron Technology, Inc. Multi-gate string drivers having shared pillar structure
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10269820B1 (en) 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same
US10804284B2 (en) * 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
JP2019201038A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置およびその製造方法
KR102618492B1 (ko) * 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
JP2020043277A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
JP2020047806A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200110052A (ko) 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 수직형 반도체장치 및 그 제조 방법
KR20200110072A (ko) 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2020155494A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
US10847524B2 (en) 2019-03-25 2020-11-24 Sandisk Technologies Llc Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same
KR20210010725A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
KR20210013790A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 장치
KR20210015422A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11139237B2 (en) 2019-08-22 2021-10-05 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021040064A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置及びその製造方法
US11114459B2 (en) 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same
KR20210073143A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 반도체 소자
US11133252B2 (en) 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
KR20210148745A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326952A (ja) * 1992-05-21 1993-12-10 Toshiba Corp 半導体装置およびその製造方法
JPH06338602A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JPH08330586A (ja) * 1995-05-26 1996-12-13 Samsung Electron Co Ltd バーチカルトランジスタ及びその製造方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008258458A (ja) * 2007-04-06 2008-10-23 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010093269A (ja) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd 垂直型半導体装置及びその形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3679970B2 (ja) * 2000-03-28 2005-08-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4945248B2 (ja) * 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326952A (ja) * 1992-05-21 1993-12-10 Toshiba Corp 半導体装置およびその製造方法
JPH06338602A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JPH08330586A (ja) * 1995-05-26 1996-12-13 Samsung Electron Co Ltd バーチカルトランジスタ及びその製造方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008258458A (ja) * 2007-04-06 2008-10-23 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010093269A (ja) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd 垂直型半導体装置及びその形成方法

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069603A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2012186302A (ja) * 2011-03-04 2012-09-27 Micronics Internatl Co Ltd 積層した接続レベルを有する集積回路装置用マスク数の低減法
US10910310B2 (en) 2011-06-02 2021-02-02 Micron Technology, Inc. Methods of forming semiconductor devices
US9466531B2 (en) 2011-06-02 2016-10-11 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US10325847B2 (en) 2011-06-02 2019-06-18 Micron Technology, Inc. Semiconductor devices including stair-step structures
US9870990B2 (en) 2011-06-02 2018-01-16 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8999844B2 (en) 2011-06-02 2015-04-07 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2014517530A (ja) * 2011-06-02 2014-07-17 マイクロン テクノロジー， インク． 階段構造を含む装置およびその形成方法
JP2013004690A (ja) * 2011-06-15 2013-01-07 Toshiba Corp 三次元半導体装置及びその製造方法
JP2014522126A (ja) * 2011-08-08 2014-08-28 イルジン エルイーディー カンパニー リミテッド 漏れ電流遮断効果に優れる窒化物半導体発光素子及びその製造方法
US10026781B2 (en) 2012-01-24 2018-07-17 Toshiba Memory Corporation Memory device
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
JP2013153127A (ja) * 2012-01-24 2013-08-08 Toshiba Corp 記憶装置
US11011580B2 (en) 2012-01-24 2021-05-18 Toshiba Memory Corporation Memory device
KR20170000398A (ko) * 2012-07-06 2017-01-02 마이크론 테크놀로지, 인크 적어도 2개의 마스크를 이용한 스테어 스텝 형성
JP2015525971A (ja) * 2012-07-06 2015-09-07 マイクロン テクノロジー， インク． 少なくとも２個のマスクを使用する階段形成
US9508591B2 (en) 2012-07-06 2016-11-29 Micron Technology, Inc. Stair step formation using at least two masks
US11393716B2 (en) 2012-07-06 2022-07-19 Micron Technology, Inc. Devices including stair step structures, and related apparatuses and memory devices
US10748811B2 (en) 2012-07-06 2020-08-18 Micron Technology, Inc. Memory devices and related methods
KR101990190B1 (ko) 2012-07-06 2019-09-24 마이크론 테크놀로지, 인크 적어도 2개의 마스크를 이용한 스테어 스텝 형성
US9870941B2 (en) 2012-07-06 2018-01-16 Micron Technology, Inc. Stair step formation using at least two masks
US10269626B2 (en) 2012-07-06 2019-04-23 Micron Technology, Inc. Stair step formation using at least two masks
JP2014022717A (ja) * 2012-07-19 2014-02-03 Micronics Internatl Co Ltd ３次元積層ｉｃデバイスにおいて層間コネクターを形成する方法
JP2014027104A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
JP2014042029A (ja) * 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
JP2015056434A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置
JP2017518635A (ja) * 2014-06-20 2017-07-06 インテル・コーポレーション 不揮発性メモリのためのアレイ貫通ルーティング
JP2016082211A (ja) * 2014-10-16 2016-05-16 旺宏電子股▲ふん▼有限公司 コンタクト開口部のエッチングウインドウのためのｌｃモジュールレイアウト構成
CN105826317A (zh) * 2014-10-16 2016-08-03 旺宏电子股份有限公司 三维半导体存储器结构及相应的方法与装置
US9646987B2 (en) 2015-06-03 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
WO2018051872A1 (ja) * 2016-09-15 2018-03-22 株式会社 東芝 半導体記憶装置及びその製造方法
US10504838B2 (en) 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
JP2018061010A (ja) * 2016-09-21 2018-04-12 マイクロン テクノロジー， インク． 階段ステップ構造を含む半導体デバイス構造を形成する方法および関連する半導体デバイス
US11508742B2 (en) 2016-09-21 2022-11-22 Micron Technology, Inc. Devices including stair step structures adjacent substantially planar, vertically extending surfaces of a stack structure
JP2021523577A (ja) * 2018-05-18 2021-09-02 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ３次元メモリデバイスにおける階段の形成
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
US11961760B2 (en) 2019-01-31 2024-04-16 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
JP7433372B2 (ja) 2022-05-12 2024-02-19 旺宏電子股▲ふん▼有限公司 ３ｄメモリ構造およびその形成方法

Also Published As

Publication number Publication date
KR20100094386A (ko) 2010-08-26
US20100207186A1 (en) 2010-08-19
TW201032326A (en) 2010-09-01
KR101127746B1 (ko) 2012-03-26
US8680604B2 (en) 2014-03-25
JP5330017B2 (ja) 2013-10-30
TWI406398B (zh) 2013-08-21

Similar Documents

Publication Publication Date Title
JP5330017B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US9576973B2 (en) Semiconductor device and method of manufacturing the same
JP5305980B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US9640549B2 (en) Vertical memory device with gate lines at the same level connected
CN106992180B (zh) 半导体装置
JP2011142276A (ja) 不揮発性半導体記憶装置、及びその製造方法
US20140027838A1 (en) Semiconductor device and method for manufacturing the same
TWI755748B (zh) 半導體記憶裝置
JP2010027870A (ja) 半導体記憶装置及びその製造方法
JP2009267243A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2009224612A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2010147125A (ja) 不揮発性半導体記憶装置、及びその製造方法
CN107690703B (zh) 半导体存储装置
JP2009004517A (ja) 不揮発性半導体記憶装置及びその製造方法
US10002946B2 (en) Method of manufacturing a semiconductor device
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
US9455271B1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US20220223607A1 (en) Semiconductor memory device
KR20170010626A (ko) 반도체 장치 및 그 제조방법
TWI594377B (zh) 記憶裝置及其製造方法
KR20170087809A (ko) 반도체 장치 및 그 제조방법
US9589974B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110301

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20130221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130725

R151 Written notification of patent or utility model registration

Ref document number: 5330017

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350