KR101965602B1 - 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치 - Google Patents

3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치 Download PDF

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Abstract

3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치가 제공된다. 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 콘택 영역을 포함하는 기판 상에 복수의 수평막들을 차례로 적층하여 적층 구조체를 형성하는 것, 상기 셀 어레이 영역을 덮으며 상기 콘택 영역에서 일 방향으로 연장되는 오프닝들을 갖는 제 1 마스크 패턴을 형성하는 것, 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 제 1 식각 깊이의 제 1 식각 공정을 수행하는 것, 상기 셀 어레이 영역을 덮으며, 상기 콘택 영역의 일부분을 노출시키는 제 2 마스크 패턴을 형성하는 것, 및 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 상기 제 1 식각 깊이보다 큰 제 2 식각 깊이로 제 2 식각 공정을 수행하는 것을 포함한다.

Description

3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치{Method of fabricating three dimensional semiconductor device and three dimensional semiconductor device fabricated using the same}
본 발명은 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것으로서, 더욱 상세하게는 계단형 적층 구조의 배선 구조체를 포함하는 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 계단형으로 적층된 배선 구조체 형성 공정을 단순화할 수 있는 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 계단형 적층 구조를 갖는 배선 구조체를 포함하는 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 콘택 영역을 포함하는 기판 상에 복수의 수평막들을 차례로 적층하여 적층 구조체를 형성하는 것; 상기 셀 어레이 영역을 덮으며 상기 콘택 영역에서 일 방향으로 연장되는 오프닝들을 갖는 제 1 마스크 패턴을 형성하는 것; 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 제 1 식각 깊이의 제 1 식각 공정을 수행하는 것; 상기 셀 어레이 영역을 덮으며, 상기 콘택 영역의 일부분을 노출시키는 제 2 마스크 패턴을 형성하는 것; 및 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 상기 제 1 식각 깊이보다 큰 제 2 식각 깊이로 제 2 식각 공정을 수행하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 식각 공정은 상기 수평막들의 수직적 피치에 해당하는 상기 제 1 식각 깊이로 상기 적층 구조체를 식각하는 것을 포함하며, 상기 제 2 식각 공정은 상기 수평막들의 수직적 피치의 적어도 두 배에 해당하는 상기 제 2 식각 깊이로 상기 적층 구조체를 식각하는 것을 포함한다.
일 실시예에 따르면, 상기 제 2 식각 공정을 수행한 후, 상기 제 2 마스크 패턴의 평면적을 축소시키는 공정과, 축소된 상기 제 2 마스크 패턴을 식각 마스크로 이용한 상기 제 2 식각 공정을 반복하는 것을 더 포함한다.
일 실시예에 따르면, 상기 제 2 마스크 패턴의 평면적을 축소시키는 공정은, 상기 제 2 마스크 패턴의 일측벽을 상기 제 1 마스크 패턴의 상기 오프닝의 폭의 두 배만큼 수평적으로 이동시키는 것일 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 제 1 방향에서 셀 어레이 영역과 이에 인접한 콘택 영역을 포함하며, 상기 제 1 방향에 수직한 제 2 방향에서 상기 셀 어레이 영역과 이에 인접한 더미 영역을 포함하는 기판; 및 상기 기판 상에 수직적으로 적층된 수평 전극들을 포함하는 적층 구조체를 포함하되, 상기 적층 구조체는, 상기 콘택 영역에서 수직적 높이가 제 1 수직 피치로 증가하는 제 1 계단 구조를 가지며, 상기 더미 영역에서 수직적 높이가 상기 제 1 수직 피치의 두 배인 제 2 수직 피치로 증가하는 제 2 계단 구조를 가질 수 있다.
일 실시예에 따르면, 상기 수평 전극들의 제 1 측벽들이 상기 콘택 영역에 배치되되, 상기 콘택 영역에서 상기 제 1 측벽들은 서로 다른 수평적 위치에 배치되고, 상기 수평 전극들의 제 2 측벽들이 상기 더미 영역에 배치되되, 수직적으로 인접하는 적어도 둘의 상기 수평 전극들의 제 2 측벽들은 수직적으로 정렬될 수 있다.
일 실시예에 따르면, 상기 수평 전극들의 상기 제 1 측벽들은 제 1 수평 거리로 이격되어 배치되고, 수직적으로 인접하되 서로 다른 수평적 위치에 배치되는 상기 수평 전극들의 제 2 측벽들은 상기 제 1 수평 거리의 두배인 제 2 수평 거리로 이격되어 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수직적으로 적층된 복수의 수평막들을 포함하는 적층 구조체의 콘택 영역에 계단 구조를 형성할 때, 적층된 복수의 막들을 패터닝하기 위한 노광 공정 횟수가 감소될 수 있다. 나아가, 콘택 영역에서 1회의 식각 공정으로 서로 다른 층들에 배치된 수평막들에 동시에 계단 구조를 형성할 수 있다. 이에 따라, 적층되는 수평막들의 수가 증가될 때, 수평막들에 대해 수행되는 식각 공정 횟수를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3 내지 도 10은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 사용되는 마스크 패턴들을 도시하는 평면도들이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 사용되는 마스크 패턴들을 중첩시킨 평면도이다.
도 14는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 15 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 단면도들이다.
도 22 내지 도 23은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법의 변형례를 설명하기 위한 단면도들이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 일부분을 나타내는 평면도로서, 도 13의 A 부분을 나타낸다.
도 25는 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 단면도로서, 도 24의 I-I'선을 따라 자른 단면이다.
도 26은 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 단면도로서, 도 24의 II-II' 선을 따라 자른 단면이다.
도 27 및 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 회로도들이다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 장치는 셀 어레이 영역(CAR), 주변회로 영역(PPR), 센스 앰프 영역(SAR), 디코딩 회로 영역(DCR) 및 콘택 영역(CTR)을 포함할 수 있다. 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 셀 어레이 영역(CAR)에서 워드라인들(즉, 수평 전극들)은 수직적으로 적층될 수 있다. 주변 회로 영역(PPR)에는, 메모리 셀들의 구동을 위한 회로들이 배치되고, 센스 앰프 영역(SAR)에는, 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)과 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 여기에는 워드라인들과 디코딩 회로 영역(DCR)을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
실시예들에 따르면, 워드라인들(즉, 수평 전극들)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있으며, 디코딩 회로 영역의 회로들과의 전기적 연결에서의 용이함을 위해, 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 형성할 수 있다.
이와 같이, 콘택 영역(CTR)에서 계단 형상을 갖는 적층 구조체(ST)를 형성하기 위해서, 기판 상에 복수의 수평막들을 적층한 후, 포토리소그래피 공정 및 식각 공정이 복수 회 실시될 수 있다. 따라서, 적층되는 수평막들의 수가 증가할수록 포토리소그래피 공정 및 식각 공정 횟수가 증가하여 3차원 반도체 장치의 제조 공정이 복잡해지고 비용이 증가될 수 있다. 따라서, 본 발명의 실시예들에서는 적층된 수평막들에 대해 적용되는 공정들을 단순화할 수 있는 방법을 개시한다.
도 2 내지 도 13을 참조하여 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법에 대해 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 3 내지 도 10은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 단면도들이다. 도 11 및 도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 사용되는 마스크 패턴들을 도시하는 평면도들이다. 도 13은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 사용되는 마스크 패턴들을 중첩시킨 평면도이다.
도 2를 참조하면, 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법은, 2N층(여기서, N은 자연수)의 수평막들(100)을 차례로 적층하는 것(S1), 라인형(line-type) 마스크 패턴(201)을 형성하는 것(S2), 및 라인형 마스크 패턴(201)을 이용하여 제 1 식각 깊이의 식각 공정을 수행하는 것(S3), 평면형(plate type) 마스크 패턴(211)을 형성하는 것(S4), 평면형 마스크 패턴(211)을 이용하여 제 2 식각 깊이의 식각 공정을 수행하는 것, 및 평면형 마스크 패턴(211)을 축소시키는 것(S6)을 포함하며, 제 2 식각 깊이의 식각 공정과 평면형 마스크 패턴(211)의 축소 공정을 N-1회 반복함으로써 계단 구조를 갖는 적층 구조체(ST)를 형성하는 것(S7)을 포함할 수 있다. 이러한 3차원 반도체 장치의 제조 방법에서, 제 1 식각 깊이와 제 2 식각 깊이는 서로 다를 수 있다.
보다 상세하게, 도 2 및 도 3을 참조하면, 기판(10) 상에 수평막들(100) 및 층간 절연막들(200)을 교대로 적층하여 적층 구조체(ST)를 형성한다(S1).
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다. 기판(10)은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)을 포함할 수 있다. 보다 상세하게, 도 11 내지 도 13을 참조하면, 기판(10)은 제 1 방향(D1)에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측에 콘택 영역들(CTR)을 포함하며, 제 1 방향(D1)에 수직한 제 2 방향(D2)에서 셀 어레이 영역(CAR)과, 상기 셀 어레이 영역(CAR) 양측에 더미 영역들(DMY)을 포함할 수 있다.
적층 구조체(ST)는 2N개(여기서, N은 자연수)의 수평막들(100)을 포함할 수 있다. 수평막들(100)은 층간 절연막들(200)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 층간 절연막들(200)은 실리콘 산화막이고, 수평막들(100)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다. 실시예들에서, 수평막들(100)은 동일한 물질로 형성될 수 있다.
계속해서, 도 2, 도 3, 및 도 11을 참조하면, 적층 구조체(ST) 상에 라인형 마스크 패턴(201)을 형성한다(S2).
라인형 마스크 패턴(201)은, 도 11에 도시된 것처럼, 셀 어레이 영역(CAR)을 덮으며 콘택 영역(CTR)에서 라인 앤드 스페이스(line and space) 형태를 가질 수 있다. 또한, 라인형 마스크 패턴(201)은 셀 어레이 영역(CAR)에 인접한 더미 영역(DMY)을 덮을 수 있다.
구체적으로, 라인형 마스크 패턴(201)은 콘택 영역(CTR)에서 제 2 방향(D2)으로 연장되며 적층 구조체(ST)의 일부분들을 노출시키는 오프닝들(OP)을 가질 수 있다. 그리고, 라인형 마스크 패턴(201)은 콘택 영역(CTR)에서 라인 패턴들을 포함할 수 있다. 일 실시예에 따르면, 적층된 수평막들(100)의 수가 2N(여기서, N은 자연수)개일 때, 라인형 마스크 패턴(201)이 콘택 영역(CTR)에서 갖는 라인 패턴들의 수는 N-1개일 수 있다. 일 실시예에서, 라인형 마스크 패턴(201)에서 라인 패턴의 폭(W)과 오프닝(OP)의 폭은 실질적으로 동일할 수 있다.
도 2 및 도 4를 참조하면, 라인형 마스크 패턴(201)을 식각 마스크로 이용하여 적층 구조체(ST)에 대한 제 1 식각 공정을 수행한다(S3).
제 1 식각 공정은 적층 구조체(ST)를 제 1 식각 깊이로 이방성 식각하는 것을 포함한다. 여기서, 제 1 식각 깊이(T)는 수직적으로 인접하는 수평막들(100) 간의 수직적 피치(T)에 해당할 수 있다. 제 1 식각 공정을 수행한 후, 적층 구조체(ST) 상의 라인형 마스크 패턴(201)을 제거하는 공정이 수행될 수 있다.
제 1 식각 공정을 수행함에 따라, 최상층의 수평막(100) 및 층간 절연막(200)이 패터닝될 수 있다. 즉, 콘택 영역(CTR)에서 적층 구조체(ST)의 최상층에 라인 형태의 수평 패턴들(110) 및 절연 패턴들(210)이 형성될 수 있다. 일 실시예에서, 최외각의 수평 패턴(110)은 적층 구조체(ST)의 외측벽으로부터 수평 패턴(110)의 폭에 해당하는 제 1 수평 거리(W)만큼 이격된 위치에 배치될 수 있다.
도 2 및 도 5를 참조하면, 최상층에 수평 패턴들(110)을 갖는 적층 구조체(ST) 상에 평면형 마스크 패턴(211)을 형성한다(S4).
평면형 마스크 패턴(211)은, 도 12에 도시된 바와 같이, 콘택 영역(CTR)의 일부분과 셀 어레이 영역(CAR)을 덮는 평면 형태를 가질 수 있다. 나아가, 평면형 마스크 패턴(211)은 더미 영역(DMY)의 일부분을 덮을 수 있다.
보다 상세하게, 평면형 마스크 패턴(211)은 수평 패턴들(110) 중 최외각에 위치하는 수평 패턴(110)의 상부를 노출시킬 수 있다. 즉, 평면형 마스크 패턴(211)은 셀 어레이 영역(CAR)으로부터 가장 멀리 떨어진 절연 패턴(210)의 상면을 노출시킬 수 있다. 일 실시예에서, 평면형 마스크 패턴(211)의 일측벽은 적층 구조체(ST)의 외측벽으로부터 제 2 수평 거리(2W)만큼 이격된 위치에 배치될 수 있다. 여기서, 제 2 수평 거리(2W)는 수평 패턴(110)의 폭(W)의 2배에 해당할 수 있다. 일 실시예에서, 평면형 마스크 패턴(211)에 의해 노출되는 적층 구조체(ST)의 일부분은 수평막들(100) 간의 수직적 피치(T)에 해당하는 수직적 높이 차이를 가질 수 있다.
도 2 및 도 6을 참조하면, 평면형 마스크 패턴(211)을 식각 마스크로 이용하여 적층 구조체(ST)에 대한 제 2 식각 공정을 수행한다(S5).
제 2 식각 공정은 평면형 마스크 패턴(211)을 식각 마스크로 이용하여 수평막들(100) 및 층간 절연막(200)들을 이방성 식각하는 것을 포함한다. 여기서, 평면형 마스크 패턴(211)에 노출된 적층 구조체(ST)가 제 2 식각 깊이(2T)로 이방성 식각될 수 있다. 일 실시예에 따르면, 제 2 식각 공정에서 제 2 식각 깊이는 제 1 식각 공정에서의 제 1 식각 깊이보다 클 수 있다. 이러한 제 2 식각 공정은 최상층에 위치하는 수평 패턴들(110) 중 하나와 절연 패턴들(210) 하나를 제거하는 것을 포함한다. 일 실시예에서, 제 2 식각 깊이(2T)는 적층된 수평막들(100) 간의 수직적 피치(T)의 2배에 해당할 수 있다. 즉, 제 2 식각 공정에 의해 2층의 수평막들(100) 및 층간 절연막(200)들이 이방성 식각될 수 있다.
일 실시예에 따르면, 콘택 영역(CTR)에서 적층 구조체(ST)의 최상층에 수평 패턴들(110)이 위치하므로, 평면형 마스크 패턴(211)에 의해 노출되는 적층 구조체(ST) 일부분은 높이 차이를 가질 수 있다. 그러므로, 제 2 식각 공정에서 적층 구조체(ST)의 일부분의 수직적 높이가 수평막들(100) 간의 수직적 피치(T)의 2배만큼 감소되되, 제 2 식각 공정이 수행되는 부분 즉, 식각 영역(E1) 아래에서 적층 구조체(ST)의 높이 차이(T)는 유지될 수 있다. 즉, 도 6에 도시된 것처럼, 제 2 식각 깊이(2T)로 식각된 식각 영역(E1) 아래에서 적층 구조체(ST)는 수평막들(100)의 수직적 피치(T)에 해당하는 높이 차이를 가질 수 있다.
도 2, 도 7 및 도 12를 참조하면, 제 2 식각 공정 후 평면형 마스크 패턴(211)의 평면적을 축소시키는 공정이 수행될 수 있다(S6). 평면형 마스크 패턴(211)을 축소시키는 공정은 평면형 마스크 패턴(211)의 측벽을 수평적으로 식각하는 것을 포함할 수 있다. 이에 따라, 평면형 마스크 패턴(211)에 의해 노출되는 적층 구조체(ST)의 면적이 증가될 수 있다. 일 실시예에서, 평면형 마스크 패턴(211)을 축소시키는 공정은, 이전에 사용된 평면형 마스크 패턴(211)의 일측벽을 수평 패턴(110)의 폭(W)의 2배에 해당하는 만큼 수평적으로 이동시킬 수 있다.
평면형 마스크 패턴(211)을 축소시키는 공정은 등방적 건식 식각 방법 또는 습식 식각 방법이 이용될 수 있다. 이에 따라 평면형 마스크 패턴(211)의 면적뿐만 아니라 두께도 감소될 수 있다. 평면형 마스크 패턴(211)은 최하층의 수평막(100)부터 최상층의 수평막(100)이 패터닝될 때까지 적층 구조체(ST)의 상부에 잔류할 수 있다. 실시예들에서, 마스크 패턴을 축소시켜 재사용함으로써, 적층 구조체(ST)에 대한 반복적인 패터닝 공정들을 수행할 때 마스크 패턴의 오정렬로 인한 기술적 어려움들을 줄일 수 있다.
이와 같이, 평면형 마스크 패턴(211)을 축소시킴에 따라 적층 구조체(ST) 상에 제 1 서브 마스크 패턴(212)이 형성될 수 있다. 제 1 서브 마스크 패턴(212)은 평면형 마스크 패턴(211)에 의해 덮여 있던 수평 패턴들(110) 중 최외각의 수평 패턴(110)을 노출시킬 수 있다. 제 1 서브 마스크 패턴(212)에 의해 노출된 적층 구조체(ST)의 일부분은, 제 1 서브 마스크 패턴(212)의 일측벽에서부터 수평 패턴(110)의 폭에 해당하는 간격으로 수평막들(100)의 일측벽들이 배열되되, 수평막들(100)의 수직적 피치(T)만큼씩 수직적 높이가 감소하는 계단 구조를 가질 수 있다.
도 8을 참조하면, 제 1 서브 마스크 패턴(212)을 식각 마스크로 이용하여 도 6을 참조하여 설명한 제 2 식각 공정을 재수행한다. 제 1 서브 마스크 패턴(212)을 이용하여 제 2 식각 공정을 수행함에 따라, 최상층의 수평 패턴(110) 및 절연 패턴(210) 패턴이 제거되고, 제 1 서브 마스크 패턴(212)에 노출된 적층 구조체(ST)의 수직적 높이가 감소될 수 있다.
보다 상세하게, 제 2 식각 공정에 의해 제 1 서브 마스크 패턴(212)에 노출된 적층 구조체(ST)의 일부분의 높이가 제 2 식각 깊이(2T)만큼 감소될 수 있다. 제 1 서브 마스크 패턴(212)을 이용하여 식각된 영역(E2) 아래에서 수평막들(100)의 일측벽들 간의 수평적 거리(W)는 수평 패턴(110)의 폭과 실질적으로 동일할 수 있다. 그리고, 식각 영역(E2) 아래에서 적층 구조체(ST)의 높이가 최상층에서부터 수평막들(100)의 수직적 피치(T)만큼씩 규칙적으로 감소될 수 있다. 즉, 도 6에서 설명한 것과 마찬가지로, 제 2 식각 공정에 의해 적층 구조체(ST)의 일부분의 수직적 높이가 수평막들(100) 간의 수직적 피치(T)의 2배만큼 감소되되, 수직적 피치(T)에 해당하는 높이 차이를 가지면서, 이전 공정에서 덮여 있던 2층의 수평막들(100)의 일부분들이 동시에 노출될 수 있다.
도 9를 참조하면, 도 7을 참조하여 설명한 것처럼, 제 1 서브 마스크 패턴(212)을 축소시키는 공정을 수행하여 제 2 서브 마스크 패턴(213)을 형성한다. 이어서, 제 2 서브 마스크 패턴(213)을 식각 마스크로 이용하여, 제 2 서브 마스크 패턴(213)에 의해 노출된 적층 구조체(ST)에 대해 제 2 식각 공정을 재수행한다. 즉, 하나의 수평 패턴(110) 및 절연 패턴(210)과 함께, 제 2 서브 마스크 패턴(213)에 의해 노출된 적층 구조체(ST)를 제 2 식각 깊이로 식각한다. 이에 따라, 이전의 제 2 식각 공정시 덮여 있던 2층의 수평막들(100)이 이방성 식각될 수 있다. 평면형 마스크 패턴(211)을 축소시키는 공정과 제 2 식각 공정이 반복됨에 따라, 식각 영역(E3)의 면적이 증가될 수 있다.
도 2 및 도 10을 참조하면, 제 2 서브 마스크 패턴(213)을 축소시키는 공정을 수행하여 제 3 서브 마스크 패턴(214)을 형성한다. 제 3 서브 마스크 패턴(214)은 셀 어레이 영역(CAR)에 가장 인접한 수평 패턴(110) 및 절연 패턴(210)을 노출시킬 수 있다.
제 3 서브 마스크 패턴(214)을 이용하여 제 2 식각 공정을 수행함으로써 적층 구조체(ST)의 최상층의 수평 패턴들(110)이 모두 제거될 수 있다. 즉, 제 2 식각 공정을 N-1회 수행하고 나면, 최상층의 수평 패턴들(110)이 모두 제거될 수 있다. 제 3 서브 마스크 패턴(214)을 식각 마스크로 이용하는 제 2 식각 공정은, 제 3 서브 마스크 패턴(214)에 노출된 적층 구조체(ST)의 높이를 수평막들(100) 간의 수직적 피치(T)의 2배만큼 감소시키는 식각 영역(E4)을 가질 수 있다. 식각 영역(E4) 아래에서, 적층 구조체(ST)의 높이는 수평막들(100)의 수직적 피치(T)만큼씩 점차 감소할 수 있다.
일 실시예에 따르면, 제 2 식각 공정을 N-1회 수행한 후, 제 3 서브 마스크 패턴(214)은 적층 구조체(ST) 상에서 제거될 수 있다. 이에 따라, 콘택 영역(CTR)에서 계단 구조를 갖는 적층 구조체(ST)가 형성될 수 있다(S7).
상세하게, 콘택 영역(CTR)에서 수평막들(100)의 일측벽들이 제 1 수평 거리(W)를 두고 이격되어 배치되며, 적층 구조체(ST)의 수직적 높이가 셀 어레이 영역(CAR)에서 멀어질수록 수평막들(100)의 수직적 피치(T)만큼씩 감소하는 계단 구조를 가질 수 있다.
상술한 것처럼, 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법에 따르면, 라인형 마스크 패턴(201)을 이용하여 최상층의 수평막(100)에 대한 제 1 식각 공정을 수행하여 수평 패턴들(110)을 형성한다. 이후, 평면형 마스크 패턴(211)의 면적을 축소시켜 가면서 수평 패턴(110)을 포함하는 적층 구조체(ST)에 대한 제 2 식각 공정을 반복한다. 여기서, 축소되는 평면형 마스크 패턴(211)의 측벽은 제 2 식각 공정을 반복함에 따라 도 12에 도시된 것처럼, 수평 패턴(110)의 2배 해당하는 제 2 수평 거리(2W)만큼 셀 어레이 영역(CAR)과 인접하게 이동한다. 이와 같은 제조 방법에 의해, 적층된 수평막들(100)의 수(2N층)만큼 패터닝 공정과 식각 공정을 반복하지 않고, 2번의 포토리소그래피 공정과 N회의 식각 공정을 수행하여 계단 형태를 갖는 적층 구조체(ST)를 형성할 수 있다. 즉, 제 1 식각 공정 및 복수의 제 2 식각 공정들에 의해 형성된 적층 구조체(ST)는, 셀 어레이 영역(CAR)에서 콘택 영역(CTR)으로 수평 패턴(110)의 폭만큼 멀어질수록, 수평막들(100)의 수직적 피치(T)만큼씩 감소되는 높이를 가질 수 있다.
한편, 일 실시예에 따르면, 평면형 마스크 패턴(211)은 도 12 및 도 13에 도시된 바와 같이, 콘택 영역(CTR) 및 더미 영역(DMY)에서 적층 구조체(ST)의 일부분을 노출시킬 수 있다.
상세하게, 도 13을 참조하면, 평면형 마스크 패턴(211)은 도 5를 참조하여 설명한 것처럼, 콘택 영역(CTR)에서 최외각에 위치하는 수평 패턴(110)을 노출시키며, 더미 영역(DMY)에서 수평 패턴들(110)의 일부분들을 동시에 노출시킬 수 있다.
따라서, 평면형 마스크 패턴(211)을 이용한 제 2 식각 공정에 의해 수평 패턴들(110) 중 최외각에 위치하는 하나의 수평 패턴(110)은 제거되고, 나머지 수평 패턴들(110)의 장축 길이(즉, 제 2 방향(D2)에서의 길이)는 감소될 수 있다. 이에 따라, 일 실시예에서, 평면형 마스크 패턴(211)을 축소시키는 공정과 제 2 식각 공정을 반복함에 따라, 최상층에 잔류하는 수평 패턴들(110)의 수가 감소함과 동시에, 잔류하는 수평 패턴들(110)의 장축 길이가 점차 감소될 수 있다. 여기서, 잔류하는 수평 패턴들(110)의 장축 길이는 제 2 식각 공정을 수행할 때마다 수평 패턴(110)의 폭의 4배 만큼씩 감소될 수 있다. 즉, 일 실시예에 따르면, 더미 영역(DMY)에서 적층 구조체(ST)의 일측벽이 셀 어레이 영역(CAR)에서 2W만큼씩 멀어질수록 적층 구조체(ST)의 높이는 적층된 수평막들(100) 간의 수직적 피치(T)의 2배만큼씩 감소될 수 있다.
이에 더하여, 콘택 영역(CTR)과 더미 영역(DMY)이 중첩되는 영역에서, 제 2 식각 공정들을 반복함에 따라 라인 형상을 갖는 수평 패턴들(110)에 의해 적층 구조체(ST)는 요철 구조를 가질 수도 있다. 상세하게, 도 24를 참조하면, 더미 영역(DMY)에서 짝수층의 수평막들(100)의 끝단들이 노출될 수 있다. 그리고, 더미 영역(DMY)에서 홀수층의 수평막들(100)의 끝단들은 짝수층의 수평막들(100)의 끝단들 아래에 위치하며, 콘택 영역(CTR)과 더미 영역(DMY)이 중첩되는 영역에서, 홀수층의 수평막들(100)의 일부분들이 노출될 수 있다. 다시 말해, 콘택 영역(CTR)과 더미 영역(DMY)이 중첩되는 영역에서, 짝수층 수평막들(100)의 일부분들과, 홀수층 수평막들(100)의 일부분들이 번갈아서 노출될 수 있다. 도 24에서 콘택 영역(CTR)과 더미 영역(DMY)이 중첩되는 영역에 도시된 숫자는 평면적으로 보여지는 수평막들(100)의 층수를 나타낸다.
이와 같이 형성된 적층 구조체(ST)는 3차원 반도체 메모리 장치에 적용될 수 있으며, 수평막들(100)은 수평 전극으로 이용될 수 있다. 이러한 경우, 계단 구조를 갖는 적층 구조체(ST)를 형성한 후에, 수평막들(100)과 연결되는 배선 구조체가 형성될 수 있다. 배선 구조체는 수평막들(100) 각각에 연결되는 콘택 플러그들 및 배선들을 포함할 수 있다.
도 14는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 15 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 단면도들이다. 도 22 내지 도 23은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법의 변형례를 설명하기 위한 단면도들이다.
도 14를 참조하면, 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법은, 2N층(여기서, N은 자연수)의 수평막들(100)을 차례로 적층하는 것(S10), 평면형 마스크 패턴(211)을 형성하는 것(S20), 평면형 마스크 패턴(211)을 이용한 제 2 식각 깊이의 식각 공정(S30)과 평면형 마스크 패턴(211)의 축소 공정(S40)을 N-1회 반복한 후에, 라인형 마스크 패턴(201)을 형성하는 것(S50), 및 라인형 마스크 패턴(201)을 이용하여 제 1 식각 깊이의 식각 공정(S60)을 수행함으로써 계단 구조를 갖는 적층 구조체(ST)를 형성하는 것(S70)을 포함할 수 있다. 이러한 3차원 반도체 장치의 제조 방법에서, 제 1 식각 깊이와 제 2 식각 깊이는 서로 다를 수 있다. 즉, 제 2 실시예에 따르면, 제 1 실시예에서와 달리, 평면형 마스크 패턴(211)을 이용한 식각 공정을 N-1회 수행한 후에, 라인형 마스크 패턴(201)을 이용한 식각 공정을 수행한다.
도 14 및 도 15를 참조하면, 도 3을 참조하여 설명한 것처럼, 기판(10) 상에 수평막들(100) 및 층간 절연막들(200)을 교대로 적층하여 적층 구조체(ST)를 형성한다(S10). 적층 구조체(ST)는 2N개(여기서, N은 자연수)의 수평막들(100)을 포함할 수 있다.
이어서, 도 14 및 도 15를 참조하면, 적층 구조체(ST) 상에 평면형 마스크 패턴(211)을 형성한다(S20). 여기서, 평면형 마스크 패턴(211)은 도 5 및 도 12를 참조하여 설명한, 평면형 마스크 패턴(211)과 동일할 수 있다. 즉, 평면형 마스크 패턴(211)은, 도 12에 도시된 바와 같이, 콘택 영역(CTR) 및 더미 영역(DMY)의 일 부분을 노출시키며 셀 어레이 영역(CAR)을 덮는 평면 형태를 가질 수 있다. 나아가, 평면형 마스크 패턴(211)은 더미 영역(DMY)의 일부분을 노출시킬 수 있다. 일 실시예에서, 평면형 마스크 패턴(211)의 일측벽은 적층 구조체(ST)의 일측벽과 이격될 수 있다.
이어서, 도 6을 참조하여 설명한 것처럼, 평면형 마스크 패턴(211)을 식각 마스크로 이용하여 적층 구조체(ST)에 대해 제 2 식각 깊이의 식각 공정을 수행한다(S30). 여기서, 제 2 식각 깊이(2T)는 적층된 수평막들(100) 간의 수직적 피치(T)의 2배에 해당할 수 있다. 즉, 제 2 식각 깊이의 식각 공정에 의해 2층의 수평막들(100) 및 층간 절연막들(200)의 일부분이 이방성 식각될 수 있다. 제 2 식각 깊이(2T)로 식각된 식각 영역(E1) 아래에서 적층 구조체(ST)는 수평막들(100)의 수직적 피치(T)의 2배에 해당하는 높이 차이를 가질 수 있다.
도 14 및 도 16을 참조하면, 도 7을 참조하여 설명한 것처럼, 평면형 마스크 패턴(211)의 면적을 축소시키는 공정이 수행될 수 있다(S40). 이에 따라 적층 구조체(ST) 상에 제 1 서브 마스크 패턴(212)이 형성될 수 있다.
일 실시예에서, 평면형 마스크 패턴(211)을 축소시키는 공정은 이전에 사용된 평면형 마스크 패턴(211)의 측벽들을 제 2 수평 거리(2W)만큼씩 수평적으로 이동시킬 수 있다. 여기서, 2W는 수평막들(100)의 수직적 피치(T)의 2배 이상일 수 있다. 평면형 마스크 패턴(211)의 면적을 축소시킴에 따라, 콘택 영역(CTR)에서 노출되는 적층 구조체(ST)의 면적이 증가될 수 있다.
계속해서, 축소된 평면형 마스크 패턴(211)인 제 1 서브 마스크 패턴(212)을 식각 마스크로 이용하여 제 2 식각 깊이 식각 공정이 재수행될 수 있다. 제 2 서브 마스크 패턴(213)을 식각 마스크로 이용하는 식각 공정에 의해 적층 구조체(ST)는 수평막들(100) 간의 수직적 피치(T)의 2배에 해당하는 높이를 갖는 식각 영역(E2)을 가질 수 있다. 이에 따라, 제 1 서브 마스크 패턴(212)에 노출된 적층 구조체(ST)의 수직적 높이가 수평막들(100)의 수직적 피치의 2배만큼씩 규칙적으로 감소될 수 있다.
도 17을 참조하면, 제 1 서브 마스크 패턴(212)의 면적을 축소시켜 제 2 서브 마스크 패턴(213)을 형성한다. 제 2 서브 마스크 패턴(213)의 측벽은 이전에 사용된 제 1 서브 마스크 패턴(212)의 측벽으로부터 제 2 수평 거리(2W)만큼 이격된 위치에 배치될 수 있다. 이에 따라, 제 2 서브 마스크 패턴의 일측벽은 적층 구조체(ST)의 외측벽으로부터 단차들 간의 제 2 수평 거리(2W)의 3배에 해당하는 만큼 이격될 수 있다.
이어서, 평면형 마스크 패턴(211)에 대해 제 2 식각 깊이의 식각 공정을 재수행한다. 이에 따라, 이전의 제 2 식각 공정시 덮여 있던 2층의 수평막들(100)이 이방성 식각될 수 있다. 제 2 서브 마스크 패턴(213)을 식각 마스크로 이용하는 식각 공정에 의해 적층 구조체(ST)는 수평막들(100) 간의 수직적 피치(T)의 2배에 해당하는 높이를 갖는 식각 영역(E3)을 가질 수 있다. 평면형 마스크 패턴(211)을 축소시키는 공정과 제 2 식각 공정이 반복됨에 따라, 식각 영역(E3)의 면적이 증가될 수 있다.
도 18을 참조하면, 도 10을 참조하여 설명한 것처럼, 제 2 서브 마스크 패턴(213)을 축소시켜 제 3 서브 마스크 패턴(214)을 형성한다. 제 3 서브 마스크 패턴(214)의 측벽은 이전에 사용된 제 2 서브 마스크 패턴(213)의 측벽으로부터 2W만큼 이동될 수 있다. 이에 따라, 제 3 서브 마스크 패턴(214)의 일측벽은 적층 구조체(ST)의 외측벽으로부터 단차들 간의 수평적 거리(2W)의 4배에 해당하는 만큼 이격될 수 있다.
이어서, 제 3 서브 마스크 패턴(214)을 이용하여 제 2 식각 공정을 수행될 수 있다. 제 3 서브 마스크 패턴(214)을 식각 마스크로 이용하는 식각 공정에 의해 적층 구조체(ST)는 수평막들(100) 간의 수직적 피치(T)의 2배에 해당하는 높이를 갖는 식각 영역(E4)을 가질 수 있다.
도 14 내지 도 18을 참조하여 설명한 제 2 식각 깊이의 식각 공정과, 평면형 마스크 패턴(211)의 축소 공정은 적층된 수평막들(100)의 수가 2N개(N은 자연수)일 때, N-1회 수행될 수 있다. N-1회의 식각 공정 후, 축소된 평면형 마스크 패턴(211; 즉, 제 3 서브 마스크 패턴(214)은 제거될 수 있다.
이와 같이, 평면형 마스크 패턴(211)의 면적을 축소시키면서 적층 구조체(ST)를 N-1회 수행함에 따라, 콘택 영역(CTR) 및 더미 영역(DMY)에서 계단 구조를 갖는 적층 구조체(ST)가 형성될 수 있다. 상세하게, 콘택 영역(CTR) 및 더미 영역(DMY)에서, 적층 구조체(ST)의 일측벽이 셀 어레이 영역(CAR)으로부터 수평적으로 2W만큼씩 멀어질수록, 적층 구조체(ST)의 높이가 수평막들(100)의 수직적 피치의 2배(2T)씩 감소될 수 있다.
도 14 및 도 19를 참조하면, 적층 구조체(ST)를 덮는 희생막(15) 상에 라인형 마스크 패턴(201)을 형성한다(S50). 희생막(15)은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)을 덮을 수 있다. 라인형 마스크 패턴(201)은 도 3을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)을 덮으며 콘택 영역(CTR)에서 라인 앤드 스페이스 형태를 가질 수 있다. 즉, 라인형 마스크 패턴(201)은 도 11에 도시된 바와 같이, 콘택 영역(CTR)에서 일방향으로 연장되는 오프닝들(OP)을 가질 수 있다. 일 실시예에서, 라인형 마스크 패턴(201)의 오프닝들(OP) 간의 간격(W) 및 오프닝(OP)의 폭 (W)은 실질적으로 동일할 수 있다. 일 실시예에 따르면, 희생막(15) 상에서 라인형 마스크 패턴(201)의 오프닝들(OP)이 짝수층 수평막들(100)의 상부에 위치될 수 있다. 나아가, 오프닝(OP)의 폭은 도 15 내지 도 19를 참조하여 설명한, 평면형 마스크 패턴을 축소시키는 공정에서, 평면형 마스크 패턴의 일측벽의 수평적 이동 거리(2W)의 1/2배일 수 있다.
도 20을 참조하면, 라인형 마스크 패턴(201)을 식각 마스크로 이용하여 희생막(15)을 이방성 식각하여 희생 패턴(17)을 형성한다. 여기서, 각 오프닝들(OP)에 노출된 희생막(15)의 식각 깊이가 다를 수 있다. 이 실시예에서, 희생막(15)의 식각 깊이 차이에 따라 개구폭이 달라지는 것을 줄이기 위해 라인형 마스크 패턴(201)의 오프닝들(OP)의 폭을 서로 다르게 조절될 수 있다.
희생 패턴(17)은 콘택 영역(CTR)에서 적층 구조체(ST)의 일측벽을 덮으며, 짝수층 수평막들(100)의 상부에 위치할 수 있다. 라인형 마스크 패턴(201)을 식각 마스크로 이용함에 따라, 희생 패턴(17)은 라인 형태를 가질 수 있다. 그리고, 희생 패턴(17)은 셀 어레이 영역(CAR)에서 멀어질수록 수직적 길이가 증가될 수 있다.
도 14 및 도 21을 참조하면, 라인형 마스크 패턴(201)을 이용하여 적층 구조체(ST)에 대한 제 1 식각 깊이(T)의 식각 공정을 수행한다(S60). 여기서, 제 1 식각 깊이(T)는 평면형 마스크 패턴(211)을 이용하여 수행된 식각 공정의 제 2 식각 깊이(2T)보다 작을 수 있다. 일 실시예에서, 제 1 식각 깊이(T)는 제 2 식각 깊이(2T)의 1/2배일 수 있다. 또한, 제 1 식각 깊이(T)는 도 4를 참조하여 설명한 것처럼, 수직적으로 인접하는 수평막들(100) 간의 수직적 피치(T)에 해당할 수 있다. 이에 따라, 제 1 식각 깊이(T)의 식각 공정에 의해 짝수층에 위치하는 수평막들(100)이 동시에 이방성 식각되어 홀수층에 위치하는 수평막들(100)의 상부 부분들을 노출시킬 수 있다.
한편, 도 22에 도시된 것처럼, 라인형 마스크 패턴(201)을 형성할 때, 라인 패턴들이 적층 구조체(ST)에서 높이 차이를 갖는 부분에 걸쳐서 위치할 수 있다. 이러한 경우, 라인형 마스크 패턴(201)을 이용한 제 1 식각 깊이의 식각 공정에 의해, 도 23에 도시된 바와 같이, 적층 구조체(ST)와 분리된 잔여 패턴들(RP)이 형성될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 일부분을 나타내는 평면도로서, 도 13의 A 부분을 나타낸다. 도 25는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 단면도로서, 도 24의 I-I'선을 따라 자른 단면이다. 도 26은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 3차원 반도체 장치의 단면도로서, 도 24의 II-II'선을 따라 자른 단면이다.
기판(10)은, 도 13에 도시된 바와 같이, 제 1 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측의 콘택 영역(CTR)을 포함할 수 있다. 또한, 기판(10)은 제 1 방향(D1)에 수직한 제 2 방향(D2)에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측의 더미 영역(DMY)을 포함할 수 있다.
도 24, 도 25 및 도 26을 참조하면, 기판(10) 상에 2N개(여기서, N은 자연수)의 수평 전극들(310)이 적층된 적층 구조체(ST)가 배치될 수 있다. 적층 구조체(ST)는 상술한 제조 방법들에 의해 형성될 수 있다. 즉, 수평 전극들(310)은 도 2 내지 도 23을 참조하여 설명한 수평 전극들(310)에 해당하며, 수평 전극들(310) 사이에 층간 절연막(200)들이 개재된다.
적층 구조체(ST)는 도 25에 도시된 바와 같이, 콘택 영역(CTR)에서 제 1 계단 구조를 가지며, 도 26에 도시된 바와 같이, 더미 영역(DMY)에서 제 2 계단 구조를 가질 수 있다. 적층 구조체(ST)에서, 수평 전극들(310) 각각은 콘택 영역(CTR)에 위치하는 제 1 측벽과, 더미 영역(DMY)에 위치하는 제 2 측벽을 가질 수 있다.
보다 상세하게, 수평 전극들(310)의 제 1 측벽들은 서로 다른 수평적 위치에 배치된다. 일 실시예에서, 수평 전극들(310)의 제 1 측벽들이 셀 어레이 영역(CAR)에서 제 1 수평 거리(W)만큼씩 수평적으로 이격되어 위치할 수 있다. 그리고, 콘택 영역(CTR)에서 적층 구조체(ST)의 수직적 높이는 셀 어레이 영역(CAR)에 인접할수록 제 1 수직 피치(T)만큼씩 증가될 수 있다. 즉, 콘택 영역(CTR)에서, 수평 전극들(310) 단부들(end portions)은 수평적으로 서로 다른 위치에 배치될 수 있다.
그리고, 수직적으로 인접하는 적어도 둘의 수평 전극들(310)의 제 2 측벽들은 수직적으로 정렬될 수 있다. 일 실시예에서, 홀수층의 수평 전극들(310)의 제 2 측벽들이 셀 어레이 영역(CAR)에서 제 2 수평 거리(2W)만큼씩 수평적으로 이격되어 배치될 수 있다. 이와 마찬가지로, 홀수층의 수평 전극들(310)의 제 2 측벽들이 셀 어레이 영역(CAR)에서 제 2 수평 거리(2W)만큼씩 수평적으로 이격되어 배치될 수 있다. 여기서, 제 2 수평 거리(2W)는 제 1 수평 거리(W)의 2배일 수 있다. 그리고, 더미 영역(DMY)에서 적층 구조체(ST)의 수직적 높이는 셀 어레이 영역(CAR)에 인접할수록 제 1 수직 피치(T)의 두 배인 제 2 수직 피치(2T)만큼씩 증가될 수 있다. 더미 영역(DMY)에서, 홀수층의 수평 전극들(310)의 단부들이 수평적으로 서로 다른 위치에 배치될 수 있으며, 짝수층의 수평 전극들(310)의 단부들이 수평적으로 서로 다른 위치에 배치될 수 있다. 그리고, 짝수층의 수평 전극들(310)의 단부들은 홀수층의 수평 전극들(310)의 단부들 아래에 위치할 수 있다.
일 실시예에서, 수평 전극들(310)은 셀 어레이 영역(CAR) 전체를 덮는 평판형 구조일 수 있다. 이와 달리, 도 24에 도시된 바와 같이, 수평 전극들은 셀 어레이 영역(CAR)에서 제 1 방향으로 연장되는 라인형 구조를 가질 수도 있다. 셀 어레이 영역(CAR)의 구조에 대해서는 도 27 내지 도 31을 참조하여 보다 상세히 설명한다.
계단 구조를 갖는 적층 구조체(ST) 상에 배선 구조체가 배치될 수 있다. 배선 구조체는 콘택 영역(CTR)에서 매립막(20)을 관통하여 적층 구조체(ST)의 수평 전극들(310)과 연결되는 콘택 플러그들(420)과, 매립막(20) 상에서 콘택 플러그들(410)과 연결되는 도전 패드들(420)을 포함한다. 콘택 플러그들(410)은 서로 다른 층에 위치하는 수평 전극들(310) 각각에 접속될 수 있다.
한편, 일 실시예에 따르면, 도 23에 도시된 바와 같이, 잔존 패턴들(RP)이 수평 전극들(310)과 분리되어 수평 전극들(310)과 동일한 높이에 배치될 수 있다. 잔존 패턴들(RP)은 수평 전극(310)과 동일한 물질을 포함할 수 있으며, 콘택 플러그들(420)과 이격되어 전기적으로 플로팅 상태에 있을 수 있다.
도 27 및 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 회로도들이다.
도 27을 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은, 기판(10)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(10)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 다층의 워드라인들(WL0-WL3)은 본 발명의 실시예들에 따른 반도체 장치들의 상술한 기술적 특징을 갖도록 구성될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 활성 패턴(예를 들면, 도 60 및 도 61의 수직 패턴(VP))을 포함할 수 있다. 워드라인들(WL0-WL3)과 활성 패턴 사이에는 정보저장막(예를 들면, 도 60 및 도 61의 ML)이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 정보저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
도 28을 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 워드라인들(WL) 및 복수의 수직 전극들(VE)이 비트라인(BL)과 선택 트랜지스터들(SST) 사이에 배치된다. 워드라인들(WL)은 본 발명의 실시예들에 따른 상술한 기술적 특징을 갖도록 구성될 수 있다. 수직 전극들(VE)은 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 수직 전극들(VE) 및 비트라인 플러그들(BLP)은 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 수직 전극들(VE) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 수직 전극들(VE) 각각에 병렬로 연결된다. 메모리 요소들(ME) 각각은 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 워드라인들(WL) 각각은, 메모리 요소들(ME)의 상응하는 하나를 통해, 수직 전극들(VE)의 상응하는 하나에 연결된다.
선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 선택 라인들(SL)은 워드라인들(WL)에 평행할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 도 27 및 도 28을 참조하여 예시적으로 설명되었다. 하지만, 도 27 및 도 28은 본 발명의 기술적 사상의 가능한 응용에 대한 보다 나은 이해를 위해 제공되는 것일 뿐, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
본 발명의 실시예들에 따른 메모리 구조체(300)는 xy 평면에 평행하면서 하부 구조체(100)로부터 서로 다른 높이들에 위치하는 복수의 수평 전극들(310) 및 하부 구조체(100)의 상부면에 수직한 방향을 따라 수평 전극들(310)을 가로지르는 복수의 수직 전극들(320)을 포함할 수 있다. 이에 더하여, 메모리 구조체(300)는 수평 전극들(310) 및 수직 전극들(320)의 측벽들 사이에 개재되는 정보저장 패턴들(330)을 더 포함할 수 있다.
일 실시예에 따르면, 도 29에 도시된 것처럼, 수평 전극들(310) 각각은 평판 모양일 수 있다. 예를 들면, 평면적 관점에서, 수평 전극들(310) 각각의 x 및 y 방향의 길이들은 모두 반도체 기둥들(220) 각각의 그것들의 10배 이상일 수 있으며, 수평 전극들(310) 각각은 2차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있다. 수직 전극들(320)은 서로 다른 높이에 위치하는 수평 전극들(310)의 홀들을 수직하게 관통하도록 배치되며, 수직 전극들(320) 각각은 선택 구조체(200)의 반도체 기둥들(220) 중의 상응하는 하나에 연결될 수 있다.
다른 실시예에 따르면, 도 30 에 도시된 것처럼, 수평 전극들(310)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있다. 수평 전극들(310) 각각은 복수의 수직 전극들(320)을 가로지르는 라인 모양을 가질 수 있다. 예를 들면, 수평 전극들(310) 각각의 길이 및 폭은, 각각, 반도체 기둥(220)의 폭의 10배 이상 및 3배 이하일 수 있다. 수평 전극들(310) 각각은 1차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있으며, 수직 전극들(320)은 서로 다른 높이에 위치하는 수평 전극들(310)의 홀들을 수직하게 관통하도록 배치될 수 있다. 도 29와 동일하게, 수직 전극들(320) 각각은 선택 구조체(200)의 반도체 기둥들(220) 중의 상응하는 하나에 연결될 수 있다.
또 다른 실시예에 따르면, 도 31에 도시된 것처럼, 수평 전극들(310)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있으며, 그 각각은 복수의 수직 전극들(320)을 가로지르는 라인 모양을 가질 수 있다. 이 실시예에 따르면, 수직 전극들(320)은, 적어도 1차원적으로 배열되는 복수의 수직 전극들(320)을 포함하는 영역 내에서, 수평적으로 분리될 수 있다.
예를 들면, 일 실시예에서, 수직 전극들(320) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(310)은 수평적으로 분리되어, 서로 다른 전위를 가질 수 있다. 일 실시예에 따르면, 도시하지 않았지만, 한 쌍의 수평 전극들(310) 중의 하나는 왼쪽 끝단을 통해 외부 회로에 연결되고, 다른 하나는 오른쪽 끝단을 통해 다른 외부 회로에 연결될 수 있다.
또는, 다른 실시예에서, 수직 전극들(320) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(310)은 전기적으로 연결되어 등전위를 가질 수 있다. 예를 들면, 수직 전극들(320) 각각은, 그것을 관통하는, 적어도 하나의 홀을 정의하도록 형성될 수 있지만, 도 29 및 도 30을 참조하여 설명된 실시예들과 달리, 복수의 수직 전극들(320)이 홀들 각각을 관통하도록 배치될 수 있다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 33을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 34를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (11)

  1. 셀 어레이 영역 및 콘택 영역을 포함하는 기판 상에 복수의 수평막들을 차례로 적층하여 적층 구조체를 형성하는 것, 상기 셀 어레이 영역 및 상기 콘택 영역은 제 1 방향으로 배열되고;
    상기 셀 어레이 영역을 덮으며 상기 콘택 영역에서 일 방향으로 연장되는 오프닝들을 갖는 제 1 마스크 패턴을 형성하는 것;
    상기 제 1 마스크 패턴을 식각 마스크로 상기 적층 구조체에 대해 제 1 식각 깊이의 제 1 식각 공정을 수행하여 수평 패턴들을 형성하는 것, 상기 수평 패턴들은 상기 제1 방향으로 배열되고;
    상기 셀 어레이 영역을 덮으며, 상기 콘택 영역의 일부분을 노출시키는 제 2 마스크 패턴을 형성하는 것; 및
    상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 상기 제 1 식각 깊이보다 큰 제 2 식각 깊이로 제 2 식각 공정을 수행하는 것을 포함하되,
    상기 제 2 식각 공정을 수행하는 것은, 상기 수평 패턴들 중 최외각에 배치된 상기 수평 패턴을 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 식각 공정은 상기 수평막들의 수직적 피치에 해당하는 상기 제 1 식각 깊이로 상기 적층 구조체를 식각하는 것을 포함하며,
    상기 제 2 식각 공정은 상기 수평막들의 수직적 피치의 적어도 두 배에 해당하는 상기 제 2 식각 깊이로 상기 적층 구조체를 식각하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 식각 공정을 수행하는 것은, 상기 콘택 영역에서 상기 적층 구조체 최상층의 수평막을 이방성 식각하여 수평 패턴들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 식각 공정을 수행한 후,
    상기 제 2 마스크 패턴의 평면적을 축소시키는 공정과, 축소된 상기 제 2 마스크 패턴을 식각 마스크로 이용한 상기 제 2 식각 공정을 반복하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 적층 구조체는 상기 수평막들을 2N(여기서, N은 자연수)개 포함하되, 상기 제 2 식각 공정은 N-1회 반복하는 3차원 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2 마스크 패턴의 평면적을 축소시키는 공정은, 상기 제 2 마스크 패턴의 일측벽을 상기 제 1 마스크 패턴의 상기 오프닝의 폭의 두 배만큼 수평적으로 이동시키는 것인 3차원 반도체 장치의 제조 방법.
  8. 셀 어레이 영역 및 콘택 영역을 포함하는 기판 상에 복수의 수평막들을 차례로 적층하여 적층 구조체를 형성하는 것;
    상기 셀 어레이 영역을 덮으며, 상기 콘택 영역의 일부분을 노출시키는 제 1 마스크 패턴을 형성하는 것;
    상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 제1 식각 깊이로 제1 식각 공정을 수행하는 것;
    상기 적층 구조체 상에 희생막을 형성하는 것;
    상기 희생막 상에, 상기 셀 어레이 영역을 덮는 제1 부분 및 상기 콘택 영역에서 일 방향으로 연장되는 오프닝들을 갖는 제2 부분을 포함하는 제 2 마스크 패턴을 형성하는 것; 및
    상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체에 대해 제 1 식각 깊이 보다 작은 제2 식각 깊이로 제 2 식각 공정을 수행하는 것을 포함하되,
    상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴의 평면적을 축소시키는 공정과 상기 제 1 식각 공정을 반복한 후에, 상기 적층 구조체 상에 형성되는 3차원 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 식각 공정은 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 적층 구조체의 짝수층에 배치된 수평막들을 이방성 식각하는 것인 3차원 반도체 장치의 제조 방법.
  10. 제 1 방향에서 셀 어레이 영역과 이에 인접한 콘택 영역을 포함하며, 상기 제 1 방향에 수직한 제 2 방향에서 상기 셀 어레이 영역과 이에 인접한 더미 영역을 포함하는 기판; 및
    상기 기판 상에 수직적으로 적층된 수평 전극들을 포함하는 적층 구조체를 포함하되,
    상기 적층 구조체는, 상기 콘택 영역에서 수직적 높이가 상기 셀 어레이 영역에 인접할수록 제 1 수직 피치로 증가하는 제 1 계단 구조를 가지며, 상기 더미 영역에서 수직적 높이가 상기 셀 어레이 영역에 인접할수록 상기 제 1 수직 피치의 두 배인 제 2 수직 피치로 증가하는 제 2 계단 구조를 갖는 3차원 반도체 장치.
  11. 제 1 항에 있어서,
    상기 수평 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 3차원 반도체 장치의 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102039600B1 (ko) * 2013-08-16 2019-11-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9728499B2 (en) * 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9337040B1 (en) * 2014-12-05 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Angled ion beam processing of heterogeneous structure
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR102250656B1 (ko) * 2015-10-08 2021-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102492979B1 (ko) 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
CN108155192B (zh) * 2016-12-02 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN107579069B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种三维闪存及其制作方法
CN107658309B (zh) 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
JP2019057642A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体記憶装置
US10340222B2 (en) 2017-10-24 2019-07-02 Macronix International Co., Ltd. Stair contact structure, manufacturing method of stair contact structure, and memory structure
US11004726B2 (en) 2017-10-30 2021-05-11 Macronix International Co., Ltd. Stairstep structures in multilevel circuitry, and method for forming the same
CN108831891A (zh) * 2018-06-22 2018-11-16 长江存储科技有限责任公司 制作三维存储器的字线连接区的方法及三维存储器
JP7146499B2 (ja) * 2018-07-17 2022-10-04 東京計器株式会社 ３次元構造部材の製造方法、加速度ピックアップ部材の製造方法、加速度ピックアップ部材、及び加速度センサ
WO2020140190A1 (en) * 2019-01-02 2020-07-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through stair contacts and methods for forming the same
KR20210034749A (ko) * 2019-09-20 2021-03-31 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN111162081B (zh) * 2020-01-02 2022-04-26 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法
CN112259538B (zh) * 2020-10-22 2022-01-11 长江存储科技有限责任公司 一种半导体器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020137273A1 (en) 2001-03-26 2002-09-26 Won Seok-Jun Integrated circuit devices including a resistor pattern and methods for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702775B1 (ko) * 2005-05-03 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100607326B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100649315B1 (ko) * 2005-09-20 2006-11-24 동부일렉트로닉스 주식회사 플래시 메모리의 소자분리막 제조 방법
US7592225B2 (en) 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101502585B1 (ko) 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
KR20100082170A (ko) * 2009-01-08 2010-07-16 삼성전자주식회사 실리콘 산화막 패턴 및 소자 분리막 형성 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20110001527A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR20110013701A (ko) 2009-08-03 2011-02-10 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20110015337A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101096199B1 (ko) 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101094957B1 (ko) 2009-10-30 2011-12-15 주식회사 하이닉스반도체 수직 워드라인을 갖는 반도체장치 제조 방법
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020137273A1 (en) 2001-03-26 2002-09-26 Won Seok-Jun Integrated circuit devices including a resistor pattern and methods for manufacturing the same

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Publication number Publication date
US9087790B2 (en) 2015-07-21
KR20140048650A (ko) 2014-04-24
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