CN111162081B - 一种台阶区形成方法和一种半导体器件的制造方法 - Google Patents

一种台阶区形成方法和一种半导体器件的制造方法 Download PDF

Info

Publication number
CN111162081B
CN111162081B CN202010000482.6A CN202010000482A CN111162081B CN 111162081 B CN111162081 B CN 111162081B CN 202010000482 A CN202010000482 A CN 202010000482A CN 111162081 B CN111162081 B CN 111162081B
Authority
CN
China
Prior art keywords
photoresist
substrate
steps
trimming
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010000482.6A
Other languages
English (en)
Other versions
CN111162081A (zh
Inventor
阳涵
曾凡清
董明
张磊
周玉婷
汤召辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010000482.6A priority Critical patent/CN111162081B/zh
Publication of CN111162081A publication Critical patent/CN111162081A/zh
Application granted granted Critical
Publication of CN111162081B publication Critical patent/CN111162081B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

本发明提供一种台阶区形成方法和一种半导体器件的制造方法，用于在基底上蚀刻成形N个连续的基底台阶，设定N为大于2的自然数，且待成形基底台阶自下而上依次为第1基底台阶至第N基底台阶，形成方法包括以下过程：在基底表面上设置光阻胶层；在光阻胶层上制作N‑1个光阻胶台阶，N‑1个光阻胶台阶一一对应覆盖至第2基底台阶至第N基底台阶待成形区域基底表面上的光阻胶台阶；修剪去除光阻胶台阶的第i级台阶；基于修剪后的光阻胶台阶对基底进行蚀刻；按i值由小到大的顺序循环执行修剪和蚀刻步骤，直至基底上形成N个基底台阶。本发明方法光阻胶层修剪量仅为每层台阶光阻胶层厚，降低了光阻胶的层厚、减少光阻胶层形变、提升生产效率。

Description

一种台阶区形成方法和一种半导体器件的制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及3D NAND制造领域，尤其是一种台阶区形成方法和一种半导体器件的制造方法。
背景技术
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，这些垂直堆叠的多层数据存储单元段称之为台阶区(Stair Step，SS)。在3D NAND工艺中，在台阶区成形台阶是通过重复“修剪+蚀刻”(Trim+Etch)的过程来实现的。每次对光阻胶(PR)层修剪的缩小距离即为台阶的宽度，换言之，台阶宽度由水平方向光阻胶层的修剪尺寸决定。
现有的“修剪+蚀刻”工艺是在台阶区覆盖一整块光阻胶层，通过多次重复“修剪+蚀刻”过程蚀刻出多层台阶。在现有工艺中每次修剪需使光阻胶(PR)水平方向缩减一个台阶宽度a，因为修剪工艺的各向同性，不可避免的，光阻胶层垂直方向也会损耗一定高度b，b数值上远远大于刻蚀过程中所必需的光阻胶厚度c，因此(b-c)厚度的光阻胶将在制作过程中损失浪费掉。若需蚀刻N层台阶，需要修剪N-1次，因在整个光阻胶层厚度上进行修剪，所以各级台阶修剪时所造成的光阻胶层损耗厚度较大，并且因为光阻胶层的整体淀积厚度至少需要大于各级光阻胶损失厚度之和，所以光阻胶层淀积厚度很厚，工艺时间较长。另外因光阻胶层硬度较低，质地较软，淀积(Dep)厚度过大，也会出现塌陷、变形、局部难以烘干，造成图案(pattern)的变形等问题，并且光阻胶层价格昂贵，淀积(Dep)量过大，也增加了产品成本。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种台阶区形成方法和一种半导体器件的制造方法，用于解决现有技术中在3D NAND台阶区制备过程中光阻胶层厚度较大，工艺时间较长，容易出现塌陷、变形造成图案(pattern)的变形等问题。
为实现上述目的及其它相关目的，本发明的第一个方面是提供一种台阶区形成方法，用于在基底上蚀刻成形N个连续的基底台阶，设定N为大于2的自然数，且待成形基底台阶自下而上依次为第1基底台阶至第N基底台阶，其特征在于，所述蚀刻方法包括以下过程：
在所述基底表面上设置光阻胶层；
在所述光阻胶层上制作N-1个光阻胶台阶，所述N-1个光阻胶台阶一一对应覆盖至所述第2基底台阶至所述第N基底台阶待成形区域基底表面上，且每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶沿宽度方向的两侧相对齐；
修剪：修剪去除所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底进行蚀刻；
按i值由小到大的顺序循环执行上述修剪和蚀刻两个步骤，直到在所述基底上形成N个基底台阶。
作为本发明的一个可选方案，所述光阻胶层的总厚度等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和。
作为本发明的一个可选方案，每一所述光阻胶台阶的台阶顶面至所述基底表面的高度等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。
作为本发明的一个可选方案，所述所必需的光阻胶厚度为0.002～0.02mm。
作为本发明的一个可选方案，每一所述光阻胶台阶的长度与其所述对应待成形基底台阶的长度相等。
作为本发明的一个可选方案，所述台阶区设置在3D NAND上。
作为本发明的一个可选方案，所述N个基底台阶的台阶宽度相等。
作为本发明的一个可选方案，所述光阻胶层由淀积工艺制成。
作为本发明的一个可选方案，所述光阻胶台阶通过半色调掩膜工艺制成。
作为本发明的一个可选方案，从所述第一基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
作为本发明的一个可选方案，所述N-1个光阻胶台阶的制备过程包括以下步骤：
利用灰阶光掩模对所述光阻胶层进行光刻制造工艺，以去除部分光阻胶层以在所述光阻胶层表面所述N-1个光阻胶台阶。
本发明的第二个方面是提供一种半导体器件的制造方法，所述半导体器件的基底上有至少一个台阶区，至少一个所述台阶区通过上述任一项所述的形成方法成形。：
作为本发明的一个可选方案，所述基底上设置有至少一对分别对称设置在所述基底两侧的台阶区，每一侧的所述台阶区均设置有N个连续的基底台阶，且自下而上依次为第1基底台阶至第N基底台阶，所述台阶区的形成方法包括以下过程：
在所述基底的表面设置一光阻胶层；
在所述光阻胶层上对应两侧台阶区的位置分别设置一光阻胶台阶区，并且每一光阻胶台阶区包括N-1个光阻胶台阶，所述N-1个光阻胶台阶一一对应覆盖至所述第2基底台阶至所述第N基底台阶待成形区域基底表面上，且每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶沿宽度方向的两侧相对齐；
修剪：修剪去除两侧光阻胶台阶区的所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底进行蚀刻；
按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，直到在所述基底两侧形成N个基底台阶。
作为本发明的一个可选方案，所述光阻胶层的总厚度等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和。
作为本发明的一个可选方案，每一所述光阻胶台阶的台阶顶面至所述基底表面的高度等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。
作为本发明的一个可选方案，所述所必需的光阻胶厚度为0.002～0.02mm。
作为本发明的一个可选方案，所述光阻胶台阶通过半色调掩膜工艺制成。
作为本发明的一个可选方案，从所述第一基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
作为本发明的一个可选方案，所述N-1个光阻胶台阶的制备过程包括以下步骤：利用灰阶光掩模对所述光阻胶层进行光刻制造工艺，以去除部分光阻胶层以在所述光阻胶层表面所述N-1个光阻胶台阶。
如上所述，本发明提供了一种台阶区形成方法和一种半导体器件的制造方法，其通过在台阶区上部的基底表面设置台阶形的光阻胶层，使得在蚀刻某一基底台阶时，对应的光阻胶层修剪量仅为该基底台阶所对应光阻胶层台阶的厚度，从而大大降低了光刻胶台阶修剪过程造成的后续光阻胶层损失，降低了整个光阻胶层的厚度，减少光阻胶层形变、降低了光阻胶成本，另外本发明方法中光阻胶的修剪量仅为光阻胶台阶的厚度，减少了蚀刻过程中光阻胶层的修剪时间，缩短了生产周期，提升生产效率。
附图说明
图1a、图1b显示为现有3D NAND中台阶区制作工艺示意图；
图2显示为蚀刻开始前本发明方法中所设置的具有光阻胶台阶的光阻胶层；
图3显示为图2经第一次修剪后的结构示意图；
图4显示为蚀刻完成后的基底台阶及光阻胶层结构示意图；
图5显示为本发明中N-1个光阻胶台阶的制作过程示意图；
图6显示为本发明台阶区形成方法的流程图；
图7显示为本发明半导体器件的制造方法的光阻胶台阶的制作过程示意图；
图8显示为本发明半导体器件的制造方法中第一次修剪后光阻胶台阶结构示意图；
图9显示为本发明半导体器件的制造方法的流程图。
元件标号说明
10 基底
101 基底台阶
1011 第1基底台阶
102 基底表面
20/20a 光阻胶层
201 光阻胶台阶
20b 部分光阻胶层
30 灰阶光掩模
201a 第一光阻胶台阶区
2011a/2011b 第一光阻胶台阶
201b 第二光阻胶台阶区
101a 第一基底台阶区
101b 第二基底台阶区
202a 第一光阻胶去除区
202b 第二光阻胶去除区
具体实施方式
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，这些垂直堆叠的多层数据存储单元段称之为台阶区(Stair Step，SS)。在3D NAND工艺中，在台阶区成形台阶是通过重复“修剪+蚀刻”的过程来实现的。每次对光阻(PR)层修剪的缩小距离即为台阶的宽度，换言之，台阶宽度由水平方向光阻胶层的修剪尺寸决定。
现有的“修剪+蚀刻”工艺是在台阶区覆盖一整块光阻胶层，通过多次重复“修剪+蚀刻”过程在基底上蚀刻出多层台阶。如图1a-图1b所示，当需要在基底10上蚀刻出N个宽度为a的基底台阶时，需要先在基底10的表面上设置一光阻胶层20a，每次修剪使光阻(PR)胶水平方向缩减一个台阶宽度a，因需要修剪的光阻胶层较厚，在修剪工艺的各向同性的作用下，不可避免的，光阻胶层垂直方向也会损耗一定高度，因修剪厚度较厚，现有工艺修剪过程所造成的后续光阻胶层在垂直方向的损失量b≈1.5a。可以计算得出，若需蚀刻N层台阶，需要Trim N-1次，光阻胶层损耗高度为1.5×(N-1)×a，所以光阻胶层的淀积厚度应至少需要大于损耗量和第N个基底台阶蚀刻所述必需的光阻胶厚度之和，光阻胶层厚度很厚，较厚的光阻胶层设置有以下缺陷：
1、胶硬度较低，质地较软，淀积厚度过大，会出现塌陷、变形、局部难以烘干，造成图形变形。
2、光阻胶层厚度较厚时，修剪的工艺过程很长，生产效率较低。
3、光阻胶价格昂贵，淀积量过大，增加产品成本。
鉴于以上缺陷，需要提供一种台阶区形成方法和一种半导体器件的制造方法，来用于解决现有技术中在3D NAND台阶区制备过程中光阻胶层厚度较大，工艺时间较长，容易出现塌陷、变形造成图案(pattern)的变形等问题。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图2至图6，本发明提供一种台阶区形成方法，用于在基底10上蚀刻成形N个连续的基底台阶101，设定N为大于2的自然数，且待成形基底台阶101自下而上依次为第1基底台阶1011至第N基底台阶1012，所述蚀刻方法包括以下过程：
在所述基底表面102上设置光阻胶层20；
在所述光阻胶层20上制作N-1个一一对应覆盖至所述第2基底台阶至所述第N基底台阶待成形区域基底表面上的光阻胶台阶201(自下而上依次为第1光阻胶台阶至第N-1光阻胶台阶)，并使每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶101沿宽度方向的两侧相对齐；
修剪：修剪去除所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底进行蚀刻；
按i值由小到大的顺序循环执行上述修剪和蚀刻两个步骤，直到在所述基底上形成N个基底台阶。
本发明台阶区形成方法，其通过在台阶区上部的基底表面设置台阶形的光阻胶层20，使得在蚀刻某一基底台阶时，对应的光阻胶层修剪量仅为该基底台阶所对应光阻胶层台阶的厚度，从而大大降低了光刻胶台阶修剪过程造成的后续光阻胶层损失，降低了整个光阻胶层的厚度，减少光阻胶层形变、降低了光阻胶成本。另外上述修剪和蚀刻过程中自最低的第1级光阻胶台阶开始修剪去除，自下而上一级一级循环执行修剪和蚀刻的步骤，每次修剪完毕后后续光阻胶台阶整体损失一定的厚度，待到需要蚀刻第N个基底台阶时，第N个基底台阶上的第N-1个光阻胶台阶层在多个在先修剪的厚度损失之后已经比较薄，减少了蚀刻过程中光阻胶层的修剪时间，缩短了生产周期，提升生产效率。
本发明中所述的按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，是指由第1光阻胶台阶至第N-1光阻胶台阶依次执行修剪和刻蚀过程，请参照图3，图3为第1光阻胶台阶2011修剪后(第1光阻胶台阶厚度为c)，后续每一光阻胶台阶均在厚度方向上损失c高度的示意图。
原则上来讲本发明方法中只要设置光阻胶台阶，就能够降低修剪损失厚度，在一定程度上减薄光阻胶的整体厚度，但较佳地，本实施例中所述光阻胶层的总厚度等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和。这样可以使光阻胶层厚度达到最小，节约成本。
本发明方法原则上来讲只要在光阻胶层上设置有对应的光阻胶台阶2011，就能够相对于原有不设置光阻胶台阶结构降低厚度、减少光阻胶层形变、降低成本，但较佳地，本实施例中，每一所述光阻胶台阶的台阶顶面至所述基底表面的高度等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。这样当成形该光阻胶台阶所覆盖的基底台阶时，经过在先修剪的层层损失，其上方的光阻胶台阶厚度仅为所必需的光阻胶厚度，可以实现最小量的修剪。
考虑到常规蚀刻方法所述必需的光阻胶厚度，本发明方法中所必需的光阻胶厚度为0.002～0.02mm。
本发明方法中光阻胶台阶201的长度也可以大于其对应待成形基底台阶的长度，但较佳地，本实施例中每一所述光阻胶台阶的长度m与其对应待成形基底台阶的长度相等。
需要说明的是本发明中的台阶区蚀刻方法，可以用于一切半导体台阶区的蚀刻制作，本实施例中，作为本发明的一个可选方案，所述台阶区设置在3D NAND上的SS段。
本发明方法中所述N个基底台阶的台阶宽度可以不做要求,可以相同也可以不同，作为本发明的一个可选方案，本实施例中所述N个基底台阶的台阶宽度相等均为a，且台阶高度均相同。
本发明蚀刻方法中所述光阻胶层的设置方式可以不做限定，现有常用光阻胶层20制作方式均可，作为本发明的一个可选方案，本实施例中所述光阻胶层20由淀积工艺制成。
本发明中所述N-1个光阻胶台阶的制备过程原则上可以不受限制，可以为现有能够成形光阻胶台阶的一切方式，作为本发明的一个实施方案，所述光阻胶台阶通过半色调掩膜工艺制成。在半色调掩膜工艺从所述第一基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
本发明方法中半色调掩膜工艺的过程可以不做限定，只要能在光阻胶层上形成所述光阻胶台阶即可，但作为本发明一具体实施方案，蚀刻本实施例中所述N-1个光阻胶台阶的制备过程包括以下步骤：
利用灰阶光掩模30对所述光阻胶层20进行光刻制造工艺，以去除部分光阻胶层20b以在所述光阻胶层表面成形所述N-1个光阻胶台阶201。
实施例二
如图7、8、9所示，本实施例提供一种半导体器件的制造方法，所述半导体器件的基底上有至少一个台阶区，所述台阶区通过实施例一中的形成方法成形。本发明中所述的半导体器件其上的台阶区数量不受限定，可以为一个、两个或多个，台阶区可以采用实施例一的形成方法单独成形也可以视台阶区在半导体器件上的位置及对应关系采用实施例一中的方法一起成形。作为本发明半导体器件制造方法的一个示例，本实施例中，所述基底10上设置有至少一对分别对称设置在所述基底两侧的第一基底台阶区101a和第二基底台阶区101b，第一基底台阶区101a和第二基底台阶区101b均设置有N个连续的基底台阶，且自下而上依次为第1基底台阶至第N基底台阶，所述台阶区的形成方法包括以下过程：
提供一基底；
在所述基底的表面设置一光阻胶层20；
在所述光阻胶层20上对应两侧台阶区的位置分别设置第一光阻胶台阶区201a和第二光阻胶台阶区201b，并且每一光阻胶台阶区包括N-1个一一对应覆盖至所述第2基底台阶至所述第N基底台阶待成形区域基底表面上的光阻胶台阶(自下而上依次为第1光阻胶台阶至第N-1光阻胶台阶)，并使每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶沿宽度方向(图7的左右方向)的两侧相对齐；
修剪：修剪去除两侧光阻胶台阶区的所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底10进行蚀刻；
按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，直到在所述基底两侧形成N个基底台阶。
本发明半导体器件的制造方法，其通过在台阶区上部的基底表面设置台阶形的光阻胶层，使得在蚀刻某一基底台阶时，对应的光阻胶层修剪量仅为该基底台阶所对应光阻胶层台阶的厚度，从而大大降低了光刻胶台阶修剪过程造成的后续光阻胶层损失，降低了整个光阻胶层的厚度，减少光阻胶层形变、降低了光阻胶成本，另外本发明方法中光阻胶的修剪量仅为光阻胶台阶的厚度，减少了蚀刻过程中光阻胶层的修剪时间，缩短了生产周期，提升生产效率。
本发明中所述的按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，是指由第1光阻胶台阶至第N-1光阻胶台阶依次执行修剪和刻蚀过程，请参照图8，图8为第1光阻胶台阶2011a和2011b修剪高度c后，后续每一光阻胶台阶均在厚度方向上损失c高度的示意图。
原则上来讲本发明方法中只要对应设置阶梯状的光阻胶层，就能够降低修剪损失厚度，在一定程度上减薄光阻胶的整体厚度，但较佳地，本实施例中所述光阻胶层的总厚度H等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和。这样可以使光阻胶层厚度达到最小，节约成本。
本发明方法原则上来讲只要在光阻胶层上设置有对应的光阻胶台阶，就能够相对于原有不设置光阻胶台阶结构降低厚度、减少光阻胶层形变、降低成本，但较佳地，本实施例中，每一所述光阻胶台阶的台阶顶面至所述基底表面的高度H1等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。这样当成形该光阻胶台阶所覆盖的基底台阶时，经过在先修剪的层层损失，其上方的光阻胶台阶厚度仅为所必需的光阻胶厚度，可以实现最小量的修剪。
考虑到常规蚀刻方法所述必需的光阻胶厚度，本发明方法中所必需的光阻胶厚度为0.002～0.02mm。
本发明方法中光阻胶台阶的长度也可以大于其对应待成形基底台阶的长度，但较佳地，本实施例中每一所述光阻胶台阶的长度与其对应待成形基底台阶的长度相等。
本发明方法中所述N个基底台阶的台阶宽度可以不做要求,作为本发明的一个可选方案，本实施例中所述N个基底台阶的台阶宽度相等，台阶高度也相等。
本发明蚀刻方法中所述光阻胶层的设置方式可以不做限定，现有常用光阻胶层20制作方式均可，作为本发明的一个可选方案，本实施例中所述光阻胶层20由淀积工艺制成。
本发明中所述N-1个光阻胶台阶的制备过程原则上可以不受限制，可以为现有能够成形光阻胶台阶的一切方式，作为本发明的一个实施方案，所述光阻胶台阶201a和201b通过半色调掩膜工艺制成。在半色调掩膜工艺每一基底台阶区从所述第一基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
本发明方法中半色调掩膜工艺的过程可以不做限定，只要能在光阻胶层上形成所述光阻胶台阶即可，但作为本发明一具体实施方案，蚀刻本实施例中两个光阻胶台阶区的所述N-1个光阻胶台阶的制备过程包括以下步骤：
利用灰阶光掩模30对所述光阻胶层进行光刻制造工艺，以去除部分第一光阻胶去除区202a和第二光阻胶去除区202b以在所述光阻胶层两侧成形第一光阻胶台阶区201a和第二光阻胶台阶区201b。
如上所述，本发明提供了一种台阶区形成方法和一种半导体器件的制造方法，其通过在基底上部设置台阶形的光阻胶层，在基底上蚀刻处具有多个台阶的台阶区，这种方法在蚀刻基底台阶时，随着在先光阻胶台阶的修剪，在后基底台阶上覆盖的光阻台阶厚度会在在先各级修剪过程中损失并逐渐减小，等到蚀刻该基底台阶时，该基底台阶成形区域上所述覆盖的光阻胶层厚度仅为需蚀刻该光阻胶台阶所必需的光阻胶厚度c，因此单次修剪光阻胶台阶的修剪损失量c远远小于现有工艺中每次修剪所造成的损失厚度b(约为基底台阶宽度的1.5倍)，N x c<<N x b。所以光阻胶层总厚度可以大幅减少，同时因光阻胶台阶厚度较小，修剪时所需时间相较之前，也大幅降低。所以，本发明有效克服了现有技术中的一些实际问题从而有很高的利用价值和使用意义。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种台阶区的形成方法，用于在基底上蚀刻成形N个连续的基底台阶，设定N为大于2的自然数，且待成形基底台阶自下而上依次为第1基底台阶至第N基底台阶，其特征在于，所述方法包括以下过程：
在所述基底表面上设置光阻胶层；
在所述光阻胶层上制作N-1个光阻胶台阶，所述N-1个光阻胶台阶一一对应覆盖至第2基底台阶至所述第N基底台阶待成形区域基底表面上，且每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶沿宽度方向的两侧相对齐；所述光阻胶层的总厚度等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和；
修剪：修剪去除所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底进行蚀刻；
按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，直到在所述基底上形成N个基底台阶。
2.根据权利要求1所述的台阶区的形成方法，其特征在于：每一所述光阻胶台阶的台阶顶面至所述基底表面的高度等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。
3.根据权利要求2所述的台阶区的形成方法，其特征在于：所述所必需的光阻胶厚度为0.002～0.02mm。
4.根据权利要求1所述的台阶区的形成方法，其特征在于：每一所述光阻胶台阶的长度与其对应待成形基底台阶的长度相等。
5.根据权利要求1所述的台阶区的形成方法，其特征在于：所述台阶区设置在3D NAND上。
6.根据权利要求1所述的台阶区的形成方法，其特征在于：所述N个基底台阶的台阶宽度相等。
7.根据权利要求1所述的台阶区的形成方法，其特征在于：所述光阻胶层由淀积工艺制成。
8.根据权利要求1所述的台阶区的形成方法，其特征在于：所述光阻胶台阶通过半色调掩膜工艺制成。
9.根据权利要求8所述的台阶区的形成方法，其特征在于：从所述第 1 基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
10.根据权利要求1所述的台阶区的形成方法，其特征在于：所述N-1个光阻胶台阶的制备过程包括以下步骤：利用灰阶光掩模对所述光阻胶层进行光刻制造工艺，以去除部分光阻胶层以在所述光阻胶层表面所述N-1个光阻胶台阶。
11.一种半导体器件的制造方法，所述半导体器件的基底上有至少一个台阶区，其特征在于，至少一个所述台阶区通过权利要求1至权利要求10中任一项所述的台阶区的形成方法成形。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述基底上设置有至少一对分别对称设置在所述基底两侧的台阶区，每一侧的所述台阶区均设置有N个连续的基底台阶，且自下而上依次为第1基底台阶至第N基底台阶，所述台阶区的形成方法包括以下过程：
在所述基底的表面设置一光阻胶层；
在所述光阻胶层上对应两侧台阶区的位置分别设置一光阻胶台阶区，并且每一光阻胶台阶区包括N-1个光阻胶台阶，所述N-1个光阻胶台阶一一对应覆盖至第2基底台阶至所述第N基底台阶待成形区域基底表面上，且每一所述光阻胶台阶的沿宽度方向的两侧与其对应待成形基底台阶沿宽度方向的两侧相对齐；所述光阻胶层的总厚度等于蚀刻所述第N级基底台阶所必需的光阻胶厚度与第1至第N-2级光阻胶台阶修剪过程所造成的光阻胶层损失厚度之和；
修剪：修剪去除两侧光阻胶台阶区的所述光阻胶台阶的第i级台阶，1≤i≤N-1；
蚀刻：基于修剪后的所述光阻胶台阶对所述基底进行蚀刻；
按i值由小到大的顺序循环执行所述修剪和所述蚀刻两个步骤，直到在所述基底两侧形成N个基底台阶。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，每一所述光阻胶台阶的台阶顶面至所述基底表面的高度等于蚀刻该光阻胶台阶所必需的光阻胶厚度与其它所有在先修剪所造成的光阻胶层损失厚度之和。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述所必需的光阻胶厚度为0.002～0.02mm。
15.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述光阻胶台阶通过半色调掩膜工艺制成。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，从所述第 1 基底台阶所对应的基底表面到第N-1光阻胶台阶顶面各级台阶顶面所对应掩膜区域的光栅透光率依次降低，其中，第一基底表面对应掩膜区域光栅透过率为100％，第N-1光阻胶台阶顶面对应掩膜区域光栅透过率为0％。
17.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述N-1个光阻胶台阶的制备过程包括以下步骤：利用灰阶光掩模对所述光阻胶层进行光刻制造工艺，以去除部分光阻胶层以在所述光阻胶层表面所述N-1个光阻胶台阶。
CN202010000482.6A 2020-01-02 2020-01-02 一种台阶区形成方法和一种半导体器件的制造方法 Active CN111162081B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010000482.6A CN111162081B (zh) 2020-01-02 2020-01-02 一种台阶区形成方法和一种半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010000482.6A CN111162081B (zh) 2020-01-02 2020-01-02 一种台阶区形成方法和一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN111162081A CN111162081A (zh) 2020-05-15
CN111162081B true CN111162081B (zh) 2022-04-26

Family

ID=70560909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010000482.6A Active CN111162081B (zh) 2020-01-02 2020-01-02 一种台阶区形成方法和一种半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN111162081B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206454A (zh) * 2016-09-12 2016-12-07 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
CN107591406A (zh) * 2017-08-31 2018-01-16 长江存储科技有限责任公司 一种3d nand中台阶的形成方法
CN107658224A (zh) * 2017-08-24 2018-02-02 长江存储科技有限责任公司 三维存储器的台阶结构及其形成方法
CN107680972A (zh) * 2017-11-01 2018-02-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109473444A (zh) * 2017-09-07 2019-03-15 三星电子株式会社 制造具有三维布置的存储单元的半导体器件的方法
CN109997225A (zh) * 2019-02-26 2019-07-09 长江存储科技有限责任公司 三维存储器件及其制作方法
US10423066B2 (en) * 2017-02-03 2019-09-24 Toshiba Memory Corporation Template, imprint device, and manufacturing method of semiconductor device
CN110379724A (zh) * 2019-06-11 2019-10-25 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902986B2 (en) * 2002-10-15 2005-06-07 Freescale Semiconductor, Inc. Method for defining alignment marks in a semiconductor wafer
US7270940B2 (en) * 2002-12-18 2007-09-18 International Business Machines Corporation Method of structuring of a substrate
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US10153176B2 (en) * 2016-03-09 2018-12-11 Toshiba Memory Corporation Manufacturing method of semiconductor device and template for nanoimprint

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206454A (zh) * 2016-09-12 2016-12-07 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
US10423066B2 (en) * 2017-02-03 2019-09-24 Toshiba Memory Corporation Template, imprint device, and manufacturing method of semiconductor device
CN107658224A (zh) * 2017-08-24 2018-02-02 长江存储科技有限责任公司 三维存储器的台阶结构及其形成方法
CN107591406A (zh) * 2017-08-31 2018-01-16 长江存储科技有限责任公司 一种3d nand中台阶的形成方法
CN109473444A (zh) * 2017-09-07 2019-03-15 三星电子株式会社 制造具有三维布置的存储单元的半导体器件的方法
CN107680972A (zh) * 2017-11-01 2018-02-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109997225A (zh) * 2019-02-26 2019-07-09 长江存储科技有限责任公司 三维存储器件及其制作方法
CN110379724A (zh) * 2019-06-11 2019-10-25 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法

Also Published As

Publication number Publication date
CN111162081A (zh) 2020-05-15

Similar Documents

Publication Publication Date Title
US6324674B2 (en) Method and apparatus for parallel simultaneous global and detail routing
US6289495B1 (en) Method and apparatus for local optimization of the global routing
US6175950B1 (en) Method and apparatus for hierarchical global routing descend
CN107818980B (zh) 有源区域结构以及其形成方法
US6230306B1 (en) Method and apparatus for minimization of process defects while routing
US6253363B1 (en) Net routing using basis element decomposition
CN104658980B (zh) 存储器线路结构以及其半导体线路制作工艺
US20180286743A1 (en) Asymmetric stair structure and method for fabricating the same
US8211807B2 (en) Double patterning technology using single-patterning-spacer-technique
US6260183B1 (en) Method and apparatus for coarse global routing
CN109411476B (zh) 三维存储器及其制造方法
CN1346516A (zh) 用来降低全局图形密度效应的智能栅层填充方法
CN104064457A (zh) 在半导体装置及包含半导体装置的系统形成期间使用交替间隔物沉积的间距减小技术
CN101034672A (zh) 形成栅极图形的双重曝光双重抗蚀剂层工艺
CN110534527B (zh) 三维存储器及其形成方法
US20080050900A1 (en) Methods for pitch reduction formation
CN108711572A (zh) 三维存储器及其制造方法
CN111162081B (zh) 一种台阶区形成方法和一种半导体器件的制造方法
CN1254180A (zh) 在生产半导体器件期间用于校正光－邻接效应的方法
CN106874543B (zh) 版图的lef图形处理方法
TW201433934A (zh) 多重圖形化用之佈局定義、元件庫產生、及積體電路設計之方法和光罩組
CN102956614A (zh) 半导体器件及其制造方法
CN208753319U (zh) 三维存储器
US6269469B1 (en) Method and apparatus for parallel routing locking mechanism
CN112415864B (zh) 一种确定opc最小分割长度的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant