CN109411476B - 三维存储器及其制造方法 - Google Patents

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Abstract

本发明涉及一种三维存储器及其制造方法。该方法包括：在半导体结构的阶梯区上形成第一掩模图案，其包括对应于阶梯区的分区阶梯结构区的第一掩模层；利用第一掩模图案，在第一掩模层四周形成至少2级高阶阶梯；去除第一掩模图案；在阶梯区上形成第二掩模图案，其包括对应于分区阶梯结构区的第二掩模层，第二掩模层与第一掩模层沿第一方向的两相对边缘平齐，第二掩模层沿第二方向的两相对边缘比第一掩模层分别凸出N个阶梯的宽度，其中N≥1；利用第二掩模图案在第二掩模层沿第一方向的两侧利用高阶阶梯形成第一组阶梯，且沿第二方向的两侧形成至少2级低阶阶梯，高阶阶梯和低阶阶梯组成第二组阶梯，其中第一组阶梯的级数少于第二组阶梯的级数。

Description

三维存储器及其制造方法
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种三维存储器及其制造方法。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。
阶梯区典型地使用单向的阶梯结构。随着三维存储器层数的增加，单向阶梯的结构导致阶梯区的面积增加以及制作成本急剧上升。为此提出了一种分区阶梯结构(staircase divide Scheme，SDS)区，通过在垂直于阶梯方向的分区设计，可以将阶梯区的面积减半，实现成本的降低。
目前的分区设计会在独立分区的阶梯方向的两端产生无效区域，尤其是在分区数量超过4时，这浪费了三维存储器的面积。
发明内容
本发明提供一种三维存储器及其制造方法，可以降低分区中无效区域的面积。
本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区和阶梯区，且包括衬底和位于所述衬底上的堆叠层，所述阶梯区具有相互垂直的第一方向和第二方向，所述第一方向为所述阶梯区的延伸方向；在所述阶梯区上形成第一掩模图案，所述第一掩模图案包括对应于所述阶梯区的分区阶梯结构区的第一掩模层；利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯；去除所述第一掩模图案；在所述阶梯区上形成第二掩模图案，所述第二掩模图案包括对应于所述阶梯区的分区阶梯结构区的第二掩模层，所述第二掩模层沿所述第一方向的两个相对边缘与所述第一掩模层沿所述第一方向的两个相对边缘平齐，所述第二掩模层沿所述第二方向的两个相对边缘比所述第一掩模层沿所述第二方向的两个相对边缘分别凸出N个阶梯的宽度，其中N≥1；利用所述第二掩模图案，通过第二修整刻蚀工艺在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯，所述第二方向的两侧的所述高阶阶梯和低阶阶梯组成第二组阶梯，其中所述第一组阶梯的级数少于所述第二组阶梯的级数。
在本发明的一实施例中，利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯的步骤包括：使用所述第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周形成第一初始阶梯；修整所述第一掩模图案，使所述第一掩模层从四周向中心缩小；以及使用修整后的第一掩模图案去除所述堆叠层的预定厚度，利用所述第一初始阶梯形成所述2级高阶阶梯；其中所述第一掩模层在所述第二方向的宽度超过2个阶梯的宽度。
在本发明的一实施例中，利用所述第二掩模图案，通过第二修整刻蚀工艺在所述第二掩模层沿所述第一方向的两侧形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯的步骤包括：使用所述第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧形成第二初始阶梯；修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；以及使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧边缘利用所述第二初始阶梯形成第三初始阶梯和第四初始阶梯；修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成所述第一组阶梯，且在所述第二掩模层沿所述第二方向的两侧利用所述第三初始阶梯和第四初始阶梯形成所述至少2级低阶阶梯，其中N≥3。
在本发明的一实施例中，所述第一掩模图案还包括对应于所述阶梯区的顶部选择区的第三掩模层；以及/或者所述第二掩模图案还包括对应于所述阶梯区的顶部选择区的第四掩模层，其中所述第四掩模层的边缘比所述第三掩模层的边缘更远离所述核心区。
在本发明的一实施例中，利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯的同时，在所述第三掩模层的远离所述核心区的一侧形成至少3级高阶阶梯，包括：使用所述第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周和所述第三掩模层远离所述核心区的一侧形成第一初始阶梯；修整所述第一掩模图案，使所述第一掩模层从四周向中心缩小，且使所述第三掩模层的边缘向靠近所述核心区的方向缩小；以及使用修整后的第一掩模图案去除所述堆叠层的预定厚度，利用所述第一初始阶梯在所述第一掩模层的四周和所述第三掩模层的远离所述核心区的一侧形成至少2级初始高阶阶梯；继续修整所述第一掩模图案，使所述第一掩模层被去除；使用继续修整后的第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周的至少2级初始高阶阶梯处形成所述至少2级高阶阶梯，且在所述第三掩模层的远离所述核心区的一侧的至少2级初始高阶阶梯处形成所述至少3级高阶阶梯；其中所述第一掩模层在所述第二方向的宽度不超过2个阶梯的宽度。
在本发明的一实施例中，在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯的同时，在所述第四掩模层的远离所述核心区的一侧形成至少2级低阶阶梯，包括：使用所述第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧和所述第四掩模层远离所述核心区的一侧形成第二初始阶梯；修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小，且使所述第四掩模层的边缘向靠近所述核心区的方向缩小；以及使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧边缘和所述第四掩模层远离所述核心区的一侧利用所述第二初始阶梯形成第三初始阶梯和第四初始阶梯；修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成所述第一组阶梯，且在所述第二掩模层沿所述第二方向的两侧和所述第四掩模层远离所述核心区的一侧利用所述第三初始阶梯和第四初始阶梯形成所述至少2级低阶阶梯。
在本发明的一实施例中，使用第一光掩模在所述阶梯区上形成所述第一掩模图案，所述第一光掩模具有对应所述第一掩模层的第一区域和对应所述第三掩模层的第三区域；以及/或者使用第二光掩模在所述阶梯区上形成所述第二掩模图案，所述第二光掩模具有对应所述第二掩模层的第二区域和对应所述第四掩模层的第四区域。
在本发明的一实施例中，使用所述第一掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的第一膜层，所述第一膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。
在本发明的一实施例中，使用修整后的第一掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的部分第一膜层和第二膜层，所述第二膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。
在本发明的一实施例中，在所述第二掩模层沿所述第一方向的两侧形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯后还包括：在所述阶梯区上覆盖第三掩模图案；通过交替去除所述堆叠层的预定厚度和修整所述第三掩模图案，在所述阶梯区的所述第一方向上形成多级阶梯。
本发明还提出一种三维存储器，包括核心区和阶梯区，所述阶梯区具有相互垂直的第一方向和第二方向，所述第一方向为所述阶梯区的延伸方向，所述阶梯区具有分区阶梯结构区，所述分区阶梯结构区在沿所述第一方向的两侧具有第一组阶梯，在沿所述第二方向的两侧具有第二组阶梯，其中所述第一组阶梯的级数少于所述第二组阶梯的级数，所述第二组阶梯包括至少3级阶梯。
在本发明的一实施例中，所述阶梯区还具有顶部选择区，所述顶部选择器在远离所述核心区的一侧具有第三组阶梯。
在本发明的一实施例中，所述第三组阶梯的级数等于沿所述第二组阶梯的级数。
在本发明的一实施例中，所述第一组阶梯至第三组阶梯的每级阶梯包括至少一对堆叠的栅极层和介质层。
在本发明的一实施例中，所述第一组阶梯中的第一阶梯和第二阶梯包括两对堆叠的栅极层和介质层。
在本发明的一实施例中，所述分区阶梯结构区包括在所述第二方向上分布的多个分区，每个分区包括沿所述第一方向向远离所述顶部选择区的方向下降的多个阶梯。
在本发明的一实施例中，所述分区的数量为4-6个。
在本发明的一实施例中，所述多个分区中相邻分区的高度差为一个阶梯的高度。
在本发明的一实施例中，所述阶梯区布置在所述核心区的一侧或者相对两侧。
在本发明的一实施例中，所述三维存储器为3D NAND闪存。
本发明由于采用以上技术方案，可以通过在SDS区的延伸方向的两端对齐的2次掩模图案来形成所需的分区阶梯，而尽量减少在沿着阶梯区延伸方向形成阶梯。因此本发明可以减少在SDS区两端形成的无效区域的面积。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是三维存储器的存储阵列区域的俯视框图。
图2是图1中有关阶梯区的局部立体示意图。
图3A-3D是形成如图2所示的具有分区的阶梯区的示例性过程中的掩模图案。
图4A-4K是形成如图2所示的具有分区的阶梯区的示例性过程的剖面示意图。
图5是根据本发明一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。
图6A-6F是根据本发明一实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。
图7A-7O是根据本发明一实施例的形成具有分区的阶梯区的示例性过程的剖面示意图。
图8A-8G是根据本发明一实施例的三维存储器具有分区的阶梯区的立体图。
图9是根据本发明一实施例的三维存储器具有分区的阶梯区的俯视图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是三维存储器的存储阵列区域的俯视框图。参考图1所示，存储阵列区域100形成在衬底上，并具有对应存储单元的堆叠层。存储阵列区域包括核心(Core)区110和阶梯区120。阶梯区120进一步包括多个分离的分区阶梯结构(SDS)区122。核心区110的边缘与每个SDS区122的边缘分隔开预定距离。每个SDS区122的形状例如为长条型。这些分离的SDS区122可如图1那样分布在核心区110的两侧，也可仅分布在核心区110的其中一侧。核心区110的边缘具有N级阶梯，分离的SDS区在Y方向形成有N个分区(即在从Y方向两个侧边朝向长条形中央方向形成N级阶梯)，其中N为大于等于2的自然数，优选为3、4、6或8等。图2是图1中有关阶梯区的局部立体示意图。如图2所示为N等于4的示例。图2中左侧长条型的SDS区122与右侧核心区(图2中未示)间隔开预定距离。每个SDS区为4分区结构，即在Y方向上形成4个阶梯。每个分区则在X方向上延伸，并朝远离核心区的方向下降。核心区的边缘的N级阶梯与Y方向的N个分区可采用同一个光掩模，通过修整(Trim)/刻蚀(Etch)工艺同步形成，因此长条形的分离的SDS区在四周均形成朝向中央的阶梯结构。
图3A-3D是形成图2所示具有分区的阶梯区的示例性过程中的掩模图案。图4A-4J是形成图2所示具有分区的阶梯区的示例性过程的剖面示意图。参考图4A所示，先提供半导体结构400a。半导体结构400a具有堆叠层410。堆叠层410包括交替堆叠的第一材料层401和第二材料层402。第一材料层401可为栅极层或伪栅极层。第二材料层402可为介质层。如果将每对堆叠的第一材料层401和第二材料层402视为一个膜层，则堆叠层410可包括多个膜层，例如第一膜层411、第二膜层412和第三膜层413等。第一至第三膜层均包括堆叠的栅极层和介质层，或者堆叠的伪栅极层和介质层。如图3A和4B所示，先使用第一光掩模进行光刻和刻蚀，在半导体结构400a上形成掩模图案30a，得到半导体结构400b。掩模图案30a仅覆盖堆叠层410的一部分，在图中为左侧区域。接着在半导体结构400b中使用掩模图案30a去除第一膜层411和第二膜层412，使之缩小为411a和412a，形成第一阶梯S0，如图4C的半导体结构400c所示。然后去除掩模图案30a，得到如图4D所示的半导体结构400d。
承上述，然后如图3B和图4E所示，使用第二光掩模进行光刻和刻蚀，在半导体结构400d上覆盖掩模图案30b，得到半导体结构400e。掩模图案30b仅覆盖堆叠层410中分离的左侧部分和右侧部分。接着在半导体结构400e中使用掩模图案30b去除第三膜层413，形成第二初始阶梯S1，如图4F所示。在半导体结构400f中修整掩模图案30b，使其向靠近核心区的方向(图4F中左方)缩小，成为掩模图案30c，如图3C和4G所示。然后在半导体结构400g中使用修整后的掩模图案30c去除堆叠层的部分厚度，从而在第二初始阶梯S1的位置形成第三初始阶梯S2，如图4H所示。
承上述，在半导体结构400g中修整掩模图案30c，使其向靠近核心区的方向(图4G中左方)缩小，成为掩模图案30d，如图3D和图4I所示。然后在半导体结构400i中使用修整后的掩模图案30d去除堆叠层的部分厚度，从而在第三初始阶梯S2的位置形成第四阶梯S3，在第二初始阶梯S1的一部分位置形成第三阶梯S2’，另一部分位置形成第二阶梯S1’。在这一过程中，在半导体结构的SDS区域也形成了多个不同阶梯S1’、S2’、S3区隔的分区。
去除掩模图案30d，得到图4K所示结构后，继续按照常规工艺进行修整/刻蚀，可以得到如图2所示的阶梯结构。
然而，上面的方法会在阶梯区延伸方向的两端形成不必要的阶梯(图4K中虚线框部分)，从而造成面积的浪费。
本发明的实施例描述三维存储器的形成方法，可以降低分区中无效区域的面积。
图5是根据本发明一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。图6A-6F是根据本发明一实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。图7A-7O是根据本发明一实施例的具有分区的阶梯区的示例性过程的剖面示意图。下面参考图5-7O所示描述本实施例的形成具有分区的阶梯区的流程。
在步骤502，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层。堆叠层可包括交替堆叠的栅极层(或伪栅极层)和介质层。
在图7A所示例的半导体结构的剖面图中，半导体结构700a可包括阶梯区，为简化起见，未示出半导体结构在水平方向上的其他区域，例如核心区。并且也未示出阶梯区在垂直方向上的其他层，例如衬底。阶梯区中的堆叠层710可包括交替堆叠的第一材料层701和第二材料层702。堆叠的对数取决于所制作的三维存储器件的层数(如32层或64层)。第一材料层701可为栅极层或伪栅极层。第二材料层702可为介质层。如果将每对堆叠的第一材料层701和第二材料层702视为一个膜层，则堆叠层710可包括多个膜层，例如第一膜层711、第二膜层712、第三膜层713、第四膜层714和第五膜层715等。第一至第五膜层711-715均包括堆叠的栅极层和介质层，或者堆叠的伪栅极层和介质层。
在本发明的实施例中，衬底典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。第一材料层701和第二材料层702是氮化硅和氧化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅(例如，第一材料层701)和氧化硅(例如，第二材料层702)，形成该堆叠层710。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的。
在步骤504，在阶梯区上形成第一掩模图案。
在此，第一掩模图案包括分离的第一掩模层和第三掩模层。第一掩模层可对应于分区阶梯结构区(SDS)，第三掩模层可对应于顶部选择区(TSG)。可使用一个第一光掩模在半导体结构上形成第一掩模图案，第一光掩模具有对应第一掩模层的第一区域和对应第三掩模层的第三区域。
参考图6A和7B所示，第一掩模图案60a包括第一掩模层62a和第三掩模层61a。第一掩模层62a和第三掩模层61a在阶梯区延伸的第一方向(图中X方向)上相互分离。在图7B的半导体结构700b中，第三掩模层61a覆盖堆叠层710的一部分，在图中为左侧的TSG区域。第一掩模层62a覆盖堆叠层710的另一部分，在图中为右侧的SDS区域。在本实施例中，第一掩模层62a在阶梯区的第二方向(图中Y方向)的宽度不超过2个阶梯的宽度；第三掩模层61a在阶梯区的第二方向(图中Y方向)的宽度可为大约3个阶梯的宽度。在本发明的实施例中，第一掩模层62a的数量是可以变化的。第一掩模图案60a可包括多个第一掩模层62a，这些第一掩模层62a在Y方向相互分离。第一掩模图案60a的材料可以为光阻材料。可通过在堆叠层710上覆盖完整的光阻层，然后可使用一个第一光掩模进行光刻后，进行刻蚀，得到如图6A和7B所示的第一掩模图案60a。在此，第一光掩模具有对应第一掩模层的第一区域和对应第三掩模层的第三区域，其图案实质上与图6A所示相似。
在步骤506，利用第一掩模图案，通过第一修整刻蚀工艺在第一掩模层的四周至少2级高阶阶梯，且在第三掩模层的远离核心区的一侧形成至少3级高阶阶梯。
在此，可在第一掩模图案保护下，去除堆叠层上裸露的部分第一膜层，从而在第一掩模层的四周形成至少2级高阶阶梯，且在第三掩模层的远离核心区的一侧形成类似的至少3级高阶阶梯。
第一修整刻蚀工艺可包括2次刻蚀和其间的1次修整步骤。修整步骤可修整掩模图案，使之缩小一个阶梯的宽度，以便在露出的区域刻蚀新的阶梯结构。
具体地说，首先可使用第一掩模图案去除堆叠层的预定厚度，而在第一掩模层的四周和第三掩模层远离核心区的一侧形成第一初始阶梯。在图7C所示例的半导体结构700c的剖面图中，使用掩模图案60a的第一掩模层62a和第三掩模层61a去除堆叠层710的预定厚度，例如为一个膜层的厚度，从而去除堆叠层710上裸露的部分第一膜层711，使之缩小为711a。此时，在第一掩模层62a的四周和第一掩模层61a的第一侧(靠近边缘E1)均形成第一初始阶梯S10。去除堆叠层710的部分第一膜层711的方式可以是刻蚀。此步骤的立体图可参考图8A所示，其中省略了掩模层。
其次，修整第一掩模图案，使第一掩模层从四周向中心缩小，且使第三掩模层的边缘向靠近核心区的方向缩小。例如在图7C的半导体结构700c中修整第一掩模图案60a，使其缩小，成为如图6B和图7D所示的修整后第一掩模图案60b。这样，第一掩模层62a从四周向靠近其中心的方向后退了一个阶梯的宽度，变为修整后第一掩模层62b，从而露出两侧的第一膜层711a；另外，第三掩模层61b向靠近核心区的方向后退了一个阶梯的宽度，从而露出缩小的第一膜层711a在TSG区的一部分。
再者，使用修整后的第一掩模图案所述堆叠层的预定厚度，利用第一初始阶梯在第一掩模层的四周和第三掩模层的远离核心区的一侧形成2级初始高阶阶梯。在如图7D所示的半导体结构700d中使用修整后的第一掩模图案60b去除堆叠层的部分厚度，包括去除堆叠层710上裸露的部分第二膜层712，使之缩小为712a，从而形成初始高阶阶梯S11；并且继续去除被暴露的缩小后第一膜层711a的一部分，使之其TSG区和SDS区均进一步缩小为711b，从而在第一掩模层62a的四周和第三掩模层61b远离核心区的一侧(第一边缘E1处)第一初始阶梯S10的位置形成初始高阶阶梯S10’，如图7E所示。
然后，继续修整第一掩模图案，使第一掩模层被去除。例如在图7E的半导体结构700e中修整第一掩模图案60b，使其缩小，成为如图6C和图7F所示的修整后第一掩模图案60c。这样，第一掩模层62b从四周向靠近其中心的方向后退了一个阶梯的宽度而被去除，从而露出SDS区的第一膜层711a；另外，第三掩模层61b向靠近核心区的方向后退了一个阶梯的宽度，从而露出缩小的第一膜层711b在TSG区的一部分。
接着，使用继续修整后的第一掩模图案去除堆叠层的预定厚度，而在第一掩模层的四周的至少2级初始高阶阶梯处形成至少2级高阶阶梯，且在第三掩模层的远离核心区的一侧的至少2级初始高阶阶梯处形成至少3级高阶阶梯。例如在如图7F所示的半导体结构700f中使用修整后的第一掩模图案60c去除堆叠层的部分厚度，包括去除堆叠层710上裸露的部分第三膜层713，使之缩小为713a，从而形成初始高阶阶梯S12；并且继续去除被暴露的缩小后第一膜层711b和第二膜层712a的一部分，使第一膜层711b在SDS区的部分被去除，在TSG区的部分进一步缩小为711c，且使第二膜层712a进一步缩小为712b，从而在2级初始高阶阶梯S10’和S11处形成2级高阶阶梯S11和S12’，且在第三掩模层61b远离核心区的一侧(第一边缘E1处)的2级初始高阶阶梯S10’和S11处形成3级高阶阶梯S10”、S11’和S12，如图7G所示。
在步骤508，去除第一掩模图案。在此步骤中，可去除如图7G的第一掩模图案剩余的第三掩模层61c，得到如图7H所示的半导体结构700h。此步骤的立体图可参考图8C所示。
在步骤510，在阶梯区上形成第二掩模图案。
在此步骤中，第二掩模图案可包括分离的第二掩模层和第四掩模层。第二掩模层可对应于阶梯区的SDS区，第四掩模层可对应于顶部选择区(TSG)。可使用一个第二光掩模在半导体结构上形成第二掩模图案，第二光掩模具有对应第二掩模层的第二区域和对应第四掩模层的第四区域。在此，第二掩模层沿X方向的两个相对边缘与前述的第一掩模层沿第一方向的两个相对边缘平齐，第二掩模层沿第二方向的两个相对边缘比第一掩模的Y方向的两个相对边缘分别凸出N个阶梯的宽度，其中N≥1。在此，N的取值与Y方向的总体分区数量有关。
参考图6D和7I所示，第二掩模图案60d包括第二掩模层62d和第四掩模层61d。第二掩模层62d和第四掩模层61d在阶梯区延伸的X方向上相互分离。在图7I的半导体结构700i中，第四掩模层61d覆盖堆叠层710的一部分，在图中为左侧的TSG区域。第二掩模层62d覆盖堆叠层710的另一部分，在图中为右侧的SDS区域。如图6D所示，在本实施例中，第二掩模层62d在阶梯区的X方向的两边缘与第一掩模图案60a的第一掩模层62a在X方向的两边缘平齐，而在阶梯区的Y方向的两边缘比第一掩模层62a在Y方向的两边缘分别凸出2个阶梯的宽度。在此，阶梯的宽度取决于即将形成的分区的宽度，因此可以有变化。第四掩模层61c的边缘比第二掩模层61a的边缘更远离核心区，例如凸出3个阶梯的宽度。在此，凸出的宽度取决于TSG区所需形成的阶梯数量。各个阶梯的宽度可以相等，也可以不相等。为简化起见，将其设为相等，以便方便地设置掩模层的宽度。在本发明的实施例中，第二掩模层62d的数量是可以变化的。第一掩模图案60d可包括多个第二掩模层62d，这些第二掩模层62d在Y方向相互分离。第二掩模图案的材料可以为光阻材料。可通过在堆叠层710上覆盖完整的光阻层，然后可使用一个第二光掩模进行光刻后，进行刻蚀，得到如图6D和7I所示的第二掩模图案60d。在此，第二光掩模具有对应第二掩模层62d的第二区域和对应第四掩模层61d的第四区域，其图案实质上与图6D所示相似。
在步骤512，利用第二掩模图案，通过第二修整刻蚀工艺形成第一组阶梯和至少2级低阶阶梯。
在此步骤中，可以在第二掩模图案保护下，在第二掩模层沿第一方向的两侧形成第一组阶梯，沿第二方向的两侧和第四掩模层的远离核心区的一侧形成至少2级低阶阶梯。
第二修整刻蚀工艺可包括3次刻蚀和其间的2次修整步骤。修整步骤可修整掩模图案，使之缩小一个阶梯的宽度，以便在露出的区域刻蚀新的阶梯结构。
具体地说，首先可使用第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第二方向的两侧和第四掩模层远离核心区的一侧形成第二初始阶梯。在图7I所示例的半导体结构700i的剖面图中，使用第二掩模图案60d的第二掩模层62d和第四掩模层61d去除堆叠层710的预定厚度，例如为一个膜层的厚度，从而去除堆叠层710上裸露的部分第四膜层714，使之缩小为714a，如图7J所示。此时，在第四掩模层62a远离核心区一侧的边缘形成第二初始阶梯S13，加上此前形成的高阶阶梯S10”、S11’和S12，构成4级阶梯，类似地会在第二掩模层62c沿Y方向的两侧形成第二初始阶梯S13(参考图8D)。此时在第二掩模层62c沿Y方向的两侧是被修整的高阶阶梯S11’以及第二初始阶梯S13组成的第一组阶梯。去除堆叠层710的部分第四膜层714的方式可以是刻蚀。此步骤的立体图可参考图8D所示。
其次，可修整第二掩模图案，使第二掩模层从四周向中心缩小，且使第四掩模层的边缘向靠近核心区的方向缩小。在图7J的半导体结构700j中修整第二掩模图案60d，使其第二掩模层62d从四周向中心缩小，第四掩模层61d向靠近核心区的方向(图7J中左方)缩小，成为掩模图案60e，如图6E和7K所示。第四掩模层61d向靠近核心区的方向后退了一个阶梯的宽度，从而露出第五膜层715以及缩小的第四膜层714a的一部分；第二掩模层62c从四周向靠近其中心的方向后退了一个阶梯的宽度，从而露出缩小的第三膜层713a的一部分。
再者，可使用修整后的第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第二方向的两侧边缘和第四掩模层远离核心区的一侧利用第二初始阶梯形成第三初始阶梯和第四初始阶梯。在如图7K所示的半导体结构700k中使用修整后的第二掩模图案60e去除堆叠层的部分厚度，包括在第四掩模层61e远离核心区的一侧继续去除被暴露的缩小后第四膜层714a的一部分，使之进一步缩小为714b而形成第三初始阶梯S13’，且去除被暴露的第五膜层715的一部分而形成第四初始阶梯S14，如图7L所示；类似地会在第二掩模层62d沿Y方向的两侧边缘也形成第三初始阶梯S13’和第四初始阶梯S14(如图8E所示)。另外，第二掩模层62d沿X方向的两侧边缘为被修整的高阶阶梯S11”和S13’。
接着在此修整第二掩模图案，使第二掩模层从四周向中心缩小。在如图7L所示的半导体结构700l中修整第二掩模图案60e，使其第二掩模层62e从四周向中心缩小，第四掩模层61e向靠近核心区的方向(图7L中左方)缩小，成为掩模图案60f，如图6F和7M所示。第四掩模层61f向靠近核心区的方向后退了一个阶梯的宽度，从而露出缩小的第四膜层714b的一部分；第二掩模层62f从四周向靠近其中心的方向后退了一个阶梯的宽度，从而露出缩小的第二膜层712b的一部分。
最后，使用修整后的第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第一方向的两侧利用高阶阶梯形成第一组阶梯，且在第二掩模层沿第二方向的两侧和第四掩模层远离核心区的一侧利用第三初始阶梯和第四初始阶梯形成至少2级低阶阶梯。在如图7M所示的半导体结构700m中使用修整后的第二掩模图案60f去除堆叠层的部分厚度，从而在第二掩模层62f沿X方向的两侧边缘利用原有的高阶阶梯S11”和S13形成包括阶梯S11”’、S13”和S14的第一组阶梯；同时会利用在第四掩模层62f远离核心区的一侧的第三初始阶梯S13’和第四初始阶梯S14来形成3级低阶阶梯S13”、S14’和S15，并与原有高阶阶梯S10”、S11’和S12组成第三组阶梯。类似地，在第二掩模层62f沿Y方向的两侧边缘会利用第三初始阶梯S13’和第四初始阶梯S14形成3级低阶阶梯S13”、S14’和S15，并与原有高阶阶梯S11”和S12’组成第二组阶梯，其结构类似于第三组阶梯。此步骤的结果如图7N的半导体结构700n及图8F所示。在此可知，第一组阶梯的级数比第二组阶梯的级数少2，而第三组阶梯的级数比第二组阶梯的级数多1。
通过上述的方法，可以使得SDS在X方向上的阶梯数减少，从而减少了无效区域。在一些实施例中，SDS的分区的数量为6个。相应地，在步骤510中，第二掩模层62d在阶梯区的Y方向的两边缘比第一掩模层62a在Y方向的两边缘分别凸出3个阶梯的宽度。在一些实施例中，SDS的分区数量可为更少，例如4个或者5个，第二掩模层62d在阶梯区的Y方向的两边缘比第一掩模层62a在Y方向的两边缘分别凸出更少阶梯的宽度，例如凸出1个或2个阶梯的宽度。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
尽管上述的实施例中结合了TSG区的掩模图案和刻蚀过程一起描述，但可以理解，本发明的实施例可以仅涉及SDS区的掩模图案和刻蚀过程，而不论TSG区的掩模图案如何及刻蚀过程过程进行。相应地，上述实施例的流程可简化为利用第一掩模层和第三掩模层进行修整刻蚀工艺。例如在步骤506中，通过第一修整刻蚀工艺在第一掩模层的四周形成至少2级高阶阶梯。这一步骤具体可包括：使用第一掩模图案去除堆叠层的预定厚度，而在第一掩模层的四周形成第一初始阶梯；修整第一掩模图案，使第一掩模层从四周向中心缩小；以及使用修整后的第一掩模图案去除堆叠层的预定厚度，利用第一初始阶梯形成2级高阶阶梯；其中第一掩模层在第二方向的宽度超过2个阶梯的宽度。在步骤512中，通过第二修整刻蚀工艺在第二掩模层沿第一方向的两侧利用高阶阶梯形成第一组阶梯，沿第二方向的两侧形成至少2级低阶阶梯。这一步骤具体可包括：使用第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第二方向的两侧形成第二初始阶梯；修整第二掩模图案，使第二掩模层从四周向中心缩小；使用修整后的第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第二方向的两侧边缘利用第二初始阶梯形成第三初始阶梯和第四初始阶梯；修整第二掩模图案，使第二掩模层从四周向中心缩小；使用修整后的第二掩模图案去除堆叠层的预定厚度，而在第二掩模层沿第一方向的两侧利用高阶阶梯形成第一组阶梯，且在第二掩模层沿第二方向的两侧利用第三初始阶梯和第四初始阶梯形成至少2级低阶阶梯，其中N≥3。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。例如在形成图7N所示结构后，可去除第二掩模图案，其剖面图如图7O所示，立体图如图8F所示。然后可覆盖第三掩模图案，通过交替去除堆叠层的预定厚度和修整第三掩模图案，在阶梯区的X方向上形成多级阶梯，如图8G所示。在此，可以按照常规工艺进行修整/刻蚀，得到如图8G所示的阶梯结构。值得注意的是，在图7O和图8G的结构中，阶梯S10”可在后续的工艺中被去除，因此在实际的最终产品结构中并不存在。
在此参考本实施例所形成的半导体结构700o和图8G描述根据本发明一实施例的的三维存储器。三维存储器可包括核心区(图未示)和阶梯区。阶梯区可包括顶部选择区TSG和分区阶梯结构区SDS。阶梯区具有相互垂直的第一方向(X方向)和第二方向(Y方向)，X方向为阶梯区的延伸方向。SDS在沿X方向的两侧具有第一组阶梯，包括阶梯S11”’、S13”和S14；在沿Y方向的两侧具有第二组阶梯，包括阶梯S11”’、S12、S13”、S14’和S15；其中第一组阶梯的级数少于第二组阶梯的级数。另外，TSG在远离核心区的一侧具有第三组阶梯，包括阶梯S11’、S12、S13”、S14’和S15。第三组阶梯的级数等于第二组阶梯的级数。在此，顶部选择区TSG和分区阶梯结构区SDS之间为低于阶梯S15的平面。
结合参考图8F和图9所示，在SDS区，在顶部选择区TSG的Y方向上，每个分区阶梯结构区SDS形成了高度不同的6分区，相邻分区之间的高度差为1个阶梯的高度。参考图8G所示，分区阶梯结构区SDS还可包括沿着X方向向远离顶部选择区TSG的方向下降的多个阶梯S。X方向和Y方向相互垂直。这些阶梯S的级数与三维存储器的层数有关。
在本发明的实施例中，各级阶梯可包括一对或者多对堆叠的栅极层和介质层。在第一组阶梯中，第一阶梯S13”和第二阶梯S14可包括两对堆叠的栅极层和介质层。在一些实施例中，各阶梯中的栅极层的数量也可以是奇数，介质层也是如此。顶部选择区TSG的栅极层构成了顶部选择栅。
三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (19)

1.一种三维存储器的制造方法，包括以下步骤：
提供半导体结构，所述半导体结构具有核心区和阶梯区，且包括衬底和位于所述衬底上的堆叠层，所述阶梯区具有相互垂直的第一方向和第二方向，所述第一方向为所述阶梯区的延伸方向；
在所述阶梯区上形成第一掩模图案，所述第一掩模图案包括对应于所述阶梯区的分区阶梯结构区的第一掩模层；
利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯；
去除所述第一掩模图案；
在所述阶梯区上形成第二掩模图案，所述第二掩模图案包括对应于所述阶梯区的分区阶梯结构区的第二掩模层，所述第二掩模层沿所述第一方向的两个相对边缘与所述第一掩模层沿所述第一方向的两个相对边缘平齐，所述第二掩模层沿所述第二方向的两个相对边缘比所述第一掩模层沿所述第二方向的两个相对边缘分别凸出N个阶梯的宽度，其中N≥1；
利用所述第二掩模图案，通过第二修整刻蚀工艺在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯，所述第二方向的两侧的所述高阶阶梯和低阶阶梯组成第二组阶梯，其中所述第一组阶梯的级数少于所述第二组阶梯的级数。
2.如权利要求1所述的方法，其特征在于，利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯的步骤包括：
使用所述第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周形成第一初始阶梯；
修整所述第一掩模图案，使所述第一掩模层从四周向中心缩小；以及
使用修整后的第一掩模图案去除所述堆叠层的预定厚度，利用所述第一初始阶梯形成所述2级高阶阶梯；
其中所述第一掩模层在所述第二方向的宽度超过2个阶梯的宽度。
3.如权利要求2所述的方法，其特征在于，利用所述第二掩模图案，通过第二修整刻蚀工艺在所述第二掩模层沿所述第一方向的两侧形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯的步骤包括：
使用所述第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧形成第二初始阶梯；
修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；以及
使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧边缘利用所述第二初始阶梯形成第三初始阶梯和第四初始阶梯；
修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；
使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成所述第一组阶梯，且在所述第二掩模层沿所述第二方向的两侧利用所述第三初始阶梯和第四初始阶梯形成所述至少2级低阶阶梯，
其中N≥3。
4.如权利要求1所述的方法，其特征在于，所述第一掩模图案还包括对应于所述阶梯区的顶部选择区的第三掩模层；以及/或者所述第二掩模图案还包括对应于所述阶梯区的顶部选择区的第四掩模层，其中所述第四掩模层的边缘比所述第三掩模层的边缘更远离所述核心区。
5.如权利要求4所述的方法，其特征在于，利用所述第一掩模图案，通过第一修整刻蚀工艺在所述第一掩模层的四周形成至少2级高阶阶梯的同时，在所述第三掩模层的远离所述核心区的一侧形成至少3级高阶阶梯，包括：
使用所述第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周和所述第三掩模层远离所述核心区的一侧形成第一初始阶梯；
修整所述第一掩模图案，使所述第一掩模层从四周向中心缩小，且使所述第三掩模层的边缘向靠近所述核心区的方向缩小；以及
使用修整后的第一掩模图案去除所述堆叠层的预定厚度，利用所述第一初始阶梯在所述第一掩模层的四周和所述第三掩模层的远离所述核心区的一侧形成至少2级初始高阶阶梯；
继续修整所述第一掩模图案，使所述第一掩模层被去除；
使用继续修整后的第一掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的四周的至少2级初始高阶阶梯处形成所述至少2级高阶阶梯，且在所述第三掩模层的远离所述核心区的一侧的至少2级初始高阶阶梯处形成所述至少3级高阶阶梯；
其中所述第一掩模层在所述第二方向的宽度不超过2个阶梯的宽度。
6.如权利要求5所述的方法，其特征在于，在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯的同时，在所述第四掩模层的远离所述核心区的一侧形成至少2级低阶阶梯，包括：
使用所述第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧和所述第四掩模层远离所述核心区的一侧形成第二初始阶梯；
修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小，且使所述第四掩模层的边缘向靠近所述核心区的方向缩小；以及
使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第二方向的两侧边缘和所述第四掩模层远离所述核心区的一侧利用所述第二初始阶梯形成第三初始阶梯和第四初始阶梯；
修整所述第二掩模图案，使所述第二掩模层从四周向中心缩小；
使用修整后的第二掩模图案去除所述堆叠层的预定厚度，而在所述第二掩模层沿所述第一方向的两侧利用所述高阶阶梯形成所述第一组阶梯，且在所述第二掩模层沿所述第二方向的两侧和所述第四掩模层远离所述核心区的一侧利用所述第三初始阶梯和第四初始阶梯形成所述至少2级低阶阶梯。
7.如权利要求4所述的方法，其特征在于，使用第一光掩模在所述阶梯区上形成所述第一掩模图案，所述第一光掩模具有对应所述第一掩模层的第一区域和对应所述第三掩模层的第三区域；以及/或者使用第二光掩模在所述阶梯区上形成所述第二掩模图案，所述第二光掩模具有对应所述第二掩模层的第二区域和对应所述第四掩模层的第四区域。
8.如权利要求2所述的方法，其特征在于，使用所述第一掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的第一膜层，所述第一膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。
9.如权利要求2所述的方法，其特征在于，使用修整后的第一掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的部分第一膜层和第二膜层，所述第二膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。
10.如权利要求1所述的方法，其特征在于，在所述第二掩模层沿所述第一方向的两侧形成第一组阶梯，沿所述第二方向的两侧形成至少2级低阶阶梯后还包括：
在所述阶梯区上覆盖第三掩模图案；
通过交替去除所述堆叠层的预定厚度和修整所述第三掩模图案，在所述阶梯区的所述第一方向上形成多级阶梯。
11.一种根据如权利要求1-10任一项所述的三维存储器的制造方法制造的三维存储器，所述三维存储器的阶梯区还具有顶部选择区，所述阶梯区的分区阶梯结构区包括在所述第二方向上分布的多个分区，每个分区包括沿所述第一方向向远离所述顶部选择区的方向下降的多个阶梯。
12.如权利要求11所述的三维存储器，其特征在于，所述顶部选择区在远离所述核心区的一侧具有第三组阶梯。
13.如权利要求12所述的三维存储器，其特征在于，所述第三组阶梯的级数等于沿所述第二组阶梯的级数。
14.如权利要求12所述的三维存储器，其特征在于，所述第一组阶梯至第三组阶梯的每级阶梯包括至少一对堆叠的栅极层和介质层。
15.如权利要求11所述的三维存储器，其特征在于，所述第一组阶梯中的第一阶梯和第二阶梯包括两对堆叠的栅极层和介质层。
16.如权利要求11所述的三维存储器，其特征在于，所述分区的数量为4-6个。
17.如权利要求11所述的三维存储器，其特征在于，所述多个分区中相邻分区的高度差为一个阶梯的高度。
18.如权利要求11所述的三维存储器，其特征在于，所述阶梯区布置在所述核心区的一侧或者相对两侧。
19.如权利要求11所述的三维存储器，其特征在于，所述三维存储器为3D NAND闪存。
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JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN115802749A (zh) * 2020-01-02 2023-03-14 长江存储科技有限责任公司 半导体结构、三维存储器及制备方法
CN111403391B (zh) * 2020-03-25 2022-11-01 长江存储科技有限责任公司 一种形成阶梯区的方法和一种半导体器件及3d nand
CN111403398B (zh) * 2020-03-26 2023-04-07 长江存储科技有限责任公司 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法
CN111968989A (zh) * 2020-07-29 2020-11-20 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112071843A (zh) * 2020-09-18 2020-12-11 长江存储科技有限责任公司 半导体结构及其制造方法
CN112259538B (zh) * 2020-10-22 2022-01-11 长江存储科技有限责任公司 一种半导体器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108711572A (zh) * 2018-06-29 2018-10-26 长江存储科技有限责任公司 三维存储器及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160128127A (ko) * 2015-04-28 2016-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
CN107611137B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器件的制造方法及其器件结构
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN108878428B (zh) * 2018-06-29 2020-01-14 长江存储科技有限责任公司 形成三维存储器中阶梯结构及其分区的方法及阶梯结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108711572A (zh) * 2018-06-29 2018-10-26 长江存储科技有限责任公司 三维存储器及其制造方法

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