KR101483804B1 - 2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ｉｃ 구조들 - Google Patents

2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ｉｃ 구조들 Download PDF

Info

Publication number
KR101483804B1
KR101483804B1 KR20097006260A KR20097006260A KR101483804B1 KR 101483804 B1 KR101483804 B1 KR 101483804B1 KR 20097006260 A KR20097006260 A KR 20097006260A KR 20097006260 A KR20097006260 A KR 20097006260A KR 101483804 B1 KR101483804 B1 KR 101483804B1
Authority
KR
South Korea
Prior art keywords
mandrels
mandrel
layer
pattern
spacers
Prior art date
Application number
KR20097006260A
Other languages
English (en)
Other versions
KR20090057283A (ko
Inventor
데이비드 에이치. 웰스
미르자퍼 케이. 아밧치브
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20090057283A publication Critical patent/KR20090057283A/ko
Application granted granted Critical
Publication of KR101483804B1 publication Critical patent/KR101483804B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • G03F7/70733—Handling masks and workpieces, e.g. exchange of workpiece or mask, transport of workpiece or mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/946—Step and repeat
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 공정들이 제공된다. 일 실시예에서, n(n≥2) 계층들의 적층된 맨드릴들(150b, 140a)이 기판 위에 형성되며, n 계층들 각각은 서로 실질적으로 평행한 복수의 맨드릴들(150b, 140a)을 포함한다. 계층 n에서의 맨드릴들(150b)은 계층 n-1에서의 맨드릴들(140a)의 위에서 이에 평행하게 배치되며, 계층 n에서의 인접 맨드릴들간의 간격은, 계층 n-1에서의 인접 맨드릴들간의 간격보다 크다. 스페이서들(185)은 맨드릴들(150b, 140a)의 측벽들 상에 동시에 형성된다. 맨드릴들(150b, 140a)의 노출된 부분들은 에칭에 의해 제거되며, 스페이서들(185)에 의해 규정된 라인들의 패턴은 기판(110)으로 전사된다.
피치 멀티플리케이션, 맨드릴, 스페이서, 마스킹, 피쳐

Description

2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ＩＣ 구조들{SINGLE SPACER PROCESS FOR MULTIPLYING PITCH BY A FACTOR GREATER THAN TWO AND RELATED INTERMEDIATE IC STRUCTURES}
관련 출원에 대한 참조
본 출원은, 2005년 6월 9일자로 출원된, Wells의 미국 특허 출원 11/150,408; 2005년 6월 2일자로 출원된, Sant 등의 미국 특허 출원 11/144,543; 및 2005년 9월 1일자로 출원된, Wells의 미국 특허 출원 11/217,270; 및 2005년 5월 23일자로 출원된, Abatchev 등의 미국 특허 출원 11/134,982와 관련되어 있으며 이들 전체를 참고로 포함하고 있다.
본 발명은, 여러 실시예들에서, 일반적으로 반도체 제조를 위한 마스킹 기술들과 관련되어 있으며, 특히 피치 멀티플리케이션(pitch multiplication)을 포함하는 마스킹 기술들과 관련되어 있다.
휴대가능성, 계산 능력, 메모리 용량 및 에너지 효율의 증가에 대한 요구를 비롯한 많은 요인들로 인해, 집적 회로들은 그 사이즈가 계속해서 감소하고 있다. 이 사이즈 감소를 용이하게 하기 위해, 집적 회로들, 예를 들면 전기 디바이스들 및 배선들을 형성하는 구성 피쳐들(constituent features)의 사이즈들도 또한 끊임 없이 감소되고 있다.
피쳐 사이즈 감소의 추세는, 집적 회로(IC) 산업, 예를 들면 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM), 및 강유전성(ferroelectric; FE) 메모리 등의 메모리 회로 또는 디바이스에서 명확하게 나타나고 있다. 집적 회로 메모리의 다른 예에는, MRAM(마그네토 저항성 엘리먼트들(magneto resistive elements)을 포함함), 프로그램가능한 퓨즈 메모리, 프로그램가능한 컨덕터 메모리(금속 도핑된 칼코겐화물 글래스 엘리먼트들(metal-doped chalcogenide glass elements)을 포함함), SRAM, SDRAM, EEPROM 및 그 밖의 다른 휘발성 및 비휘발성 메모리 스킴들이 포함된다. 일례를 들면, DRAM은 통상적으로, 메모리 셀들로 알려진 동일한 회로 엘리먼트들을 수백만 개 포함한다. DRAM 메모리 셀들은 통상적으로, 두 개의 전기 디바이스들, 즉 저장 캐패시터 및 액세스 전계 효과 트랜지스터를 포함한다. 각 메모리 셀은, 1비트(이진수)의 데이터를 저장할 수 있는 어드레스가능 로케이션이다. 비트는 트랜지스터를 통하여 셀에 기록될 수 있으며, 캐패시터 내의 전하를 감지함으로써 판독될 수 있다. 메모리 셀들을 포함하는 전기 디바이스들의 사이즈들, 및 이 메모리 셀들에 액세스하는 도전 라인들의 사이즈들을 감소시킴으로써, 메모리 디바이스들이 더욱 소형화될 수 있다. 또한, 저장 용량은, 더 많은 메모리 셀들을 메모리 디바이스들 내의 지정된 영역 내에 피팅(fitting)함으로써 증가될 수 있다.
도전 라인들 등의 피쳐들은 통상적으로, 이 피쳐들을 규정하는 패턴이 우선 반도체 기판 위의 임시 층 내에 형성되고, 이어서 통상의 에칭 케미스트리(etching chemistries)를 이용하여 기판으로 전사되는 공정을 이용하여 형성된다. 감광성(photodefinable)(혹은 포토레지스트) 층 내에 이러한 피쳐들을 패터닝하는 데에는 포토리소그래피가 통상적으로 이용된다. 포토리소그래피에서는, 기판에 형성될 피쳐들의 패턴에 대응하는 패턴을 갖는 레티클을 통하여 광을 조사(혹은 방사)하는 단계를 포함하는 공정을 이용하여 피쳐들의 패턴이 감광성 층 내에 형성된다.
피쳐들의 사이즈들은, 두 개의 이웃하는 피쳐들 내의 동일한 포인트들 간의 거리로서 정의되는 "피치(pitch)"의 개념에 의해 표현될 수 있다. 이들 피쳐들은 일반적으로 인접한 피쳐들 사이의 스페이스들에 의해 규정된다. 스페이스들은 일반적으로 절연체 등의 물질로 채워진다. 이에 따라, (예를 들오, 어레이들로 이루어지는) 일정 패턴들의 경우, 피치는, 피쳐의 폭과, 그 피쳐를 이웃 피쳐로부터 분리시키는, 피쳐의 일측 상의 스페이스의 폭의 합으로서 보여질 수 있다. 그러나, 옵틱스(optics) 및 광(또는 방사) 파장 등의 요인들로 인해, 포토리소그래피 기술들 각각은 최소 피치(이 최소 피치 아래에서는 특정 포토리소그래피 기술에 의해 피쳐들을 신뢰성있게 형성할 수 없음)를 갖고 있다. 따라서, 지정된 포토리소그래피 기술의 최소 피치 제한은, 피쳐 사이즈들을 가일층 감소시키는 것을 방해하는 것이다.
포토리소그래피 기술들에서의 능력을, 이들의 최소 피치를 초월하도록 확장시키기 위한 방법중 하나로서, "피치 멀티플리케이션(pitch multiplication)" 또는 "피치 더블링(pitch doubling)"이 제안되어 있다. 피치 멀티플리케이션 방법은 도 1A-1F에 예시되어 있으며, Lowrey 등에게 특허 허여된 미국 특허 제5,328,810호(이 전체 개시물은 본원에 참조로 포함됨)에 개시되어 있다. 도 1A를 참조하면, 기판(30) 위에 있는 소모성 물질 층(20) 위의 포토레지스트 층 내에, 라인들의 패턴(10)이 포토리소그래피에 의해 형성되어 있다. 도 1B에 도시된 바와 같이, 패턴은 그 후, 에칭(예를 들면 이방성 에칭)을 이용하여 층(20)으로 전사되어서, 플레이스홀더들(placeholders) 또는 맨드릴들(mandrels)(40)을 형성하게 된다. 도 1C에 도시된 바와 같이, 포토레지스트 라인들(10)은 벗겨질 수 있으며, 맨드릴들(40)은 등방성 에칭되어 이웃 맨드릴들(40) 사이의 간격을 증가시킬 수 있다. 도 1D에 도시된 바와 같이, 후속하여 맨드릴들(40) 위에 스페이서 물질 층(50)이 퇴적된다. 스페이서들(60), 즉 다른 물질의 측벽들을 연장시키거나 혹은 다른 물질의 측벽들로부터 연장되어 원래 형성되어 있는 물질이 그 후 맨드릴들(40) 측 상에 형성된다. 이 스페이서 형성은, 도 1E에 도시된 바와 같이, 우선적으로 방향성 스페이서 에칭으로 수평 표면들(70, 80)로부터 스페이서 물질을 에칭함으로써 달성된다. 그 후, 도 1F에 도시된 바와 같이, 나머지 맨드릴들(40)이 제거되어, 함께 패터닝을 위한 마스크로서 기능하는 스페이서들(60)만을 남겨놓게 된다. 이에 따라, 이전에는 지정된 피치가 하나의 피쳐 및 하나의 스페이스를 규정하는 패턴을 포함하였던 경우, 이와 동일한 폭이 이제는 두 개의 피쳐 및 두 개의 스페이스(예를 들어 스페이서들(60)에 의해 규정된 스페이스들)를 포함하게 된다. 이에 따라, 포토리소그래피 기술에서 가능하게 되는 가장 작은 피쳐 사이즈가 사실상 감소된다.
전술한 예에서 피치가 실제로는 반으로 감소되지만, 이 피치의 감소는 통상적으로 피치 "더블링" 혹은 보다 일반적으로는 피치 "멀티플리케이션"으로 칭해진 다. 따라서, 통상적으로, 소정의 배수만큼의 피치의 "멀티플리케이션"은 실제로는 그 배수 만큼의 피치의 감소를 뜻하는 것이다. 따라서, 피치는 두 가지의 상반된 의미로 사용될 수 있는데, 즉 일정 패턴 내의 동일 엘리먼트들간의 간격과 일정한 직선 간격 내에 있는 피쳐들의 수를 의미하는 데에 사용될 수 있다. 피치 멀티플리케이션(또는 피치 더블링)은 후자의 의미로 간주되는데, 즉 피치가 더블링될 경우, 포토리소그래피가 단지 하나의 피쳐 및 스페이스만을 규정하였던 영역 내에 두 개의 피쳐들 및 스페이서들이 규정되는 것이다.
Wells에 의해 2005년 6월 9일 출원된 미국 특허 출원 11/150,408("Wells")에서는, 스페이서들을 후속 스페이서들을 위한 맨드릴들로서 이용하여 피치가 멀티플라잉된 피쳐들(pitch-multiplied features)을 형성하는 방법들이 개시되어 있다. 여기에 개시된 방법들에 따르면, 제1 스페이서 세트가 기판 위의 맨드릴들의 측벽들에 형성된다. 이 스페이서들의 폭은, 스페이서들이 원하는 위치에 중심이 맞춰지도록 하는 측벽 위치들에 기초하여 선택된다. 맨드릴들이 제거되고 스페이서들이 후속 스페이서 형성을 위한 맨드릴들로서 이용된다. 그 후, 제2 물질이 제1 스페이서 세트 상에 퇴적되고 에칭되어 제2 스페이서 세트를 형성하게 된다. 제2 스페이서 세트의 폭들은, 이들 스페이서들이 또한 이들의 원하는 위치들에 중심이 맞춰지도록 선택된다. 제1 스페이서 세트가 제거되고, 제2 스페이서 세트가 기판을 에칭하기 위한 마스크로서 이용된다. 따라서, 4배의 피치 멀티플리케이션이 달성되며, 이에 따라 이 기술은 8, 16배 등의 피치 멀티플리케이션으로 확장될 수 있다.
다른 예를 들면, Sant 등에 의해 2005년 6월 2일 출원된 미국 특허 출원 11/144,543("Sant")에서는, 여러 스페이서 형성 스테이지들을 이용하여 피치가 멀티플라잉된 피쳐들을 형성하는 방법들이 개시되어 있다. 여기에 개시된 방법들에 따르면, 매우 작은 선폭(critical dimensions)을 갖는 피쳐들을 갖는 마스크 패턴들을 형성하는 데에 여러 개의 피치 멀티플라잉된 스페이서들이 이용된다. 복수의 맨드릴들의 주위에 형성된 각 쌍의 스페이서들 중 하나가 제거되고, 두 개의 상호 선택적으로 에칭가능한 물질들로 형성된 교호 층들(alternating layers)이 나머지 스페이서들의 주위에 퇴적된다. 그 후 이 물질들 중 하나로 형성된 층들이 에칭되어, 물질들 중 다른 물질로 형성된 수직 확장 층들을 남기게 되는데, 이는 마스크 패턴을 형성하게 된다. 대안예에서는, 교호 층들을 퇴적시키는 대신에, 나머지 스페이서들의 주위에 비결정질 탄소가 퇴적되고 이어서 비결정질 탄소 상에 스페이서 쌍들을 형성하는 복수의 사이클들을 실행하여, 스페이서 쌍들 중 하나를 제거하고 비결정질 탄소 층을 퇴적시킨다. 이 사이클들은, 원하는 패턴을 형성하도록 반복될 수 있다.
피치 멀티플리케이션을 위해 여러 스페이서 형성 단계들을 이용하는 방법들은 큰 처리 비용을 초래한다. 예를 들면, Wells의 미국 특허 출원 11/150,408의 프로세스에서는, 4배의 피치 멀티플리케이션을 달성하기 위해 스페이서들을 두 번 형성한다. 또한, 근접하게 배치되는 피쳐들을 형성하기 위해서는, 고해상도의 광학 스캐너들을 이용하여야 하는데, 이는 처리 비용을 증가시킬 수 있다. 예를 들면, 약 100nm의 해상도를 갖는 248nm 광학 스캐너는 파일링(filing)시 약 2천만 달 러의 비용이 들며, 약 65nm의 해상도를 갖는 193nm 스캐너는 약 3천만 달러의 비용이 든다. 또한, 현재 193nm 스캐너에서 이용가능한 포토레지스트 물질은, 248nm 스캐너에서 이용가능한 것보다 덜 견고하여서, 최신식 포토레지스트 마스크들 상의 스페이서 형성에 제한을 가하게 된다.
따라서, 처리 단계들의 수를 최소화하여서, 처리 시간 및 비용을 최소화하면서 포토리소그래피 기술의 최소 피치 미만의 피쳐들을 형성하는 것이 바람직할 것이다. 또한, 피치가 멀티플라잉되는 정도의 유연성을 허용하는 것이 바람직할 것이다.
도 1A-1F는 종래 기술의 피치 더블링 방법에 따라 도전 라인들을 형성하기 위한 마스킹 패턴들의 시퀀스에 대한 개략적인 측단면도.
도 2A-2F는 본 발명의 일 실시예에 따라 피치가 4배 멀티플라잉된 피쳐들의 패턴을 형성하기 위한 프로세스에 대한 개략적인 측단면도.
도 3-12는 본 발명의 일 실시예에 따라 피치가 4배 멀티플라잉된 라인들의 패턴을 형성하기 위한, 도 2A-2B와 유사한 방법을 개략적으로 나타낸 도면.
도 3은 본 발명의 일 실시예에 따라, 위에서부터 아래로, 감광성 층, 임시 층, 하드 마스크 층, 전사 층 및 기판을 나타낸 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 4A 및 4B는 본 발명의 일 실시예에 따라, 라인들의 패턴이 감광성 층 내에 형성된 후의, 도 3의 부분적으로 형성된 집적 회로의 개략적인 측단면도 및 평 면도.
도 5는 본 발명의 일 실시예에 따라, 라인들의 패턴이 임시 층에 전사된 후의, 도 4A 및 4B의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 6A 및 6B는, 감광성 층이 등방성 에칭(혹은 트리밍)된 후의, 도 5의 부분적으로 형성된 집적 회로의 개략적인 측단면도 및 평면도로서, 본 발명의 일 실시예에 따라, 임시 층 및 감광성 층을 포함하는 라인들이 제1 및 제2 맨드릴들을 규정하고 있는 것을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따라, 스페이서 물질이 기판 위에 등각 블랭킷 퇴적된(conformally blanket deposited) 후의, 도 6A 및 6B의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 8은 본 발명의 일 실시예에 따라, 스페이서 물질이 맨드릴들의 측벽들에 스페이서들을 형성하도록 에칭된 후의, 도 7의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 9는 본 발명의 일 실시예에 따라, 제2 맨드릴들이 에칭되어 제거된 후의, 도 8의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 10은 본 발명의 일 실시예에 따라, 제1 맨드릴들의 노출된 부분들이 에칭되어 제거되어 하드 마스크 층 위에 라인들의 패턴을 남기게 된 후의, 도 9의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 11은 본 발명의 일 실시예에 따라, 라인들의 패턴이 하드 마스크 층 및 전사 층으로 전사된 후의, 도 10의 부분적으로 형성된 집적 회로의 개략적인 측단 면도.
도 12A 및 12B는 본 발명의 일 실시예에 따라, 라인들의 패턴이 기판 및 하드 마스크에 전사되고 전사 층들이 제거된 후의, 도 11의 부분적으로 형성된 집적 회로의 개략적인 측단면도 및 평면도.
도 12C는 본 발명의 일 실시예에 따라, 라인들의 단자 단부들(terminal ends) 또는 "루프들(loops)"이 제거된 후의, 도 12A 및 12B의 부분적으로 형성된 집적 회로의 개략적인 평면도.
도 13A-13H는 본 발명의 일 실시예에 따라, 피치가 6배 멀티플라잉된 피쳐들의 패턴을 형성하기 위한 프로세스의 개략적인 측단면도.
도 14-22B는 본 발명의 일 실시예에 따라, 피치가 6배 멀티플라잉된 라인들의 패턴을 형성하기 위한, 도 13A-13H의 방법과 유사한 방법을 개략적으로 나타낸 도면.
도 14는 본 발명의 일 실시예에 따라, 아래에서부터 위로, 기판, 전사 층, 제1 하드 마스크 층, 제2 하드 마스크 층, 제3 하드 마스크 층 및 감광성 층을 나타낸, 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 15A 및 15B는 본 발명의 일 실시예에 따라, 라인들의 패턴이 감광성 층 내에 형성된 후의, 도 14의 부분적으로 형성된 집적 회로의 개략적인 측단면도 및 평면도.
도 16은 본 발명의 일 실시예에 따라, 라인들의 패턴이 제2 및 제3 하드 마스크 층들에 전사된 후의, 도 15A 및 15B의 부분적으로 형성된 집적 회로의 개략적 인 측단면도.
도 17은, 적층된 맨드릴들이 등방성 및 선택적 에칭에 의해 차별적으로 트리밍된 후의, 도 16의 부분적으로 형성된 집적 회로의 개략적인 측단면도로서, 본 발명의 일 실시예에 따라, 제2 하드 마스크 층, 제3 하드 마스크 층 및 감광성 층을 포함하는 라인들이 제1, 제2 및 제3 맨드릴들을 규정하고 있는 도면.
도 18은 본 발명의 일 실시예에 따라, 스페이서 물질이 기판 위에 등각 블랭킷 퇴적된 후의, 도 17의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 19는 본 발명의 일 실시예에 따라, 스페이서 물질이 에칭되어 맨드릴들의 측벽들에 스페이서들을 형성한 후의, 도 18의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 20은 본 발명의 일 실시예에 따라, 제1, 제2 및 제3 맨드릴들의 노출된 부분들이 에칭에 의해 제거되어 제1 하드 마스크 층 위에 라인들의 패턴을 남긴 후의, 도 19의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 21은 본 발명의 일 실시예에 따라, 라인들의 패턴이 제1 하드 마스크 층 및 전사 층으로 전사된 후의, 도 20의 부분적으로 형성된 집적 회로의 개략적인 측단면도.
도 22A 및 22B는, 본 발명의 일 실시예에 따라, 라인들의 패턴이 기판으로 전사되고, 하드 마스크 및 전사 층들이 제거되고, 라인들의 단자 단부들이 에칭에 의해 제거되어 분리된 라인들을 남긴 후의, 도 21의 부분적으로 형성된 집적 회로의 개략적인 측단면도 및 평면도.
도 23A-23C는 본 발명의 일 실시예에 따라, 도 2-22B의 방법들에 따라 형성되는 라인들에 컨택트들이 제공되는 방법을 나타낸, 부분적으로 형성된 집적 회로의 개략적인 평면도.
본 발명은 실시예들에 대한 상세한 설명 및 첨부된 도면들로부터 보다 잘 이해될 것인데, 이들은 단지 예시용이며 본 발명을 제한하는 것은 아니다.
본원에서의 도면들 및 피쳐들은 일정 비율로 그려진 것은 아님을 알 것이다.
실시예들에 대한 상세한 설명
본 발명의 실시예들에 따르면, 하나의 스페이서 단계를 이용하여 2n배의 피치 멀티플리케이션이 달성되어, 실질적인 유연성 및 처리 시간 및 비용면에서의 절감을 제공하는 방법들이 제공된다. 또한, 본 실시예들에 따른 방법들은, 보다 저렴한 광학 스캐너들(예를 들면, 365nm 스캐너들)을 이용하여 수행되어서 처리 비용면에서의 추가적인 절감을 달성할 수 있다.
본 발명의 실시예들에 따르면, 기판 위에 n(n≥2) 계층(tier)의 적층 맨드릴들이 제공된다. 이 기판은, 실리콘 웨이퍼, 다른 반도체 물질의 웨이퍼, 혹은 반도체 물질의 층, 및 하드 마스크 층들 등의 하나 이상의 삽입 층을 포함하는 다른 벌크 기판을 포함할 수 있다. n 계층의 맨드릴들 각각은, 서로에 대해 거의 평행한 복수의 맨드릴들을 포함할 수 있다. 일 실시예에서, 맨드릴들은 평행 라인들을 규정한다. 계층 n에서의 맨드릴들은, 계층 n-l에서의 맨드릴들 위에 배치되고 이와 중심이 일치되며 계층 n-l에서의 맨드릴들과 직접 접촉하고 있는 계층 n-1에서 의 맨드릴들 위에 배치될 수 있다. 계층 n에서의 인접 맨드릴들간의 측면 간격 혹은 스페이싱은, 계층 n-l에서의 인접 맨드릴들간의 측면 간격 혹은 스페이싱보다 클 수 있다. 다음으로, 스페이서들은 맨드릴들 주위에 동시에 형성되며, 맨드릴들의 노출된 부분들이 제거되어서, 스페이서들의 패턴이 남겨지게 된다. 그 후, 스페이서 패턴은 처리를 위해 이용된다. 예를 들면, 스페이서 패턴을 아래에 놓인 기판으로 전사하도록 에칭 케미스트리가 후속하여 제공될 수 있다. 이 단계는, 스페이서 패턴을 기판 위의 하나 이상의 하드 마스크 층에 전사한 후 스페이서들을 제거하는 단계를 수반할 수 있다. 본 발명의 실시예들의 방법들에 따른 피치는 2n배 멀티플라잉될 수 있다. 예를 들면, 두 개의 계층의 맨드릴들(n=2)에서는, 피치가 4배 멀티플라잉되며, 세 개의 계층의 맨드릴들(n=3)에서는, 피치가 6배 멀티플라잉될 수 있으며, 8배 등으로 멀티플라잉될 수 있다.
일 실시예에서, 기판은 상부 ILD(interlevel dielectric) 층을 포함하며, 마스크를 통한 처리에 의해 다마신 트렌치들(damascene trenches)을 형성한다. 이러한 경우, 스페이서 패턴은 루프 단부들을 연결하는 연장된 라인들을 포함하며, 이 방법은 스페이서 패턴을 ILD로 전사하기 전에 이 루프 단부들을 블로킹(blocking)하는 단계를 더 포함한다. 다른 실시예에서는, 기판은 도전체(예를 들면, 실리콘, 폴리실리콘, Al, W, WSix, Ti, TiN 등)를 포함하며, 스페이서 패턴은 루프 단부들을 연결하는 연장된 라인들을 포함한다. 이러한 경우, 스페이서 패턴을 도전체에 전사하기 전에 혹은 전사한 후에 루프 단부들이 제거된다.
실시예들의 방법들은, 예를 들어 피치가 4배, 6배 멀티플라잉된 피쳐들(예를 들면 라인들)의 패턴을 형성하는 데에 이용될 수 있다. 이러한 피쳐들은, 전기 디바이스들의 일정 어레이들, 및 특히 NAND 플래시 메모리를 비롯한 플래시 메모리, DRAM, 혹은 ROM 등의 휘발성 및 비휘발성 메모리 디바이스들을 위한 메모리 셀 어레이들을 위한 라인들의 어레이들, 및 로직 어레이들을 갖는 디바이스들 등의 각종 디바이스들 내의 컴포넌트로서 기능할 수 있다.
하나의 물질에 대한 에칭 레이트가 동일한 에천트에 노출된 다른 물질보다 적어도 약 2배보다 클 때 그 물질은 선택적으로, 혹은 우선적으로 에칭가능한 것으로 간주될 수 있음을 알 것이다. 몇몇 실시예들에서는, 에칭 레이트는 동일한 에천트에 노출되는 다른 물질들보다 적어도 약 10배, 적어도 약 20배, 혹은 적어도 약 40배 크다. 본 발명의 실시예들의 문맥에서, "선택성(selectivity)"이란, 지정된 에천트에 대해 하나 이상의 물질의 에칭 레이트를, 하나 이상의 다른 물질의 에칭 레이트에 대비하여 나타내는 데에 이용된다. 예를 들면, 제1 층 및 제2 층을 포함하는 기판의 경우, 제1 층을 포함하는 물질에 대해 선택적인 에칭 케미스트리는, 제2 층보다 실질적으로 큰 레이트로 제1 층을 에칭한다.
본 발명의 실시예들은 두 가지 경우의 맥락에서 설명될 것이다. 첫 번째 경우에서는, 피치가 4배 멀티플라잉되는 피쳐들의 패턴이 기판 내에 형성된다. 두 번째 경우에서는, 피치가 6배 멀티플라잉되는 피쳐들의 패턴이 기판 내에 형성된다. 본원에 제공되는 방법들은 피치가 6배 넘게 멀티플라잉되는 피쳐들을 형성하는 데에도 이용될 수 있음을 알 것이다. 예를 들면, 본 실시예들에 따른 방법들은 피치가, 예를 들어 8배, 10배 멀티플라잉되는 피쳐들을 형성하는 데에도 이용될 수 있다.
이제 도면들을 참고하기로 하는데, 이들 도면 전체에서 동일한 참조 부호는 동일한 부분을 칭하고 있다. 이 도면들 및 그 내에 있는 피쳐들은 일정한 비율로 그려질 필요는 없음을 알 것이다. 또한, 이하에서의 설명에서는 특정 물질들을 지정하고 있지만, 본 기술 분야에 통상의 지식을 가진 자라면, 설명되는 전사 단계들을 위해 적절한 선택적 에칭 케미스트리가 이용가능한 것으로 조건으로 하여, 더 적거나 혹은 더 많은 수의 하드 마스크 및 임시 층들에서, 그들 사이에 추가적인 에칭 스톱 층들을 가지거나 가지지 않고 다른 조합의 물질들이 이용될 수 있음을 용이하게 알 것이다.
4배의 피치 멀티플리케이션
도 2A를 참조하면, 일 실시예에서, 복수의 층들 위에 배치된 감광성 층(81) 내에 피쳐들의 패턴이 형성되는데, 이 복수의 층들은, 위에서부터 아래로, 제1 하드 마스크 층(82), 제2 하드 마스크 층(83), 제3 하드 마스크 층(84) 및 기판(85)을 포함한다. 이 기판은 패터닝되거나 도핑될 상부 반도체 층 또는 웨이퍼의 일부, 패터닝될 도전 층 또는 패터닝될 절연체를 포함하여서, 예를 들어 다마신 피쳐들을 형성할 수 있다. 예시된 실시예에서는 제1, 제2 및 제3 하드 마스크 층들(82-84)을 포함하지만, 필요할 경우 다른 층들이 제공될 수도 있음을 알 것이다. 제3 하드 마스크 층(84)은 또한 "에칭 스톱(etch stop)" 혹은 "전사 층"으로 칭해질 수 있다. 또한, (위에서부터 아래로) 제1, 제2 및 제3으로 번호를 매겼지만, 이 용어는 반대의 순서로 용이하게 이용될 수 있다.
본 방법의 실시예들은, 반도체 웨이퍼 위에 도전 층(예를 들면, 실리콘, 폴리실리콘, Al, W, WSix, Ti, TiN 등)을 패터닝하여 반도체 웨이퍼 위에 도전 라인들, 반도체 웨이퍼, 혹은 절연체(예를 들면, SiO2)를 형성하여 다마신 피쳐들을 형성하는 데에 이용될 수 있다.
도 2B를 참조하면, 제1 및 제2 하드 마스크 층들(82, 83)을 포함하는 물질에 대해 선택적인 에칭 케미스트리를 이용하여 피쳐들의 패턴이 제1 및 제2 하드 마스크 층들(82, 83)에 전사된다. 즉, 이 에칭 케미스트리는, 노출되어 있는 제3 하드 마스크 층(84) 등의 주위의 층들보다 빠른 속도로 제1 및 제2 하드 마스크 층들(82, 83)을 에칭한다. 패턴 전사와 동시에 감광성 층(81)을 제거하거나, 혹은 감광성 층(81)은 개별적인 단계에서 제거될 수 있다. 다음으로, 도 2C에 도시된 바와 같이, 제1 하드 마스크 층(82)이 등방성 에칭("트리밍")된다. 제1 및 제2 하드 마스크 층들(82, 83)을 포함하는 피쳐들이 복수의 제1 맨드릴들(86) 및 복수의 제2 맨드릴들(87) 각각을 규정한다. 제1 맨드릴들은 제2 맨드릴들과 평행하게 연장된다. 도시되어 있지는 않지만, 다른 구성에서는, 원할 경우 제2 맨드릴들(87)이 또한 트리밍되어 이들 사이의 스페이싱을 증가시킬 수 있지만, 이들은 위에 놓여있는 제1 맨드릴들(86)보다 넓게 유지된다.
예시된 실시예에서, 제1 및 제2 맨드릴들(86, 87)은, 이 페이지의 평면을 향하는 평행 라인들이다. 각각의 제1 맨드릴(86)은, 아래에 놓여있는 대응하는 제2 맨드릴(87)의 제2 폭보다 작은 제1 폭을 가질 수 있다. 제1 맨드릴(86)은 실질적으로 제2 맨드릴(87)의 위에 배치될 수 있다. 일 실시예에서, 제1 맨드릴(86)은 제2 맨드릴(87)과 중심이 일치되어 있다.
다음으로, 도 2D를 참조하면, 스페이서들(88)이 제1 및 제2 맨드릴들(86, 87)의 측벽들 상에 동시에 형성된다. 본 기술 분야에 알려져 있는 바와 같이, 이러한 스페이서들은, 스페이서 층의 수평 부분들의 등각 퇴적 및 이방성(혹은 방향성) 선택적 제거에 의해 형성될 수 있다.
도 2E를 참조하면, 제1 및 제2 맨드릴들(86, 87)의 노출된 부분들(89)이, 스페이서 패턴(90)을 형성하도록 에칭된다. 그 후, 스페이서 패턴(90)은 하드 마스크로서 이용될 수 있다. 예를 들면, 도 2F에 도시된 바와 같이, 패턴(90)은 후속하여 제3 하드 마스크 층(84)으로 전사되어서, 제3 하드 마스크 층(84) 내에 라인들의 패턴(84a)을 형성하게 된다. 이에 따라, (감광성 층 내에 형성된 피쳐들의 패턴에 비해) 피치가 4배 멀티플라잉된 피쳐들의 패턴이 기판 위에 형성된다. 제3 하드 마스크 층(84)은, 라인들의 패턴(84a)을 기판(85)에 전사하기 위한 마스크로서 기능할 것이다. 이 가장 낮은 레벨의 하드 마스크는 선택가능(optional)한 것이지만, 낮은 프로파일을 갖는 짧은 마스크 피쳐들을 형성하여, ARDE(aspect ratio dependent etching) 효과 및/또는 도 2E의 구조체를 기판(85)을 처리하기 위한 마스크로서 직접적으로 사용하는 것에 기인할 수 있는 마이크로로딩 효과(microloading effects)를 최소화하는 데에 유리하다.
도 3-12를 참조하면, 본 발명의 일 실시예에서, 피치가 4배 멀티플라잉된 피 쳐들을 형성하기 위한 프로세스가 예시되어 있다. 이 프로세스는, 초기 감광성 층이 맨드릴 층들 중 하나로서 이용되는 것을 제외하고는, 도 2A-2F의 프로세스와 유사하다. 도 3은 부분적으로 형성된 집적 회로(100)의 단면도를 나타낸다.
계속해서 도 3을 참조하면, 각종 마스킹 층들(120-150)이 기판(110) 위에 제공된다. 층들(120-150)은, 이하에 설명되는 바와 같이, 기판(110)을 패터닝하기 위한 마스크를 형성하는 데에 이용될 것이다. 기판(110) 위에 놓여 있는 층들(120-150)의 물질은, 본원에서 설명되는 각종 패턴 형성 및 패턴 전사 단계들에 대한 케미스트리 및 처리 조건을 고려하여 선택될 수 있다. 최상의 선택식 한정가능 층(topmost selectively definable layer)(150)과 기판(110) 사이의 층들은, 패턴을 기판(110)에 전사하도록 기능할 수 있기 때문에, 선택식 한정가능(예를 들면, 감광성) 층(150)과 기판(110) 사이의 층들(120-140) 각각은, 이들이 다른 노출된 물질들에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 기판(110) 위에 놓여 있는 층들(120-150)의 목적은, 잘 규정된 패턴들이 기판(110) 내에 형성될 수 있게 하는 것이기 때문에, 적절한 물질들, 선택적 에칭 케미스트리들 및/또는 처리 조건들이 이용되는 경우 층들(120-150) 중 하나 이상이 치환될 수 있음을 알 것이다. 또한, 추가의 마스킹 층들이 기판(110) 위에 추가되어서, 기판(110)에 비해 개선된 에칭 선택성을 갖는 마스크를 형성할 수 있음을 알 것이다. 예를 들면, 층(150)이 하드 마스크 층인 경우, 추가의 감광성 층(도시하지 않음)이 층(150) 위에 제공될 수 있다. 본원에서 설명되는 각종 층들에 대한 예시적인 물질들은, 실 리콘 산화물(예를 들면, SiO2), 금속 산화물(예를 들면, Al2O3), 실리콘 질화물(Si3N4), 폴리실리콘(polySi), 비결정질 실리콘(a-Si), 비결정질 탄소(a-C), 및 유전체 방사 방지 코팅(dielectric antireflective coating; DARC, 실리콘 리치 실리콘 옥시나이트라이드(silicon rich silicon oxynitride))를 포함하며, 이들 각각은 다른 물질들 중 적어도 세 개에 비해 신뢰성있고 선택적으로 에칭될 수 있다.
계속해서 도 3을 참조하면, 집적 회로(100)는, 아래에서 위로, 기판(110), 전사 층(120), 하드 마스크 층(130), 다른 하드 마스크 층(본원에서는 "임시 층"으로도 칭해짐)(140) 및 감광성(혹은 포토레지스트) 층(150)을 포함한다. 기판(110)은, 실리콘 웨이퍼, 다른 반도체 물질의 웨이퍼, 혹은 반도체 물질의 층을 포함하는 다른 벌크 기판일 수 있다. 몇몇 실시예들에서, 기판(110)은 추가의 층들 및 피쳐들(도시하지 않음)을 포함할 수 있다. 포토레지스트 층(150)은, 본 기술 분야에 알려져 있는 임의의 포토레지스트 물질을 비롯한 임의의 포토레지스트 물질로 형성될 수 있다. 포토레지스트 층(150)은, 예를 들어 157nm, 193nm, 248nm 또는 365nm 파장 광학 스캐너들, 193nm 파장 이멀젼 시스템(immersion systems), 극자외선 시스템(13.7nm 시스템을 포함함), 혹은 전자 빔 리소그래픽 시스템과 융화될 수 있다. 적절한 포토레지스트 물질들의 예에는, ArF(argon fluoride) 감응 포토레지스트, 즉 ArF 광원에서 이용하기에 적절한 포토레지스트, 및 KrF(krypton fluoride) 감응 포토레지스트, 즉 KrF 광원에서 이용하기에 적절한 포토레지스트가 포함된다. 다른 실시예들에서는, 층(150) 및 임의의 후속 레지스트 층들이, 나노- 임프린트(nano-imprint) 리소그래피에 의해 패터닝될 수 있는 레지스트로 형성될 수 있다(예를 들면, 몰드 또는 기계적인 힘을 이용하여 레지스트를 패터닝할 수 있음). 하나의 예로서, 포토레지스트(150)는, 예를 들면 FUJIFILM OLIN Co., Ltd.로부터의 FEP-171, 혹은 Tokyo Ohka Kogyo Co., Ltd.로부터의 EP-009 등의, 예를 들면 화학적으로 증대되는 레지스트 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 처리 비용을 감소시키기 위해, 더 긴 파장들을 이용하는 광학 스캐너들이 이용된다. 본 발명의 실시예들에 따른 방법들에서는, 1/2, 1/4, 1/6 등의 피쳐 사이즈들을 얻기 위해 150nm보다 크거나 혹은 200nm보다 큰 해상도 한계를 갖는 포토리소그래피 시스템들을 이용하는 것이 가능하게 된다. 예를 들면, 157nm 스캐너들 혹은 심지어는 더 작은 스캐너들을 이용하여 획득할 수 있는 동일한 피쳐 스페이싱(예를 들면, 라인 또는 트렌치 스페이싱)을 획득하기 위해 248nm의 광학 스캐너들이 이용될 수 있다.
계속해서 도 3을 참조하면, 층들(120-150) 각각에 대한 물질이, 다른 층들 및 기판(110)에 대해 선택된 물질에 기초하여 선택되며, 이들 모두는, 이하에 설명하는 에칭 단계들에서 선택적 에칭 케미스트리들이 이용가능하도록 선택된다. 예를 들면, 층(150)이 포토레지스트 층인 경우, 임시 층(140)은 실리콘(예를 들면, 비결정질 실리콘)으로 형성될 수 있으며, 하드 마스크 층(130)은 실리콘 질화물(Si3N4)로 형성될 수 있으며, 전사 층(120)은 비결정질 탄소 혹은 폴리실리콘/실리콘 이산화물 이중층으로 형성될 수 있다. 표 1은, 층들(120-150) 각각에 대한 물질들의 적절한 조합을 열거하고 있다. 층들(120-150) 각각에 대한 다른 물질들도 가능함을 알 것이다.
Figure 112009018392095-pct00001
층(150)이 포토레지스트 층이 아닌 경우(조합 2-5), 포토레지스트 층은, 하드 마스크 층들(120-150)의 최상부 위에 제공될 수 있다. 예를 들면, 층(150)이 a-C로 형성되는 경우, (필요할 경우, 다른 층 외에도) 감광성 층이 a-C 층 위에 제공될 수 있다. 물질들 및 층들의 소정의 조합들의 예들이 표 1에 제공되어 있지만, 물질들 및 층들의 다른 조합들도 본 발명의 실시예들의 범주 내에 있음을 알 것이다.
스핀-온 퇴적, 화학 기상 퇴적(CVD), 디지털 CVD, 원자 층 퇴적(ALD; atomic layer deposition), 플라즈마 강화 ALD(PEALD) 및 물리 기상 퇴적(PVD)(이에 제한되는 것은 아님)을 비롯하여 본 기술 분야에 공지된 임의의 퇴적 기술을 이용하여 전사 층(120), 하드 마스크 층(130) 및 임시 층(140)이 퇴적될 수 있다. 감광성 층(150)은 일반적으로 스핀 코팅에 의해 퇴적된다.
원하는 스택의 층들(120-150)을 형성한 경우, 다음으로, 스페이서들의 패턴이 피치 멀티플리케이션에 의해 형성된다. 이하에 설명되는 실시예에서, 층들(120-150)이 표 1의 조합 1에 따라 선택된다. 이하에 제공되는 에칭 케미스트리들이 이 조합에 적절하지만, 이들은 다른 조합에도 적용될 수 있음을 알 것이다.
도 4A 및 4B를 참조하면, 감광성 물질로 형성된 피쳐들(150a)에 의해 경계가 정해지는 스페이스들 혹은 트렌치들(175)을 포함하는 패턴(170)이 감광성 층(150) 내에 형성된다. 도 4B는, 감광성 층(150) 내의 패턴(170)의 형성에 이어지는 진행중인(혹은 부분적으로 형성된) 집적 회로(100)의 개략적인 평면도이다. 도 4A는 도 4B의 라인 4A-4A를 따라 취해진 단면도이다. 예를 들어 248nm 혹은 193nm 광을 이용한 포토리소그래피에 의해 트랜치들(175)이 형성될 수 있는데, 여기서 감광성 층(150)이 레티클을 통하여 조사된 후 현상된다. 현상된 후, 나머지 포토레지스트 물질은, 라인들(150a) 등의 마스크 피쳐들을 형성한다.
피쳐들(150a)은, 도시된 바와 같이, 평행하고 연장된 라인들을 포함할 수 있는데, 이들 평행한 라인들의 길이는 이들의 폭의 적어도 10배이며, 보다 일반적으로는 이들의 폭의 적어도 100배이다. 이들 길이의 과반(majority)이 평행하지만, 도 25A-25C의 설명(이하에서 설명됨)으로부터, 특히 컨택트를 용이하게 하기 위해 벤드들(bends) 또는 턴들(turns)을 포함할 수 있음을 알 것이다. 이 피쳐들은, 예를 들어 메모리 어레이들 상의 로직 내의 도전 라인들로서 이용하기 위한 라인들의 일정 어레이들을 형성하는 데에 가장 유용하다.
도 5를 참조하면, 감광성 층(150) 내의 패턴(170)은 임시 층(140)으로 전사되어서, 대응하는 라인들(140a)을 형성하게 된다. 예시된 실시예에서, "a"는 피치를 나타낸다. 이 전사는, 층들(140, 150)의 물질에 대해 선택적인 이방성(혹은 방향성) 에칭을 이용하여 달성될 수 있다. 일 실시예에서, 패턴 전사는, 층들(130, 150)에 비해 상대적으로 층(140)의 물질에 대해 선택적인 에칭 케미스트리를 이용하는 것을 포함한다. 패턴 전사는, 예를 들어 브롬화수소(hydrogen bromide)(HBr) 플라즈마를 이용하여 달성될 수 있다. 예시된 실시예에서, 에칭 케미스트리는, 예시된 실시예에서 에칭 스톱으로서 기능하는 층(130)을 포함하는 물질을 많이 제거하지는 않는다.
도 6A 및 6B를 참조하면, 라인들(150a)은, 라인들(140a) 및 하드 마스크 층(130)에 비해 상대적으로 등방성으로 선택적으로 에칭함으로써 "트리밍"되어서 라인들(150b)을 형성하게 된다. 도 6B는 라인들(150a)의 에칭 후의 집적 회로(100)의 개략적인 평면도이다. 도 6A는 도 6B의 라인 6A-6A를 따라 취해진 단면도이다. 일 실시예에서, 등방성 에칭에서는 층(130) 및 라인들(140a)을 에칭하지 않는다. 대안적으로는, 하부의 라인들(140a)이 또한, 동일한 에칭 혹은 개별적인 에칭에 의해 더 작은 정도로 트리밍될 수 있다. 에칭 케미스트리는, 층(130) 및 라인들(140a, 150a)의 물질에 기초하여 선택된다. 층(130) 및 라인들(140a, 150a)의 물질에 기초하여 에칭 케미스트리가 선택된다. 예시된 포토레지스트의 라인들(150a)은, 예를 들어 O2/Cl2, O2/HBr 플라즈마 혹은 O2/SO2/N2 플라즈마를 이용하여 등방성 에칭될 수 있다.
계속해서 도 6A 및 6B를 참조하면, 라인들(140a, 150b)은 각각 제1 및 제2 맨드릴들을 규정한다. 맨드릴들(140a, 150b)은 스페이서들(이하 참조)을 위한 플레이스 홀더들로서 기능할 것이다.
다음으로, 도 7 및 도 8을 참조하면, 스페이서들이 맨드릴들(140a, 150b)의 측벽들 상에 동시에 형성된다.
도 7을 참조하면, 스페이서 물질의 층(180)이, 하드 마스크 층(130), 및 제1 및 제2 맨드릴들(140a, 150b)의 상부 및 측벽을 포함하여 노출된 표면 위에 등각으로 블랭킷 퇴적된다. 층(180)은, 층(180)으로부터 형성될 원하는 스페이서들의 폭과 대략 동일한 두께를 가져서, 스페이서 에칭 혹은 맨드릴 제거 등의 후속하는 처리 단계들로 인해 발생될 수 있는 임의의 치수 변동을 고려할 수 있다. 층(180)은 예를 들면, 산화물(SiO2, Al2O3, HfO2) 또는 실리콘 옥시나이트라이드로 형성될 수 있다. 스페이서 층(180)은, 하드 마스크 층(130) 및 제1 및 제2 맨드릴들(140a, 150a)에 비해 상대적으로 선택적으로 에칭가능할 수 있다.
다음으로, 도 8을 참조하면, 스페이서 층(180)에는 이방성(혹은 방향성) 에칭이 행해져서, 부분적으로 형성된 집적 회로(100)의 수평 면들로부터 스페이서 물질을 우선적으로 제거하게 된다. 스페이서 에칭으로도 또한 알려진 이러한 방향성 에칭은, 예를 들어, SiO2 스페이서 물질의 경우 CF4, CHF3, 및/또는 CH2F2 함유 플라즈마를 이용하는 반응성 이온 에칭(RIE)을 이용하여 수행될 수 있다. 이러한 에칭 케미스트리는 스페이서 층(180)을 포함하는 물질에 대해 선택적이 될 수 있다.
계속해서 도 8을 참조하면, 스페이서들(185)의 폭들은 "B"로 표시되며, 제1 맨드릴들(140a)의 폭들은 "C"로 표시되며, 제2 맨드릴들(150b)의 폭들은 "D"로 표시된다. 일 실시예에서, "B"는 (C-D)/2보다 작거나 동일할 수 있다. 다른 실시예에서는, "B"는 (C-D)/3보다 작거나 동일할 수 있다. 또다른 실시예에서는, "B"는 (C-D)/4와 대략 동일할 수 있다. 몇몇 실시예들에서는, "B"는 대략 동일한 라인/스페이스 패턴들을 가지도록 선택된다. 일 실시예에서, "B"는 "D"와 대략 동일하다. 스페이서 폭 "B"는 스페이서들(185)을 형성하는 데에 이용되는 처리 조건들(예를 들면, 퇴적되는 두께, 에칭 케미스트리, 노광 시간)에 의해 결정된다.
도 8에 도시된 피쳐들의 위치 및 폭은, 최종적으로 형성되는 마스크 피쳐들(도 10 및 도 11 참조) 및 기판(110) 내의 최종 패턴(도 12A 및 12B 참조)의 위치 및 폭을 제어할 것임을 알 것이다.
다음으로, 도 9 및 도 10을 참조하면, 제1 및 제2 맨드릴들(140a, 150b)의 노출된 부분들(즉, 스페이서들(185)에 의해 피복되지 않은 맨드릴들(140a, 150b)의 부분들)이 선택적으로 제거되어 독립적으로 서있는 스페이서들(freestanding spacers)을 남기게 된다. 이 독립적으로 서있는 스페이서들은 스페이서들(190)의 패턴을 규정한다. 이 도면들에서는, 이 페이지 내에 들어가고 나오는 라인들의 패턴(190)의 단면도를 나타내고 있다. 일 실시예에서, 제1 및 제2 맨드릴들(140a, 150b)을 선택적으로 제거하는 단일 이방성 에칭 케미스트리를 이용하여 맨드릴 제거가 수행된다. 예시된 실시예에서, 맨드릴 제거는, 제1 에칭 케미스트리를 이용하여 제2 맨드릴(150b)의 노출된 부분을 제거하고, 이어서 제2 에칭 케미스트리를 이용하여 제1 맨드릴(140a)의 노출된 부분들을 제거함으로써 수행된다. 예를 들면, 제1 맨드릴들(140a)이 비결정질 실리콘으로 형성되고 제2 맨드릴들(150b)이 포토레지스트 물질로 형성되는 경우, 맨드릴들(150b)은, 산소 함유 플라즈마를 이용하여 에칭될 수 있으며, 맨드릴들(140a)은 HBr 플라즈마를 이용하여 에칭될 수 있다. 실리콘 산화물 스페이서들(185)은, 하드 마스크 층(130)을 포함하는 물질(예를 들면, Si3N4)에서처럼 에칭들 양쪽 모두에 대해 저항성을 가질 수 있다.
다음으로, 도 11을 참조하면, 스페이서들의 패턴(190)은 층들(120, 130)에 전사되어서, 라인들(120a, 130a)을 형성하게 된다. 패턴 전사는, 각 층 마다의 선택적 마스크 에칭 케미스트리를 이용하여 순차적으로(즉, 층(130)으로 전사한 후 층(120)으로 전사함) 달성되거나, 혹은 동일한 에칭 케미스트리를 이용하여 동시에 달성될 수 있다. 예를 들면, 층(130)이 Si3N4로 형성되는 경우, 에칭 케미스트리는, 예를 들어 CHF3/O2/He 플라즈마 혹은 C4F8/CO/Ar 플라즈마 등의 불소 함유 플라즈마를 포함할 수 있다. 다른 예를 들면, 층(130)이 Al2O3 또는 HfO2로 형성되는 경우, BCl3 함유 플라즈마가 이용될 수 있다. 층(120)의 물질에 대해 선택적이 될 수 있는 방향성 에칭을 이용하여 후속하여 전사 층(120)이 에칭될 수 있다. 예를 들면, 층(120)이 비결정질 탄소로 형성되는 경우, 예를 들면 SO2/O2 플라즈마 등의 황 및 산소 함유 플라즈마가 이용될 수 있다.
도 10 및 도 11에서의 시퀀스에 예시되어 있는 바와 같이, 마스크를 통해 기판(110)을 에칭하는 처리를 행하기 전에, 스페이서들(185) 및 제1 맨드릴들(140a)의 나머지 부분들이 제거되어, 마스크 피쳐들의 애스펙트비(aspect raio)를 감소시킬 수 있다. 예를 들면, 스페이서들(185)이 실리콘 산화물(예를 들면, SiO2)을 포함하고 제1 맨드릴들(140a)이 비결정질 실리콘을 포함하는 경우, 스페이서 제거는 습식 혹은 건식 에칭을 이용하여 수행될 수 있다. 선택된 제거 케미스트리에 따라, 하드 마스크 층(130)의 에칭 후에, 전사 층(120)의 에칭 전에 스페이서/맨드릴 제거가 수행될 수 있다. 맨드릴들은 하드 마스크 및 전사 층들(120, 130)에 비해 상대적으로 선택적으로 제거될 수 있다.
다음으로, 라인들(120a, 130a)이 마스크로서 기능하는 도 12A 및 도 12B를 참조하면, 패턴(190)이 기판(110)으로 전사되어, 기판(110) 내에서 스페이스들 또는 트렌치들(192)에 의해 번갈아 나타나는 라인들(191)의 패턴(190)을 형성하게 된다. 도 12B는 패턴 전사 후의 집적 회로(100)의 개략적인 평면도이다. 도 12A는 도 12B의 라인 12A-12A를 따라 취해진 단면도이다. 예시된 실시예에서는 라인들(120a, 130a)이 기판(110)으로의 패턴 전사를 위한 마스크로서 기능하지만, 라인들(130a)은 제거될 수 있으며 라인들(120a)이 마스크로서 기능할 수 있음을 알 것이다. 패턴(190)은, 기판의 물질에 기초한 에칭 케미스트리를 이용하여 기판으로 전사될 수 있다. 예를 들면, 기판이 실리콘을 포함하는 경우, 전사 층(120) 내에 형성된 패턴을 통하여 기판(110)을 선택적으로 에칭하는 데에, 이방성 에칭, 예를 들면 BCl3/Cl2 혹은 플루오르화 탄소 플라즈마 에칭이 이용될 수 있다. 기판이 실리콘 웨이퍼 상에서 SiO2(ILD)를 포함하는 경우, 플루오르화 탄소 플라즈마 에칭 케미스트리가 다마신 피쳐들을 형성하는 데에 이용될 수 있다. 기판이, 예를 들면 Al 등의 금속을 포함하는 경우, 염소 기반 플라즈마가 도전 라인들을 형성하는 데에 이용될 수 있다. 라인들(120a, 130a)은 후속하여 선택적으로 제거될 수 있다. 대안예에서는, 라인들(120a, 130a)이, 기판(110)의 상부 표면에서 중단되는 화학 기계적 연마(chemical mechanical polishing; CMP)를 이용하여 제거될 수 있다.
계속해서 도 12B를 참조하면, 라인들(191)은 어레이의 단부들에서 루프 단부 라인들(195)에 의해 결합된다. 루프 단부 라인들(195)은 맨드릴 라인들의 단자 단부들에서의 스페이서 퇴적의 생성물이다. 상부 맨드릴들 상에서의 쉬링크 혹은 트림 공정(shrink or trim process) 동안, 상부 맨드릴들은 x 및 y 방향들 양쪽으로 (또한 수직으로) 쉬링킹되어, 예시된 중심이 같은 스페이서 루프들을 생성하게 됨에 유의한다. 물론, 메모리 어레이에 대한 라인들을 규정할 때, 이 라인들은 도시된 치수의 폭보다 훨씬 더 길다. 개별적인 라인들이 요구되는 경우, 개별 마스크 및 에칭 단계(도시되지 않음)가 수행되어 기판(110) 내에서의 스페이서 패턴들(도 10 또는 도 11) 또는 그 결과 생성된 라인들(191)의 단자 루프 단부들을 제거하게 된다. 예를 들면, 마스크가 라인들을 보호하도록 도포(단자 단부들 및 라인들(195)은 피복되지 않게 남겨둠)될 수 있으며, 라인들(195)을 제거하도록 에칭 케미스트리가 이용된다. 도 12C에 도시된 라인들(191)의 패턴(190)을 제공하도록 보호 마스크가 후속하여 제거된다. 대안적으로는, 다마신 공정의 경우, 하부 층들로의 전사(도 11 또는 도 12A 및 도 12B) 전에 스페이서 패턴들의 단부들을 블로킹(도 10 또는 도 11)할 수 있다.
결과적으로, 피치가 4배 멀티플라잉된 라인들(191)(예를 들면, 도전 라인들)의 패턴(190)이 단일 스페이서 형성 단계를 이용하여 기판(110) 내에 형성된다. 집적 회로(100)가, 피치 멀티플리케이션 전에 스페이싱 "a"마다 하나의 맨드릴을 포함하는 경우(도 5 참조), 피치를 따라서, 스페이싱 "a"가 4개의 라인들을 포함한다.
라인들(191)의 패턴(190)은, 랜딩 패드들(landing pads) 및 피치가 멀티플라잉되지 않은 피쳐들(예를 들면 라인들) 등의 주변의 각종 집적 회로 컴포넌트들에서 가질 수 있음을 알 것이다. 후속하는 처리 단계들에서, 이 라인들(191)에 배선들이 형성될 수 있다.
일 실시예에서, 라인들(191)은 서로 약 50nm 내지 100nm 만큼 이격될 수 있다. 다른 실시예에서, 라인들(191)은 서로 약 20nm 내지 50nm 만큼 이격될 수 있다. 몇몇 실시예들에서는, 라인들간의 스페이싱은 라인들간의 전기적 단락을 방지하도록 선택될 수 있다.
라인들을 형성하는 데에 도 3-12에서 도시된 공정이 이용되었지만, 이 공정은 다마신 피쳐들을 형성하는 데에 이용될 수 있음을 알 것이다. 이러한 경우, 기판(110)은, 피치가 4배 멀티플라잉된 절연체(예를 들면, SiO2) 및 스페이스들(192)일 수 있으며, 도전성 물질로 채워질 수 있는, 절연체 내에 형성될 트렌치들의 위치를 나타낼 수 있다.
6배의 피치 멀티플리케이션
피치가 6배 멀티플라잉된 피쳐들(예를 들면, 라인들, 스페이스들)의 패턴을 형성하기 위한 방법들의 실시예들에 대해 설명한다.
도 13A를 참조하면, 일 실시예에서, 복수의 마스킹 층들 위에 배치된 감광성 층(201) 내에 피쳐들의 패턴(210)이 형성되는데, 이 복수의 마스킹 층들은, 위에서부터 아래로, 제1 하드 마스크 층(202), 제2 하드 마스크 층(203), 제3 하드 마스크 층(204), 제4 하드 마스크 층(205) 및 기판(206)을 포함한다. 이전의 실시예들에서처럼, 이 기판은 패터닝되거나 도핑될 상부 반도체 층 혹은 웨이퍼의 일부, 패터닝될 도전 층 또는 패터닝될 절연체를 포함하여서, 예를 들어 다마신 피쳐들을 형성할 수 있다. 예시된 실시예에서, 피쳐들은, 이 페이지의 평면에 대하여 수직으로 방향을 향하는 라인들이다. 예시된 실시예에서는 제1, 제2, 제3 및 제4 하드 마스크 층들(202-205)을 포함하지만, 추가의 삽입 에칭-스톱 층들 등의 다른 하드 마스크 및 임시 층들이 제공될 수도 있음을 알 것이다.
본 발명의 실시예들의 방법들은, 반도체 웨이퍼 위에 도전 층(예를 들면, 실리콘, 폴리실리콘, Al, W, WSix, Ti, TiN 등)을 패터닝하여 반도체 웨이퍼 위에 도전 라인들, 반도체 웨이퍼, 혹은 절연체(예를 들면, SiO2)를 형성하여 다마신 피쳐들을 형성하는 데에 이용될 수 있음을 알 것이다.
도 13B를 참조하면, 하나의 에칭 혹은 일련의 선택적 에칭들을 이용하여, 피쳐들의 패턴(210)이 제1, 제2 및 제3 하드 마스크 층들(202-204)에 전사된다. 다음으로, 도 13C를 참조하면, 제1 하드 마스크 층(202)이 이방성 트리밍된다. 에칭 케미스트리에 의해 제1 하드 마스크 층(202)을 포함하는 물질을 선택적으로 트리밍한다. 등방성 에칭에 의해 제1 하드 마스크 층(202) 내에 피쳐들의 변경된 패턴(211)을 형성한다. 다음으로, 제1 하드 마스크 층(202)이 마스크로서 기능하는 경우, 도 13D에 도시된 바와 같이, 피쳐들의 변경된 패턴(211)이, 제3 하드 마스크 층(203)을 포함하는 물질에 대해 선택적인 이방성(혹은 방향성) 에칭 케미스트리를 이용하여 제2 하드 마스크 층(203)에 전사된다. 다음으로, 도 13E를 참조하면, 제1 하드 마스크 층(202)이 (제2 및 제3 하드 마스크 층들(203, 204)에 비해 상대적으로) 등방성으로 선택적으로 에칭된다.
도 13B-13E는 특정 에칭 시퀀스에 대해 개시되어 있지만, 본 기술 분야에 통상의 지식을 가진 자라면, 도 13E의 구조에 도달할 수 있는 다른 에칭 시퀀스들을 알고 있을 것이다.
이러한 피치 멀티플리케이션 공정 스테이지에서의 라인들은, 제1, 제2 및 제3 하드 마스크 층들(202-204) 각각 내에 제1, 제2 및 제3 맨드릴들(212-214)을 규정한다. 일 실시예에서, 제2 및 제3 맨드릴들은 적어도 이들의 길이의 과반에서 제1 맨드릴과 평행하게 연장된다. 다음으로, 도 13F에 도시된 바와 같이, 스페이서 물질은 맨드릴들(212-214) 상에 등각으로 퇴적되며 이방성 에칭되어서, 맨드릴들(212-214)의 주위에 스페이서들(215)을 형성하게 된다. 다음으로, 맨드릴들(212-214)이 마스크로서 기능하는 경우, 맨드릴들(212-214)의 노출된 부분들(217)은 이방성으로 에칭되어서, 도 13G에 도시된 바와 같이, 감광성 층(201)(도 13A 참조) 내에 형성된 라인들에 비해 피치가 6배 멀티플라잉된 라인들의 패턴(216)을 형성하게 된다. 즉, 포토리소그래피에 의해 하나의 라인 및 하나의 스페이스를 규정한 스페이스에서(도 13A), 이제 6개의 라인 및 6개의 스페이스가 규정된다(도 13G).
다음으로, 도 13H를 참조하면, 제4 하드 마스크 층(205)을 포함하는 물질에 대해 선택적인 에칭 케미스트리를 이용하여 라인들의 패턴(216)이 제4 하드 마스크 층(205)에 전사된다. 제4 하드 마스크 층(또는 전사 층)(205)은, 기판(206)(도시하지 않음)으로의 후속 패턴 전사, 혹은 마스크를 통한 기판의 다른 공정(예를 들면, 산화, 질화, 전기적 도핑, 자가 정렬 실리사이데이션(self-aligned silicidation) 등)을 위한 마스크로서 기능할 것이다.
도 14-21은, 본 발명의 다른 실시예에 따라, 피치가 6배 멀티플라잉된 피쳐들을 형성하기 위한 공정을 나타낸 도면으로서, 여기서 포토레지스트는 최상위 맨드릴로서 더블링을 행한다.
도 14를 참조하면, 부분적으로 형성된 집적 회로(300)는, 아래에서부터 위로, 기판(310), 전사 층(320), 제1 하드 마스크 층(330), 제2 하드 마스크 층(340), 제3 하드 마스크 층(350) 및 감광성 물질 층(360)을 포함한다. 전사 층(320)은 기판(310)으로의 패턴 전사를 위한 최종 마스크로서 기능할 것이다. 후속하는 처리 단계들에서, 맨드릴들이 층들(340-360) 내에 형성될 것이며, 층(360) 내의 맨드릴들은 감광성 물질로 형성된다. 그러나, 도 13A-13H에서처럼, 층(360)은 하드 마스크 층일 수 있으며, 집적 회로(300)는 층(360) 위의 감광성 층을 더 포함한다.
계속해서 도 14를 참조하면, 기판(310)은 패터닝되거나 혹은 도핑될 상부 반도체 층 혹은 웨이퍼의 일부, 패터닝될 도전 층 혹은 패터닝될 절연체를 포함하여서, 예를 들면 다마신 피쳐들을 형성할 수 있다. 포토레지스트 층(360)은, 본 기술 분야에 알려진 임의의 포토레지스트 물질을 비롯한 임의의 포토레지스트 물질로 형성될 수 있으며, 157nm, 193nm, 248nm 또는 365nm 파장의 광학 스캐너들, 193nm 파장 이멀젼 시스템들, 극자외 시스템들(13.7nm 시스템들을 포함함), 또는 전자 빔 리소그래픽 시스템들과 융화될 수 있다.
기판(310) 위에 있는 층들(320-360)에 대한 물질들은, 본원에서 설명되는 각종 패턴 형성 및 패턴 전사 단계들에 대한 케미스트리 및 공정 조건들을 고려하여 선택될 수 있다. 층들(320-360) 각각은, 이하에서 설명되는 단계들에서의 다른 노출된 물질들에 비해 상대적으로 선택적으로 에칭될 수 있도록 선택될 수 있다. 기판(310) 위에 있는 층들(320-360)의 목적은, 잘 규정된 패턴들이 기판(310) 내에 형성될 수 있게 해주는 것이기 때문에, 적절한 물질들, 케미스트리들 및/또는 공정 조건들이 이용되는 경우, 층들(320-360) 중 하나 이상이 치환될 수 있음을 알 것이다. 또한, 추가의 마스킹 층들이 기판(310) 위에 추가되어서, 추가의 삽입 에칭-스톱 층들 등의, 기판(310)에 비해 상대적으로 개선된 에칭 선택성을 갖는 마스크를 형성할 수 있게 된다. 예를 들면, 층(360)이 감광성 물질로 형성된 경우, 층(350)은 BARC, 스핀-온 유기 막 혹은 비결정질 탄소로 형성될 수 있으며; 층(340)은 비결정질 실리콘으로 형성될 수 있으며; 층(330)은 Si3N4로 형성될 수 있으며; 층(320)은 비결정질 탄소로 형성될 수 있다. 본 기술 분야에 통상의 지식을 가진 자라면, 층들(320-360) 각각에 대한 물질들의 다른 조합 및 치환이 가능함을 알 것이다.
도 15A 및 도 15B를 참조하면, 감광성 물질로 형성되는 피쳐들(360a)에 의해 경계가 정해지는 스페이스들 또는 트렌치들(375)을 포함하는 패턴(370)이 감광성 층(360) 내에 형성된다. 도 15B는, 감광성 층(360) 내에 패턴(370)을 형성한 후의 진행중의 집적 회로(300)의 개략적인 평면도이다. 도 15A는 도 15B의 라인 15A-15A를 따라 취한 단면도이다. 트렌치들(375)은, 예를 들어 248nm 혹은 193nm 광을 이용한 포토리소그래피에 의해 형성될 수 있으며, 여기서 감광성 층(360)은 레티클을 통하여 방사에 노출된 후 현상된다. 층(360)은, 이용되는 특정 케미스트리들(이하 참조)에 따라 층(350)보다 높은 에칭 레이트를 갖는 물질로 형성될 수 있다. 일반적으로, 여전히 더욱 미세한 피쳐 사이즈들을 획득하면서, 더 낮은 해상도의 포토리소그래피 시스템(예를 들면, 248nm 시스템)이 예시된 공정들에서 이용될 수 있다. 일 실시예에서, 층(360)은 248nm 레지스트로 형성된다. 예시된 실시예에서, 피치는 "E"로 표시된다.
피쳐들(360a)은, 도시된 바와 같이, 평행하고 연장된 라인들을 포함할 수 있는데, 이들 평행 길이는 이들의 폭의 적어도 10배이며, 보다 일반적으로는 이들의 폭의 적어도 100배이다. 이들 길이의 과반이 평행하지만, 도 23A-23C의 설명(이하에서 설명됨)으로부터, 특히 컨택트를 용이하게 하기 위해 벤드들(bends) 또는 턴들(turns)을 포함할 수 있음을 알 것이다. 이 피쳐들은, 예를 들어 메모리 디바이스들에서 이용하기 위한 라인들의 일정 어레이들을 형성하는 데에 가장 유용하다.
도 16을 참조하면, 감광성 층(360) 내의 라인들(360a)의 패턴(370)은 제2 및 제3 하드 마스크 층들(340, 350)에 전사되어서, 라인들(340a, 350a)을 형성하게 된다. 이 전사는, 층들(340, 350)의 물질에 대해 선택적인 이방성(혹은 방향성) 에칭을 이용하여 달성될 수 있다. 일 실시예에서, 패턴 전사는, 층(350)에 대해 선택적인 제1 에칭 케미스트리를 이용하고, 이어서 층(340)의 물질에 대해 선택적인 에칭 케미스트리를 이용하는 것을 포함한다. 다른 실시예에서, 하나의 에칭 케미스트리가 층들(340, 350)을 에칭하는 데에 이용될 수 있다. 예를 들면, 패턴 전사는, 층(350)을 에칭하기 위해 SO2/O2/Ar/N2 플라즈마를 이용하고 이어서 층(340)을 에칭하기 위해 HBr 플라즈마를 이용함으로써 달성될 수 있다. 예시된 실시예에서, 에칭 케미스트리는, 예시된 실시예에서 에칭 스톱으로서 기능하는 층(330)을 포함하는 물질을 많이 제거하지는 않는다. 대안예에서는, 패턴 전사는 층들(340, 350)을 통한 스퍼터 에칭(예를 들면, Ar 스퍼터 에칭)을 이용하여 달성될 수 있는데, 이 경우 스퍼터링은 층(330)을 에칭하지 않도록 시간이 조절될 것이다.
도 17을 참조하면, 라인들(340a) 및 층(330)에 비해 상대적으로 등방성으로 선택적으로 에칭함으로써 라인들(360c, 350b)이 트리밍된다. 층들(360a, 350a)(도 16 참조)에 대한 올바른 물질들의 조합 및 적절한 트리밍 케미스트리를 선택함으로써, 도시된 바와 같이 하나의 트리밍 단계에서 도 16으로부터 도 17로의 이행이 달성될 수 있다. 층들(350a, 350b)이 유기체인 경우, O2/Cl2, O2/HBr 또는 O2/SO2/N2 플라즈마가 이용될 것이다. 대안적으로는, 서로 다른 레벨들에서의 서로 다른 맨드릴 물질들은, 도 17의 구조에 도달하기 위한 여러 트리밍 단계들에서 서로 다른 정도로 등방성으로 선택적으로 트리밍될 수 있다.
다음으로, 도 18 및 도 19를 참조하면, 스페이서들은 맨드릴들(340a, 350b, 360c)의 측벽들 상에 동시에 형성된다.
도 18을 참조하면, 스페이서 물질의 층(380)은, 층(330), 및 맨드릴들(340a, 350b, 360c)의 상부들 및 측벽들을 포함하여, 집적 회로(300)의 노출된 표면 위에 등각으로 블랭킷 퇴적된다. 층(380)은, 형성될 원하는 스페이서들(385)(도 19 참조)의 폭과 대략 동일한 두께를 가져서, 스페이서 에칭 혹은 맨드릴 제거 등의 후속하는 처리 단계들로 인해 발생될 수 있는 임의의 치수 변동을 고려할 수 있다. 층(380)은, 전술한 물질 조합을 위해, 예를 들면, 산화물(예를 들면, SiO2, Al2O3, HfO2) 또는 실리콘 옥시나이트라이드로 형성될 수 있다. 보다 일반적으로는, 스페이서 층(380)은, 하드 마스크 층(330) 및 맨드릴들(340a, 350b, 360c)에 비해 상대적으로 선택적으로 에칭가능할 수 있다.
도 19를 참조하면, 스페이서 층(380)에는 이방성(혹은 방향성) 에칭이 행해져서, 부분적으로 형성된 집적 회로(300)의 수평 면들로부터 스페이서 물질을 제거하게 된다. 에칭 케미스트리는 스페이서 층(380)의 물질에 대해 선택적이 될 수 있다. 스페이서 에칭으로도 또한 알려진 이러한 방향성 에칭은, 예를 들어, 선택된 물질 조합에 대해, CF4, CHF3, 및/또는 NF3 함유 플라즈마를 이용하여 수행될 수 있다.
계속해서 도 19를 참조하면, 스페이서들(385)의 폭들은 "F"로 표시되며, 제1 맨드릴들(340a)의 폭들은 "G"로 표시되며, 제2 맨드릴들(350b)의 폭들은 "H"로 표시되며, 제3 맨드릴들(360c)의 폭들은 "I"로 표시된다. 스페이서 폭 "F"는, 기판(310) 내에 형성된 피쳐들 간의 스페이싱을 결정할 것이다. 일 실시예에서, "F"는 (H-I)/2보다 작거나 이와 동일할 수 있다. 다른 실시예에서는, "F"는 (H-I)/3보다 작거나 이와 동일할 수 있다. 또다른 실시예에서는, "F"는 (H-I)/4와 대략 동일할 수 있다. "F"는 균일한 라인/스페이스 폭들을 얻도록 선택될 수 있다. 일 실시예에서, "G"와 "H"간의 차이(즉, G-H)는, "H"와 "I"간의 차이(즉, H-I)와 대략 동일하다. "I"는 "F"와 대략 동일할 수 있다. 스페이서 폭 "F"는 스페이서들(385)을 형성하는 데에 이용되는 처리 조건들(예를 들면, 피착되는 두께, 에칭 케미스트리, 에칭 시간)에 의해 결정된다.
도 19에 도시된 피쳐들의 위치 및 폭은, 최종적으로 형성되는 마스크 피쳐들(도 20 및 도 21 참조) 및 기판(310) 내의 최종 패턴(도 22A 및 22B 참조)의 위치 및 폭을 제어할 것임을 알 것이다.
다음으로, 도 19-21을 참조하면, 맨드릴들(340a, 350b, 360c)의 노출된 부분들(즉, 스페이서들(385)에 의해 피복되지 않은 맨드릴들(340a, 350b, 360c)의 부분들)이 선택적으로 제거되어 독립적으로 서있는 스페이서들(385)을 남기게 된다. 이 독립적으로 서있는 스페이서들(385)은, 기판(310) 내에 형성될 연장된 라인들의 패턴을 규정할 수 있는, 스페이서들의 패턴(390)을 규정한다. 예시된 실시예는, 이 페이지 내에 들어가고 나오는 라인들의 패턴(390)의 단면도이다. 맨드릴들은, 예를 들어 층들(340-360) 중 적어도 하나에 대해 선택적인 에칭 케미스트리, 혹은 복수의 선택적 에칭 케미스트리들을 이용하여 에칭될 수 있다. 예를 들면, 패턴 전사는, SO2/O2/Ar/N2 RIE를 이용하여 맨드릴들(350b, 360c)을 에칭하고, 이어서 HBr RIE 플라즈마를 이용하여 멘드렐들(340a)을 에칭함으로써 달성될 수 있다.
다음으로, 도 21을 참조하면, 스페이서들의 패턴(390)이 층들(320, 330)로 전사되어서, 라인들(320a, 330a)을 형성하게 된다. 패턴 전사는, 각 층에 대해 선택적인 에칭 케미스트리를 순차적으로(즉, 층(333) 다음에 층(320)의 순서로) 이용하거나, 혹은 동일한 에칭 케미스트리 혹은 물리적 (스퍼터 에칭)을 동시에 이용함으로써 달성될 수 있다. 예를 들면, 층(330)이 Si3N4로 형성되는 경우, 예를 들어 CHF3/O2/He 또는 C4F8/CO/Ar 플라즈마 등의 불소 함유 플라즈마가 이용될 수 있다. 다른 예를 들면, 층(330)이 Al2O3 또는 HfO2로 형성되는 경우, BCl3 함유 플라즈마가 이용될 수 있다. 전사 층(320)은 후속하여, 층(320)을 포함하는 물질에 대해 선택적일 수 있는 방향성 에칭을 이용하여 에칭될 수 있다. 예를 들면, 층(320)이 BARC 또는 비결정질 탄소로 형성되는 경우, 예를 들어 SO2/O 플라즈마 등의 황 함유 플라즈마가 이용될 수 있다.
도 20 및 도 21로부터의 시퀀스에 나타낸 바와 같이, 마스크를 통한 처리(예를 들면, 기판을 에칭하는 처리)를 행하기 전에, 스페이서들(385) 및 제1 및 제2 맨드릴들(340a, 350b)의 나머지 부분들이 제거되어, 마스크 피쳐들의 애스펙트비를 감소시킬 수 있다. 예를 들면, 스페이서들(385)이 실리콘 산화물(예를 들면, SiO2)을 포함하고, 제1 맨드릴들(340a)이 비결정질 실리콘을 포함하고, 제2 맨드릴들(350b)이 비결정질 탄소를 포함하는 경우, 스페이서 제거는, 예를 들어 습식 버퍼링된 산화물 에칭 혹은 불소 기반 플라즈마를 이용한 건식 에칭 등의 습식 혹은 건식 에칭을 이용하여 수행될 수 있다. 다른 예를 들면, 스페이서들(385) 및 맨드릴들(340a, 350b)은 스핀-온 필러(spin-on filler) 및 화학 기계적 연마(CMP)를 이용하여 제거될 수 있다. 하드 마스크 층(330)은, 전사 층(320) 내의 패턴(390)을 보호하기 위한 에칭 스톱 장벽으로서 기능할 수 있다. 선택된 제거 케미스트리에 따라, 하드 마스크 층(330)의 에칭 후에, 그리고 전사 층(320)의 에칭 전에 스페이서/맨드릴 제거가 수행될 수 있다. 맨드릴들은 하드 마스크 층(330) 및 전사 층(320)에 비해 상대적으로 선택적으로 제거될 수 있다.
다음으로, 라인들(320a, 330a)이 마스크로서 기능하는 도 22A 및 도 22B를 참조하면, 패턴(390)이 기판(310)으로 전사되어, 기판(310) 내에서 스페이스들 또는 트렌치들(392)에 의해 번갈아 나타나는 라인들(391)의 패턴(390)을 형성하게 된다. 도 22B는 패턴 전사, 및 라인들(391)의 단자 단부들을 제거하기 위한 개별적인 마스크 및 에칭 단계(이하 참조) 후의 집적 회로(300)의 개략적인 평면도이다. 도 22A는 도 22B의 라인 22A-22A를 따라 취해진 단면도이다. 예시된 실시예에서는 라인들(320a, 330a)이 기판(310)으로의 패턴 전사를 위한 마스크로서 기능하지만, 라인들(330a)이 제거될 수 있으며 라인들(320a)이 마스크로서 기능할 수 있음을 알 것이다.
계속해서 도 22A 및 도 22B를 참조하면, 에칭될 기판이 반도체 웨이퍼 혹은 도전체인 경우, 전사 층(320) 내에 형성되는 패턴을 통해 기판(310)을 선택적으로 에칭하기 위해, 이방성 에칭, 예를 들면 BCl3/Cl2 플라즈마 에칭을 이용하여 패턴 전사가 달성될 수 있다. 후속하여, 라인들(320a, 330a)이 선택적으로 제거될 수 있다. 다른 예를 들면, 라인들(320a, 330a)은 화학 기계적 연마(CMP)를 이용하여 제거될 수 있다.
라인들(391)의 단자 단부들을 제거하도록 후속하는 마스크 및 에칭 단계가 수행된다. 즉, 마스크가 라인들(391)을 보호하도록 도포(단자 단부들은 피복되지 않게 남겨둠)되며, 단자 단부들을 제거하도록 에칭 케미스트리가 이용된다. 도 22B에 도시된 라인들(391)의 패턴(390)을 제공하도록 보호 마스크가 후속하여 제거된다. 대안적으로는, 다마신 공정의 경우, 보호 마스크가, 하부 층들로의 전사 전에 스페이서 루프들의 단부들(도 12B 및 그에 따른 설명 참조)을 블로킹할 수 있다.
이에 따라, 감광성 층(360)(도 15A 참조) 내에 형성된 패턴에 비해 피치가 6배 멀티플라잉된 라인들의 패턴이 형성된다. 집적 회로(300)가, 피치 멀티플리케이션 전에 스페이싱 "E"마다 하나의 맨드릴 및 하나의 스페이스 또는 트렌치를 포함하는 경우(도 15A 참조), 피치 멀티플리케이션에 따라 스페이싱 "E"가 6개의 라인(391) 및 6개의 스페이스 또는 트렌치(392)를 포함하게 된다.
일 실시예에서, 라인들(390)은, 서로 약 50nm 내지 100nm 만큼 이격될 수 있다. 다른 실시예에서, 라인들(390)은 서로 약 20nm 내지 50nm 만큼 이격될 수 있다. 몇몇 실시예들에서는, 라인들간의 스페이싱은 라인들간의 전기적 단락을 방지하도록 선택될 수 있다.
도 23A-23C를 참조하면, 본 방법들의 실시예들을 이용하여 형성된 라인들에 대한 컨택트들을 형성하는 단계들의 시퀀스가 예시된다. 이 예시된 시퀀스는, 피치가 4배 멀티플라잉된 라인들에 대한 컨택트 형성의 예이지만; 본 기술 분야에 통상의 지식을 가진 자라면, 본원에 개시되는 원리들은 또한, 피치가 예를 들어 6배, 8배 멀티플라잉된 라인들에 대한 컨택트들을 형성하는 데에도 이용될 수 있음을 알 것이다.
도 23A는, 맨드릴들(410, 415)을 형성한 후의, 부분적으로 형성된 집적 회로(400)의 개략적인 평면도이다. 맨드릴들은, 길게 연장되어 있으며 피치가 멀티플라잉된 라인들을 규정한다. 피치가 멀티플라잉된 라인들은 피치가 멀티플라잉되지 않은 피쳐들(예를 들면, 도전 라인들, 컨택트들 혹은 패드들)에 인접한다. 집적 회로(400)는, 도 6A 및 도 6B에 도시된 것과 유사할 수 있다. 맨드릴들(415)은, 스페이스들(420)에 의해 경계가 정해지는 맨드릴들(410) 위에 놓인다. 맨드릴들은, 하드 마스크 층(422)(스페이스들(420)을 통해 보여짐), 전사 층(도시하지 않음) 및 기판(425)(도 23C 참조) 위에 놓인다. 기판은, 반도체 웨이퍼(425)(도 23C 참조) 위에 놓이는 도전 층(예를 들면, 실리콘, 폴리실리콘, Al, W, WSix, Ti, TiN 등)을 포함한다. 집적 회로(400)는 맨드릴들(410, 415)의 단자 단부들에서의 루프들 혹은 벤드들(430)을 포함한다.
전술한 설명으로부터, (예를 들어, 포토리소그래피에 의해) 초기에 패터닝된 수직으로 적층된 맨드릴들(410)이 동일한 폭을 가짐을 알 수 있다. 그러나, 차별적인 쉬링킹(shrinking) 혹은 트리밍(trimming) 후에, 상부 맨드릴(415)이 하부 맨드릴(410)보다 더욱 좁게 만들어진다. 이에 따라, 트리밍 공정에서 더 좁은 섹션들(416)로부터 상부 맨드릴을 완전하게 제거하여 하부 맨드릴(410)의 섹션들 위에 상부 맨드릴이 전혀 없게 되도록, 초기 패턴이 더 좁은 섹션들(416)에서 선택되었다. 또한, 나머지 하부 맨드릴(410)은 이 더 좁은 섹션(416) 내의 하부 맨드릴(410)의 라인들 사이에 상대적으로 더 넓은 스페이스의 윈도우들을 포함한다. 두 개의 이러한 인접 윈도우들이, 도 23A에 도시된 각각의 더 좁은 섹션(416) 내에 도시되어 있다. 후속하는 도면들로부터 알 수 있는 바와 같이, 섹션(416) 내에서의 더 좁은 브리지들 및 넓은 윈도우들의 피쳐들 양쪽 모두는, 피치가 멀티플라잉된 피쳐들과, 컨택트들 등의 피치가 멀티플라잉되지 않은 피쳐들과의 전기적 접속을 용이하게 해준다.
또한, 패턴의 다른 섹션들(417)은 라인들보다 더 넓게 만들어진다. 트리밍 후에, 상부 맨드릴(415)은 어레이 섹션 내에서 보다 넓게 유지된다. 후속하는 도면들로부터 알 수 있는 바와 같이, 이러한 더 넓은 섹션들(417) 내에 형성된 스페이서들은, 더욱 멀리 이격되어 있어서, 또한 컨택트 등의 피치가 멀티플라잉되지 않은 피쳐들을 이용하는, 피치가 멀티플라잉된 라인들의 개별적인 전기적 접속을 용이하게 해준다. 이에 따라, 어레이 내의 라인들을 규정하는 넓은 섹션(417), 좁은 섹션(416), 및 중간 섹션들에서의 세 개의 서로 다른 폭들에 의해 증명되는 바와 같이, 초기 패턴은 패턴을 따른 라인들의 다양한 폭들을 포함하여서, 측벽 스페이서들에 의해 규정될 피쳐들 간의 전기적 접속을 용이하게 해준다.
도 23B를 참조하면, 스페이서들(431)은, 맨드릴들(410, 415) 위에 스페이서 물질을 등각으로 블랭킷 퇴적한 후, 방향성 스페이서 에칭을 행하여(우선적으로 블랭킷 등각 스페이서 층의 수평 세그먼트들을 에칭하여) 스페이서 패턴을 형성함으로써 형성된다. 스페이서들(431)은, 도 23B 내의 맨드릴들(410, 415)의 에지들 상의 두꺼운 흑색 라인들에 의해 표시된다. 트림 및 스페이서 에치들은, 이들이 하드 마스크 층(422)을 에칭하지 않도록 수행될 수 있다. 점선으로 된 화살표들(423)은, 도전 라인들(426)(도 23C 참조)이 (통상의 에칭의 경우) 절단되거나 혹은 (다마신 제조의 경우) 블로킹될 위치를 나타낸다. (도 23C의 도전 라인들(426)이 규정된 후 개별적인 컨택트 마스크에 의해 규정될 수도 있는) 마스크 피쳐들(440)은, 기판(425) 위에 높이는 도전 층으로의 패턴 전사에 이어 형성될 본드 패드들(460)(이하 참조)의 로케이션들로서 기능한다. 예시된 화살표 형상들(423)은 전술한 스페이스의 더 넓은 윈도우들을 가로질러서, 통상의 포토리소그래피에서 블로킹 혹은 절단 마스크를 정확하게 배치할 수 있게 해준다.
다음으로, 도 23C를 참조하면, 스페이서 패턴은 기판(425) 위에 놓이는 도전 층으로 전사되며, 도 23B에 도시된 화살표들 아래에 놓이는 라인들의 부분들은 제거되어 분리된 도전 라인들(426)을 형성하게 된다. 도 23C의 집적 회로는, 라인들(426)에 대한 전기적 컨택트를 확립하기 위한 본드 패드들(460)을 더 포함한다.
통상적으로 도전 라인들을 에칭하는 데에 도 23A-23C에 도시된 시퀀스가 이용되었지만, 이 시퀀스는, 절연체(예를 들면, SiO2) 혹은 반도체(예를 들면, 실리콘) 기판 내에서 다마신 피쳐들 혹은 라인들을 위한 트렌치들을 에칭하는 데에 이용될 수도 있음을 알 것이다.
몇몇 실시예들에서 피치가 증가된 피쳐들이 예시되었지만, 피치가 멀티플라잉되지 않은 피쳐들(예를 들면, 랜딩 패드들)이, 피치가 멀티플라잉된 피쳐들과 나란히 형성될 수 있음을 알 것이다. 몇몇 경우, 피치가 멀티플라잉되지 않은 피쳐들이 피치가 멀티플라잉된 피쳐들 위에 중첩될 수 있다.
이에 따라, 일 실시예에서, 집적 회로를 제조하기 위한 방법이 제공된다. 이 방법은, 기판 위에 제1 폭을 갖는 제1 맨드릴을 제공하는 단계와, 제1 맨드릴의 실질적으로 위에 제1 폭보다 작은 제2 폭을 갖는 제2 맨드릴을 제공하는 단계를 포함한다. 스페이서들은 제1 및 제2 맨드릴들의 측벽들에 동시에 형성된다. 맨드릴들의 적어도 부분들이 스페이서들에 비해 상대적으로 선택적으로 제거되어서, 스페이서들에 의해 규정되는 스페이서 패턴을 형성하게 되며, 이 스페이서 패턴은 기판에 전사된다.
다른 실시예에서, 피치가 하나의 치수(dimension)를 따라 2n배 멀티플라잉된 라인들의 패턴을 형성하기 위해 계층화된 맨드릴들을 이용하는 방법이 제공된다. 이 방법은, 기판 위에 n 계층의 적층된 맨드릴들을 제공하는 단계를 포함하는데, 여기서 n≥2이며, n 계층들 각각은, 서로 실질적으로 평행한 복수의 연장된 맨드릴들을 포함하며, 여기서, 계층 n에서의 인접하는 맨드릴들간의 간격은, 계층 n-1에서의 인접하는 맨드릴들간의 간격보다 크다. 스페이서들은 맨드릴들의 측벽들에 동시에 형성된다.
또다른 실시예에서, 부분적으로 형성된 집적 회로("IC")가 제공된다. 부분적으로 형성된 IC는 기판 위의, 제1 폭(A)을 갖는 제1 맨드릴과, 제1 맨드릴 위의, 제2 폭(B)을 갖는 제2 맨드릴을 포함하는데, 여기서 A＞B이다. 부분적으로 형성된 IC는 맨드릴들의 측벽들 상의 스페이서들을 더 포함하는데, 이 스페이서들은 스페이서 폭(C)를 가지며,
Figure 112009018392095-pct00002
이다.
다른 실시예에서, 마스킹 공정은, 둘 이상의 적층된 막들 위에 패턴을 규정하는 단계를 포함한다. 이 패턴은 둘 이상의 적층된 막으로 전사된다. 적어도 상부 막에서의 엘리먼트들의 치수는, 둘 이상의 적층된 막들 중 하부 막에 비해 감소되어 있어서 둘 이상의 적층된 맨드릴들을 생성하게 된다. 측벽 스페이서들이 적층된 맨드릴들의 측벽들에 형성된다.
본 기술 분야에 통상의 지식을 가진 자라면, 본 발명의 범주로부터 벗어나지 않고 각종 다른 생략, 추가 및 변경이 전술한 방법들 및 구조들에 행해질 수 있음을 알 것이다. 예를 들면, 라인들의 어레이들(예를 들면, 메모리 어레이들)의 관점에서 기술되어 있지만(제한되지 않는 의미임), 본원에 개시된 피치 멀티플리케이션 기술은 각종 상황에 적용될 것이다. 예를 들면, 본원에 개시된 기술은 광학 엘리먼트들(예를 들면, 회절 격자들), MEMS 구조들, 에지 에미터들 등에 적용될 수 있다. 이들 응용예들 중 일부에서, 피치가 멀티플라잉된 피쳐들에 대한 전기적 접속은 요구되지 않아서, 응용을 더욱 간략화할 수 있다. 본원에 개시된 방법들은 피쳐 사이즈들을 감광성 사이즈들 아래로 확장시키는 데에 유용하지만, 광학적 해상도가 제한되지 않는 것에도 적용될 수 있어서 보다 저가의 포토리소그래피 시스템들을 이용할 수 있다. 또한, 본원에 개시된 기술들은, 더 많은 수의 맨드릴 레벨들로 확장될 수 있으며, 다수의 스페이서 퇴적 공정들을 이용하는 기술들과 결합될 수 있으며, 이 공정들은 보다 복잡한 패턴들을 달성하도록 여러 번 반복될 수 있다. 이러한 모든 변경들 및 변화들은, 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 범주 내에 해당되는 것이다.

Claims (51)

  1. 집적 회로를 제조하기 위한 방법으로서,
    기판 위에 제1 폭을 갖는 제1 맨드릴(mandrel)을 제공하는 단계;
    상기 제1 맨드릴 위에, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 맨드릴을 제공하는 단계 - 상기 제1 맨드릴 및 상기 제2 맨드릴은 상이한 물질들로 형성됨 -;
    상기 제1 및 제2 맨드릴들의 측벽들 상에 스페이서들을 동시에 형성하는 단계;
    상기 스페이서들에 대해 상기 맨드릴들의 적어도 일부분들을 선택적으로(selectively) 제거하여 상기 스페이서들에 의해 규정되는 스페이서 패턴을 형성하는 단계; 및
    상기 스페이서 패턴에 의해 규정된 마스크를 통하여 상기 기판을 처리하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서,
    처리 단계는, 상기 스페이서 패턴을 상기 기판에 전사하도록 에칭하는 단계를 포함하는 집적 회로 제조 방법.
  3. 제2항에 있어서,
    처리 단계 전에 상기 스페이서 패턴을 하부 하드 마스크 층에 전사하고 상기 스페이서들을 제거하는 단계를 더 포함하는 집적 회로 제조 방법.
  4. 제3항에 있어서,
    상기 기판은 상부 인터레벨 유전체 층(upper interlevel dielectric layer)을 포함하며 상기 마스크를 통한 처리 단계에서는 다마신 트렌치들(damascene trenches)을 형성하는 집적 회로 제조 방법.
  5. 제4항에 있어서,
    상기 스페이서 패턴은, 루프 단부들(loop ends)을 연결하고 있는 연장된 라인들(elongated lines)을 포함하며, 상기 방법은 처리 단계 전에 상기 루프 단부들을 블로킹(blocking)하는 단계를 더 포함하는 집적 회로 제조 방법.
  6. 제3항에 있어서,
    상기 기판 위에 상기 제1 맨드릴을 제공하는 단계는, 도전체 위에 상기 제1 맨드릴을 제공하는 단계를 포함하는 집적 회로 제조 방법.
  7. 제6항에 있어서,
    상기 스페이서 패턴은 루프 단부들을 연결하고 있는 연장된 라인들을 포함하며, 상기 방법은 처리 단계 전에 상기 루프 단부들을 제거하는 단계를 더 포함하는 집적 회로 제조 방법.
  8. 제1항에 있어서,
    상기 제2 맨드릴을 제공하는 단계는, 상기 제1 맨드릴에 평행하게 연장되는 상기 제2 맨드릴을 제공하는 단계를 포함하는 집적 회로 제조 방법.
  9. 제1항에 있어서,
    상기 제2 맨드릴을 제공하는 단계는, 상기 제1 맨드릴에 관해서 중심에 있는 상기 제2 맨드릴을 제공하는 단계를 포함하는 집적 회로 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서들을 동시에 형성하는 단계에서는, 상기 제1 폭보다 작은 제3 폭을 갖는 스페이서들을 제공하는 집적 회로 제조 방법.
  11. 제1항에 있어서,
    상기 제2 맨드릴을 제공하는 단계는, 200nm보다 큰 해상도 한계를 갖는 포토리소그래피를 이용하는 단계를 포함하는 집적 회로 제조 방법.
  12. 제1항에 있어서,
    상기 제2 맨드릴 상에, 제3 폭을 갖는 제3 맨드릴을 제공하는 단계를 더 포 함하는 집적 회로 제조 방법.
  13. 제12항에 있어서,
    상기 제3 맨드릴을 제공하는 단계는, 상기 제2 폭보다 작은 상기 제3 폭을 갖는 상기 제3 맨드릴을 제공하는 단계를 포함하는 집적 회로 제조 방법.
  14. 제13항에 있어서,
    상기 제3 맨드릴을 제공하는 단계는, 상기 제2 맨드릴에 관해서 중심에 있는 상기 제3 맨드릴을 제공하는 단계를 포함하고, 상기 제3 맨드릴은 상기 제1 맨드릴 및 상기 제2 맨드릴과 상이한 물질로 형성되는 집적 회로 제조 방법.
  15. 제1항에 있어서,
    선택적으로 제거하는 단계는, 상기 제1 맨드릴의 일부분들을 제거하는 단계를 포함하는 집적 회로 제조 방법.
  16. 제1항에 있어서,
    선택적으로 제거하는 단계는, 상기 제2 맨드릴의 측벽들 상의 스페이서들 바로 아래에 상기 제1 맨드릴의 일부분들을 남겨두는 단계를 포함하는 집적 회로 제조 방법.
  17. 제1항에 있어서,
    스페이서들을 형성하는 단계는, 상기 기판의 표면들 상에 스페이서 물질을 블랭킷 퇴적(blanket depositing)하는 단계를 포함하는 집적 회로 제조 방법.
  18. 제1항에 있어서,
    스페이서들을 동시에 형성하는 단계는, 상기 제1 폭의 1/2에서 상기 제2 폭의 1/2을 뺀 것보다 작거나 혹은 동일한 폭을 갖는 스페이서들을 제공하는 단계를 포함하는 집적 회로 제조 방법.
  19. 하나의 치수(dimension)를 따라 피치가 2n배 멀티플라잉된(pitch-multiplied by a factor of 2n) 라인들의 패턴을 형성하기 위해 계층화된(tiered) 맨드릴들을 이용하는 방법으로서,
    기판 위에 n 계층들의 적층된 맨드릴들을 제공하는 단계 - n≥2이며, n 계층들 각각은, 복수의 연장된 맨드릴들을 포함하며, 상기 복수의 연장된 맨드릴들은, 이들 길이의 과반(majority)에서 서로 평행하며, 계층 n에서의 맨드릴들은 계층 n-l에서의 맨드릴들 위에 있으며 계층 n-l에서의 맨드릴들에 평행하며, 계층 n에서의 인접 맨드릴들 간의 간격(distance)은 계층 n-l에서의 인접 맨드릴들간의 간격보다 크며, 상기 맨드릴들 각각은 상이한 물질로 형성됨 -; 및
    상기 맨드릴들의 측벽들 상에 스페이서들을 동시에 형성하는 단계
    를 포함하는 계층화된 맨드릴들의 이용 방법.
  20. 제19항에 있어서,
    n 계층들의 적층된 맨드릴들을 제공하는 단계는, 계층 n-l에서의 맨드릴들에 직접 접촉하는, 계층 n에서의 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  21. 제19항에 있어서,
    n 계층들의 적층된 맨드릴들을 제공하는 단계는, 계층 n-l에서의 맨드릴들 위에 중심이 있는, 계층 n에서의 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  22. 제19항에 있어서,
    상기 스페이서들에 대해 상기 맨드릴들의 적어도 일부분들을 선택적으로 제거하여 상기 스페이서들에 의해 규정되는 스페이서 패턴을 형성하는 단계를 더 포함하는 계층화된 맨드릴들의 이용 방법.
  23. 제22항에 있어서,
    피치가 2n배 멀티플라잉된 라인들의 패턴을 형성하기 위해 상기 스페이서 패턴을 상기 기판에 전사하는 단계를 더 포함하는 계층화된 맨드릴들의 이용 방법.
  24. 제23항에 있어서,
    상기 스페이서 패턴을 상기 기판에 전사하는 단계는, 트렌치들을 규정하는 상기 라인들의 패턴을 형성하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  25. 제19항에 있어서,
    n 계층들의 적층된 맨드릴들을 제공하는 단계는, 라인들을 규정하는 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  26. 제19항에 있어서,
    n 계층들의 적층된 맨드릴들을 제공하는 단계는, 계층 n-l에서의 개별적인 맨드릴들보다 좁은, 계층 n에서의 개별적인 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  27. 제19항에 있어서,
    상기 기판과 상기 맨드릴들 사이에 하나 이상의 하드 마스크 층을 제공하는 단계를 더 포함하는 계층화된 맨드릴들의 이용 방법.
  28. 제19항에 있어서,
    상기 기판과 상기 맨드릴들 사이에 전사 층을 제공하는 단계를 더 포함하는 계층화된 맨드릴들의 이용 방법.
  29. 제19항에 있어서,
    상기 기판 위에 n 계층들의 적층된 맨드릴들을 제공하는 단계는, 반도체 웨이퍼 위에 n 계층들의 적층된 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  30. 제29항에 있어서,
    상기 기판 위에 n 계층들의 적층된 맨드릴들을 제공하는 단계는, 상기 반도체 웨이퍼 위에 인터레벨 유전체 층을 포함하는 기판 위에 n 계층들의 적층된 맨드릴들을 제공하는 단계를 포함하는 계층화된 맨드릴들의 이용 방법.
  31. 기판 위에 놓이는 마스크를 포함하는, 집적 회로를 제조하기 위한 마스크 구조물로서,
    상기 마스크는,
    상기 기판 위의, 제1 폭(A)을 갖는 제1 맨드릴, 및 상기 제1 맨드릴 위의, 제2 폭(B)을 갖는 제2 맨드릴 ― A＞B 이며, 상기 맨드릴들 각각은 상이한 물질로 형성됨 ―; 및
    맨드릴들의 측벽들 상의 스페이서들 ― 상기 스페이서들은 스페이서 폭(C)을 가지며,
    Figure 112014053528811-pct00003
    임 ―
    을 포함하는 마스크 구조물.
  32. 제31항에 있어서,
    상기 제2 맨드릴은 상기 제1 맨드릴 위에 있는, 마스크 구조물.
  33. 제31항에 있어서,
    Figure 112014053528811-pct00004
    인, 마스크 구조물.
  34. 제33항에 있어서,
    Figure 112014053528811-pct00005
    인, 마스크 구조물.
  35. 제31항에 있어서,
    상기 제2 맨드릴은 상기 제1 맨드릴에 관해서 중심에 있는, 마스크 구조물.
  36. 제31항에 있어서,
    상기 제2 맨드릴 위의, 제3 폭을 갖는 제3 맨드릴을 더 포함하며, 상기 제3 폭은 상기 제2 폭보다 작은, 마스크 구조물.
  37. 제36항에 있어서,
    상기 제3 맨드릴은 상기 제2 맨드릴에 관해서 중심에 있는, 마스크 구조물.
  38. 제31항에 있어서,
    상기 제1 및 제2 맨드릴들은 평행한 라인들인, 마스크 구조물.
  39. 제31항에 있어서,
    상기 스페이서들은 스페이서 패턴을 규정하는, 마스크 구조물.
  40. 제39항에 있어서,
    상기 스페이서 패턴은, NAND 플래시 메모리에 대한 제어 게이트 스택의 피쳐(feature)들을 포함하는, 마스크 구조물.
  41. 제39항에 있어서,
    상기 스페이서 패턴은 로직 어레이의 피쳐들을 포함하는, 마스크 구조물.
  42. 제39항에 있어서,
    상기 스페이서 패턴은 게이트 어레이의 피쳐들을 포함하는, 마스크 구조물.
  43. 제39항에 있어서,
    상기 스페이서 패턴은 메모리 어레이의 피쳐들을 포함하는, 마스크 구조물.
  44. 제39항에 있어서,
    상기 스페이서 패턴은 동적 랜덤 액세스 메모리(DRAM) 디바이스의 피쳐들을 포함하는, 마스크 구조물.
  45. 마스킹 프로세스로서,
    둘 이상의 적층된 막들 위에 패턴을 규정하는 단계;
    상기 둘 이상의 적층된 막들에 상기 패턴을 전사하는 단계;
    둘 이상의 적층된 맨드릴들을 생성하기 위해 상기 둘 이상의 적층된 막들 중 하부 막에 대해 적어도 상부 막의 엘리먼트들의 치수들을 감소시키는 단계 - 각각의 맨드릴은 상이한 물질로 형성됨 -; 및
    상기 적층된 맨드릴들의 측벽들 상에 측벽 스페이서들을 형성하는 단계
    를 포함하는 마스킹 프로세스.
  46. 제45항에 있어서,
    상기 패턴을 규정하는 단계는 포토리소그래피를 포함하는 마스킹 프로세스.
  47. 제45항에 있어서,
    상기 패턴을 규정하는 단계는, 상기 상부 막의 다른 섹션들보다 좁은 폭을 갖는 상기 상부 막의 일부 섹션들을 형성하는 단계를 포함하며, 상기 좁은 폭은, 치수들을 감소시킬 때 상기 상부 막의 좁은 섹션들이 제거되는 반면에, 상기 좁은 섹션보다 넓은 상기 상부 막의 상기 다른 섹션들은 치수들을 감소시킨 후에 맨드릴로서 남아 있게 되도록 선택되는 마스킹 프로세스.
  48. 제45항에 있어서,
    상기 패턴을 규정하는 단계는, 다른 섹션들보다 넓은 상기 패턴의 일부 섹션들을 형성하는 단계를 포함하며, 상기 넓은 섹션들의 폭은, 포토리소그래피에 의해 상기 넓은 섹션들 내의 상기 측벽 스페이서들에 의해 규정된 피쳐들에 대한 컨택트를 규정할 수 있게 되며, 반면에 포토리소그래피에 의해 상기 패턴의 다른 섹션들 내의 상기 측벽 스페이서들에 의해 규정된 피쳐들에 개별적으로 컨택트할 수 없게 되도록, 상기 넓은 섹션들 내에 형성된 상기 측벽 스페이서들을 분리하도록 선택되는 마스킹 프로세스.
  49. 제45항에 있어서,
    상기 패턴을 규정하는 단계는, 상기 측벽 스페이서들에 의해 규정된 피쳐들 간의 전기적 접속을 용이하게 하기 위해 상기 패턴을 따라 라인들의 폭들을 변화시키는 단계를 포함하는 마스킹 프로세스.
  50. 제45항에 있어서,
    상기 패턴을 규정하는 단계는, 상기 패턴의 윈도우 섹션 내의 상기 하부 막의 인접 세그먼트들 사이에 윈도우를 포함하여, 상기 패턴의 다른 섹션들 내의 상기 하부 막에 의해 규정된 맨드릴 상에 형성된 스페이서들 간의 거리에 대해, 상기 윈도우 섹션 내의 상기 하부 막에 의해 규정된 맨드릴 상에 형성된 스페이서들 간의 거리를 증가시키는 단계를 포함하는 마스킹 프로세스.
  51. 제50항에 있어서,
    상기 윈도우 섹션은, 상기 스페이서들에 의해 규정된 피쳐들에 대한, 피치가 멀티플라잉되지 않은 컨택트들을 가능하게 하기에 충분한 스페이서들의 측면 분리(lateral separation)를 허용하는 인접 윈도우들을 포함하는 마스킹 프로세스.
KR20097006260A 2006-08-30 2007-08-20 2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ｉｃ 구조들 KR101483804B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/514,117 2006-08-30
US11/514,117 US7611980B2 (en) 2006-08-30 2006-08-30 Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
PCT/US2007/018395 WO2008027239A2 (en) 2006-08-30 2007-08-20 Single spacer process for multiplying pitch by a factor greater than two and related intermediate ic structures

Publications (2)

Publication Number Publication Date
KR20090057283A KR20090057283A (ko) 2009-06-04
KR101483804B1 true KR101483804B1 (ko) 2015-01-16

Family

ID=39136473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20097006260A KR101483804B1 (ko) 2006-08-30 2007-08-20 2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ｉｃ 구조들

Country Status (6)

Country Link
US (4) US7611980B2 (ko)
JP (1) JP5263547B2 (ko)
KR (1) KR101483804B1 (ko)
CN (1) CN101529557B (ko)
TW (1) TWI383432B (ko)
WO (1) WO2008027239A2 (ko)

Families Citing this family (574)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
KR100866723B1 (ko) * 2006-12-28 2008-11-05 주식회사 하이닉스반도체 반도체 소자 및 그의 미세 패턴 형성 방법
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US20090004868A1 (en) * 2007-06-29 2009-01-01 Doyle Brian S Amorphous silicon oxidation patterning
KR100861169B1 (ko) * 2007-07-27 2008-09-30 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
KR100965775B1 (ko) * 2007-09-12 2010-06-24 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8716135B1 (en) * 2008-01-30 2014-05-06 Cadence Design Systems, Inc. Method of eliminating a lithography operation
JP5086283B2 (ja) * 2008-02-15 2012-11-28 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
KR100933868B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
JP5160302B2 (ja) * 2008-05-19 2013-03-13 株式会社東芝 半導体装置の製造方法
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
JP2010003826A (ja) * 2008-06-19 2010-01-07 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP4789158B2 (ja) 2008-08-18 2011-10-12 株式会社東芝 半導体装置の製造方法、及び半導体装置
KR20100049334A (ko) * 2008-11-03 2010-05-12 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8048813B2 (en) * 2008-12-01 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing delamination in the fabrication of small-pitch devices
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8138092B2 (en) * 2009-01-09 2012-03-20 Lam Research Corporation Spacer formation for array double patterning
JP5330004B2 (ja) * 2009-02-03 2013-10-30 株式会社東芝 半導体装置の製造方法
US7829466B2 (en) * 2009-02-04 2010-11-09 GlobalFoundries, Inc. Methods for fabricating FinFET structures having different channel lengths
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8043964B2 (en) 2009-05-20 2011-10-25 Micron Technology, Inc. Method for providing electrical connections to spaced conductive lines
US8728335B2 (en) * 2009-07-23 2014-05-20 Dow Corning Corporation Method and materials for double patterning
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US8354331B2 (en) * 2009-12-01 2013-01-15 International Business Machines Corporation Multiplying pattern density by single sidewall imaging transfer
US7871909B1 (en) * 2010-01-19 2011-01-18 Sandisk 3D Llc Methods of using single spacer to triple line/space frequency
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8764999B2 (en) * 2010-11-23 2014-07-01 Tokyo Electron Limited Sidewall image transfer pitch doubling and inline critical dimension slimming
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US8922020B2 (en) 2010-12-29 2014-12-30 Macronix International Co., Ltd. Integrated circuit pattern and method
US20120175745A1 (en) * 2011-01-06 2012-07-12 Nanya Technology Corporation Methods for fabricating semiconductor devices and semiconductor devices using the same
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
CN102623423B (zh) * 2011-01-26 2015-01-28 旺宏电子股份有限公司 集成电路图案及多重图案化方法
JP5289479B2 (ja) * 2011-02-14 2013-09-11 株式会社東芝 半導体装置の製造方法
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
JP2013004669A (ja) * 2011-06-15 2013-01-07 Toshiba Corp パターン形成方法、電子デバイスの製造方法及び電子デバイス
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US20130065397A1 (en) * 2011-09-12 2013-03-14 Vigma Nanoelectronics Methods to increase pattern density and release overlay requirement by combining a mask design with special fabrication processes
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US20130115778A1 (en) * 2011-11-04 2013-05-09 Applied Materials, Inc. Dry Etch Processes
US8629040B2 (en) 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8728940B2 (en) * 2012-01-26 2014-05-20 Micron Technology, Inc. Memory arrays and methods of forming same
US8741776B2 (en) * 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US8524605B1 (en) * 2012-04-16 2013-09-03 Vigma Nanoelectronics Fabrication and mask design methods using spatial frequency sextupling technique
US8980111B2 (en) 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
US9006911B2 (en) 2012-05-16 2015-04-14 Nanya Technology Corporation Method for forming patterns of dense conductor lines and their contact pads, and memory array having dense conductor lines and contact pads
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US8716133B2 (en) 2012-08-23 2014-05-06 International Business Machines Corporation Three photomask sidewall image transfer method
US8815740B2 (en) * 2012-08-24 2014-08-26 Kabushiki Kaisha Toshiba Method for forming pattern and method for fabricating semiconductor device
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
KR20140029050A (ko) 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US9324811B2 (en) 2012-09-26 2016-04-26 Asm Ip Holding B.V. Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8986920B2 (en) * 2012-11-13 2015-03-24 Nanya Technology Corporation Method for forming quarter-pitch patterns
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US8941189B2 (en) 2013-01-07 2015-01-27 International Business Machines Corporation Fin-shaped field effect transistor (finFET) structures having multiple threshold voltages (Vt) and method of forming
CN103928303A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 多重图形的形成方法
CN103928312B (zh) * 2013-01-10 2016-12-28 中芯国际集成电路制造(上海)有限公司 图案的形成方法
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US8835328B2 (en) * 2013-02-08 2014-09-16 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved semiconductor fin structures
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US8623770B1 (en) 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
TWI487004B (zh) * 2013-03-01 2015-06-01 Winbond Electronics Corp 圖案化的方法及記憶體元件的形成方法
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9240346B2 (en) 2013-03-14 2016-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Double patterning method
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8969205B2 (en) * 2013-03-28 2015-03-03 GlobalFoundries, Inc. Double patterning via triangular shaped sidewall spacers
CN104078330B (zh) * 2013-03-28 2018-03-06 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN104078329B (zh) * 2013-03-28 2019-05-28 中芯国际集成电路制造(上海)有限公司 自对准多重图形的形成方法
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8969206B1 (en) * 2013-09-04 2015-03-03 Sandisk Technologies Inc. Triple patterning NAND flash memory with stepped mandrel
US9613806B2 (en) 2013-09-04 2017-04-04 Sandisk Technologies Llc Triple patterning NAND flash memory
US8932955B1 (en) 2013-09-04 2015-01-13 Sandisk Technologies Inc. Triple patterning NAND flash memory with SOC
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9006110B1 (en) * 2013-11-08 2015-04-14 United Microelectronics Corp. Method for fabricating patterned structure of semiconductor device
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9136162B2 (en) * 2013-12-05 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Trench formation using horn shaped spacer
CN105917445B (zh) 2014-01-13 2020-05-22 应用材料公司 具有空间原子层沉积的自对准式双图案化
US9425049B2 (en) 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
US9368349B2 (en) 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
US9224617B2 (en) * 2014-01-29 2015-12-29 Globalfoundries Inc. Forming cross-coupled line segments
KR101860249B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9404587B2 (en) 2014-04-24 2016-08-02 ASM IP Holding B.V Lockout tagout for semiconductor vacuum valve
US9257282B2 (en) * 2014-05-02 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9123656B1 (en) * 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9425058B2 (en) * 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
TWI621210B (zh) * 2014-08-27 2018-04-11 聯華電子股份有限公司 一種製作半導體元件的方法
US9224744B1 (en) 2014-09-03 2015-12-29 Sandisk Technologies Inc. Wide and narrow patterning using common process
US9941139B2 (en) * 2014-09-10 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9478461B2 (en) * 2014-09-24 2016-10-25 Sandisk Technologies Llc Conductive line structure with openings
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9337050B1 (en) * 2014-12-05 2016-05-10 Globalfoundries Inc. Methods of forming fins for finFET semiconductor devices and the selective removal of such fins
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
KR102323251B1 (ko) 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9390922B1 (en) 2015-02-06 2016-07-12 Sandisk Technologies Llc Process for forming wide and narrow conductive lines
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
US9425047B1 (en) 2015-02-19 2016-08-23 Sandisk Technologies Llc Self-aligned process using variable-fluidity material
US9443731B1 (en) 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
KR102337410B1 (ko) 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9502428B1 (en) 2015-04-29 2016-11-22 Sandisk Technologies Llc Sidewall assisted process for wide and narrow line formation
US9595444B2 (en) 2015-05-14 2017-03-14 Sandisk Technologies Llc Floating gate separation in NAND flash memory
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
TWI653687B (zh) * 2015-07-01 2019-03-11 聯華電子股份有限公司 半導體元件及其製作方法
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
KR102436100B1 (ko) * 2015-09-24 2022-08-24 도쿄엘렉트론가부시키가이샤 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
CN108700802A (zh) 2015-12-31 2018-10-23 Asml荷兰有限公司 蚀刻辅助特征
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US9679771B1 (en) * 2016-03-07 2017-06-13 Peking University Shenzhen Graduate School Fabrication and design methods using selective etching and dual-material self-aligned multiple patterning processes to reduce the cut-hole patterning yield loss
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
KR102328551B1 (ko) * 2016-04-29 2021-11-17 도쿄엘렉트론가부시키가이샤 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9773870B1 (en) 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US10381226B2 (en) 2016-07-27 2019-08-13 Asm Ip Holding B.V. Method of processing substrate
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9997369B2 (en) 2016-09-27 2018-06-12 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
US9887127B1 (en) * 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10840150B2 (en) * 2017-01-10 2020-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US9911914B1 (en) 2017-03-28 2018-03-06 International Business Machines Corporation Sub-lithographic magnetic tunnel junctions for magnetic random access memory devices
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10510540B2 (en) * 2017-07-15 2019-12-17 Micromaterials Llc Mask scheme for cut pattern flow with enlarged EPE window
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
CN107731665B (zh) * 2017-11-13 2023-07-25 长鑫存储技术有限公司 用于间距倍增的集成电路制造
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
US11639811B2 (en) 2017-11-27 2023-05-02 Asm Ip Holding B.V. Apparatus including a clean mini environment
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10573528B2 (en) 2017-12-14 2020-02-25 Tessera, Inc. Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US20190207101A1 (en) * 2017-12-28 2019-07-04 Spin Transfer Technologies, Inc. Photolithographic method for fabricating dense pillar arrays using spacers as a pattern
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10629436B2 (en) 2018-04-12 2020-04-21 International Business Machines Corporation Spacer image transfer with double mandrel
CN110391136B (zh) * 2018-04-17 2022-03-15 联华电子股份有限公司 图案化方法
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR20190129718A (ko) 2018-05-11 2019-11-20 에이에스엠 아이피 홀딩 비.브이. 기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
TWI819010B (zh) 2018-06-27 2023-10-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US10622301B2 (en) 2018-08-17 2020-04-14 International Business Machines Corporation Method of forming a straight via profile with precise critical dimension control
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
EP3660890B1 (en) * 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
US11107728B2 (en) 2019-05-22 2021-08-31 International Business Machines Corporation Interconnects with tight pitch and reduced resistance
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
JP2021019198A (ja) 2019-07-19 2021-02-15 エーエスエム・アイピー・ホールディング・ベー・フェー トポロジー制御されたアモルファスカーボンポリマー膜の形成方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP2021097227A (ja) 2019-12-17 2021-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
TW202129068A (zh) 2020-01-20 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 形成薄膜之方法及修飾薄膜表面之方法
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
US11854806B2 (en) 2020-05-22 2023-12-26 Tokyo Electron Limited Method for pattern reduction using a staircase spacer
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012565A (ko) * 1996-07-25 1998-04-30 김광호 반도체 장치의 제조방법
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR20030074803A (ko) * 2001-02-09 2003-09-19 마이크론 테크놀로지, 인크 단전자 저장에 기초한 동적 메모리
KR20050066176A (ko) * 2003-12-26 2005-06-30 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.

Family Cites Families (209)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US115978A (en) * 1871-06-13 Improvement in corn-harvesters
US77524A (en) * 1868-05-05 Improvement in harvesters
US292991A (en) * 1884-02-05 Machine for cutting heads of boxes
JPS5229344A (en) 1975-08-30 1977-03-05 Brother Ind Ltd Machine with automatic thread cutter
JPS5748237Y2 (ko) 1978-12-28 1982-10-22
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
JPS5898942A (ja) * 1981-12-09 1983-06-13 Hitachi Ltd 超微細パタ−ンの形成法
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
JPS607736A (ja) * 1983-06-27 1985-01-16 Toshiba Corp 半導体装置の製造方法
US4716131A (en) * 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPS6425537A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Fine pattern forming method
JPS6435916U (ko) 1987-08-28 1989-03-03
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) * 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5047117A (en) * 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) * 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970007173B1 (ko) * 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) * 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
KR19980012565U (ko) 1996-08-27 1998-06-05 양재신 버스용 에어컨 덕트의 취부구조
US5998256A (en) * 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
KR200173196Y1 (ko) 1997-06-19 2000-03-02 에릭 발리베 모터의 브러시홀더
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6222244B1 (en) * 1998-06-08 2001-04-24 International Business Machines Corporation Electrically blowable fuse with reduced cross-sectional area
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6140217A (en) * 1998-07-16 2000-10-31 International Business Machines Corporation Technique for extending the limits of photolithography
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US7463124B2 (en) * 1998-08-24 2008-12-09 Leviton Manufacturing Co., Inc. Circuit interrupting device with reverse wiring protection
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6438497B1 (en) * 1998-12-11 2002-08-20 Symyx Technologies Method for conducting sensor array-based rapid materials characterization
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
DE19921965B4 (de) * 1999-05-12 2007-11-15 Stahlecker, Fritz Feinzahngarnitur einer Auflösewalze für eine Offenend-Spinnmaschine
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) * 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP3805603B2 (ja) * 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
KR100398955B1 (ko) * 2001-08-02 2003-09-19 삼성전자주식회사 이이피롬 메모리 셀 및 형성 방법
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) * 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) * 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) * 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) * 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US7026247B2 (en) * 2003-10-28 2006-04-11 International Business Machines Corporation Nanocircuit and self-correcting etching method for fabricating same
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
TWI274397B (en) 2003-11-20 2007-02-21 Winbond Electronics Corp Method for forming narrow trench structure and method for forming gate structure with narrow spacing
KR101002928B1 (ko) 2003-11-29 2010-12-27 주식회사 하이닉스반도체 반도체 소자의 미세 라인 형성방법
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100614651B1 (ko) 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) * 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7244638B2 (en) 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20070190762A1 (en) 2006-02-13 2007-08-16 Asml Netherlands B.V. Device manufacturing method and computer program product
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
KR100763538B1 (ko) 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012565A (ko) * 1996-07-25 1998-04-30 김광호 반도체 장치의 제조방법
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR20030074803A (ko) * 2001-02-09 2003-09-19 마이크론 테크놀로지, 인크 단전자 저장에 기초한 동적 메모리
KR20050066176A (ko) * 2003-12-26 2005-06-30 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.

Also Published As

Publication number Publication date
KR20090057283A (ko) 2009-06-04
US20080057692A1 (en) 2008-03-06
TWI383432B (zh) 2013-01-21
US8883644B2 (en) 2014-11-11
US9478497B2 (en) 2016-10-25
CN101529557A (zh) 2009-09-09
US8557704B2 (en) 2013-10-15
TW200830358A (en) 2008-07-16
JP5263547B2 (ja) 2013-08-14
US20140038416A1 (en) 2014-02-06
WO2008027239A2 (en) 2008-03-06
WO2008027239A3 (en) 2008-09-12
CN101529557B (zh) 2011-06-15
US20100029081A1 (en) 2010-02-04
US7611980B2 (en) 2009-11-03
US20150054168A1 (en) 2015-02-26
JP2010503206A (ja) 2010-01-28

Similar Documents

Publication Publication Date Title
KR101483804B1 (ko) 2배 넘게 피치를 멀티플라잉하기 위한 단일 스페이서 프로세스 및 관련 중간 ｉｃ 구조들
US11348788B2 (en) Methods for device fabrication using pitch reduction
US7666578B2 (en) Efficient pitch multiplication process
US8431971B2 (en) Pitch multiplied mask patterns for isolated features
US9099402B2 (en) Integrated circuit structure having arrays of small, closely spaced features
US9082829B2 (en) Methods for forming arrays of small, closely spaced features
US7115525B2 (en) Method for integrated circuit fabrication using pitch multiplication

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180104

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 6