JPH0855908A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0855908A JPH0855908A JP19296194A JP19296194A JPH0855908A JP H0855908 A JPH0855908 A JP H0855908A JP 19296194 A JP19296194 A JP 19296194A JP 19296194 A JP19296194 A JP 19296194A JP H0855908 A JPH0855908 A JP H0855908A
- Authority
- JP
- Japan
- Prior art keywords
- film
- cell
- width
- oxide film
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 ワ−ド線１の幅（BB' 断面）はリソグラフィ
−工程による加工限界の1/4 倍まで縮小でき、隣接する
ワ−ド線１の間隔（BB' 断面）は、加工限界の1/4 倍ま
で縮小可能である。同様に、素子分離による分離幅、及
び素子幅(AA'断面）も1/4 倍まで縮小可能である。 【効果】 以上のような構成をとることによりリソグラ
フィ−工程の加工限界を持って形しえされた従来の装置
に比較して1/4 倍に縮小可能な半導体記憶装置が得られ
る。
−工程による加工限界の1/4 倍まで縮小でき、隣接する
ワ−ド線１の間隔（BB' 断面）は、加工限界の1/4 倍ま
で縮小可能である。同様に、素子分離による分離幅、及
び素子幅(AA'断面）も1/4 倍まで縮小可能である。 【効果】 以上のような構成をとることによりリソグラ
フィ−工程の加工限界を持って形しえされた従来の装置
に比較して1/4 倍に縮小可能な半導体記憶装置が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に微細な
素子分離領域を有する半導体装置に関する。
素子分離領域を有する半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の素子分離技術として
は、一般にLOCOS(Local Oxidation ofSilicon）法と呼
ばれる分離技術が用いられてきた。このLOCOS 法を図25
を用いて以下に説明する。
は、一般にLOCOS(Local Oxidation ofSilicon）法と呼
ばれる分離技術が用いられてきた。このLOCOS 法を図25
を用いて以下に説明する。
【０００３】まず、シリコン基板１の表面に酸化により
薄い酸化膜1aを形成した後、この酸化膜1a上に窒化シリ
コン膜２のパターンを形成する。その後、シリコン基板
１表面を酸化する。ここで窒化膜２によりマスクされな
かった領域には厚い酸化膜３が形成されるが、同時に横
方向にも若干酸化が進行するため窒化膜が押し上げら
れ、この部分ではいわゆるバーズビークが発生する。こ
のため素子分離領域は必要以上に大きくなり、半導体装
置の微細化を制限する。
薄い酸化膜1aを形成した後、この酸化膜1a上に窒化シリ
コン膜２のパターンを形成する。その後、シリコン基板
１表面を酸化する。ここで窒化膜２によりマスクされな
かった領域には厚い酸化膜３が形成されるが、同時に横
方向にも若干酸化が進行するため窒化膜が押し上げら
れ、この部分ではいわゆるバーズビークが発生する。こ
のため素子分離領域は必要以上に大きくなり、半導体装
置の微細化を制限する。
【０００４】そこでより小さな領域に素子分離領域を形
成する方法としてトレンチ素子分離技術が最近開発され
ている。このトレンチ素子分離技術を図26を用いて以下
に説明する。
成する方法としてトレンチ素子分離技術が最近開発され
ている。このトレンチ素子分離技術を図26を用いて以下
に説明する。
【０００５】まず、シリコン基板１上にＳｉＯ2 マスク
４を形成し、次いでRIE (ReactiveIon Etching)法等の
異方性エッチングで基板１に深く溝を掘る。次に、CVD
(Chemical Vapor Deposition)法等により、酸化膜５等
の絶縁膜を溝に埋込む。
４を形成し、次いでRIE (ReactiveIon Etching)法等の
異方性エッチングで基板１に深く溝を掘る。次に、CVD
(Chemical Vapor Deposition)法等により、酸化膜５等
の絶縁膜を溝に埋込む。
【０００６】このようなトレンチ技術による半導体装置
では、横方向に酸化が進行するLOCOS 法による素子分離
とは異なり、横方向に拡がることなく素子分離の幅を狭
くとることができる。
では、横方向に酸化が進行するLOCOS 法による素子分離
とは異なり、横方向に拡がることなく素子分離の幅を狭
くとることができる。
【０００７】以上述べたトレンチ素子分離技術によれば
サブミクロンオーダーの分離は可能である。しかしなが
らリソグラフィー工程の加工限界よりも微細な素子分離
領域の形成は困難である。
サブミクロンオーダーの分離は可能である。しかしなが
らリソグラフィー工程の加工限界よりも微細な素子分離
領域の形成は困難である。
【０００８】一方、最近、Ｅ2 PROM等の不揮発性のメモ
リセル、あるいはDRAM等のメモリセルを直列に接続する
ことにより高集積化を図ったいわゆるNAND型セルといわ
れるものが知られている。
リセル、あるいはDRAM等のメモリセルを直列に接続する
ことにより高集積化を図ったいわゆるNAND型セルといわ
れるものが知られている。
【０００９】図28はEEPROMのNANDセルを示す平面図であ
り、図29(a),(b) は、そのA-A,B-B断面である。又、図2
7はNANDセルの等価回路である。このEEPROMは４個のメ
モリーセルＭ1 〜Ｍ4 と、２個の選択MOS トランジス
タ、ＱS1，ＱS2を、そのソース・ドレイン拡散層を共有
する形で直列接続してNANDセルを構成している。この様
なNANDセルがマトリックス配列されてメモリ・アレイが
構成される。NANDセルのドレインは選択トランジスタＱ
S1を介してビット線BLに接続される。又NANDセルのソー
スは選択トランジスタＱS2を介して、接地線に接続され
る。各メモリセルの制御ゲート、Ｍ1 〜Ｍ4 は、ビット
線BLと交差するワード線WLに接続される。
り、図29(a),(b) は、そのA-A,B-B断面である。又、図2
7はNANDセルの等価回路である。このEEPROMは４個のメ
モリーセルＭ1 〜Ｍ4 と、２個の選択MOS トランジス
タ、ＱS1，ＱS2を、そのソース・ドレイン拡散層を共有
する形で直列接続してNANDセルを構成している。この様
なNANDセルがマトリックス配列されてメモリ・アレイが
構成される。NANDセルのドレインは選択トランジスタＱ
S1を介してビット線BLに接続される。又NANDセルのソー
スは選択トランジスタＱS2を介して、接地線に接続され
る。各メモリセルの制御ゲート、Ｍ1 〜Ｍ4 は、ビット
線BLと交差するワード線WLに接続される。
【００１０】具体的なセル構造を図29により説明する。
Ｎ型シリコン基板42上に、P-ウェル40を設ける。このＰ
ウェル40上にメモリセルを形成し、周辺回路はメモリセ
ルと別のP-ウェル上にもうける。NANDセルはP-ウェル40
上の素子分離絶縁膜48で囲まれた一つの領域に、４個の
メモリセルとそれをはさむ２つの選択、トランジスタが
形成されている。各メモリセルはP-ウェル40上に50〜 2
00Ａの熱酸化膜からなる第１ゲート絶縁膜52を介して、
500〜4000Ａの第１層多結晶シリコン膜により浮遊ゲー
ト50が形成され、この上に 150〜 400Ａの熱酸化膜から
なる第３ゲート絶縁膜56を介して、1000〜4000Ａの第２
層多結晶シリコン膜により制御ゲート54が形成されてい
る。制御ゲート54は一方向に連続的に配設されて、ワー
ド線WLとなる。各メモリセルのソース・ドレイン拡散層
となるｎ型層、68,70,72,74,76は隣接するもの同士で共
有する形で、４個のメモリセルが直列接続されている。
NANDセルの一端のドレインは、ゲート電極58により構成
される選択MOS トランジスタを介してビット線46に接続
され、他端のソースはゲート電極62により構成されるも
う一つの選択トランジスタを介して、接地線に接続され
ている。
Ｎ型シリコン基板42上に、P-ウェル40を設ける。このＰ
ウェル40上にメモリセルを形成し、周辺回路はメモリセ
ルと別のP-ウェル上にもうける。NANDセルはP-ウェル40
上の素子分離絶縁膜48で囲まれた一つの領域に、４個の
メモリセルとそれをはさむ２つの選択、トランジスタが
形成されている。各メモリセルはP-ウェル40上に50〜 2
00Ａの熱酸化膜からなる第１ゲート絶縁膜52を介して、
500〜4000Ａの第１層多結晶シリコン膜により浮遊ゲー
ト50が形成され、この上に 150〜 400Ａの熱酸化膜から
なる第３ゲート絶縁膜56を介して、1000〜4000Ａの第２
層多結晶シリコン膜により制御ゲート54が形成されてい
る。制御ゲート54は一方向に連続的に配設されて、ワー
ド線WLとなる。各メモリセルのソース・ドレイン拡散層
となるｎ型層、68,70,72,74,76は隣接するもの同士で共
有する形で、４個のメモリセルが直列接続されている。
NANDセルの一端のドレインは、ゲート電極58により構成
される選択MOS トランジスタを介してビット線46に接続
され、他端のソースはゲート電極62により構成されるも
う一つの選択トランジスタを介して、接地線に接続され
ている。
【００１１】２つの選択トランジスタは、P-ウェル40上
に 250〜 400Ａの熱酸化膜からなる第２ゲート絶縁膜を
介して、第１層多結晶シリコン膜により、選択ゲート 5
8,62が形成される。
に 250〜 400Ａの熱酸化膜からなる第２ゲート絶縁膜を
介して、第１層多結晶シリコン膜により、選択ゲート 5
8,62が形成される。
【００１２】この上に第３ゲート絶縁膜56を介して、選
択ゲート 58,62上に第２層多結晶シリコンより成る配線
60,64が形成される。ここで選択ゲート 58,62と、配線
60,64とは所定の間隔のスルーホールで接続され、低抵
抗化される。
択ゲート 58,62上に第２層多結晶シリコンより成る配線
60,64が形成される。ここで選択ゲート 58,62と、配線
60,64とは所定の間隔のスルーホールで接続され、低抵
抗化される。
【００１３】ここで、各メモリセルの浮遊ゲート50と制
御ゲート54と選択ゲート 58,62と選択ゲート上の低抵抗
上用配線 60,64はそれぞれ、チャネル長方向については
同一エッチングマスクを用いて同時にパターニングして
エッヂを揃えている。ソース・ドレイン拡散層となるｎ
型層 66,78は、これらの制御ゲート54、および選択ゲー
ト上の多結晶配線 60,64をマスクとしてヒ素又はリンの
イオンにて形成される。
御ゲート54と選択ゲート 58,62と選択ゲート上の低抵抗
上用配線 60,64はそれぞれ、チャネル長方向については
同一エッチングマスクを用いて同時にパターニングして
エッヂを揃えている。ソース・ドレイン拡散層となるｎ
型層 66,78は、これらの制御ゲート54、および選択ゲー
ト上の多結晶配線 60,64をマスクとしてヒ素又はリンの
イオンにて形成される。
【００１４】しかしながら、これらNAND型セルの素子領
域及び分離領域は前述した加工限界に依存しており、メ
モリセルアレイ全体として更なる高集積化を図ることは
困難であった。
域及び分離領域は前述した加工限界に依存しており、メ
モリセルアレイ全体として更なる高集積化を図ることは
困難であった。
【００１５】
【発明が解決しようとする課題】以上、述べたように従
来の素子分離技術では、素子領域及び素子分離領域をさ
らに微細化することは困難であり、NAND型セル等の半導
体全体の面積の縮小化に限界があった。本発明は、リソ
グラフィー工程の加工限界よりも微細な素子領域及び素
子分離領域を有する半導体装置を提供することを目的と
する。
来の素子分離技術では、素子領域及び素子分離領域をさ
らに微細化することは困難であり、NAND型セル等の半導
体全体の面積の縮小化に限界があった。本発明は、リソ
グラフィー工程の加工限界よりも微細な素子領域及び素
子分離領域を有する半導体装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段及び作用】上記課題を解決
するために、本発明は半導体基板上に複数個直列に接続
された素子から構成されるセルユニットがアレイ状に配
列されたセルアレイが形成され、セルユニットの一端に
は第１の方向に延在する第１の導電層が接続され、又、
セルユニットの複数の素子に接続されお互いに分離され
る形で第２の方向に延在する複数の第２の導電層が形成
され、さらに第２の方向に隣接するセルユニット間を所
定幅をもって分離する素子分離領域とを備え、前記第２
の方向の所定幅もしくはセルユニットの幅は最小加工寸
法の略1/4 であることを特徴とする半導体装置を提供す
る。
するために、本発明は半導体基板上に複数個直列に接続
された素子から構成されるセルユニットがアレイ状に配
列されたセルアレイが形成され、セルユニットの一端に
は第１の方向に延在する第１の導電層が接続され、又、
セルユニットの複数の素子に接続されお互いに分離され
る形で第２の方向に延在する複数の第２の導電層が形成
され、さらに第２の方向に隣接するセルユニット間を所
定幅をもって分離する素子分離領域とを備え、前記第２
の方向の所定幅もしくはセルユニットの幅は最小加工寸
法の略1/4 であることを特徴とする半導体装置を提供す
る。
【００１７】
【実施例】本発明の実施例について図面を用いて詳細に
説明する。図１は本発明の第１の実施例であるNAND型EE
PROMのセルアレイの平面図であり、図面の縦方向に配列
された配線１が従来例の図28の制御ゲートに対応してい
る。そして図１のメモリセル領域の紙面横方向に図27に
示した如きNANDセルが隣接したセル同士は素子分離領域
で分離されて複数配置される。複数のワード線１はメモ
リセル領域から引き伸ばされ、ワード線コンタクト３に
つなげられている。また、セレクトゲート２はセレクト
ゲートコンタクト４につなげられ形成されている。本実
施例ではワード線方向（図中縦方向）のNANDセル間分離
と、同一NANDセル内の素子分離（図中横方向）が、それ
ぞれリソグラフィー工程における加工限界の1/4 倍まで
縮小可能である。特にメモリーセル領域は、縦方向と横
方向から縮小され約1/16倍まで縮小できる。
説明する。図１は本発明の第１の実施例であるNAND型EE
PROMのセルアレイの平面図であり、図面の縦方向に配列
された配線１が従来例の図28の制御ゲートに対応してい
る。そして図１のメモリセル領域の紙面横方向に図27に
示した如きNANDセルが隣接したセル同士は素子分離領域
で分離されて複数配置される。複数のワード線１はメモ
リセル領域から引き伸ばされ、ワード線コンタクト３に
つなげられている。また、セレクトゲート２はセレクト
ゲートコンタクト４につなげられ形成されている。本実
施例ではワード線方向（図中縦方向）のNANDセル間分離
と、同一NANDセル内の素子分離（図中横方向）が、それ
ぞれリソグラフィー工程における加工限界の1/4 倍まで
縮小可能である。特にメモリーセル領域は、縦方向と横
方向から縮小され約1/16倍まで縮小できる。
【００１８】ここで、リソグラフィー工程の加工限界、
すなわち、最小加工寸法は一般にリソグラフィー技術の
進歩とともに変化し得るものであるが、ここでは、メモ
リセル領域以外の最も細い配線、例えばメモリセルアレ
イからセンスアンプ、デコーダ等に接続するための配線
の幅とする。
すなわち、最小加工寸法は一般にリソグラフィー技術の
進歩とともに変化し得るものであるが、ここでは、メモ
リセル領域以外の最も細い配線、例えばメモリセルアレ
イからセンスアンプ、デコーダ等に接続するための配線
の幅とする。
【００１９】以下に、図２、図３、図４を用いて本実施
例の製造方法を説明する。図２(a) 〜(d) 図３、図４は
図１中のワード線１方向に隣接するNANDセルのA-A'断面
における一製造方法を説明するための工程別断面図であ
る。
例の製造方法を説明する。図２(a) 〜(d) 図３、図４は
図１中のワード線１方向に隣接するNANDセルのA-A'断面
における一製造方法を説明するための工程別断面図であ
る。
【００２０】まず、シリコン基板11上に熱酸化等により
酸化膜12を形成し、この酸化膜12上にメモリセルの浮遊
ゲートとなる第１ポリシリコン層13をLPCVD (Low Press
ureChemical Vapour Deposition) 法等により形成し、
この第１ポリシリコン層13の表面に熱酸化等により再び
酸化膜15を形成する。さらに図２(a) に示すように、第
２ポリシリコン層16をLPCVD 法等により形成した後、最
小加工幅のレジストパターン17を形成する。
酸化膜12を形成し、この酸化膜12上にメモリセルの浮遊
ゲートとなる第１ポリシリコン層13をLPCVD (Low Press
ureChemical Vapour Deposition) 法等により形成し、
この第１ポリシリコン層13の表面に熱酸化等により再び
酸化膜15を形成する。さらに図２(a) に示すように、第
２ポリシリコン層16をLPCVD 法等により形成した後、最
小加工幅のレジストパターン17を形成する。
【００２１】次に、図２(b) に示すようにRIE(Reactive
Ion Etching) 法によりレジスト17をマスクとして第２
ポリシリコン層16をエッチングし第２ポリシリコン膜の
パターン16a を形成する。
Ion Etching) 法によりレジスト17をマスクとして第２
ポリシリコン層16をエッチングし第２ポリシリコン膜の
パターン16a を形成する。
【００２２】続いて、図２(c) に示すように、基板11上
にCVD 法等により窒化膜を堆積し、RIE 法等の異方性エ
ッチングにより第２ポリシリコン膜16a の側壁に第１の
側壁窒化膜18を形成する。
にCVD 法等により窒化膜を堆積し、RIE 法等の異方性エ
ッチングにより第２ポリシリコン膜16a の側壁に第１の
側壁窒化膜18を形成する。
【００２３】次に、図２(d) に示すように、第２ポリシ
リコン膜16a を選択的にウェットエッチング等により除
去する。次に、図３(a) に示すように、基板表面に酸化
膜をCVD 法等により形成し、異方性エッチングにより窒
化膜18の側部にのみ残置させ側壁酸化膜28を形成する。
リコン膜16a を選択的にウェットエッチング等により除
去する。次に、図３(a) に示すように、基板表面に酸化
膜をCVD 法等により形成し、異方性エッチングにより窒
化膜18の側部にのみ残置させ側壁酸化膜28を形成する。
【００２４】この時、前記側壁窒化膜18幅と側壁酸化膜
28間のスペース幅は同じになるように制御する。続い
て、図３(b) に示すように、側壁窒化膜18を選択的にエ
ッチング除去し、さらに側壁窒化膜18下の酸化膜を除去
し、選択的に第１の酸化膜スペーサー２８ａを形成す
る。
28間のスペース幅は同じになるように制御する。続い
て、図３(b) に示すように、側壁窒化膜18を選択的にエ
ッチング除去し、さらに側壁窒化膜18下の酸化膜を除去
し、選択的に第１の酸化膜スペーサー２８ａを形成す
る。
【００２５】この後、図３（ｃ） に示すように、第１
の酸化膜スペーサー28a をマスクとして第１ポリシリコ
ン層13、酸化膜12及び基板11をエッチングし溝を形成す
る。続いて、図３(d) に示すように、形成した溝に酸化
膜等の絶縁膜をCVD 法により堆積し、素子間分離領域６
を形成する。
の酸化膜スペーサー28a をマスクとして第１ポリシリコ
ン層13、酸化膜12及び基板11をエッチングし溝を形成す
る。続いて、図３(d) に示すように、形成した溝に酸化
膜等の絶縁膜をCVD 法により堆積し、素子間分離領域６
を形成する。
【００２６】次に、図４(a) に示すように、基板11最表
面の第１の酸化膜スペーサー28a をエッチング除去す
る。最後に図４(b) に示すように、第１層目のポリシリ
コン表面にONO(Oxide Nitride Oxide)膜21を形成し、LP
CVD 法により図１のワード線１となる第３のポリシリコ
ン層22を形成する。
面の第１の酸化膜スペーサー28a をエッチング除去す
る。最後に図４(b) に示すように、第１層目のポリシリ
コン表面にONO(Oxide Nitride Oxide)膜21を形成し、LP
CVD 法により図１のワード線１となる第３のポリシリコ
ン層22を形成する。
【００２７】以上の工程に続いてNANDセルを構成する隣
接するメモリセルの分離及びメモリセルの形成を行う。
以下その製造方法を図５、図６の工程断面図を用いて説
明する。図５は、図１のB-B'断面図である。
接するメモリセルの分離及びメモリセルの形成を行う。
以下その製造方法を図５、図６の工程断面図を用いて説
明する。図５は、図１のB-B'断面図である。
【００２８】まず、図５(a) に示すように前記工程で形
成したワード線１となる第３のポリシリコン層22の表面
に熱酸化等により酸化膜31を形成し、さらにLPCVD 法に
より第４のポリシリコン層32を形成し、最小加工幅のレ
ジストパターン 100を形成する。
成したワード線１となる第３のポリシリコン層22の表面
に熱酸化等により酸化膜31を形成し、さらにLPCVD 法に
より第４のポリシリコン層32を形成し、最小加工幅のレ
ジストパターン 100を形成する。
【００２９】次に、図５(b) に示すように、レジストパ
ターン 100をマスクとして、異方性エッチングにより第
４のポリシリコン膜32a のパターンを形成する。続い
て、図５(c) に示すように、窒化膜を堆積した後、異方
性のエッチングにより第４のポリシリコン膜32a の側壁
に第２の側壁窒化膜33を形成する。
ターン 100をマスクとして、異方性エッチングにより第
４のポリシリコン膜32a のパターンを形成する。続い
て、図５(c) に示すように、窒化膜を堆積した後、異方
性のエッチングにより第４のポリシリコン膜32a の側壁
に第２の側壁窒化膜33を形成する。
【００３０】次に、図５(d) に示すように、第４のポリ
シリコン膜32a を選択的にエッチング除去する。続い
て、図６(a) に示すように、CVD 法等により、酸化膜を
形成した後、異方性のエッチングにより第２の側壁酸化
膜34を形成する。
シリコン膜32a を選択的にエッチング除去する。続い
て、図６(a) に示すように、CVD 法等により、酸化膜を
形成した後、異方性のエッチングにより第２の側壁酸化
膜34を形成する。
【００３１】この時、前記側壁窒化膜33のパターン幅と
側壁酸化膜34のスペース間隔は同じになるようにする。
次に、図６(b) に示すように、第２の窒化膜33をエッチ
ング除去し、さらに側壁窒化膜33下の酸化膜を除去し、
第２の酸化膜スペーサー34a を形成する。
側壁酸化膜34のスペース間隔は同じになるようにする。
次に、図６(b) に示すように、第２の窒化膜33をエッチ
ング除去し、さらに側壁窒化膜33下の酸化膜を除去し、
第２の酸化膜スペーサー34a を形成する。
【００３２】次に、図６(c) に示すように、前記酸化膜
スペーサー34a をマスクとして第３のポリシリコン層2
2、ONO 膜21、及び第１ポリシリコン層13a をエッチン
グし、それぞれ第３のポリシリコン膜22a 、ONO 膜21a
、及び第１ポリシリコン膜13bとする。
スペーサー34a をマスクとして第３のポリシリコン層2
2、ONO 膜21、及び第１ポリシリコン層13a をエッチン
グし、それぞれ第３のポリシリコン膜22a 、ONO 膜21a
、及び第１ポリシリコン膜13bとする。
【００３３】最後に、図６(d) に示すように、ワード線
としての第３のポリシリコン膜22a、及び浮遊ゲート電
極としての第１ポリシリコン膜13b の表面を熱処理等に
より酸化する。その後、ソースドレインの形成、層間絶
縁膜の堆積、ビット線コンタクトの形成、及びビット線
の形成等を行ない、本実施例のNAND型EEPROMメモリーセ
ルが完成する。
としての第３のポリシリコン膜22a、及び浮遊ゲート電
極としての第１ポリシリコン膜13b の表面を熱処理等に
より酸化する。その後、ソースドレインの形成、層間絶
縁膜の堆積、ビット線コンタクトの形成、及びビット線
の形成等を行ない、本実施例のNAND型EEPROMメモリーセ
ルが完成する。
【００３４】以上の工程により、メモリーセル領域の面
積は、リソグラフィーの加工限界で形成した場合に比べ
て約1/16倍の縮小が可能となる。但し前述した隣接する
NANDセル間の素子分離工程とNANDセルを構成する隣接メ
モリセルの分離工程の両方を施さずに、どちらか一方の
みを実施してもよい。この場合には、従来技術による、
トレンチ素子分離法を行った後に本実施例に示したよう
なワード線方向の分離を行うか、もしくは本実施例に示
したトレンチ素子分離法を行った後に、従来技術による
ワード線方向の分離を行う。このようにすることで約1/
4 倍の装置が縮小化が可能である。
積は、リソグラフィーの加工限界で形成した場合に比べ
て約1/16倍の縮小が可能となる。但し前述した隣接する
NANDセル間の素子分離工程とNANDセルを構成する隣接メ
モリセルの分離工程の両方を施さずに、どちらか一方の
みを実施してもよい。この場合には、従来技術による、
トレンチ素子分離法を行った後に本実施例に示したよう
なワード線方向の分離を行うか、もしくは本実施例に示
したトレンチ素子分離法を行った後に、従来技術による
ワード線方向の分離を行う。このようにすることで約1/
4 倍の装置が縮小化が可能である。
【００３５】次に、前記実施例の図１に示したＣ−Ｃ´
断面として、ワ−ド線コンタクト３と、メモリ−セル領
域から引き伸ばされた複数のワ−ド線１が同一断面内に
形成された図７、図８、図９の工程断面図を示す。
断面として、ワ−ド線コンタクト３と、メモリ−セル領
域から引き伸ばされた複数のワ−ド線１が同一断面内に
形成された図７、図８、図９の工程断面図を示す。
【００３６】まず、基板上に絶縁膜からなる素子分離領
域４０を形成し、トレンチ素子分離により隣接する素子
領域と絶縁分離された第１ポリシリコン膜１３ａが素子
分離領域４０の上に形成されている。さらに、図７(a)
に示すように、メモリ−セル領域と同時に第２ポリシリ
コン層２２、酸化膜３１、第４のポリシリコン層３２を
順次形成し、さらに、レジストパタ−ン３３を形成す
る。但し、ワ−ド線コンタクト３の形成のためのレジス
トパタ−ンは、その幅をコンタクト幅に対応して広くと
る。
域４０を形成し、トレンチ素子分離により隣接する素子
領域と絶縁分離された第１ポリシリコン膜１３ａが素子
分離領域４０の上に形成されている。さらに、図７(a)
に示すように、メモリ−セル領域と同時に第２ポリシリ
コン層２２、酸化膜３１、第４のポリシリコン層３２を
順次形成し、さらに、レジストパタ−ン３３を形成す
る。但し、ワ−ド線コンタクト３の形成のためのレジス
トパタ−ンは、その幅をコンタクト幅に対応して広くと
る。
【００３７】次に、図７(b) に示すようにレジストパタ
−ン３３をマスクにして第２ポリシリコン膜のパタア−
ン３２ａを形成する。次に、図７(c) に示すように、窒
化膜を滞積し異方性のエッチングにより第３ポリシリコ
ン膜３２ａの両側の側壁に第２の窒化膜側壁３３を形成
する。
−ン３３をマスクにして第２ポリシリコン膜のパタア−
ン３２ａを形成する。次に、図７(c) に示すように、窒
化膜を滞積し異方性のエッチングにより第３ポリシリコ
ン膜３２ａの両側の側壁に第２の窒化膜側壁３３を形成
する。
【００３８】続いて、図７(d) に示すように、第３ポリ
シリコン膜32a を選択的に除去する。次に図８(a) に示
すように、酸化膜を堆積し異方性のエッチングを行うこ
とにより第２の窒化膜側壁33の側壁に第２の側壁酸化膜
34を形成する。
シリコン膜32a を選択的に除去する。次に図８(a) に示
すように、酸化膜を堆積し異方性のエッチングを行うこ
とにより第２の窒化膜側壁33の側壁に第２の側壁酸化膜
34を形成する。
【００３９】以上説明したうち、図７(b) 〜(d) 図８
(a) に示す工程は上述したメモリーセル領域のワード線
方向の図５(b) 〜(d) 図６(a) に示す工程と同時に行
う。次に図８(b) に示すように、基板表面を熱窒化、あ
るいはＬＰＣＶＤ法により窒化膜42を形成した後、ワー
ド線のコンタクト電極を形成するためのレジストパター
ン41を形成する。
(a) に示す工程は上述したメモリーセル領域のワード線
方向の図５(b) 〜(d) 図６(a) に示す工程と同時に行
う。次に図８(b) に示すように、基板表面を熱窒化、あ
るいはＬＰＣＶＤ法により窒化膜42を形成した後、ワー
ド線のコンタクト電極を形成するためのレジストパター
ン41を形成する。
【００４０】続いてレジストパターン41をマスクとして
窒化膜42をエッチング除去し、さらにレジストパターン
41を除去した後、図８(c) に示すように、表面を熱酸化
することにより酸化膜42a を基板表面に選択的に形成す
る。
窒化膜42をエッチング除去し、さらにレジストパターン
41を除去した後、図８(c) に示すように、表面を熱酸化
することにより酸化膜42a を基板表面に選択的に形成す
る。
【００４１】次に図８(d) に示すように、表面の第２の
窒化膜側壁33を除去し、さらに第２の側壁酸化膜34の表
面をエッチングし、第２の酸化膜スペーサー34a を形成
する。
窒化膜側壁33を除去し、さらに第２の側壁酸化膜34の表
面をエッチングし、第２の酸化膜スペーサー34a を形成
する。
【００４２】続いて、図９(a) に示すように、第２の酸
化膜スペーサー34a 及び42b をマスクとして第２ポリシ
リコン層22第１ポリシリコン膜13a をエッチング除去
し、露出した表面を酸化することで図１のC-C'断面のワ
ード線１の分離、及びワード線コンタクト３の形成が完
了する。但し、最後の図９(a) に示す工程は、上述した
メモリーセル領域のワード線方向の分離と同時に行うこ
とができる。
化膜スペーサー34a 及び42b をマスクとして第２ポリシ
リコン層22第１ポリシリコン膜13a をエッチング除去
し、露出した表面を酸化することで図１のC-C'断面のワ
ード線１の分離、及びワード線コンタクト３の形成が完
了する。但し、最後の図９(a) に示す工程は、上述した
メモリーセル領域のワード線方向の分離と同時に行うこ
とができる。
【００４３】次に、図１のD-D'断面について説明するこ
の断面はセレクトゲート２とワード線１が同一断面内に
形成されている。以下に、D-D'断面の一製造方法を、図
10(a) 〜(d) 、図11(a) 〜(d) 、図12(a) (b) を用いて
説明する。
の断面はセレクトゲート２とワード線１が同一断面内に
形成されている。以下に、D-D'断面の一製造方法を、図
10(a) 〜(d) 、図11(a) 〜(d) 、図12(a) (b) を用いて
説明する。
【００４４】まず、第１ポリシリコン膜13a の堆積の前
に、セレクトゲート領域の酸化膜12b をメモリーセル領
域のトンネル酸化膜12c に比較して厚く形成する。トレ
ンチ素子分離によりワード線方向に隣接するNANDセルと
絶縁分離された第１ポリシリコン膜13a の表面に、ONO
膜21を形成し、ワード線となる第３のポリシリコン層22
を形成する。続いて図10(a) に示すように、第３のポリ
シリコン層22の表面に熱酸化等により酸化膜31を形成
し、さらにLPCVD 法により第４のポリシリコン層32を形
成し、最小加工幅でワード線方向に延在する複数のレジ
ストパターン 100を形成する。
に、セレクトゲート領域の酸化膜12b をメモリーセル領
域のトンネル酸化膜12c に比較して厚く形成する。トレ
ンチ素子分離によりワード線方向に隣接するNANDセルと
絶縁分離された第１ポリシリコン膜13a の表面に、ONO
膜21を形成し、ワード線となる第３のポリシリコン層22
を形成する。続いて図10(a) に示すように、第３のポリ
シリコン層22の表面に熱酸化等により酸化膜31を形成
し、さらにLPCVD 法により第４のポリシリコン層32を形
成し、最小加工幅でワード線方向に延在する複数のレジ
ストパターン 100を形成する。
【００４５】続いて、図10(b) に示すように、レジスト
パターン 100をマスクとして第３ポリシリコン膜32a の
パターンを形成する。次に図10(c) に示すように、ポリ
シリコン膜32a の両側壁に第２の窒化膜側壁33を形成す
る。
パターン 100をマスクとして第３ポリシリコン膜32a の
パターンを形成する。次に図10(c) に示すように、ポリ
シリコン膜32a の両側壁に第２の窒化膜側壁33を形成す
る。
【００４６】続いて、図10(d) に示すように、第３ポリ
シリコン膜32a を選択的にウェットエッチングにより除
去する。次に図11(a) に示すように、酸化膜を堆積し、
異方性のエッチングを行うことにより第２の窒化膜側壁
33の側壁に第２の側壁酸化膜34を形成する。
シリコン膜32a を選択的にウェットエッチングにより除
去する。次に図11(a) に示すように、酸化膜を堆積し、
異方性のエッチングを行うことにより第２の窒化膜側壁
33の側壁に第２の側壁酸化膜34を形成する。
【００４７】以上説明したうち、図10(b) 〜図11(a) に
示す工程は上述した図５(b) 〜(d)図６(a) に示す工
程、及び図７(b) 〜図８(a) に示す工程と同時に行うこ
とができる。
示す工程は上述した図５(b) 〜(d)図６(a) に示す工
程、及び図７(b) 〜図８(a) に示す工程と同時に行うこ
とができる。
【００４８】次に図11(b) に示すように、表面に窒化膜
42を形成した後、セレクトゲート領域の一部を露出する
ようにレジストパターン41を形成する。続いてレジスト
パターン41をマスクとして窒化膜42をエッチング除去
し、さらにレジストパターン41を除去した後、図11(c)
に示すように、表面を熱酸化することにより酸化膜42a
を形成する。その後、セレクトゲート領域を覆うように
レジストパターン41b を形成する。
42を形成した後、セレクトゲート領域の一部を露出する
ようにレジストパターン41を形成する。続いてレジスト
パターン41をマスクとして窒化膜42をエッチング除去
し、さらにレジストパターン41を除去した後、図11(c)
に示すように、表面を熱酸化することにより酸化膜42a
を形成する。その後、セレクトゲート領域を覆うように
レジストパターン41b を形成する。
【００４９】次に図11(d) に示すように、レジストパタ
ーン41b をマスクとして第２の側壁酸化膜34の上部が露
出するまで、窒化膜42をエッチング除去する。次に図12
(a) に示すように、端部をカットすべきワード線が存在
する表面以外の領域にレジストパターン41c を形成し、
これをマスクに表面に残った窒化膜42及び酸化膜34a を
除去する。
ーン41b をマスクとして第２の側壁酸化膜34の上部が露
出するまで、窒化膜42をエッチング除去する。次に図12
(a) に示すように、端部をカットすべきワード線が存在
する表面以外の領域にレジストパターン41c を形成し、
これをマスクに表面に残った窒化膜42及び酸化膜34a を
除去する。
【００５０】次に図12(b) に示すように、スペーサー34
a,42をマスクとして第２ポリシリコン層22b 、第１ポリ
シリコン膜13b をエッチング除去し、露出した表面を酸
化することで図１のD-D'断面のセレクトゲート２の形成
とワード線１の分離の形成が完了する。但し、最後の図
12(b) に示す工程は、上述したメモリーセル領域のワー
ド線方向の分離と同時に行うことができる。
a,42をマスクとして第２ポリシリコン層22b 、第１ポリ
シリコン膜13b をエッチング除去し、露出した表面を酸
化することで図１のD-D'断面のセレクトゲート２の形成
とワード線１の分離の形成が完了する。但し、最後の図
12(b) に示す工程は、上述したメモリーセル領域のワー
ド線方向の分離と同時に行うことができる。
【００５１】続いて、本発明の他の実施例について説明
する。図13は本実施例を説明するための、NAND型EEPROM
の平面図である。複数のワード線 101はメモリーセル領
域から引き伸ばされ、ワード線コンタクト 103につなげ
られている。また、セレクトゲート 102はセレクトゲー
トコンタクト 104につなげられ形成されている。本実施
例ではワード線方向（図中縦方向）のNANDセル間の分離
と、同一NANDセル内の素子分離（図中横方向）がそれぞ
れリソグラフィー工程における加工限界の1/2倍まで縮
小可能である。特にメモリーセル領域は、縦方向と横方
向から縮小され約1/4 倍まで縮小できる。
する。図13は本実施例を説明するための、NAND型EEPROM
の平面図である。複数のワード線 101はメモリーセル領
域から引き伸ばされ、ワード線コンタクト 103につなげ
られている。また、セレクトゲート 102はセレクトゲー
トコンタクト 104につなげられ形成されている。本実施
例ではワード線方向（図中縦方向）のNANDセル間の分離
と、同一NANDセル内の素子分離（図中横方向）がそれぞ
れリソグラフィー工程における加工限界の1/2倍まで縮
小可能である。特にメモリーセル領域は、縦方向と横方
向から縮小され約1/4 倍まで縮小できる。
【００５２】図14(a) 〜図15、図16は図13中のメモリー
セル領域のNANDセル間のトレンチ素子分離の様子を説明
するためのA-A'断面図である。まず、シリコン基板 111
上に熱酸化等により酸化膜 112を形成し、この酸化膜11
2上に第１ポリシリコン層 113をLPCVD 法等により堆積
し、この第１ポリシリコン層 113の表面に窒化膜 114を
形成し、熱酸化等により再び酸化膜 115を形成する。さ
らに図14(a) に示すように、第２ポリシリコン層 116を
LPCVD 法等により堆積した後、最小加工幅でレジストパ
ターン 117を形成する。
セル領域のNANDセル間のトレンチ素子分離の様子を説明
するためのA-A'断面図である。まず、シリコン基板 111
上に熱酸化等により酸化膜 112を形成し、この酸化膜11
2上に第１ポリシリコン層 113をLPCVD 法等により堆積
し、この第１ポリシリコン層 113の表面に窒化膜 114を
形成し、熱酸化等により再び酸化膜 115を形成する。さ
らに図14(a) に示すように、第２ポリシリコン層 116を
LPCVD 法等により堆積した後、最小加工幅でレジストパ
ターン 117を形成する。
【００５３】次に、図14(b) に示すようにRIE 法により
レジストパターン 117をマスクとして第２ポリシリコン
層 116をエッチングし第２ポリシリコン膜116aのパター
ンを形成する。
レジストパターン 117をマスクとして第２ポリシリコン
層 116をエッチングし第２ポリシリコン膜116aのパター
ンを形成する。
【００５４】続いて、図14(c) に示すように、基板 111
上にCVD 法等により窒化膜を堆積し、RIE 法等のエッチ
ングにより第２ポリシリコン膜116aの側壁に第１の側壁
窒化膜 118を形成する。
上にCVD 法等により窒化膜を堆積し、RIE 法等のエッチ
ングにより第２ポリシリコン膜116aの側壁に第１の側壁
窒化膜 118を形成する。
【００５５】次に、図14(d) に示すように、第２ポリシ
リコン膜116aを選択的に除去し、第１の側壁窒化膜 118
をマスクとして、窒化膜 114、及び酸化膜 115を順次エ
ッチング除去しこれらの積層膜114a,115a,118 をマスク
として、酸化を行うことにより熱酸化膜 119を形成す
る。
リコン膜116aを選択的に除去し、第１の側壁窒化膜 118
をマスクとして、窒化膜 114、及び酸化膜 115を順次エ
ッチング除去しこれらの積層膜114a,115a,118 をマスク
として、酸化を行うことにより熱酸化膜 119を形成す
る。
【００５６】次に、図15(a) に示すように、マスクとし
て用いた、窒化膜114a、及び酸化膜115a、第１の側壁窒
化膜 118を順次エッチング除去する。ここで、これらの
エッチングにより熱酸化膜 119が消失することのないよ
う前記熱酸化膜 119の形成は必要十分な厚さに形成して
おく。
て用いた、窒化膜114a、及び酸化膜115a、第１の側壁窒
化膜 118を順次エッチング除去する。ここで、これらの
エッチングにより熱酸化膜 119が消失することのないよ
う前記熱酸化膜 119の形成は必要十分な厚さに形成して
おく。
【００５７】続いて、図15(b) に示すように、熱酸化膜
119aをマスクとして、第１ポリシリコン層 113、酸化膜
112及び基板 111をエッチングし溝を形成する。この
後、図15(c) に示すように、形成した溝に素子間分離領
域となるCVD 酸化膜等の絶縁膜 106を堆積する。
119aをマスクとして、第１ポリシリコン層 113、酸化膜
112及び基板 111をエッチングし溝を形成する。この
後、図15(c) に示すように、形成した溝に素子間分離領
域となるCVD 酸化膜等の絶縁膜 106を堆積する。
【００５８】続いて、図15(d) に示すように、絶縁膜 1
06をエッチバックして第１ポリシリコン膜113aの表面を
露出する。以上の工程によりトレンチ素子分離により分
離されたNANDセルが完成する。
06をエッチバックして第１ポリシリコン膜113aの表面を
露出する。以上の工程によりトレンチ素子分離により分
離されたNANDセルが完成する。
【００５９】上述の工程では、図14(d) に示す熱酸化膜
119の形成は、いわゆるLOCOS 法により行っている。特
に酸化膜114a、及び酸化膜115a、第１の側壁窒化膜 118
の積層膜をマスクとしていることにより、LOCOS 法に特
有なバーズビークが抑制され、熱酸化膜 119幅の制御性
を良好に保て、ひいてはメモリーセル領域全体において
素子幅、及び素子分離幅を均一に形成できる。以上の工
程に続いて行うワード線間（図10のB-B'断面）の分離に
ついて以下、図17(a) 〜(d) 図18を用いて製造方法を説
明する。
119の形成は、いわゆるLOCOS 法により行っている。特
に酸化膜114a、及び酸化膜115a、第１の側壁窒化膜 118
の積層膜をマスクとしていることにより、LOCOS 法に特
有なバーズビークが抑制され、熱酸化膜 119幅の制御性
を良好に保て、ひいてはメモリーセル領域全体において
素子幅、及び素子分離幅を均一に形成できる。以上の工
程に続いて行うワード線間（図10のB-B'断面）の分離に
ついて以下、図17(a) 〜(d) 図18を用いて製造方法を説
明する。
【００６０】まず、図17(a) に示すように、第３ポリシ
リコン層122aの表面に熱酸化等により酸化膜 124を形成
し、さらにLPCVD 法により第４のポリシリコン層 125を
形成し、最小加工幅のレジストパターン 100を形成す
る。
リコン層122aの表面に熱酸化等により酸化膜 124を形成
し、さらにLPCVD 法により第４のポリシリコン層 125を
形成し、最小加工幅のレジストパターン 100を形成す
る。
【００６１】次に、図17(b) に示すように、レジストパ
ターン 100をマスクとして、異方性のエッチングにより
第４のポリシリコン膜125aのパターンを形成する。続い
て、図17(c) に示すように、窒化膜の堆積、及び異方性
のエッチングにより第４のポリシリコン膜125aの側壁に
第２の側壁窒化膜 127を形成する。
ターン 100をマスクとして、異方性のエッチングにより
第４のポリシリコン膜125aのパターンを形成する。続い
て、図17(c) に示すように、窒化膜の堆積、及び異方性
のエッチングにより第４のポリシリコン膜125aの側壁に
第２の側壁窒化膜 127を形成する。
【００６２】次に、図17(d) に示すように、第４のポリ
シリコン膜125aをエッチング除去し、第２の側壁窒化膜
127をマスクとしてLOCOS 法により熱酸化膜124aを形成
する。続いて図18(a) に示すように、第２の窒化膜 127
をエッチング除去し、さらに窒化膜 127の下の酸化膜を
除去し、その部分のポリシリコン122a表面を露出する。
シリコン膜125aをエッチング除去し、第２の側壁窒化膜
127をマスクとしてLOCOS 法により熱酸化膜124aを形成
する。続いて図18(a) に示すように、第２の窒化膜 127
をエッチング除去し、さらに窒化膜 127の下の酸化膜を
除去し、その部分のポリシリコン122a表面を露出する。
【００６３】次に、図18(b) に示すように、酸化膜124b
をマスクとして第１のポリシリコン膜123a、ONO 膜 12
1、第３のポリシリコン膜 122を順次エッチング除去し
ワード線間に溝を形成する。
をマスクとして第１のポリシリコン膜123a、ONO 膜 12
1、第３のポリシリコン膜 122を順次エッチング除去し
ワード線間に溝を形成する。
【００６４】最後に、図18(c) に示すように、露出した
第３のポリシリコン膜123a、ONO 膜121a、及び第１ポリ
シリコン膜122bの側面を酸化する。以上により、本実施
例のNAND型EEPROMのメモリーセル領域のパターニングが
完成する。
第３のポリシリコン膜123a、ONO 膜121a、及び第１ポリ
シリコン膜122bの側面を酸化する。以上により、本実施
例のNAND型EEPROMのメモリーセル領域のパターニングが
完成する。
【００６５】次に、図13のC-C'断面の製造方法を図19
(a) 〜(d) 、図20(a) 〜(d) 図21(a)〜(b) を用いて説
明する。C-C'断面は、メモリーセルとセレクトゲートが
同一断面内に形成されている。
(a) 〜(d) 、図20(a) 〜(d) 図21(a)〜(b) を用いて説
明する。C-C'断面は、メモリーセルとセレクトゲートが
同一断面内に形成されている。
【００６６】まず、図19(a) に示すように、基板 111上
に熱酸化等により酸化膜 120、120aを形成する。セレク
トゲート領域では酸化膜120aの厚さは、セル領域の酸化
膜 120の厚さに比べて厚く形成する。さらに、酸化膜の
上に堆積された第１のポリシリコン層 123、ONO 膜 12
1、第２ポリシリコン膜122aの表面に熱酸化により酸化
膜 124を形成し、第３のポリシリコン層 125をCVD 法に
より形成する。さらに、メモリーセル領域上にはレジス
トパターン 100を形成する。
に熱酸化等により酸化膜 120、120aを形成する。セレク
トゲート領域では酸化膜120aの厚さは、セル領域の酸化
膜 120の厚さに比べて厚く形成する。さらに、酸化膜の
上に堆積された第１のポリシリコン層 123、ONO 膜 12
1、第２ポリシリコン膜122aの表面に熱酸化により酸化
膜 124を形成し、第３のポリシリコン層 125をCVD 法に
より形成する。さらに、メモリーセル領域上にはレジス
トパターン 100を形成する。
【００６７】次に、図19(b) に示すように、レジストパ
ターン 100をマスクとして、異方性のエッチングにより
第４のポリシリコン膜125aのパターンを形成する。続い
て、図19(c) に示すように、窒化膜の堆積、及び異方性
のエッチングにより第４のポリシリコン膜125aの側壁に
第２の側壁窒化膜 127を形成する。
ターン 100をマスクとして、異方性のエッチングにより
第４のポリシリコン膜125aのパターンを形成する。続い
て、図19(c) に示すように、窒化膜の堆積、及び異方性
のエッチングにより第４のポリシリコン膜125aの側壁に
第２の側壁窒化膜 127を形成する。
【００６８】次に、図19(d) に示すように、メモリーセ
ル領域、及びセレクトゲート領域上にレジストパターン
100aを形成し、このレジストパターン100aをマスクとし
て露出した酸化膜 124をエッチング除去する。
ル領域、及びセレクトゲート領域上にレジストパターン
100aを形成し、このレジストパターン100aをマスクとし
て露出した酸化膜 124をエッチング除去する。
【００６９】続いて図20(a) に示すように、残置した酸
化膜124dをマスクとして第２ポリシリコン膜をエッチン
グ除去する。次に、図20(b) に示すように、露出した第
２ポリシリコン膜122a、122cの側面に窒化膜127aを形成
し、続く酸化工程から保護する。
化膜124dをマスクとして第２ポリシリコン膜をエッチン
グ除去する。次に、図20(b) に示すように、露出した第
２ポリシリコン膜122a、122cの側面に窒化膜127aを形成
し、続く酸化工程から保護する。
【００７０】以上の図19(d) 、図20(a) 〜(b) に示す工
程はメモリーセル領域の製造工程の図17(c) の後、図17
(d) の前に行う。次に、図20(c) に示すように、LOCOS
法による酸化膜124a,124f の形成を行う。
程はメモリーセル領域の製造工程の図17(c) の後、図17
(d) の前に行う。次に、図20(c) に示すように、LOCOS
法による酸化膜124a,124f の形成を行う。
【００７１】次に、図20(d) に示すように、第２の側壁
窒化膜 127及び保護窒化膜127aを除去し、さらに窒化膜
127の下の酸化膜を除去する。次に、図21(a) に示すよ
うに、酸化膜124b,124f をマスクとして第３のポリシリ
コン膜122b、ONO 膜121a, 及び第１のポリシリコン膜12
3aを順次エッチング除去し、ワード線間及び端部のワー
ド線とセレクトゲート間スペ−スを形成する。
窒化膜 127及び保護窒化膜127aを除去し、さらに窒化膜
127の下の酸化膜を除去する。次に、図21(a) に示すよ
うに、酸化膜124b,124f をマスクとして第３のポリシリ
コン膜122b、ONO 膜121a, 及び第１のポリシリコン膜12
3aを順次エッチング除去し、ワード線間及び端部のワー
ド線とセレクトゲート間スペ−スを形成する。
【００７２】最後に、図21(b) に示すように、露出した
第３のポリシリコン膜123a、ONO 膜、第１のポリシリコ
ン膜123aの表面を酸化し、本実施例のC-C'段面のパター
ニングが完了する。
第３のポリシリコン膜123a、ONO 膜、第１のポリシリコ
ン膜123aの表面を酸化し、本実施例のC-C'段面のパター
ニングが完了する。
【００７３】その後はメモリーセル領域のゲート及びセ
レクトゲートに対して自己整合的にソース，ドレイン拡
散層を形成し、次いで全面に層間絶縁膜を被覆した後、
ビット線コンタクト，コード線コンタクト等を形成して
NAND型EEPROMが完成する。
レクトゲートに対して自己整合的にソース，ドレイン拡
散層を形成し、次いで全面に層間絶縁膜を被覆した後、
ビット線コンタクト，コード線コンタクト等を形成して
NAND型EEPROMが完成する。
【００７４】次に、図１中にワ−ド線１方向に隣接する
NANDセルのA-A'断面における他の製造方法を図２、及び
図２２を用いて説明する。先に図２及び図３を用いて説
明した製造方法によれば、メモリ−セルの幅の制御を厳
密に行うことが可能であるが、この製造方法によれば、
隣接するメモリ−セルの間隔をより厳密に制御すること
が可能である。
NANDセルのA-A'断面における他の製造方法を図２、及び
図２２を用いて説明する。先に図２及び図３を用いて説
明した製造方法によれば、メモリ−セルの幅の制御を厳
密に行うことが可能であるが、この製造方法によれば、
隣接するメモリ−セルの間隔をより厳密に制御すること
が可能である。
【００７５】まず、図２(a) 〜(d) は先の実施例で説明
したので、その詳細及び、符号の説明は省略する。図２
(d) で残置された隣接する窒化膜スペ−サ−１８の間に
酸化膜をＣＶＤ法等により形成し、エッチングすること
により両側壁に図２２(a) に示すような酸化膜スペ−サ
−２８を形成する。
したので、その詳細及び、符号の説明は省略する。図２
(d) で残置された隣接する窒化膜スペ−サ−１８の間に
酸化膜をＣＶＤ法等により形成し、エッチングすること
により両側壁に図２２(a) に示すような酸化膜スペ−サ
−２８を形成する。
【００７６】この後、図２２(b) に示すように、酸化膜
スペ−サ−２８の間にＣＶＤ法により窒化膜を埋め込
む。次に、図２２(c) に示すように、酸化膜スペ−サ−
２８ａを除去する。
スペ−サ−２８の間にＣＶＤ法により窒化膜を埋め込
む。次に、図２２(c) に示すように、酸化膜スペ−サ−
２８ａを除去する。
【００７７】最後に、図２２(d) に示すように、窒化膜
１８ａをマスクとして基板に溝を堀り、酸化膜等の絶縁
膜を埋め込み、隣接するメモリ−セル間を絶縁分離し
て、NAND型EEPROMのメモリ−セルが完成する。
１８ａをマスクとして基板に溝を堀り、酸化膜等の絶縁
膜を埋め込み、隣接するメモリ−セル間を絶縁分離し
て、NAND型EEPROMのメモリ−セルが完成する。
【００７８】次に、図２３、及び図２４を用いて図１３
A-A'断面の他の製造方法を以下に説明する。図１４、図
１５、図１６を用いて説明した方法により形成されるメ
モリ−セルはその幅の制御が精度よく行えるが、以下に
述べる方法によれば、隣接するメモリ−セルの間隔が、
より制御よく行える。
A-A'断面の他の製造方法を以下に説明する。図１４、図
１５、図１６を用いて説明した方法により形成されるメ
モリ−セルはその幅の制御が精度よく行えるが、以下に
述べる方法によれば、隣接するメモリ−セルの間隔が、
より制御よく行える。
【００７９】図２３(a) 〜(c) に示される工程は、先に
説明した図２(a),(b) と同様に行えばよく、その詳細な
説明、及び符号の説明は省略する。図２３(d) に示すよ
うに、ポリシリコン膜１６ａを除去した後、表面にＣＶ
Ｄ法等により酸化膜５００を形成する。
説明した図２(a),(b) と同様に行えばよく、その詳細な
説明、及び符号の説明は省略する。図２３(d) に示すよ
うに、ポリシリコン膜１６ａを除去した後、表面にＣＶ
Ｄ法等により酸化膜５００を形成する。
【００８０】次に、図２４(a) に示すように、窒化膜ス
ペ−サ−１８の表面が露出するまで酸化膜５００の表面
をエッチング除去する。この後、図２４(b) に示すよう
に、窒化膜スペ−サ−１８を除去し、さらに窒化膜スペ
−サ−１８の直下の第１シリコン膜１３の表面が表出す
るまで酸化膜をエッチングし、さらに溝を形成し、この
溝中に酸化膜等の絶縁膜を埋め込みメモリ−セル間の絶
縁分離を行い、図１３A-A'断面のトレンチ分離が完成す
る。
ペ−サ−１８の表面が露出するまで酸化膜５００の表面
をエッチング除去する。この後、図２４(b) に示すよう
に、窒化膜スペ−サ−１８を除去し、さらに窒化膜スペ
−サ−１８の直下の第１シリコン膜１３の表面が表出す
るまで酸化膜をエッチングし、さらに溝を形成し、この
溝中に酸化膜等の絶縁膜を埋め込みメモリ−セル間の絶
縁分離を行い、図１３A-A'断面のトレンチ分離が完成す
る。
【００８１】以上はNAND型EEPROMについて説明したが、
他のEEPROMの他DRAM, EPROM,においても適用可能であ
り、それぞれ縦横方向の縮小化が可能であり、最小で従
来の1/16倍の面積への微細化が可能である。
他のEEPROMの他DRAM, EPROM,においても適用可能であ
り、それぞれ縦横方向の縮小化が可能であり、最小で従
来の1/16倍の面積への微細化が可能である。
【００８２】
【発明の効果】本発明の半導体記憶装置によれば、素子
幅及び、隣接する素子間隔が最小で、リソグラフィー工
程による最小加工幅の1/4 倍まで微細化できる。このた
め装置全体が最小で1/16倍まで縮小可能である。
幅及び、隣接する素子間隔が最小で、リソグラフィー工
程による最小加工幅の1/4 倍まで微細化できる。このた
め装置全体が最小で1/16倍まで縮小可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施例であるNAND型EEPROMの
一部を示す平面図。
一部を示す平面図。
【図２】 本発明の第１の実施例であるNAND型EEPROMの
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
【図３】 本発明の第１の実施例であるNAND型EEPROMの
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
【図４】 本発明の第１の実施例であるNAND型EEPROMの
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
メモリーセル領域のトレンチ素子分離による一分離方法
を説明するための断面図。
【図５】 本発明の第１の実施例であるNAND型EEPROMの
メモリーセル領域のワード線方向の一分離方法を説明す
るための断面図。
メモリーセル領域のワード線方向の一分離方法を説明す
るための断面図。
【図６】 本発明の第１の実施例であるNAND型EEPROMの
メモリーセル領域のワード線方向の一分離方法を説明す
るための断面図。
メモリーセル領域のワード線方向の一分離方法を説明す
るための断面図。
【図７】 本発明の第１の実施例であるNAND型EEPROMの
図１C-C'断面の一分離方法の一部を説明するための断面
図。
図１C-C'断面の一分離方法の一部を説明するための断面
図。
【図８】 本発明の第１の実施例であるNAND型EEPROMの
図１C-C'断面の一分離方法の一部を説明するための断面
図。
図１C-C'断面の一分離方法の一部を説明するための断面
図。
【図９】 本発明の第１の実施例であるNAND型EEPROMの
図１C-C'断面の一分離方法の一部を説明するための断面
図。
図１C-C'断面の一分離方法の一部を説明するための断面
図。
【図１０】 本発明の第１の実施例であるNAND型EEPROM
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
【図１１】 本発明の第１の実施例であるNAND型EEPROM
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
【図１２】 本発明の第１の実施例であるNAND型EEPROM
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
の図１D-D'断面の一分離方法の一部を説明するための断
面図。
【図１３】 本発明の第２の実施例であるNAND型EEPROM
の一部を示す平面図。
の一部を示す平面図。
【図１４】 本発明の第２の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図１５】 本発明の第２の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図１６】 本発明の第２の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図１７】 本発明の第２の実施例であるNAND型EEPROM
のメモリ−セル領域のワ−ド線方向の一分離方法を説明
するための断面図。
のメモリ−セル領域のワ−ド線方向の一分離方法を説明
するための断面図。
【図１８】 本発明の第２の実施例であるNAND型EEPROM
のメモリ−セル領域のワ−ド線方向の一分離方法を説明
するための断面図。
のメモリ−セル領域のワ−ド線方向の一分離方法を説明
するための断面図。
【図１９】 本発明の第２の実施例であるNAND型EEPROM
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
【図２０】 本発明の第２の実施例であるNAND型EEPROM
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
【図２１】 本発明の第２の実施例であるNAND型EEPROM
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
の図１０Ｃ−Ｃ´断面の一分離方法の一部を説明するた
めの断面図。
【図２２】 本発明の第３の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図２３】 本発明の第４の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図２４】 本発明の第４の実施例であるNAND型EEPROM
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
のメモリ−セル領域のトレンチ素子分離による一分離方
法を説明するための断面図。
【図２５】 従来のLOCOS 法による、素子分離技術を説
明するための断面図。
明するための断面図。
【図２６】 従来のトレンチ素子分離による、素子分離
技術を説明するための断面図。
技術を説明するための断面図。
【図２７】 EEPROMのNANDセルの等価回路。
【図２８】 EEPROMのNANDセルを示す平面図。
【図２９】 EEPROMのNANDセルを示す断面図。
1,11・・・シリコン基板 3,5,12,15,31・・・酸化膜 13・・・第１ポリシリコン層 16・・・第２ポリシリコン層 4,17,100・・・レジストパタ−ン 18・・・第１の側壁窒化膜 28a ・・・第１の酸化膜スペ−サ− 6 ・・・素子間分離 21,21a・・・ONO 膜 22・・・第３のポリシリコン層 32・・・第４のポリシリコン層 33・・・第２の側壁窒化膜 34a ・・・第２の酸化膜スペ−サ−
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 半導体基板に複数個直列に接続された素
子から構成されるセルユニットがアレイ状に配列された
セルアレイと、前記セルユニットの一端に接続され、第
１の方向に延在する第１の導電層と、前記セルユニット
の複数の素子に接続され、お互いに分離される形で第２
の方向に延在する複数の第２の導電層と、 前記第２の方向に隣接するセルユニット間を所定幅をも
って分離する素子分離領域とを備え、前記第２の方向の
所定幅もしくはセルユニットの幅は最小加工寸法の略1/
4 であることを特徴とする半導体装置。 - 【請求項２】 前記セルユニットの複数の素子はそれぞ
れ前記第２の導電層からなるゲートを有し、前記第１の
方向のゲート幅及びゲート間幅は最小加工寸法の略1/4
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記セルユニットの複数の素子は電荷蓄
積層と第２の導電層である制御ゲートが積層され、前記
電荷蓄積層への電子のトンネル現象により書き込み、又
は消去を行う不揮発性メモリであることを特徴とする請
求項１又は２に記載の半導体装置。 - 【請求項４】 半導体基板上に複数個直列に接続された
素子から構成されるセルユニットがアレイ状に配列され
たセルアレイと、 前記セルユニットの一端に接続され、第１の方向に延在
する第１の導電層と、前記セルユニットの複数の素子に
接続され、お互いに分離される形で第２の方向に延在す
る複数の第２の導電層と、 前記第２の方向に隣接するセルユニット間を所定幅をも
って分離する素子分離領域とを備え、前記第１の方向の
第２の導電層の幅もしくは第２の導電層間の幅は最小加
工寸法の略1/4 であることを特徴とする半導体装置。 - 【請求項５】 前記セルユニットの複数の素子は、電荷
蓄積層と第２の導電層である制御ゲートが積層され、前
記電荷蓄積層への電子のトンネル現象により書き込み、
又は消去を行う不揮発性メモリであることを特徴とする
請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19296194A JPH0855908A (ja) | 1994-08-17 | 1994-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19296194A JPH0855908A (ja) | 1994-08-17 | 1994-08-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855908A true JPH0855908A (ja) | 1996-02-27 |
Family
ID=16299921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19296194A Pending JPH0855908A (ja) | 1994-08-17 | 1994-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855908A (ja) |
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
| US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008027991A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置 |
| JP2008535247A (ja) * | 2005-03-28 | 2008-08-28 | マイクロン テクノロジー， インク． | 集積回路製造 |
| US7517804B2 (en) | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
| US7538858B2 (en) | 2006-01-11 | 2009-05-26 | Micron Technology, Inc. | Photolithographic systems and methods for producing sub-diffraction-limited features |
| US7807575B2 (en) * | 2006-11-29 | 2010-10-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices |
| US7842998B2 (en) | 2007-10-10 | 2010-11-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US7969760B2 (en) | 2006-05-10 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor memory device and manufacturing method of the same |
| US8003542B2 (en) | 2005-06-02 | 2011-08-23 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US8030217B2 (en) | 2006-04-07 | 2011-10-04 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US8043915B2 (en) | 2005-09-01 | 2011-10-25 | Micron Technology, Inc. | Pitch multiplied mask patterns for isolated features |
| US8114573B2 (en) | 2006-06-02 | 2012-02-14 | Micron Technology, Inc. | Topography based patterning |
| US8129289B2 (en) | 2006-10-05 | 2012-03-06 | Micron Technology, Inc. | Method to deposit conformal low temperature SiO2 |
| JP2012060142A (ja) * | 2011-10-24 | 2012-03-22 | Toshiba Corp | 半導体装置、パターンレイアウト作成方法および露光マスク |
| US8148247B2 (en) | 2005-08-30 | 2012-04-03 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
| US8183552B2 (en) | 2008-08-13 | 2012-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8183148B2 (en) | 2008-08-18 | 2012-05-22 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device and semiconductor device |
| US8266552B2 (en) | 2009-03-23 | 2012-09-11 | Kabushiki Kaisha Toshiba | Pattern generating method, method of manufacturing semiconductor device, and recording medium |
| US8266558B2 (en) | 2005-09-01 | 2012-09-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US8298928B2 (en) | 2007-12-12 | 2012-10-30 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US8390034B2 (en) | 2007-12-18 | 2013-03-05 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US8426118B2 (en) | 2005-08-31 | 2013-04-23 | Micron Technology, Inc. | Method of forming pitch multiplied contacts |
| US8557704B2 (en) | 2006-08-30 | 2013-10-15 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US8871646B2 (en) | 2008-11-24 | 2014-10-28 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
| US8871648B2 (en) | 2007-12-06 | 2014-10-28 | Micron Technology, Inc. | Method for forming high density patterns |
| US8889020B2 (en) | 2006-04-25 | 2014-11-18 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US8895232B2 (en) | 2004-09-01 | 2014-11-25 | Micron Technology, Inc. | Mask material conversion |
| US8928111B2 (en) | 2008-07-03 | 2015-01-06 | Micron Technology, Inc. | Transistor with high breakdown voltage having separated drain extensions |
| US9003651B2 (en) | 2005-09-01 | 2015-04-14 | Micron Technology, Inc. | Methods for integrated circuit fabrication with protective coating for planarization |
| US9035416B2 (en) | 2006-09-14 | 2015-05-19 | Micron Technology, Inc. | Efficient pitch multiplication process |
| US9048194B2 (en) | 2008-03-21 | 2015-06-02 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
| US9076888B2 (en) | 2005-09-01 | 2015-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
| US9099402B2 (en) | 2005-05-23 | 2015-08-04 | Micron Technology, Inc. | Integrated circuit structure having arrays of small, closely spaced features |
| US9099314B2 (en) | 2005-09-01 | 2015-08-04 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US9184161B2 (en) | 2006-03-02 | 2015-11-10 | Micron Technology, Inc. | Vertical gated access transistor |
| US9412591B2 (en) | 2007-07-31 | 2016-08-09 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
| US10483202B2 (en) | 2016-02-22 | 2019-11-19 | Toshiba Memory Corporation | Semiconductor device having a wiring line with an end portion having rounded side surfaces and manufacturing method thereof |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1994
- 1994-08-17 JP JP19296194A patent/JPH0855908A/ja active Pending
Cited By (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US8895232B2 (en) | 2004-09-01 | 2014-11-25 | Micron Technology, Inc. | Mask material conversion |
| US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| US8216949B2 (en) | 2004-09-02 | 2012-07-10 | Round Rock Research, Llc | Method for integrated circuit fabrication using pitch multiplication |
| JPWO2006070474A1 (ja) * | 2004-12-28 | 2008-06-12 | スパンション エルエルシー | 半導体装置の製造方法 |
| US9299578B2 (en) | 2004-12-28 | 2016-03-29 | Cypress Semiconductor Corporation | Transistor formation method using sidewall masks |
| WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| US9412594B2 (en) | 2005-03-28 | 2016-08-09 | Micron Technology, Inc. | Integrated circuit fabrication |
| US8859362B2 (en) | 2005-03-28 | 2014-10-14 | Micron Technology, Inc. | Integrated circuit fabrication |
| JP2008535247A (ja) * | 2005-03-28 | 2008-08-28 | マイクロン テクノロジー， インク． | 集積回路製造 |
| US9147608B2 (en) | 2005-03-28 | 2015-09-29 | Micron Technology, Inc. | Integrated circuit fabrication |
| US9099402B2 (en) | 2005-05-23 | 2015-08-04 | Micron Technology, Inc. | Integrated circuit structure having arrays of small, closely spaced features |
| US8003542B2 (en) | 2005-06-02 | 2011-08-23 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US8865598B2 (en) | 2005-06-02 | 2014-10-21 | Micron Technology, Inc. | Method for positioning spacers in pitch multiplication |
| US9117766B2 (en) | 2005-06-02 | 2015-08-25 | Micron Technology, Inc. | Method for positioning spacers in pitch multiplication |
| US8598041B2 (en) | 2005-06-02 | 2013-12-03 | Micron Technology, Inc. | Method for positioning spacers in pitch multiplication |
| US8173550B2 (en) | 2005-06-02 | 2012-05-08 | Micron Technology, Inc. | Method for positioning spacers for pitch multiplication |
| US8877639B2 (en) | 2005-08-30 | 2014-11-04 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
| US8148247B2 (en) | 2005-08-30 | 2012-04-03 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
| US8609324B2 (en) | 2005-08-31 | 2013-12-17 | Micron Technology, Inc. | Method of forming pitch multiplied contacts |
| US8426118B2 (en) | 2005-08-31 | 2013-04-23 | Micron Technology, Inc. | Method of forming pitch multiplied contacts |
| US8043915B2 (en) | 2005-09-01 | 2011-10-25 | Micron Technology, Inc. | Pitch multiplied mask patterns for isolated features |
| US8601410B2 (en) | 2005-09-01 | 2013-12-03 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US10396281B2 (en) | 2005-09-01 | 2019-08-27 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US9099314B2 (en) | 2005-09-01 | 2015-08-04 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US8266558B2 (en) | 2005-09-01 | 2012-09-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US9082829B2 (en) | 2005-09-01 | 2015-07-14 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US9076888B2 (en) | 2005-09-01 | 2015-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
| US9003651B2 (en) | 2005-09-01 | 2015-04-14 | Micron Technology, Inc. | Methods for integrated circuit fabrication with protective coating for planarization |
| US9679781B2 (en) | 2005-09-01 | 2017-06-13 | Micron Technology, Inc. | Methods for integrated circuit fabrication with protective coating for planarization |
| US7538858B2 (en) | 2006-01-11 | 2009-05-26 | Micron Technology, Inc. | Photolithographic systems and methods for producing sub-diffraction-limited features |
| US9184161B2 (en) | 2006-03-02 | 2015-11-10 | Micron Technology, Inc. | Vertical gated access transistor |
| US8030217B2 (en) | 2006-04-07 | 2011-10-04 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US9184159B2 (en) | 2006-04-07 | 2015-11-10 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US9553082B2 (en) | 2006-04-25 | 2017-01-24 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US8889020B2 (en) | 2006-04-25 | 2014-11-18 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US7969760B2 (en) | 2006-05-10 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor memory device and manufacturing method of the same |
| US8592940B2 (en) | 2006-06-02 | 2013-11-26 | Micron Technology, Inc. | Topography based patterning |
| US8114573B2 (en) | 2006-06-02 | 2012-02-14 | Micron Technology, Inc. | Topography based patterning |
| JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008027991A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置 |
| US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
| US8883644B2 (en) | 2006-08-30 | 2014-11-11 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US8557704B2 (en) | 2006-08-30 | 2013-10-15 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US9478497B2 (en) | 2006-08-30 | 2016-10-25 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US8088691B2 (en) | 2006-08-31 | 2012-01-03 | Micron Technology, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
| US7517804B2 (en) | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
| US9035416B2 (en) | 2006-09-14 | 2015-05-19 | Micron Technology, Inc. | Efficient pitch multiplication process |
| US8129289B2 (en) | 2006-10-05 | 2012-03-06 | Micron Technology, Inc. | Method to deposit conformal low temperature SiO2 |
| US8338304B2 (en) | 2006-11-29 | 2012-12-25 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices |
| US8836083B2 (en) | 2006-11-29 | 2014-09-16 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices |
| US7807575B2 (en) * | 2006-11-29 | 2010-10-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US9412591B2 (en) | 2007-07-31 | 2016-08-09 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
| US7842998B2 (en) | 2007-10-10 | 2010-11-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US8871648B2 (en) | 2007-12-06 | 2014-10-28 | Micron Technology, Inc. | Method for forming high density patterns |
| US10490499B2 (en) | 2007-12-12 | 2019-11-26 | Toshiba Memory Corporation | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US10854546B2 (en) | 2007-12-12 | 2020-12-01 | Toshiba Memory Corporation | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US8298928B2 (en) | 2007-12-12 | 2012-10-30 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US10163790B2 (en) | 2007-12-12 | 2018-12-25 | Toshiba Memory Corporation | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US9583437B2 (en) | 2007-12-12 | 2017-02-28 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US9806021B2 (en) | 2007-12-12 | 2017-10-31 | Toshiba Memory Corporation | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US8865583B2 (en) | 2007-12-12 | 2014-10-21 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US11417600B2 (en) | 2007-12-12 | 2022-08-16 | Kioxia Corporation | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US9209070B2 (en) | 2007-12-12 | 2015-12-08 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and method for creating a layout thereof |
| US10497611B2 (en) | 2007-12-18 | 2019-12-03 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US8390034B2 (en) | 2007-12-18 | 2013-03-05 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US9666695B2 (en) | 2007-12-18 | 2017-05-30 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US8932960B2 (en) | 2007-12-18 | 2015-01-13 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US9941155B2 (en) | 2007-12-18 | 2018-04-10 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US9048194B2 (en) | 2008-03-21 | 2015-06-02 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
| US8928111B2 (en) | 2008-07-03 | 2015-01-06 | Micron Technology, Inc. | Transistor with high breakdown voltage having separated drain extensions |
| US8183552B2 (en) | 2008-08-13 | 2012-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| USRE46100E1 (en) | 2008-08-18 | 2016-08-09 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device and semiconductor device |
| US8183148B2 (en) | 2008-08-18 | 2012-05-22 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device and semiconductor device |
| US8871646B2 (en) | 2008-11-24 | 2014-10-28 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
| US8266552B2 (en) | 2009-03-23 | 2012-09-11 | Kabushiki Kaisha Toshiba | Pattern generating method, method of manufacturing semiconductor device, and recording medium |
| JP2012060142A (ja) * | 2011-10-24 | 2012-03-22 | Toshiba Corp | 半導体装置、パターンレイアウト作成方法および露光マスク |
| US10483202B2 (en) | 2016-02-22 | 2019-11-19 | Toshiba Memory Corporation | Semiconductor device having a wiring line with an end portion having rounded side surfaces and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0855908A (ja) | 半導体装置 | |
| US6974746B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device having a stacked gate structure | |
| US6271087B1 (en) | Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects | |
| JPH1154731A (ja) | 半導体装置 | |
| US6562681B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| US6627491B2 (en) | Method of manufacturing non volatile memory device having two charge storage regions | |
| JPH07161851A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JPH04229654A (ja) | 無接点フローティングゲートメモリアレイを製造する方法 | |
| US6211012B1 (en) | Method of fabricating an ETOX flash memory | |
| JP3531641B2 (ja) | 半導体装置の製造方法 | |
| JP2009026802A (ja) | 半導体装置の製造方法および半導体装置 | |
| US6136649A (en) | Method for removing anti-reflective coating layer using plasma etch process after contact CMP | |
| KR20020020934A (ko) | Ｎａｎｄ형 플래시 메모리 디바이스에 있어서의 신뢰성과성능을 향상시키기 위한 선택 게이트를 형성하는 방법 | |
| US6482699B1 (en) | Method for forming self-aligned contacts and local interconnects using decoupled local interconnect process | |
| US6306713B1 (en) | Method for forming self-aligned contacts and local interconnects for salicided gates using a secondary spacer | |
| KR20000053531A (ko) | 반도체 기억 장치의 제조 방법 | |
| US6348379B1 (en) | Method of forming self-aligned contacts using consumable spacers | |
| US20080079059A1 (en) | Method of manufacturing a nonvolatile semiconductor memory device and select gate device having a stacked gate structure | |
| US6495853B1 (en) | Self-aligned gate semiconductor | |
| US6787843B2 (en) | Nonvolatile semiconductor memory cell and associated semiconductor circuit configuration and method for the fabrication of the circuit configuration | |
| JP3794027B2 (ja) | Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法 | |
| US6291296B1 (en) | Method for removing anti-reflective coating layer using plasma etch process before contact CMP | |
| JP2010021496A (ja) | 半導体装置、及びその製造方法 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| US5847426A (en) | Contactless flash EPROM using poly silicon isolation |