JPH04229654A - 無接点フローティングゲートメモリアレイを製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、半導体処理の
分野に関し、特に、フローティングゲートを採用する半
導体メモリデバイスを製造する方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする問題点】二酸
化シリコンなどの絶縁層により完全に包囲されたフロー
ティングゲートを採用する不揮発性半導体メモリセルは
従来の技術では良く知られている。このようなセルはＥ
ＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュＥＰＲＯＭ及びフ
ラッシュＥＥＰＲＯＭと呼ばれる。メモリセルの基本動
作原理によれば、電荷は電子なだれ注入，チャネル注入
，トンネリングなどの様々なメカニズムを経てフローテ
ィングゲート部材（通常はポリシリコン）へと移動する
。一般に、ＥＰＲＯＭ又はＥＥＰＲＯＭは、互いの間に
１つのチャネルを規定するソース領域と、ドレイン領域
とを複数含むシリコン基板から構成される。チャネルの
上方に配置されるポリシリコンフローティングゲートは
、相対的に薄い絶縁層によって基板から分離されている
。同様に、制御ゲートはフローティングゲートの上方に
位置し、フローティングゲートから絶縁されている。 この種のデバイスは、たとえば、米国特許第３，５００
，１４２号及び米国特許第４，２０３，１５８号などに
示されている。

【０００３】全ての不揮発性半導体メモリセルは電子（
すなわち、電荷）を容量によってフローティングゲート
に蓄積する。フラッシュＥＰＲＯＭセル又はフラッシュ
ＥＥＰＲＯＭセルの場合、メモリアレイ全体を一度に電
気的に消去できる。すなわち、現在のＥＥＰＲＯＭのよ
うに個々のセルを別個に消去することはできないのであ
る。このブロック消去可能という特徴は、１９８８年１
０月５日に「低電圧ＥＥＰＲＯＭセル」の名称で出願さ
れ、本発明の譲受人に譲渡されている同時係属出願第０
７／２５３，７７５号に記載されている。ムクハージー
他の米国特許第４，６９８，７８７号も、同様に、チャ
ネルからフローティングゲートへのホットエレクトロン
注入によりプログラムされ、フローティングゲートから
基板へのファウラー・ノルトハイムトンネリングにより
消去される電気的消去可能プログラム可能メモリデバイ
スを開示する。

【０００４】さらに高密度のＥＰＲＯＭメモリアレイを
追求した結果、無接点の電気的プログラム可能電気的消
去可能メモリセルアレイが開発されるに至った。無接点
アレイの場合、セルは、「ビット線」と呼ばれることが
多い細長いソース／ドレイン領域を使用する。このよう
なセルは、多くの場合、感知及びプログラミングのため
の仮想接地回路を必要とする。この種のアレイ及びその
製造方法の１例は、本発明の譲受人に譲渡された米国特
許第４，７８０，４２４号に記載されている。フローテ
ィングゲートがアレイ中のワード線及びビット線に自己
整合されているような無接点十字セルも、Ｏ．Ｂｅｌｌ
ｅｚｚａ　他による論文「Ａ　Ｎｅｗ　Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ　Ｆｉｅｌｄ　Ｏｘｉｄｅ　Ｃｅｌｌ　Ｆｏ
ｒ　Ｍｕｌｔｉ−Ｍｅｇａ　Ｂｉｔ　ＥＰＲＯＭ」（Ｉ
ＥＤＭ　１９８９，５７９〜５８２ページ）に記載され
ている。

【０００５】このようなアレイの基本構造によれば、基
板中のソース領域とドレイン領域との間に成長させた薄
いゲート酸化物の上にフローティングゲートを形成する
。ソース領域とドレイン領域はアレイのビット線を形成
する。ワード線は、一般に、ソース及びドレインのビッ
ト線に対し垂直に規定され、アレイの接点はたとえば１
６本，３２本，６４本等々の複数のワード線に対応する
ために離間している。仮想接地アレイ構造において使用
するのに適し且つソース接合部と、ドレイン接合部が非
対称に不純物を添加されているようなＥＰＲＯＭセル構
造は、Ｋ．Ｙｏｓｈｉｋａｗａ　他による「Ａｎ　Ａｓ
ｙｍｍｅｔｒｉｃａｌ　Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ　
Ｓｏｕｒｃｅ　（　ＡＬＤＳ　）　Ｃｅｌｌ　Ｆｏｒ　
Ｖｉｒｔｕａｌ　Ｇｒｏｕｎｄ　Ｈｉｇｈ　Ｄｅｎｓｉ
ｔｙ　ＥＰＲＯＭｓ　」（ＩＥＤＭ　　１９８８年，４
３２〜４３５ページ）に記載されている。

【０００６】無接点アレイ構造の利点は明白ではあるが
、この種のアレイの性能及び生産性に影響を及ぼす特徴
を改善する必要性は残されている。たとえば、従来の無
接点ＥＰＲＯＭアレイのレイアウト及び／又はプロセス
構造は一般にタングステンワード線の集積には適合しな
い。さらに、従来の多くのＥＰＲＯＭプロセスのソース
拡散は自己整合されていないため、最小ソース拡散幅は
限定される（たとえば、バーズビーク浸食による）。

【０００７】以下の説明からわかるであろうが、本発明
は、多メガビットＥＰＲＯＭ及びフラッシュＥＰＲＯＭ
に適合するのに有用である超高密度（たとえば、６４Ｍ
ビット）無接点不揮発性メモリアレイを提供することに
より、上記の欠点を克服する。本発明の方法により製造
される構造はタングステン金属ワード線の集積に適合し
ている。この方式は、一部又は全体をタングステン又は
他の何らかの導体により充填されるワード線溝通路（ア
レイ平面化を経てパターン規定される）を利用する。

【０００８】

【問題点を解決するための手段】本発明は、シリコン基
板に無接点形の超高密度フローティングゲートメモリセ
ルを製造する方法に関する。本発明によれば、まず、個
々のセルのチャネル領域を規定するために、基板上に複
数の電界（フィールド）酸化物領域を形成する。電界酸
化物領域の間にゲート酸化物領域をそれぞれ形成し、次
に、基板全体を被覆するように第１のポリシリコン層を
蒸着する。次に、この第１のポリシリコン層の上面に誘
電体層を蒸着し、続いて第２のポリシリコン層を蒸着す
る。その結果、下方の酸化物領域の上にはポリ２／誘電
体／ポリ１構造が形成される。まず、この構造をエッチ
ングして、第１の方向に延出する複数の細長い積層構造
を形成する。次に、ポリ２／誘電体／ポリ１積層構造を
第２の方向に再びエッチングして、複数のアイランド部
材を規定する。各アイランド部材は１つのゲート酸化物
領域の上に形成される。アイランド部材は、第１のポリ
シリコン部材と第２のポリシリコン部材との間に誘電体
層を挟んだ構造である。各アイランド部材はアレイ中の
セルの１つと関連しており、電界酸化物領域又は基板領
域に至るまで下方へ延出する溝によって互いに分離され
ている。従って、第１のポリシリコン層はセルのフロー
ティングゲートを構成し、第２のポリシリコン層はセル
の制御ゲートとして利用されることになる。

【０００９】アイランド部材を完全に規定したならば、
基板中にドーパントを導入して、セルのチャネル領域の
隣接する側に互いに離間した平行で細長いソース／ドレ
イン領域を形成する。次に、溝を絶縁材料で充填し、ア
レイの幅に沿って複数のワード線をパターン規定する。 各ワード線は、アレイ中の１行分のセルと関連する制御
ゲート部材と電気的に接触する。

【００１０】本発明の主な利点の１つは、特にアレイ中
のワード線の形成に関するその融通性である。本発明に
よれば、無接点構造に使用するための抵抗の低いワード
線を製造するに際して、アルミニウム，ポリシリコン，
タングステン，ケイ化タングステンなどの導電率の高い
様々な材料を利用できる。その結果得られる無接点アレ
イの接点の数は従来のあらゆる構造と比べてもかなり少
なく、そのため、著しく高密度のアレイを製造する能力
は一段と高められたのである。さらに、本発明では、自
己整合ソース／ドレインビット線拡散を非埋め込み構成
で利用するので、さらに高い密度でセルを配列すること
ができる。埋め込み構成としないことにより、セル構造
においてソース／ドレイン領域のケイ化（たとえば、チ
タンからケイ化チタンへの変換）が許容されるので、そ
の点でも、セルの総密度は一段と増す。

【００１１】本発明の新規な特徴であると考えられる特
徴は特許請求の範囲に記載されている。しかしながら、
本発明自体と、本発明のその他の特徴及び利点は、添付
の図面と関連させながら以下の詳細な説明を参照するこ
とにより最も良く理解されるであろう。

【００１２】

【実施例】無接点不揮発性半導体メモリセルを製造する
方法を開示する。以下の説明中、本発明を完全に理解さ
せるために、特定の不純物添加レベル，寸法などの特定
の事項を数多く詳細に挙げるが、本発明を実施するに際
してそのような特定の詳細な事項を採用しなくとも差し
支えないことは当業者には自明であろう。また、場合に
よっては、本発明を無用にあいまいにするのを避けるた
めに、周知の処理工程を詳細に説明しないこともある。 たとえば、本発明はメモリアレイを形成する方法を指向
するものであるが、周辺セル（すなわち、デコーダなど
）に影響を与える処理工程は詳細には説明されていない
。

【００１３】図１に関して説明すると、まず、基板全体
を熱酸化サイクルの下に置いて、ｐ型エピタキシャルシ
リコン基板１０の上に酸化物１１を成長させる。酸化物
層１１の厚さはこの後の処理工程の間に下方の基板を十
分に保護できる６５０Åであるのが好ましい。酸化物層
１１を成長させた後、基板上に窒化シリコン層１２を形
成する。この窒化物層１２の厚さは一般に１４００Å程
度であるが、実際に採用する特定の処理シーケンスに従
って厚さを変えても良い。窒化物層１２は、この後の電
界酸化物の成長に際してのマスク層を形成することを目
的として設けられる。

【００１４】次に、図２に関して説明すると、単一のフ
ォトレジストマスク層１４はアレイ内の電界（フィール
ト）酸化物領域を規定するために使用される。アレイ内
のデバイスのアクティブチャネル領域の大半は窒化物層
１２の下方に配置されることになる。プロセスのこの時
点では、電界酸化物の成長前に電界注入を実施する。こ
の電界注入は、通常、高エネルギーのホウ素注入から成
る。一般に好ましい実施例では、ホウ素は〜５×１０１
２原子／ｃｍ２の容量をもって７０ＫｅＶ　のエネルギ
ーで注入される。図２では、この注入を矢印１５により
指示している。尚、注入されたホウ素１５は酸化物層１
１を経て基板１０の中に浸透する。

【００１５】ホウ素の電界注入に続いて、フォトレジス
トマスク部材１４を除去し、電界酸化物を成長させる。 一般に好ましい実施例では、電界酸化は湿潤Ｏ２大気の
中で９２０℃の炉を使用して実施される。酸化物の成長
は、約３２００Åの電界酸化物が成長し終わるまで続く
。目標の厚さが得られたならば、窒化物部材１２を除去
する。その結果を図３に示す。図３によれば、電界酸化
物領域１７はそれよりはるかに薄い酸化物層１１により
分離されている。破線で囲まれた領域１６として示すホ
ウ素注入領域は電界酸化物領域１７のすぐ下方に形成さ
れている。（明瞭を期するため、図４以降の図には電界
注入領域１６を明示していない。）

【００１６】処理のこの時点で、電界酸化工程によって
、複数の互いに離間した、平行で細長い電界酸化物領域
１７が形成されていることを理解しておくべきである。 これらの領域はアレイの幅全体にわたり一方向に延出し
ている。すなわち、マスク部材１４自体がアレイの幅に
沿って延出する平行で細長い条片を構成する。本発明の
この面がもつ重要性は以下の説明の中で明らかになるで
あろう。

【００１７】ここで、図３に関して説明すると、電界酸
化物の成長後、基板１０のアレイ部分は領域１７又は領
域１１のいずれかから構成される二酸化シリコン層によ
り完全に被覆されている。次に、基板に対してブランケ
ット酸化物エッチングを実施して、電界酸化物領域１７
を薄くすると共に、酸化物領域１１を除去する。基板１
０の露出部分を覆う犠牲酸化物を成長させ、続いてそれ
をエッチングした後、薄いゲート酸化物の成長を進行さ
せても良い。犠牲酸化物成長／エッチングサイクルは、
電界酸化中に基板上に形成され、この後の処理工程の間
に存在していると、工程の進行の妨げになると思われる
望ましくない窒化シリコンを完全に除去するのに有用で
ある。

【００１８】ゲート酸化物１９は、一般に好ましい実施
例では約１１５Åの厚さを有する上質の熱酸化物である
。尚、この厚さはフラッシュメモリに適用する場合の代
表的な厚さであるが、他の種類のデバイス構造又は用途
については厚さを変えても良い。電界酸化物領域１７と
同様に、薄いゲート酸化物領域１９は複数の互いに離間
した平行で細長い領域であり、一般に好ましい実施例で
はアレイの幅全体にわたり延出している。

【００１９】ゲート酸化物１９を形成した後、基板上に
ポリシリコン層２１を蒸着する。このポリシリコン層２
１の厚さは１５００Å程度あるのが最適である。ポリシ
リコン層２１のすぐ上にポリ間誘電体層２２を形成する
。ポリ間誘電体層２２は二酸化シリコンから形成されて
いても良いが、二酸化シリコン／窒化シリコン／二酸化
シリコン（ＯＮＯ）の積層構造であるのが好ましい。 同じような結果を生じさせる別の材料、すなわち絶縁体
を使用しても良い。尚、図４では、これらの層２１及び
２２は基板の表面にわたり途切れることなく延在してい
るものとして示してある。図４の実施例の場合、ポリ間
誘電体層２２の有効酸化物厚さは約２８０Åである。

【００２０】ポリ間誘電体層２２を形成した後、基板上
にその形状に沿うように第２のポリシリコン層２３を約
１５００Åの好ましい厚さまで蒸着する。あるいは、さ
らに厚い（たとえば、２５００〜５０００Å）ポリシリ
コン層を形成しても良い。好ましい実施例では、第２の
ポリシリコンの上面にケイ化タングステン層を形成する
が、ケイ化タングステン層自体は約２０００Åの厚さで
ある。

【００２１】本発明によれば、一般に、第２のポリシリ
コン層とケイ化タングステン層とを合わせた厚さを約３
５００Å以上に保つことが望ましい。この厚さは、この
後に実施されるエッチング工程の間に、下方に位置する
フローティングゲート部材を露出させずに制御ゲートの
みを露出させるための適切なマージンを形成する。言い
かえれば、制御ゲート部材を厚くすることにより、後の
処理工程と関連する酸化物エッチング速度や、膜厚を様
々に変化させることが可能になる。本発明のこの面につ
いては以下にさらに詳細に説明する。ここでは、制御ゲ
ート部材が約３５００Åの厚さを有する第２のポリシリ
コン層２３のみから構成されるか、あるいは、厚さの和
がほぼ同じになるような層の組み合わせから構成されれ
ば良いということを述べておけば十分である。層２３は
、２層を合わせた制御ゲートの厚さが３５００Å程度と
なるようにケイ化タングステン層（たとえば、２０００
Å）と組み合わせた第２のポリシリコン層（たとえば、
１５００Å）から構成されるのが好ましい。

【００２２】次に、図５に関して説明すると、フォトレ
ジストマスク部材２５は、アレイ内のセルに関して制御
ゲート部材及びフローティングゲート部材を規定するた
めに使用される。層２３と、ポリ間誘電体層２２と、第
１のポリシリコン層２１のうち、フォトレジストマスク
部材２５により被覆されていない部分を異方性エッチン
グにより除去する。このエッチングは電界酸化物領域で
止まる。マスク部材２５の下方に位置するポリシリコン
と誘電体の領域はエッチング工程の間も保護されるので
、ゲート酸化物領域１９の上には、複数の互いに離間し
た平行で細長いポリ１／ＯＮＯ／ポリ２積層構造２４が
形成される結果となる。

【００２３】図６は、積層構造２４の広がりをさらに明
瞭に示す図５の基板の斜視図である。図示するように、
積層構造２４はアレイの幅に沿って電界酸化物領域１７
及び薄いゲート酸化物領域１９と同じ方向に延出してい
る。積層構造２４は薄いゲート酸化物領域１９のすぐ上
に配置されるが、隣接する側で電界酸化物領域１７と重
なっている。最終エッチング工程の終了後、電界酸化物
領域１７は露出されたままである。

【００２４】平行な積層構造２４を形成した直後に、新
たなフォトレジストマスク層を使用して、第１のエッチ
ング工程の方向に対しほぼ垂直な第２の方向（すなわち
、積層構造２４に対し垂直な方向）に積層構造２４をエ
ッチングする。マスク部材自体は、アレイの幅に沿って
第２の方向に延出する複数の細長いフォトレジスト条片
から構成される。異方性プラズマエッチングを再度実施
して、上方のフォトレジストマスク層により保護されて
いない第２のポリシリコン層２３と、ポリ間誘電体層２
２と、第１のポリシリコン層２１とを除去する。

【００２５】フォトレジストにより保護されていない電
界酸化物の各部分を除去することを目的として、同じマ
スク層を使用してさらにエッチングを行う。その結果を
図７に示す。図７によれば、アレイは複数の互いに離間
したアイランド部材２７から構成されている。各アイラ
ンド部材はアレイ内の１つのセルと関連している。従っ
て、セルとアイランド部材はアレイ内の行と列に沿って
配列されていることになる。尚、アイランド部材２７の
間に位置する電界酸化物領域１７の各部分を除去するこ
とを目的として実施された追加エッチング工程によって
基板１０の複数の平行な細長い領域が露出される。

【００２６】図から良くわかるように、それらの露出領
域は第２の方向に延出している。また、電界酸化物領域
１７の露出部分を除去するために使用したのと同じエッ
チング液を使用して、同じ開口の中にある薄いゲート酸
化物１９の各部分を除去するということも重要である。 図７に示すそれらの開口、すなわち溝２６は、この後の
、アレイ内のビット線を形成するためのイオン注入工程
の間に使用される。

【００２７】次に、まだ残っている先のエッチング工程
の際と同じフォトレジストマスク層を使用して、基板１
０の露出部分に対してヒ素イオン注入を実施し、ｎ＋ド
レイン領域３０と、ｎ＋ソース領域３１とを形成する。 それらのソース領域３１とドレイン領域３０は、それぞ
れ、互いに離間した平行で細長い領域であり、当初、積
層構造２４及び電界酸化物領域１７が形成された方向に
対しほぼ垂直に延びている。一般に好ましい実施例では
、ヒ素は３５ＫｅＶ　のエネルギーで、４×１０１５原
子／ｃｍ２の容量をもって注入される。

【００２８】溝２６へのソース／ドレイン注入に続いて
、ｎ＋ドレイン領域３０を次のイオン注入工程の間に露
出しないように保護するために、ドレイン領域をフォト
レジストマスク部材で被覆する。次に、ソース領域に対
しさらにリンを注入し、リンは溝２６を通って浸透する
。リンは３５ＫｅＶ　のエネルギーで、６×１０４原子
／ｃｍ２　の用量をもって注入されるのが好ましい。こ
の結果、さらに深いソース領域３２が形成される。リン
の追加注入によって、浅いドレイン接合部と比べて、ソ
ース接合部は深く、より段差ができる。

【００２９】このように相対的に深く且つ段差のある接
合部が得られるのは、リンがシリコン中に急速に拡散す
るという特性のためである。従って、各ソース領域は拡
散領域３１の縁部を越えて、対応するフローティングゲ
ート部材（すなわち、ポリシリコン部材２１）の下方ま
で延出することになる。このため、消去動作中のフロー
ティングゲートからソースへの電子のトンネリングは容
易になる。（ただし、このリンの追加注入は任意に実施
すべき工程であり、一般にフラッシュ型のデバイス、あ
るいはＥＥＰＲＯＭデバイスを製造する場合にのみ必要
である。通常のＥＰＲＯＭの場合にはこの工程を省いて
も良い。）

【００３０】ソースビット線領域及びドレインビット線
領域の注入を終了し、その後、ソース／ドレインの再酸
化を実施したならば、基板上に低温ＣＶＤ酸化物層を約
３５００Åの厚さに蒸着する。異方性エッチバック工程
の後、残った低温酸化物はアイランド部材２７の側壁部
分に沿ったスペーサ絶縁領域を形成する。図８には、そ
のような側壁スペーサ酸化物領域をスペーサ３４として
示してある。尚、一般に好ましい実施例では、スペーサ
３４は周辺デバイスの製造の結果として自動的に形成さ
れる。従来、周辺デバイスはアレイ内部の個々のセルの
アクセス及びプログラミングを実行する手段を構成する
。別のプロセス流れの場合のように、アレイ内でスペー
サ３４をアイランド部材２７の側壁部分に沿ってケイ化
物が形成されるのを阻止するために利用しても良い。 さらに、スペーサ酸化物はＢＰＳＧと比べてエッチング
速度が遅いので、スペーサ３４は、その後のエッチング
工程（以下に詳細に説明する）の間にポリ間誘電体が露
出しないように保護する追加マージンとして働く。別の
実施例又は製造シーケンスでは、スペーサ３４をプロセ
スの流れから省略しても、アレイに悪い影響がないこと
は明らかである。

【００３１】スペーサ３４を形成し、第２の再酸化サイ
クルを実施した後、ホウリンケイ酸ガラス（ＢＰＳＧ）
を蒸着することにより基板全体を被覆する。ＢＰＳＧ層
は溝２６を埋め且つアイランド部材２７を完全に覆うの
に十分な厚さである。次に、基板の表面を相対的に平坦
にするために、熱高密度化工程を採用する。

【００３２】現在、平面化は５０００〜１５０００Åの
範囲の厚さを有するＢＰＳＧ層を蒸着することにより行
われている。このＢＰＳＧの厚さが基板の表面を完全に
平面化するのには不十分である場合には、形状をさらに
完全に平坦にするために任意にスピンオンガラス（ＳＯ
Ｇ）を蒸着しても良い。一般に好ましい実施例では、ア
レイ平面化／溝エッチバック基準を満たすために、５３
００ÅのＢＰＳＧ層と組み合わせて「犠牲」ＳＯＧを利
用している。接触高さを許容範囲内に維持するために、
ＳＯＧは溝通路形成後、ワード線導体の蒸着に先立って
浸せき（〜５０：１のＨＦ）される。

【００３３】図９に関して説明すると、図示するように
、層３５はアレイのセルを被覆し、基板の表面を完全に
平面化している。絶縁層３５の蒸着後、基板をマスクで
被覆し、絶縁層３５に複数の互いに離間した平行で細長
い溝３８を形成する。溝３８は、アレイ内のセルの行と
関連する制御ゲート部材２３を露出させるように形成さ
れる。これらの溝３８はアレイ内にワード線を形成する
ための開口として使用される。制御ゲート部材２３は溝
３８の幅よりかなり広いので、本発明のワード線制御ゲ
ート形成方式はアライメントの良否の影響を大きくは受
けない。さらに、溝３８がごく一部で制御ゲート部材２
３と重なり合っていても、悪影響はない。

【００３４】溝３８は元の積層構造２４と同じ方向に（
すなわち、ｎ＋ドレインビット線３０及びｎ＋ソースビ
ット線３１に対しほぼ垂直に）延出していることに注意
すべきである。現在、ポリシリコン部材２３の上面を露
出させるために時限プラズマエッチングを使用している
が、ポリ間誘電体層２２又はフローティングゲート部材
２１までも露出させてしまうほど、層３５を過度にエッ
チングしないように注意を払わなければならない。これ
が、制御ゲート部材２３を３５００Å以上の厚さにする
のが好ましいという理由の１つである。制御ゲート部材
が厚ければ、エッチング工程の間の誤差の余裕を十分に
とることができるのである。溝３８の形成に当たっては
、終端点検出（すなわち、ポリ２部材２３の上面が現れ
た時点の検出）を伴うドライエッチングサイクルを使用
するのが好ましい。

【００３５】絶縁層３５に溝３８を規定した後、ワード
線の形成を進行しても良い。不純物を添加したポリシリ
コン，タングステン，ケイ化タングステン，アルミニウ
ム，アルミニウム合金などの任意の導体を基板上に蒸着
して、溝３８の全体及び一部を充填することにより、ア
レイ内のそれぞれの制御ゲート部材２３に対する電気的
接触を成立させる。フォトリソグラフィマスク方式を使
用して、図１０に示すようなワード線４０を規定する。 尚、ワード線４０はアレイの幅に沿って互いに平行に、
下方のビット線に対しては垂直に延出している。現在、
ワード線４０は、抵抗の小さな導体を形成するために薄
いポリシリコン層と、それに続く厚いケイ化タングステ
ン層とから構成されている。

【００３６】別のワード線形成方法は、単に、基板上に
適切な接着層と共にタングステン（又は他の何らかの導
体）を蒸着して、溝３８を充填するというものである。 次に、ブランケットタングステンのエッチバックを実施
して、溝通路３８にのみタングステンを残す。

【００３７】本発明が融通性に富んでいることは当業者
には明白であろう。上述のように、アレイ後ＢＰＳＧ平
面化層に規定された溝通路を利用して制御ゲートワード
線を形成すると、ワード線形成のために導電率の高い金
属を使用しやすくなる。たとえば、集積回路内の周辺デ
バイスについて、ワード線４０は第１のメタライズ層と
して機能することもできるであろう。さらに、ワード線
４０の形成後に高温処理（たとえば、再酸化）は行われ
ないので、上記のケイ化タングステン以外の様々な金属
からワード線を形成できる。

【００３８】従来のプロセスでは、一般に、ワード線の
形成に続いて高温酸化サイクルを実施しなければならな
かったので、選択できるワード線導体は限られていた。 高温では、アルミニウムやタングステンなどの金属は有
害な影響を受ける。すなわち、本発明のワード線形成方
式はワード線金属を高温酸化周囲環境（すなわち、ゲー
ト再酸化）にさらさなくとも済むようにしたのである。

【００３９】本発明の別の利点は、平面化プロセスの間
に絶縁層３５により形成される誘電体ブリッジがワード
線からソース／ドレインビット線へのキャパシタンスを
最小限に抑えることである。すなわち、ワード線は層２
３，２２，２１と、ゲート酸化物１９との厚さの和にほ
ぼ等しい距離だけ常に基板から分離しているのである。

【００４０】別の実施例においては、自己整合ｎ＋ソー
ス／ドレインの注入及び再酸化に続いて、アレイのＢＰ
ＳＧ平面化を実施する。次に、ＢＰＳＧをエッチバック
、すなわち、ポリ２層の表面に至るまでエッチングし、
その後に、第３のポリシリコン層（すなわち、「ポリ３
」層）を蒸着し、不純物を添加する。この直後に、ケイ
化タングステンの蒸着／形成を実施する。次に、ワード
線／制御ゲート／ポリ間誘電体／フローティングゲート
の積層構造の全体をマスクで被覆し、エッチングするこ
とにより、ワード線を含む自己整合アイランド構造を実
現する。次に、アレイにある開口をＢＰＳＧ（又は何ら
かの同様な平面化材料、たとえばＴＥＯＳ）で「充満」
するのに先立ってゲートの縁部を密封するために、２度
目のセル再酸化が必要である。尚、プロセスのこの時点
で２度目の再酸化工程が必要であるので、この実施例の
場合には、ワード線としてアルミニウム又はタングステ
ンのような金属を使用しない。

【００４１】以上の説明を読めば、当業者には本発明の
数多くの代替構成や変形が疑いなく明白になるであろう
が、実例として図示し且つ説明した特定の実施例は決し
て限定的なものとして考えられてはならないということ
を理解すべきである。たとえば、好ましい実施例はフラ
ッシュＥＰＲＯＭアレイを実現するものとして説明され
ていたが、通常のＥＰＲＯＭを製造しても、本発明の趣
旨から逸脱することにはならない。従って、好ましい実
施例の詳細に言及しても、それは特許請求の範囲を限定
することを意図してはならない。

【００４２】以上、シリコン基板にフローティングゲー
トメモリセルの無接点アレイを製造する方法を説明した
。

【図面の簡単な説明】

【図１】上面に酸化物層が形成され、さらにその上に窒
化シリコン層が蒸着されている半導体基板の横断面図。

【図２】フォトレジストマスク部材が形成され、その下
方の窒化物層をエッチングした後の図１の基板を示し、
さらにホウ素の電界イオン注入を示す横断面図。

【図３】電界酸化物領域を成長させ、続いて窒化シリコ
ン層を除去した後の図２の基板を示す横断面図。

【図４】薄いゲート酸化物領域を形成し、第１のポリシ
リコン層を蒸着し、続いてポリ間誘電体、さらには第２
のポリシリコン層を蒸着した後の図３の基板を示す横断
面図。

【図５】フォトレジストマスク部材を形成し、その下方
の第２のポリシリコン層、ポリ間誘電体及び第１のポリ
シリコン層をエッチングした後の図４の基板を示す横断
面図。

【図６】先のエッチング工程に続いて形成された複数の
細長い積層構造を示す図５の基板の斜視図。

【図７】互いに離間するアイランド部材を形成するため
の２度目のエッチング工程の後の図６の基板を示す斜視
図。

【図８】アイランド部材の側壁部分に沿ってスペーサ酸
化物領域を形成した後の図７の基板の斜視図。

【図９】表面を平面化し、続いて複数の細長い開口を形
成するためのエッチングを実施した後の図８の基板の斜
視図。

【図１０】ワード線形成後の図９の基板の斜視図。

【符号の説明】

１０　　ｐ型シリコン基板 １１　　酸化物層 １２　　窒化シリコン層 １４　　フォトレジストマスク層 １６　　ホウ素注入領域 １７　　電界酸化物領域 １９　　ゲート酸化物領域 ２１　　第１のポリシリコン層 ２２　　ポリ間誘電体層 ２３　　第２のポリシリコン層 ２４　　積層構造 ２５　　フォトレジストマスク部材 ２６　　溝 ２７　　アイランド部材 ３０　　ｎ＋ドレイン領域 ３１，３２　　ｎ＋ソース領域 ３４　　スペーサ ３５　　絶縁層 ３８　　溝 ４０　　ワード線

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　第１の導電型のシリコン基板にフロー
   ティングゲートメモリセルのアレイを製造する方法にお
   いて、前記基板に前記セルのチャネル領域を規定する複
   数の電界（フィールド）酸化物領域を形成する工程と；
   前記基板上で、前記電界酸化物領域の間にそれぞれゲー
   ト酸化物領域を形成する工程と；前記基板上に第１のポ
   リシリコン層を蒸着する工程と；前記第１のポリシリコ
   ン層の上に誘電体層を形成する工程と；前記誘電体層の
   上に第２のポリシリコン層を蒸着する工程と；前記セル
   の制御部材を構成する前記第２のポリシリコン層と、前
   記誘電体層と、前記第１のポリシリコン層とをエッチン
   グして、前記第１のポリシリコン層と前記第２のポリシ
   リコン層との間に前記誘電体層を挟んだ構造からそれぞ
   れ構成され、前記アレイ中の前記セルとそれぞれ関連し
   、互いに溝により分離され、前記ゲート酸化物領域の上
   に形成される複数のアイランド部材を形成する工程と；
   前記基板中にドーパントを導入して、前記セルの前記チ
   ャネル領域に隣接する第２の導電型の互いに離間したソ
   ース／ドレイン領域を形成する工程と；前記溝を絶縁材
   料により充填する工程と；前記アレイの幅に沿って、１
   行分の前記セルと関連する前記制御ゲート部材と電気的
   に接触する複数のワード線を形成する工程とから成る方
   法。
2. 【請求項２】　　第１の導電型のシリコン基板にフロー
   ティングゲートメモリセルのアレイを製造する方法にお
   いて、前記アレイの幅に沿って第１の方向に延出し、前
   記セルのチャネル領域を規定する複数の細長い電界酸化
   物領域を前記基板に形成する工程と；前記基板上で、前
   記電界酸化物領域の間に、同様に前記アレイの幅に沿っ
   て前記第１の方向に延出する細長いゲート酸化物領域を
   それぞれ形成する工程と；前記基板の上に第１のポリシ
   リコン層を蒸着する工程と；前記第１のポリシリコン層
   の上に誘電体層を形成する工程と；前記誘電体層の上に
   第２のポリシリコン層を蒸着する工程と；前記第２のポ
   リシリコン層をマスクで覆う工程と；前記第２のポリシ
   リコン層と、前記誘電体層と、前記第１のポリシリコン
   層とをエッチングして、前記基板の幅に沿って前記第１
   の方向に延出し、それぞれ前記ゲート酸化物領域の上に
   重なり、それぞれ、前記第１のポリシリコン層と前記第
   ２のポリシリコン層との間に前記誘電体層を挟んだ構造
   から構成される複数の互いに離間した細長い積層構造を
   形成する工程と；前記積層構造をマスクで覆う工程と；
   前記積層構造を前記第１の方向に対しほぼ垂直な第２の
   方向にエッチングして、前記第１のポリシリコン層が前
   記セルのフローティングゲート部材を構成し、前記第２
   のポリシリコン層が前記セルの制御ゲート部材を構成す
   る前記アレイ中の前記セルとそれぞれ関連する溝により
   互いに分離された複数のアイランド部材を形成する工程
   と；前記基板中にドーパントを注入して、前記セルの前
   記チャネル領域に隣接する互いに離間した平行で細長い
   第２の導電型のソース／ドレイン領域を形成する工程と
   ；前記溝を絶縁材料で充填する工程と；前記アレイの幅
   に沿って、１行分の前記セルと関連する前記制御ゲート
   部材に電気的に接触する複数のワード線を形成する工程
   とから成る方法。
3. 【請求項３】　　第１の導電型のシリコン基板上にフロ
   ーティングゲートメモリセルのアレイを製造する方法に
   おいて、前記基板上に酸化物を形成する工程と；前記基
   板に第１の方向に複数の細長い電界酸化物領域を形成す
   ることにより、前記セルのチャネル領域を規定する工程
   と；前記酸化物を除去する工程と；前記基板上で、前記
   電界酸化物領域の間に、前記アレイの幅に沿って前記第
   １の方向に延出する細長いゲート酸化物領域をそれぞれ
   熱成長させる工程と；前記基板上に第１のポリシリコン
   層を蒸着する工程と；前記第１のポリシリコン層の上に
   、酸化物／窒化物／酸化物複合構造から成るポリ間誘電
   体層を形成する工程と；前記ポリ間誘電体層の上に第２
   のポリシリコン層を蒸着する工程と；前記第２のポリシ
   リコン層の上にケイ化タングステン層を蒸着する工程と
   ；前記ケイ化タングステン層をマスクで覆う工程と；前
   記ケイ化タングステン層と、前記第２のポリシリコン層
   と、前記ポリ間誘電体層と、前記第１のポリシリコン層
   とをエッチングして、前記基板の幅に沿って前記第１の
   方向に延出し、それぞれ前記ゲート酸化物領域の上に形
   成され、それぞれ、上から下に見て、前記ケイ化タング
   ステン層と、前記第２のポリシリコン層と、前記ポリ間
   誘電体層と、前記第１のポリシリコン層とから構成され
   る複数の互いに離間した平行で細長い積層構造を形成す
   る工程と；前記積層構造をマスクで覆う工程と；前記積
   層構造を前記第１の方向に対しほぼ垂直な第２の方向に
   エッチングして、前記第１のポリシリコン層が前記セル
   のフローティングゲート部材を構成し、前記ケイ化タン
   グステン層及び前記第２のポリシリコン層が前記セルの
   制御ゲート部材を構成する前記アレイ中の前記セルとそ
   れぞれ関連した溝により分離された複数のアイランド部
   材を形成する工程と；前記電界酸化物領域を前記第２の
   方向にエッチングする工程と；前記基板にイオンを注入
   して、前記アレイの幅に沿って前記第２の方向に延出す
   る第２の導電型の互いに離間した平行で細長いソース／
   ドレイン領域を前記セルの前記チャネル領域に隣接して
   形成する工程と；前記基板上に絶縁層を蒸着して、前記
   溝を充填すると共に、前記アイランド部材をほぼ平坦に
   なるように被覆する工程と；前記絶縁層をマスクで覆う
   工程と；前記絶縁層を前記第１の方向に沿って異方性エ
   ッチングして、前記絶縁層の前記制御ゲート部材の上方
   の位置に、複数の互いに離間した平行で細長い開口を形
   成する工程と；前記制御ゲート部材の上面が露出された
   後、前記ポリ間誘電体層の側面が露出する前に、前記絶
   縁層の前記エッチングを終了する工程と；前記アレイの
   幅に沿って前記第１の方向に、１行分の前記セルと関連
   する前記制御ゲート部材に電気的に接触する複数のワー
   ド線を形成する工程とから成る方法。