JP2685373B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置の製造方法に関し、更に詳しくは、フローティングゲ
ートのゲート幅のパターニングを行ってフローティング
ゲートパターンを形成した後層間絶縁膜を熱酸化で形成
し、その層間絶縁膜を介して形成された制御ゲート用ポ
リシリコン層をフォトグラフィにより制御ゲートに形成
する際に、層間絶縁膜と下層の所定のゲート幅を有する
フローティングゲートパターンも同時にエッチングして
形成し、それによってフローティングゲートのゲート長
を自己整合的に形成するようにしたスタック型の不揮発
性半導体記憶装置の製造方法に関するものである。
置の製造方法に関し、更に詳しくは、フローティングゲ
ートのゲート幅のパターニングを行ってフローティング
ゲートパターンを形成した後層間絶縁膜を熱酸化で形成
し、その層間絶縁膜を介して形成された制御ゲート用ポ
リシリコン層をフォトグラフィにより制御ゲートに形成
する際に、層間絶縁膜と下層の所定のゲート幅を有する
フローティングゲートパターンも同時にエッチングして
形成し、それによってフローティングゲートのゲート長
を自己整合的に形成するようにしたスタック型の不揮発
性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】従来のこの種の方法を図１３〜図２４を
用いて説明する。まず、図１７、図１８に示すように、
シリコン基板（８）上に素子分離のため周知の方法を用
いてフィールド酸化膜（１１）を形成する。このフィー
ルド酸化膜は図１７、図１８には現れず、図１３に描画
されいる。次に、図１９、図２０に示すように、フロー
ティングゲートのゲート酸化膜（Ｓi Ｏ2 ）（１２）を
１００Å厚にＨＣｌ酸化法にて形成した後全面に１５０
０Å厚の第１ポリシリコン層（第１導電層）（図示せ
ず）を積層し、これに砒素あるいはリンのＮ型不純物を
周知の方法で拡散し（図示せず）、続いてフローティン
グゲートのゲート幅（Ｗ）を決める（図１４参照）ため
ポリシリコン層をフォトリソグラフィによりパターニン
グする。その結果、図１９、図２０に示すようなゲート
幅Ｗ（１．２μｍ）のフローティングゲートパターン
（１３）を形成する。
用いて説明する。まず、図１７、図１８に示すように、
シリコン基板（８）上に素子分離のため周知の方法を用
いてフィールド酸化膜（１１）を形成する。このフィー
ルド酸化膜は図１７、図１８には現れず、図１３に描画
されいる。次に、図１９、図２０に示すように、フロー
ティングゲートのゲート酸化膜（Ｓi Ｏ2 ）（１２）を
１００Å厚にＨＣｌ酸化法にて形成した後全面に１５０
０Å厚の第１ポリシリコン層（第１導電層）（図示せ
ず）を積層し、これに砒素あるいはリンのＮ型不純物を
周知の方法で拡散し（図示せず）、続いてフローティン
グゲートのゲート幅（Ｗ）を決める（図１４参照）ため
ポリシリコン層をフォトリソグラフィによりパターニン
グする。その結果、図１９、図２０に示すようなゲート
幅Ｗ（１．２μｍ）のフローティングゲートパターン
（１３）を形成する。
【０００３】続いて、図２１、図２２に示すようにフロ
ーティングゲートと制御ゲートとの層間絶縁膜（１４）
をＳｉ基板（８）上に砒素のイオンを注入した後熱酸化
によって形成した後全面に３０００Å厚のポリシリコン
層（１５）を再度積層し、これに再度砒素あるいはリン
のＮ型不純物を周知の方法で拡散し（図示せず）、しか
る後フォトリソグラフィ法を用いてレジストパターン
（１６）を形成することで図２３、図２４に示すように
制御ゲート（１７）を形成する。
ーティングゲートと制御ゲートとの層間絶縁膜（１４）
をＳｉ基板（８）上に砒素のイオンを注入した後熱酸化
によって形成した後全面に３０００Å厚のポリシリコン
層（１５）を再度積層し、これに再度砒素あるいはリン
のＮ型不純物を周知の方法で拡散し（図示せず）、しか
る後フォトリソグラフィ法を用いてレジストパターン
（１６）を形成することで図２３、図２４に示すように
制御ゲート（１７）を形成する。
【０００４】この際、図２１、図２２に示すようにポリ
シリコン層（１５）、層間絶縁膜（１４）及び下層のフ
ローティングゲートパターン（１３）を連続的にエッチ
ングすることで、ゲート長（Ｌ）のフローティングゲー
ト（１８）が自己整合的に形成される。このエッチング
法は周知のドライエッチング法の組合せにより行う。勿
論、両ポリシリコン層（１５）（１３）間の層間絶縁膜
（１４）も同時に除去されて層間絶縁部（１９）が残
る。
シリコン層（１５）、層間絶縁膜（１４）及び下層のフ
ローティングゲートパターン（１３）を連続的にエッチ
ングすることで、ゲート長（Ｌ）のフローティングゲー
ト（１８）が自己整合的に形成される。このエッチング
法は周知のドライエッチング法の組合せにより行う。勿
論、両ポリシリコン層（１５）（１３）間の層間絶縁膜
（１４）も同時に除去されて層間絶縁部（１９）が残
る。
【０００５】
【発明が解決しようとする課題】しかし、上記方法では
同時エッチングにより制御ゲート（１７）とフローティ
ングゲート（１８）を形成するに際して、図２２に示す
ように層間絶縁膜（１４ａ）の膜厚Ｄ1 が６００Åであ
りゲート酸化膜を含む層間絶縁膜（１４ｂ）の膜厚ｄ1
（＝３００Å）より大きいから、活性領域（図２２のＡ
で示す領域）におけるＳｉ基板（８）が図２４に示すよ
うにエッチング除去されてしまう。この発明は、制御ゲ
ートとフローティングゲートを同時エッチングにより形
成するときに下地のシリコン基板が除去され難い半導体
装置の製造方法を提供することを目的とするものであ
る。
同時エッチングにより制御ゲート（１７）とフローティ
ングゲート（１８）を形成するに際して、図２２に示す
ように層間絶縁膜（１４ａ）の膜厚Ｄ1 が６００Åであ
りゲート酸化膜を含む層間絶縁膜（１４ｂ）の膜厚ｄ1
（＝３００Å）より大きいから、活性領域（図２２のＡ
で示す領域）におけるＳｉ基板（８）が図２４に示すよ
うにエッチング除去されてしまう。この発明は、制御ゲ
ートとフローティングゲートを同時エッチングにより形
成するときに下地のシリコン基板が除去され難い半導体
装置の製造方法を提供することを目的とするものであ
る。
【０００６】
【課題を解決するための手段及び作用】この発明は、
(i) 半導体基板上の全面にゲート酸化膜を介してフロー
ティングゲート形成用の第１導電層を積層した後フロー
ティングゲートのゲート幅を決定するためにレジストパ
ターンを用いてパターニングを行い、(ii)ゲート幅が決
定されたフローティングゲートパターンを含む上記半導
体基板上の全面にイオン注入を付した後熱処理を行って
フローティングゲートパターン上方に形成が意図される
制御ゲート形成用の第２導電層と上記フローティングゲ
ートパターンとの間に層間絶縁膜を、フローティングゲ
ートパターン上と、半導体基板上の活性領域とで膜厚が
異なるよう活性領域上では増速酸化させることで形成
し、(iii) さらに、フローティングゲートパターン上に
形成された薄い層間絶縁膜及び活性領域上に形成された
厚い層間絶縁膜を含む層間絶縁膜上の全面に制御ゲート
形成用の第２導電層及びフォトレジスト膜を順次積層し
た後フォトレジスト膜を制御ゲート形成用レジストパタ
ーンに変換し、(iv)そのパターンをマスクにして上記第
２導電層、層間絶縁膜及びフローティングゲートパター
ンを連続的にエッチングして制御ゲートを形成するとと
もに、同時に自己整合的にゲート長が決定されたフロー
ティングゲートを形成することからなる不揮発性半導体
記憶装置の製造方法を提供するものである。
(i) 半導体基板上の全面にゲート酸化膜を介してフロー
ティングゲート形成用の第１導電層を積層した後フロー
ティングゲートのゲート幅を決定するためにレジストパ
ターンを用いてパターニングを行い、(ii)ゲート幅が決
定されたフローティングゲートパターンを含む上記半導
体基板上の全面にイオン注入を付した後熱処理を行って
フローティングゲートパターン上方に形成が意図される
制御ゲート形成用の第２導電層と上記フローティングゲ
ートパターンとの間に層間絶縁膜を、フローティングゲ
ートパターン上と、半導体基板上の活性領域とで膜厚が
異なるよう活性領域上では増速酸化させることで形成
し、(iii) さらに、フローティングゲートパターン上に
形成された薄い層間絶縁膜及び活性領域上に形成された
厚い層間絶縁膜を含む層間絶縁膜上の全面に制御ゲート
形成用の第２導電層及びフォトレジスト膜を順次積層し
た後フォトレジスト膜を制御ゲート形成用レジストパタ
ーンに変換し、(iv)そのパターンをマスクにして上記第
２導電層、層間絶縁膜及びフローティングゲートパター
ンを連続的にエッチングして制御ゲートを形成するとと
もに、同時に自己整合的にゲート長が決定されたフロー
ティングゲートを形成することからなる不揮発性半導体
記憶装置の製造方法を提供するものである。
【０００７】すなわち、この発明は、ゲート幅Ｗが決定
されたＦＧパターン上と、半導体基板上の活性領域と
で、制御ゲート（ＣＧ）とフローティングゲートを電気
的に絶縁する層間絶縁膜の膜厚を増速酸化によって、活
性領域上の厚みを、ＦＧパターン上の厚みより大きくす
ることでＦＧパターンをエッチングしてＦＧを形成する
際に、下地の半導体基板が除去されるのを防止するよう
にしたものである。具体的には、図１０において、ＦＧ
パターン（１３）上及び活性領域（Ａ）上を含むＳｉ基
板（８）上の全面にＳi Ｏ2 膜（層間絶縁膜）（５）を
形成するに際して、活性領域（Ａ）の厚い層間絶縁膜
（５ｂ）の厚みｄ2 をＦＧパターン（１３）上の薄い層
間絶縁膜（５ａ）の厚みＤ2 より大きくなるよう層間絶
縁膜（５）を増速酸化法を用いて形成したことを特徴と
するものである。これらの厚みは、ｄ2 では、例えば７
００Å、厚みＤ2 では６００Åに設定される。
されたＦＧパターン上と、半導体基板上の活性領域と
で、制御ゲート（ＣＧ）とフローティングゲートを電気
的に絶縁する層間絶縁膜の膜厚を増速酸化によって、活
性領域上の厚みを、ＦＧパターン上の厚みより大きくす
ることでＦＧパターンをエッチングしてＦＧを形成する
際に、下地の半導体基板が除去されるのを防止するよう
にしたものである。具体的には、図１０において、ＦＧ
パターン（１３）上及び活性領域（Ａ）上を含むＳｉ基
板（８）上の全面にＳi Ｏ2 膜（層間絶縁膜）（５）を
形成するに際して、活性領域（Ａ）の厚い層間絶縁膜
（５ｂ）の厚みｄ2 をＦＧパターン（１３）上の薄い層
間絶縁膜（５ａ）の厚みＤ2 より大きくなるよう層間絶
縁膜（５）を増速酸化法を用いて形成したことを特徴と
するものである。これらの厚みは、ｄ2 では、例えば７
００Å、厚みＤ2 では６００Åに設定される。
【０００８】この増速酸化は、酸化膜を形成する領域の
うち、所定領域の半導体基板上に高濃度にドープされた
酸化膜を形成した後厚い膜厚の酸化膜を形成するために
用いられる。本実施例では、活性領域（Ａ）に砒素イオ
ン（５×１０15／cm2 ）を注入し、１０５０℃のスチー
ム酸化を行って、膜厚ｄ2 が７００ÅのＳi Ｏ2 膜（５
ｂ）を得た。以下、増速酸化の一般論について簡単に説
明する。目的とする酸化膜厚をdox （ｔ）とすると、
dox2（ｔ）＋Ａdox(ｔ）＝Ｂ（ｔ＋ｔ0 ）という式が成
立することが判っている。この式において、Ａ、Ｂは速
度定数であり、Ａ＝（Ｐo2）×（Ｋp ）／（Ｋl ），Ｂ
＝（Ｐo2）×（Ｋp ）（Ｋl は直線則酸化係数、Ｋp は
２乗則酸化係数、Ｐo2は規格化酸化分圧である）であ
り、ｔ0 は補正時間である。そして、上式において、低
濃度ではＫp 、Ｋl は単に酸化性雰囲気と基板の結晶方
位だけに依存し、一方、高濃度ではＫp 、Ｋl が大きく
なる。そのため、増速酸化しないで同一条件で作成した
酸化膜より厚い膜厚ｄoxを有する酸化膜を形成できる。
うち、所定領域の半導体基板上に高濃度にドープされた
酸化膜を形成した後厚い膜厚の酸化膜を形成するために
用いられる。本実施例では、活性領域（Ａ）に砒素イオ
ン（５×１０15／cm2 ）を注入し、１０５０℃のスチー
ム酸化を行って、膜厚ｄ2 が７００ÅのＳi Ｏ2 膜（５
ｂ）を得た。以下、増速酸化の一般論について簡単に説
明する。目的とする酸化膜厚をdox （ｔ）とすると、
dox2（ｔ）＋Ａdox(ｔ）＝Ｂ（ｔ＋ｔ0 ）という式が成
立することが判っている。この式において、Ａ、Ｂは速
度定数であり、Ａ＝（Ｐo2）×（Ｋp ）／（Ｋl ），Ｂ
＝（Ｐo2）×（Ｋp ）（Ｋl は直線則酸化係数、Ｋp は
２乗則酸化係数、Ｐo2は規格化酸化分圧である）であ
り、ｔ0 は補正時間である。そして、上式において、低
濃度ではＫp 、Ｋl は単に酸化性雰囲気と基板の結晶方
位だけに依存し、一方、高濃度ではＫp 、Ｋl が大きく
なる。そのため、増速酸化しないで同一条件で作成した
酸化膜より厚い膜厚ｄoxを有する酸化膜を形成できる。
【０００９】この発明においては、図１０から図１１、
１２へのエッチングは、まず制御ゲートのＰoly Ｓi 層
（１５）をエッチングし次にＳi Ｏ2 エッチング条件で
層間絶縁膜（５）をエッチングし、続いてＦＧパターン
（１３）のＰoly Ｓi をエッチングする。そのエッチン
グ条件は、特別な条件ではなく、通常のＰoly Ｓi エッ
チ、Ｓi Ｏ2 エッチ条件でよい。ＦＧパターンのＰoly
Ｓi エッチングは、Ｓi Ｏ2 との選択比が５０以上の条
件でエッチングできる。この発明における第１、第２各
導電層としては、材料がポリシリコンのものが好まし
く、さらに第２導電層としては他にＷＳｉX／ポリＳｉ
のポリサイド構造が好ましいものとして挙げられる。ま
た、この発明において用いるエッチングは公知の方法が
用いられる。また、イオン注入法も公知の方法が用いら
れる。
１２へのエッチングは、まず制御ゲートのＰoly Ｓi 層
（１５）をエッチングし次にＳi Ｏ2 エッチング条件で
層間絶縁膜（５）をエッチングし、続いてＦＧパターン
（１３）のＰoly Ｓi をエッチングする。そのエッチン
グ条件は、特別な条件ではなく、通常のＰoly Ｓi エッ
チ、Ｓi Ｏ2 エッチ条件でよい。ＦＧパターンのＰoly
Ｓi エッチングは、Ｓi Ｏ2 との選択比が５０以上の条
件でエッチングできる。この発明における第１、第２各
導電層としては、材料がポリシリコンのものが好まし
く、さらに第２導電層としては他にＷＳｉX／ポリＳｉ
のポリサイド構造が好ましいものとして挙げられる。ま
た、この発明において用いるエッチングは公知の方法が
用いられる。また、イオン注入法も公知の方法が用いら
れる。
【００１０】
【実施例】以下、この発明の実施例を図１ないし図１２
を用いて説明する。まず、図５、図６に示すように、シ
リコン基板８上に素子分離のため周知の方法を用いてフ
ィールド酸化膜１を形成する。このフィールド酸化膜は
図５、図６には現れず、図１に描画されている。次に、
図７、図８に示す様に、フローティングゲート用のゲー
ト酸化膜（ＳiＯ2 ）１２を１００Å厚にＨＣｌ酸化法
にて形成した後全面に１５００Å厚のポリシリコン層を
積層し、これに砒素あるいは燐のＮ型不純物を周知の方
法で拡散し（図示せず）、続いてフローティングゲート
パターン（１３）のゲート幅（Ｗ）を決める（図２参
照）ためポリシリコン層をフォトリソグラフィによりパ
ターン（３１）を用いてパターニングする。その結果、
図７、図８に示すようなゲート幅のＷのフローティング
ゲートパターン１３を形成する。
を用いて説明する。まず、図５、図６に示すように、シ
リコン基板８上に素子分離のため周知の方法を用いてフ
ィールド酸化膜１を形成する。このフィールド酸化膜は
図５、図６には現れず、図１に描画されている。次に、
図７、図８に示す様に、フローティングゲート用のゲー
ト酸化膜（ＳiＯ2 ）１２を１００Å厚にＨＣｌ酸化法
にて形成した後全面に１５００Å厚のポリシリコン層を
積層し、これに砒素あるいは燐のＮ型不純物を周知の方
法で拡散し（図示せず）、続いてフローティングゲート
パターン（１３）のゲート幅（Ｗ）を決める（図２参
照）ためポリシリコン層をフォトリソグラフィによりパ
ターン（３１）を用いてパターニングする。その結果、
図７、図８に示すようなゲート幅のＷのフローティング
ゲートパターン１３を形成する。
【００１１】続いて、図９、図１０に示すようにフロー
ティングゲートと制御ゲートとの層間絶縁膜５を形成す
る。層間絶縁膜としては、酸化膜換算で２００ÅのＯＮ
Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜が好
ましい。砒素又はリンを活性領域（Ａ）に高濃度（５×
１０20〜９×１０20cm-2）に注入して１０５０℃のスチ
ーム酸化を行う。これにより活性領域（Ａ）上では膜厚
ｄ2 が７００Åで、一方ＦＧパターン（１３）上では膜
厚Ｄ2 が６００Åフローティングゲートと制御ゲートの
層間絶縁膜（５ｂ）（５ａ）を形成する。その後、全面
に３０００Å厚の第２ポリシリコン層（第２導電層）１
５を再度積層し、これに砒素あるいは燐のＮ型不純物も
のを周知の方法で拡散し（図示せず）、しかる後フォト
リソグラフィ法を用いてレジストパターン３を形成する
ことで図１１に示すように制御ゲート４を形成する。
ティングゲートと制御ゲートとの層間絶縁膜５を形成す
る。層間絶縁膜としては、酸化膜換算で２００ÅのＯＮ
Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜が好
ましい。砒素又はリンを活性領域（Ａ）に高濃度（５×
１０20〜９×１０20cm-2）に注入して１０５０℃のスチ
ーム酸化を行う。これにより活性領域（Ａ）上では膜厚
ｄ2 が７００Åで、一方ＦＧパターン（１３）上では膜
厚Ｄ2 が６００Åフローティングゲートと制御ゲートの
層間絶縁膜（５ｂ）（５ａ）を形成する。その後、全面
に３０００Å厚の第２ポリシリコン層（第２導電層）１
５を再度積層し、これに砒素あるいは燐のＮ型不純物も
のを周知の方法で拡散し（図示せず）、しかる後フォト
リソグラフィ法を用いてレジストパターン３を形成する
ことで図１１に示すように制御ゲート４を形成する。
【００１２】この際、図９、図１０に示すようにポリシ
リコン層１５、層間絶縁膜５ａ、５ｂ及び下層のポリシ
リコン層１３を連続的にエッチングすることで、ゲート
長（Ｌ）のフローティングゲート２が自己整合的に形成
される。このエッチング法は周知のドライエッチング法
の組合せにより行う。勿論、両ポリシリコン層１５、１
３間の層間絶縁膜５ａ、５ｂも同時に除去されて層間絶
縁膜５１がＦＧ（２）及びＣＧ（４）間に残存する。こ
の際、図１２に示すように、Ｓｉ基板（８）上の活性領
域（Ａ）上には膜厚ｄ3 が２０〜４０Åの熱酸化膜
（９）が残存し、また、ゲート酸化膜（１２）も残存す
る。
リコン層１５、層間絶縁膜５ａ、５ｂ及び下層のポリシ
リコン層１３を連続的にエッチングすることで、ゲート
長（Ｌ）のフローティングゲート２が自己整合的に形成
される。このエッチング法は周知のドライエッチング法
の組合せにより行う。勿論、両ポリシリコン層１５、１
３間の層間絶縁膜５ａ、５ｂも同時に除去されて層間絶
縁膜５１がＦＧ（２）及びＣＧ（４）間に残存する。こ
の際、図１２に示すように、Ｓｉ基板（８）上の活性領
域（Ａ）上には膜厚ｄ3 が２０〜４０Åの熱酸化膜
（９）が残存し、また、ゲート酸化膜（１２）も残存す
る。
【００１３】このように本実施例では、制御用ゲートを
パターニング後、２層目Ｐoly Ｓi、層間絶縁膜、フロ
ーティングゲートとなる１層目Ｐoly Ｓi を連続的にエ
ッチングする際、層間絶縁膜のエッチングが完了した
時、活性領域（Ａ）は、膜厚ｄ 2 が８０〜１００Åの酸
化膜９が残っている為、続けて１層目Ｐoly Ｓi をエッ
チングしたとき活性領域（Ａ）のＳｉ基板がエッチング
されることがなく、Ｓｉ基板（８）へのダメージによる
ビットラインジャンクションリーク電流増加及びＳｉ基
板漏れにより、ビットラインの途切れ発生の問題をなく
すことができる。
パターニング後、２層目Ｐoly Ｓi、層間絶縁膜、フロ
ーティングゲートとなる１層目Ｐoly Ｓi を連続的にエ
ッチングする際、層間絶縁膜のエッチングが完了した
時、活性領域（Ａ）は、膜厚ｄ 2 が８０〜１００Åの酸
化膜９が残っている為、続けて１層目Ｐoly Ｓi をエッ
チングしたとき活性領域（Ａ）のＳｉ基板がエッチング
されることがなく、Ｓｉ基板（８）へのダメージによる
ビットラインジャンクションリーク電流増加及びＳｉ基
板漏れにより、ビットラインの途切れ発生の問題をなく
すことができる。
【００１４】
【発明の効果】以上のようにこの発明によれば、スタッ
ク型の不揮発性半導体記憶装置において、半導体基板上
に不純物の注入を行ない、熱酸化時に増速酸化された酸
化膜を制御ゲートを形成するために行うエッチング時に
半導体基板が掘るのを防止するようにしたものであり、
これによりリーク電流の増加及びビットラインの途切れ
を防止できる効果がある。
ク型の不揮発性半導体記憶装置において、半導体基板上
に不純物の注入を行ない、熱酸化時に増速酸化された酸
化膜を制御ゲートを形成するために行うエッチング時に
半導体基板が掘るのを防止するようにしたものであり、
これによりリーク電流の増加及びビットラインの途切れ
を防止できる効果がある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】図１におけるＩ−Ｉ線矢視図である。
【図６】図１におけるII−II線矢視図である。
【図７】図２におけるIII −III 線矢視図である。
【図８】図２におけるIV−IV線矢視図である。
【図９】図３におけるＶ−Ｖ線矢視図である。
【図１０】図３におけるVI−VI線矢視図である。
【図１１】図４におけるVII −VII 線矢視図である。
【図１２】図４におけるVIII−VIII線矢視図である。
【図１３】従来例の製造工程の第１ステップを示す構成
説明図である。
説明図である。
【図１４】従来例の製造工程の第２ステップを示す構成
説明図である。
説明図である。
【図１５】従来例の製造工程の第３ステップを示す構成
説明図である。
説明図である。
【図１６】従来例の製造工程の第４ステップを示す構成
説明図である。
説明図である。
【図１７】図１３におけるＣ−Ｃ線矢視図である。
【図１８】図１３におけるＤ−Ｄ線矢視図である。
【図１９】図１４におけるＥ−Ｅ線矢視図である。
【図２０】図１４におけるＦ−Ｆ線矢視図である。
【図２１】図１５におけるＧ−Ｇ線矢視図である。
【図２２】図１５におけるＨ−Ｈ線矢視図である。
【図２３】図１６におけるＪ−Ｊ線矢視図である。
【図２４】図１６におけるＫ−Ｋ線矢視図である。
２ フローティングゲート（ＦＧ） ３ 制御ゲート形成用レジストパターン ４ 制御ゲート（ＣＧ） ５ Ｓi Ｏ2 膜（層間絶縁膜） ５ａ フローティングゲートパターン上に形成されたＳ
i Ｏ2 膜（層間絶縁膜） ５ｂ 活性領域上に形成されたＳi Ｏ2 膜（層間絶縁
膜） ８ Ｓｉ基板 １１ Ｓｉ基板 １２ ゲート酸化膜 １３ フローティングゲートパターン １５ 第２ポリシリコン層（第２導電層） ３１ フローティングゲートパターンを決定するレジス
トパターン Ａ 活性領域
i Ｏ2 膜（層間絶縁膜） ５ｂ 活性領域上に形成されたＳi Ｏ2 膜（層間絶縁
膜） ８ Ｓｉ基板 １１ Ｓｉ基板 １２ ゲート酸化膜 １３ フローティングゲートパターン １５ 第２ポリシリコン層（第２導電層） ３１ フローティングゲートパターンを決定するレジス
トパターン Ａ 活性領域
Claims (1)
- 【請求項１】 (i) 半導体基板上の全面にゲート酸化膜
を介してフローティングゲート形成用の第１導電層を積
層した後フローティングゲートのゲート幅を決定するた
めにレジストパターンを用いてパターニングを行い、 (ii)ゲート幅が決定されたフローティングゲートパター
ンを含む上記半導体基板上の全面にイオン注入を付した
後熱処理を行ってフローティングゲートパターン上方に
形成が意図される制御ゲート形成用の第２導電層と上記
フローティングゲートパターンとの間に層間絶縁膜を、
フローティングゲートパターン上と、半導体基板上の活
性領域とで膜厚が異なるよう活性領域上では増速酸化さ
せることで形成し、 (iii) さらに、フローティングゲートパターン上に形成
された薄い層間絶縁膜及び活性領域上に形成された厚い
層間絶縁膜を含む層間絶縁膜上の全面に制御ゲート形成
用の第２導電層及びフォトレジスト膜を順次積層した後
フォトレジスト膜を制御ゲート形成用レジストパターン
に変換し、 (iv)そのパターンをマスクにして上記第２導電層、層間
絶縁膜及びフローティングゲートパターンを連続的にエ
ッチングして制御ゲートを形成するとともに、同時に自
己整合的にゲート長が決定されたフローティングゲート
を形成することからなる不揮発性半導体記憶装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159040A JP2685373B2 (ja) | 1991-06-28 | 1991-06-28 | 不揮発性半導体記憶装置の製造方法 |
| US07/874,808 US5290721A (en) | 1991-06-28 | 1992-04-28 | Method of making a stacked semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159040A JP2685373B2 (ja) | 1991-06-28 | 1991-06-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513770A JPH0513770A (ja) | 1993-01-22 |
| JP2685373B2 true JP2685373B2 (ja) | 1997-12-03 |
Family
ID=15684927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159040A Expired - Fee Related JP2685373B2 (ja) | 1991-06-28 | 1991-06-28 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5290721A (ja) |
| JP (1) | JP2685373B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2918751B2 (ja) * | 1992-10-12 | 1999-07-12 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US5767005A (en) * | 1993-07-27 | 1998-06-16 | Micron Technology, Inc. | Method for fabricating a flash EEPROM |
| US6780740B1 (en) * | 1993-07-27 | 2004-08-24 | Micron Technology, Inc. | Method for fabricating a floating gate semiconductor device |
| US6281103B1 (en) | 1993-07-27 | 2001-08-28 | Micron Technology, Inc. | Method for fabricating gate semiconductor |
| US6515328B1 (en) * | 1999-02-04 | 2003-02-04 | Advanced Micro Devices, Inc. | Semiconductor devices with reduced control gate dimensions |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE242905C (ja) * | ||||
| US3996657A (en) * | 1974-12-30 | 1976-12-14 | Intel Corporation | Double polycrystalline silicon gate memory device |
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| US5091327A (en) * | 1990-06-28 | 1992-02-25 | National Semiconductor Corporation | Fabrication of a high density stacked gate eprom split cell with bit line reach-through and interruption immunity |
| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
-
1991
- 1991-06-28 JP JP3159040A patent/JP2685373B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-28 US US07/874,808 patent/US5290721A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5290721A (en) | 1994-03-01 |
| JPH0513770A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |