JP2003243541A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
モリ用層間膜を形成し、また、キャパシタではメモリ用
層間膜よりも膜厚が厚いキャパシタ用層間膜を形成する
ことができる半導体集積回路装置の製造方法を提供す
る。 【解決手段】 メモリ領域Aでは、p型Si基板1上に
トンネル酸化膜4を介してフローティングゲート5Aを
形成すると共に、アナログ回路領域Bでは、STI膜3
上に下部電極5Bを形成する。そして、これらのフロー
ティングゲート5Aと下部電極5Bとを含むp型Si基
板1上に、熱酸化膜10を形成する。メモリ領域Aの熱
酸化膜10を除去し、フローティングゲート5Aの上に
ONO膜6Aを形成する。一方、アナログ回路領域Bで
は、熱酸化膜10の上にONO膜6Bを形成する。
Description
ラッシュメモリ等の2層ゲート構造を有する不揮発性メ
モリと、キャパシタとを同一基板上に形成した半導体集
積回路装置の製造方法に関するものである。
持できることから、メモリとして広く用いられている。
近年、このような不揮発性メモリとアナログ回路とを共
通の半導体基板上に形成することが多くなってきてい
る。アナログ回路は通常キャパシタを備えており、半導
体基板中を伝搬するノイズやバイアス電圧変動の影響を
受けないように、半導体基板上に絶縁膜を介して2層構
造のキャパシタが形成されている。
にフラッシュメモリとアナログキャパシタとを混載した
半導体集積回路装置の製造工程を示し、従来の製造工程
をこれらの図を用いて説明する。
p型ウェル層2を有するp型Si基板1を用意し、p型
ウェル層2の表層部のうちフラッシュメモリが形成され
る領域Aの周りに浅い溝を形成し、この浅い溝に素子分
離絶縁膜としてSTI(Shallow Trench Isolation)膜
3を形成する。そして、このSTI膜3が形成されてい
る領域の一部をアナログキャパシタが形成される領域B
とする。なお、以下では、フラッシュメモリが形成され
る領域Aと、アナログキャパシタが形成される領域Bと
を、それぞれ、メモリ領域A、アナログ回路領域Bと呼
ぶ。
熱酸化によりトンネル酸化膜4を形成する。そして、ト
ンネル酸化膜4及びSTI膜3を含むp型Si基板1上
に、ポリシリコン膜をCVD法により、一般的に100
〜150nmの厚さとなるように堆積する。これをパタ
ーニングすることによって、メモリ領域Aにフローティ
ングゲート5Aを形成すると共に、アナログ回路領域B
に下部電極5Bを形成する。
Aと下部電極5Bとを覆うようにp型Si基板1上に、
例えば、ONO構造、すなわち、SiN膜をSiO2膜
で挟んだ構造を有する絶縁膜31を堆積する。以下で
は、この絶縁膜をONO膜と呼ぶ。このONO膜31の
厚さは、酸化膜換算膜厚で10〜30nmとし、つま
り、絶縁膜がSiO2膜のみから形成されている場合に
おいて、膜厚が10〜30nmであるSiO2膜の誘電
率と同等となるようにONO膜31の厚さを設定する。
なお、ONO膜は一般的にポリシリコン膜の上にSiO
2膜、SiN膜、SiO2膜をそれぞれ数nmの厚さにC
VD法により堆積することにより形成される。
1上にメモリ領域Aを覆うようにレジストパターン41
を形成し、レジストパターン41をマスクとして、ON
O膜31をドライエッチングによりパターニングする。
これにより、メモリ領域Aでは、フローティングゲート
5Aを覆うようにONO膜パターン31を形成し、アナ
ログ回路領域Bでは、ONO膜31を除去し、下部電極
5Bを露出させる。
程のレジストパターン41を除去した後、ONO膜31
及び下部領域5Bを含むp型Si基板1上に、熱酸化
法、またはCVD法により酸化膜32を形成する。
ン膜を一般に200〜300nmの厚さに堆積し、その
上にWSi膜等をCVD法により100nm程度の厚さ
に堆積する。これにより、導電膜7を形成する。
7の上にレジストパターン42、43を形成し、これを
マスクとして導電膜7、酸化膜32をパターニングす
る。これにより、アナログ回路領域Bに酸化膜パターン
32Bと、上部電極パターン7Bとを形成する。
程のレジストパターン42、43を除去した後、メモリ
領域Aの導電膜7上にレジストパターン44を形成し、
アナログ回路領域Bを覆うようにレジストパターン45
を形成する。これらのレジストパターン44、45をマ
スクとして、パターニングすることにより、メモリ領域
Aに、フローティングゲート5Aと、ONO膜パターン
31A、酸化膜パターン32Aと、コントロールゲート
7Aとを形成する。
(b)の工程のレジストパターン44、45を除去した
後、メモリ領域Aに、コントロールゲート7Aを含むゲ
ート電極パターンをマスクにして、As+又はP+を一般
的に30〜80keVの加速電圧で、ドーズ量を1×1
015〜1×1016cm-2として、イオン注入する。これ
により、P型Si基板1の表層部のうち、ゲート電極パ
ターンの両サイドにn型の拡散領域8、9を形成する。
層間絶縁膜、金属配線膜、保護膜等を形成する。
リとアナログキャパシタとを同時に形成する。
ュメモリにおいては、その面積を小さくし、且つ書き換
え時間を短縮したいとの要望がある。そこで、フローテ
ィングゲート5Aとコントロールゲート7Aとの間に形
成される絶縁膜(以下では、メモリ用層間膜と呼ぶ。)
の厚さを薄くすることが考えられる。しかし、メモリ用
層間膜を薄くしすぎると、フローティングゲート5Aか
らコントロールゲート7Aへ電子がリークすることか
ら、電荷保持特性が悪化してしまう。また、耐圧が低下
してしまうという問題もある。したがって、電荷保持特
性等が悪化しないように膜質が良く、且つ膜厚が薄いメ
モリ用層間膜が求められている。
が印加されることが多く、且つ長時間に渡ってキャパシ
タを動作させる為、上部電極7Bと下部電極5Bとの間
に形成される絶縁膜(以下では、キャパシタ用層間膜と
呼ぶ。)の膜厚は、膜寿命の点でメモリ用層間膜の膜厚
より厚いことが求められる。
では良質で且つ膜厚が薄いメモリ用層間膜を形成し、ま
た、キャパシタではメモリ用層間膜よりも膜厚が厚いキ
ャパシタ用層間膜を形成することができる半導体集積回
路装置の製造方法を提供することを目的とする。
め、請求項1に記載の発明では、半導体基板(1)を用
意し、不揮発性メモリ形成領域(A)では、半導体基板
(1)上にゲート絶縁膜(4)を形成し、ゲート絶縁膜
(4)上にフローティングゲート(5A)を形成すると
共に、キャパシタ形成領域(B)では、半導体基板
(1)の表層部に素子分離絶縁膜(3)を形成し、素子
分離絶縁膜(3)上に第1の電極パターン(5B)とを
形成する工程と、半導体基板(1)上で、フローティン
グゲート(5A)と第1の電極パターン(5B)とを覆
うように、熱酸化により酸化膜(10)を形成し、酸化
膜(10)を形成した後、不揮発性メモリ形成領域
(A)ではフローティングゲート(5A)を露出させ、
キャパシタ形成領域(B)では第1の電極パターン(5
B)が酸化膜(10)によって覆われるように、酸化膜
(10)をパターニングする工程と、フローティングゲ
ート(5A)と酸化膜パターン(10)との上に絶縁膜
(6)と、導電膜(7)とを順に成膜し、絶縁膜(6)
と導電膜(7)とをパターニングすることで、不揮発性
メモリ領域では、フローティングゲート(5A)と、絶
縁膜パターン(6A)と、コントロールゲート(7A)
とを積層すると共に、キャパシタ領域では、第1の電極
パターン(5B)と、酸化膜(10)と、絶縁膜パター
ン(6B)と、第2の電極パターン(7B)とを積層す
る工程とを有することを特徴としている。
(A)では、フローティングゲート(5A)の表面上に
熱酸化膜(10)を形成、除去することで、フローティ
ングゲート(5A)の表面の平坦性を向上させ、このフ
ローティングゲート(5A)上に形成する絶縁膜(6
A)の平坦性を向上させることができる。これにより、
不揮発性メモリ形成領域(A)では、膜厚が薄く、且つ
良質なメモリ用層間膜を形成することができる。
メモリ形成領域(A)での絶縁膜(6A)の平坦化の為
に形成、除去する熱酸化膜(10)の上に絶縁膜(6
B)を形成していることから、キャパシタ用層間膜の膜
厚をメモリ用層間膜よりも厚くすることができる。
ば、請求項2のように、1000℃未満で熱酸化をする
ことが好ましく、また、請求項3のように、酸化膜パタ
ーンの膜厚が5〜10nmとなるように形成することが
好ましい。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
にて形成される不揮発性メモリとしてのフラッシュメモ
リとアナログキャパシタとを混載した半導体集積回路装
置の断面構成を示す。
が形成されている。P型ウェル2の表層部のうち、不揮
発性メモリ領域A(以下では単にメモリ領域Aと呼
ぶ。)の隣りに素子分離用絶縁膜としてのSTI膜3が
形成されている。そして、このSTI膜3の上にアナロ
グキャパシタが形成されている。
上にゲート酸化膜としてのトンネル酸化膜4が形成され
ている。そして、トンネル酸化膜4上に、例えばポリシ
リコンにより構成されたフローティングゲート5Aが形
成されている。このフローティングゲート5A上に、メ
モリ用層間膜として、例えば、ONO膜6Aが形成され
ている。さらに、このONO膜6A上に、例えば、ポリ
シリコン層上にWSi層が積層された構成のコントロー
ルゲート7Aとが形成され、ゲート電極構造Gが形成さ
れている。また、P型ウェル層2の表層部のうち、ゲー
ト電極構造Gの両サイドに高濃度のN型拡散層8、9が
形成されている。
路領域Bでは、STI膜3上に例えばポリシリコンによ
り構成された第1の電極パターンとしての下部電極5B
が形成されている。そして、キャパシタ用層間膜とし
て、例えば、熱酸化膜10及びONO膜6Bが、下部電
極5B及びSTI膜3の上に形成されている。さらに、
そのキャパシタ用層間膜上にポリシリコン層とWSi層
とにより構成された第2の電極パターンとしての上部電
極7Bが形成されている。
ナログキャパシタ上に層間絶縁膜11が形成されてい
る。アナログキャパシタでは、この層間絶縁膜11中の
コンタクトホールに形成されているWプラグ12、13
を介して、上部電極7Bと下部電極5Bとがそれぞれ、
層間絶縁膜11上のAl配線膜14、15に電気的に接
続されている。さらに、これらのAl配線膜14、15
を含む層間絶縁膜11上に保護膜16が形成されてい
る。
はONO膜6Aで構成され、一方、キャパシタ用層間膜
は熱酸化膜10とONO膜6Bとにより構成されている
ので、メモリ用層間膜とキャパシタ用層間膜とを比較す
ると、メモリ用層間膜の膜厚は薄く、キャパシタ用層間
膜の膜厚は厚くなっている。
に本実施形態を適用した製造工程を示し、以下ではこれ
らの図を用いて説明する。
様に、p型ウェル層2の表層部のうち、メモリ領域Aを
除く領域にSTI膜3を形成する。
に熱酸化によりトンネル酸化膜4を形成する。そして、
トンネル酸化膜4上にフローティングゲート5Aを形成
する。また、アナログ回路領域Bでは、STI膜3上に
下部電極5Bを形成する。
ローティングゲート5Aと下部電極5Bとを含む半導体
基板上に、1000℃未満での熱酸化により、SiO2
膜10を厚さが5〜10nmとなるように形成する。
回路領域BのSiO2膜10上にレジストパターン21
を形成し、このレジストパターン21をマスクとしてS
iO2膜10をウェットエッチングする。これにより、
アナログ回路領域Bでは下部電極5Bを覆うようにSi
O2膜10パターンを形成すると共に、メモリ領域Aの
SiO2膜10を除去する。
ゲート5Aの表面は、熱酸化膜(SiO2膜)10が形
成され、これが除去されたことにより、平坦性(アスピ
リティ)が向上する。したがって、フローティングゲー
ト5Aの表面は凹凸が無くなり滑らかとなる。
程でのレジストパターン21を除去した後、CVD法に
より、ONO膜6を、アナログ回路領域BではSiO2
膜10を覆うように、メモリ領域Aではフローティング
ゲート5Aを覆うように、膜厚が酸化膜換算膜厚で15
〜30nmとなるように堆積する。
しているフローティングゲート5Aの上にONO膜6を
形成することから、ONO膜6の平坦性(アスピリテ
ィ)を向上させることができる。したがって、良質なメ
モリ用層間膜を形成することができる。
するには、このようにCVD法により、ONO膜6を形
成することが好ましいが、熱酸化法によってONO膜6
を形成することができる。また、ONO膜の代わりに酸
化膜やその他の膜を形成しても良い。
層を一般的に200〜300nmの厚さに堆積し、その
上にWSi膜等をCVD法により、100nm程度堆積
することで、導体膜7を形成する。
程と同様に、アナログ回路領域Bでは、導体膜7とON
O膜6とSiO2膜10とをパターニングすることで、
下部電極パターン5Bと、キャパシタ用層間膜であるS
iO2膜パターン10及びONO膜パターン6Bと、上
部電極パターン7Bとを積層した構成にて形成する。こ
れにより、アナログキャパシタCを形成する。
域Aにおいて、導体膜7とONO膜6とフローティング
ゲート5Aとをパターニングすることで、フローティン
グゲート5Aと、メモリ用層間膜としてのONO膜6A
と、コントロールゲート7Aとを積層した構成にて形成
する。これにより、ゲート電極構造Gを形成する。
領域Aで、ゲート電極構造Gをマスクとして、p型ウェ
ル層2にAs+又はP+をイオン注入することで、p型ウ
ェル層2の表層部のうち、ゲート電極構造Gの両サイド
にn型の拡散層8、9を形成する。
と、Al配線膜14、15と、保護膜16等とを形成す
ることで図1の半導体集積回路装置を形成することがで
きる。
間膜とキャパシタ用層間膜とを異なる膜厚に設定して、
フラッシュメモリとアナログキャパシタとを同時に形成
することができる。
メモリ領域Aでは、フローティングゲート5Aの上に熱
酸化膜10を形成し、これを除去した後にメモリ用層間
膜としてのONO膜6Aを形成するので、ONO膜6A
の平坦性(アスピリティ)を向上させることができる。
これにより、メモリ用層間膜に凹凸のために発生する電
界集中による耐圧の低下や、ま膜厚が厚い領域と薄い領
域とが存在し、膜厚が薄い領域の膜厚が薄くなりすぎる
ことで発生する電子のリークを防止することができるの
で、メモリ用層間膜の膜厚を薄く設定することができ
る。
域Aでのメモリ用層間膜の平坦化の為に形成、除去する
熱酸化膜10の上にONO膜6Bを形成していることか
ら、キャパシタ用層間膜の膜厚をメモリ用層間膜よりも
厚くすることができる。
は、従来の製造方法と同様に、2つの領域に絶縁膜を形
成した後、一方の領域の絶縁膜を除去し、その後、2つ
の領域に絶縁膜を形成することでメモリ用層間膜とキャ
パシタ用層間膜とを形成していることから、従来よりも
工程数が増加することはない。
して、フラッシュメモリを例に挙げて説明したが、その
他のEPROM、EEPROM等の2層ゲート構造を有
する不揮発性メモリを備える半導体集積回路装置であっ
ても、本発明を適用することができる。
れる半導体集積回路装置の断面構成を示す図である。
である。
i基板、2…P型ウェル層、3…STI層、4…トンネ
ル酸化膜、5A…フローティングゲート、5B…下部電
極、6A、6B…ONO膜、7A…コントロールゲー
ト、7B…上部電極、8、9…N型拡散領域、10…S
iO2膜、11…層間絶縁膜、12、13…Wプラグ、
14、15…Al配線膜、16…保護膜。
Claims (3)
- 【請求項1】 不揮発性メモリとキャパシタとを有する
半導体集積回路装置の製造方法において、 半導体基板(1)を用意し、前記不揮発性メモリ形成領
域(A)では、前記半導体基板(1)上にゲート絶縁膜
(4)を形成し、前記ゲート絶縁膜(4)上にフローテ
ィングゲート(5A)を形成すると共に、前記キャパシ
タ形成領域(B)では、前記半導体基板(1)の表層部
に素子分離絶縁膜(3)を形成し、前記素子分離絶縁膜
(3)上に第1の電極パターン(5B)とを形成する工
程と、 前記フローティングゲート(5A)と前記第1の電極パ
ターン(5B)との上に、熱酸化により酸化膜(10)
を形成した後、前記不揮発性メモリ形成領域(A)では
前記フローティングゲート(5A)を露出させ、前記キ
ャパシタ形成領域(B)では前記第1の電極パターン
(5B)が前記酸化膜(10)によって覆われるよう
に、前記酸化膜(10)をパターニングする工程と、 前記フローティングゲート(5A)と前記酸化膜パター
ン(10)との上に絶縁膜(6)と、導電膜(7)とを
順に成膜し、前記絶縁膜(6)と前記導電膜(7)とを
パターニングすることで、前記不揮発性メモリ領域で
は、前記フローティングゲート(5A)と、絶縁膜パタ
ーン(6A)と、コントロールゲート(7A)とを積層
すると共に、前記キャパシタ領域では、前記第1の電極
パターン(5B)と、前記酸化膜(10)と、絶縁膜パ
ターン(6B)と、第2の電極パターン(7B)とを積
層する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項2】 前記酸化膜パターンを形成する工程で
は、1000℃未満で熱酸化を行うことを特徴とする請
求項1に記載の半導体集積回路装置の製造方法。 - 【請求項3】 前記酸化膜パターンを形成する工程で
は、膜厚が5〜10nmとなるように熱酸化を行うこと
を特徴とする請求項1又は2に記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002037129A JP2003243541A (ja) | 2002-02-14 | 2002-02-14 | 半導体集積回路装置の製造方法 |
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JP2002037129A JP2003243541A (ja) | 2002-02-14 | 2002-02-14 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
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Family
ID=27778828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2002037129A Pending JP2003243541A (ja) | 2002-02-14 | 2002-02-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
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JP (1) | JP2003243541A (ja) |
Cited By (6)
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---|---|---|---|---|
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-
2002
- 2002-02-14 JP JP2002037129A patent/JP2003243541A/ja active Pending
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