JP2003243541A

JP2003243541A - 半導体集積回路装置の製造方法

Info

Publication number: JP2003243541A
Application number: JP2002037129A
Authority: JP
Inventors: Yukiaki Yogo; 幸明余郷
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-02-14
Filing date: 2002-02-14
Publication date: 2003-08-29

Abstract

(57)【要約】【課題】不揮発性メモリでは良質で且つ膜厚が薄いメ
モリ用層間膜を形成し、また、キャパシタではメモリ用
層間膜よりも膜厚が厚いキャパシタ用層間膜を形成する
ことができる半導体集積回路装置の製造方法を提供す
る。【解決手段】メモリ領域Ａでは、ｐ型Ｓｉ基板１上に
トンネル酸化膜４を介してフローティングゲート５Ａを
形成すると共に、アナログ回路領域Ｂでは、ＳＴＩ膜３
上に下部電極５Ｂを形成する。そして、これらのフロー
ティングゲート５Ａと下部電極５Ｂとを含むｐ型Ｓｉ基
板１上に、熱酸化膜１０を形成する。メモリ領域Ａの熱
酸化膜１０を除去し、フローティングゲート５Ａの上に
ＯＮＯ膜６Ａを形成する。一方、アナログ回路領域Ｂで
は、熱酸化膜１０の上にＯＮＯ膜６Ｂを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ、フ
ラッシュメモリ等の２層ゲート構造を有する不揮発性メ
モリと、キャパシタとを同一基板上に形成した半導体集
積回路装置の製造方法に関するものである。

【０００２】

【従来の技術】不揮発性メモリは、電源無しで情報を保
持できることから、メモリとして広く用いられている。
近年、このような不揮発性メモリとアナログ回路とを共
通の半導体基板上に形成することが多くなってきてい
る。アナログ回路は通常キャパシタを備えており、半導
体基板中を伝搬するノイズやバイアス電圧変動の影響を
受けないように、半導体基板上に絶縁膜を介して２層構
造のキャパシタが形成されている。

【０００３】図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）
にフラッシュメモリとアナログキャパシタとを混載した
半導体集積回路装置の製造工程を示し、従来の製造工程
をこれらの図を用いて説明する。

【０００４】〔図４（ａ）に示す工程〕まず、表層部に
ｐ型ウェル層２を有するｐ型Ｓｉ基板１を用意し、ｐ型
ウェル層２の表層部のうちフラッシュメモリが形成され
る領域Ａの周りに浅い溝を形成し、この浅い溝に素子分
離絶縁膜としてＳＴＩ（Shallow Trench Isolation）膜
３を形成する。そして、このＳＴＩ膜３が形成されてい
る領域の一部をアナログキャパシタが形成される領域Ｂ
とする。なお、以下では、フラッシュメモリが形成され
る領域Ａと、アナログキャパシタが形成される領域Ｂと
を、それぞれ、メモリ領域Ａ、アナログ回路領域Ｂと呼
ぶ。

【０００５】メモリ領域Ａで、ｐ型Ｓｉ基板１の表面に
熱酸化によりトンネル酸化膜４を形成する。そして、ト
ンネル酸化膜４及びＳＴＩ膜３を含むｐ型Ｓｉ基板１上
に、ポリシリコン膜をＣＶＤ法により、一般的に１００
〜１５０ｎｍの厚さとなるように堆積する。これをパタ
ーニングすることによって、メモリ領域Ａにフローティ
ングゲート５Ａを形成すると共に、アナログ回路領域Ｂ
に下部電極５Ｂを形成する。

【０００６】さらに、これらのフローティングゲート５
Ａと下部電極５Ｂとを覆うようにｐ型Ｓｉ基板１上に、
例えば、ＯＮＯ構造、すなわち、ＳｉＮ膜をＳｉＯ₂膜
で挟んだ構造を有する絶縁膜３１を堆積する。以下で
は、この絶縁膜をＯＮＯ膜と呼ぶ。このＯＮＯ膜３１の
厚さは、酸化膜換算膜厚で１０〜３０ｎｍとし、つま
り、絶縁膜がＳｉＯ₂膜のみから形成されている場合に
おいて、膜厚が１０〜３０ｎｍであるＳｉＯ₂膜の誘電
率と同等となるようにＯＮＯ膜３１の厚さを設定する。
なお、ＯＮＯ膜は一般的にポリシリコン膜の上にＳｉＯ
₂膜、ＳｉＮ膜、ＳｉＯ₂膜をそれぞれ数ｎｍの厚さにＣ
ＶＤ法により堆積することにより形成される。

【０００７】〔図４（ｂ）に示す工程〕次にＯＮＯ膜３
１上にメモリ領域Ａを覆うようにレジストパターン４１
を形成し、レジストパターン４１をマスクとして、ＯＮ
Ｏ膜３１をドライエッチングによりパターニングする。
これにより、メモリ領域Ａでは、フローティングゲート
５Ａを覆うようにＯＮＯ膜パターン３１を形成し、アナ
ログ回路領域Ｂでは、ＯＮＯ膜３１を除去し、下部電極
５Ｂを露出させる。

【０００８】〔図４（ｃ）に示す工程〕図４（ｂ）の工
程のレジストパターン４１を除去した後、ＯＮＯ膜３１
及び下部領域５Ｂを含むｐ型Ｓｉ基板１上に、熱酸化
法、またはＣＶＤ法により酸化膜３２を形成する。

【０００９】さらに、この酸化膜３２上に、ポリシリコ
ン膜を一般に２００〜３００ｎｍの厚さに堆積し、その
上にＷＳｉ膜等をＣＶＤ法により１００ｎｍ程度の厚さ
に堆積する。これにより、導電膜７を形成する。

【００１０】〔図５（ａ）に示す工程〕そして、導電膜
７の上にレジストパターン４２、４３を形成し、これを
マスクとして導電膜７、酸化膜３２をパターニングす
る。これにより、アナログ回路領域Ｂに酸化膜パターン
３２Ｂと、上部電極パターン７Ｂとを形成する。

【００１１】〔図５（ｂ）に示す工程〕図５（ａ）の工
程のレジストパターン４２、４３を除去した後、メモリ
領域Ａの導電膜７上にレジストパターン４４を形成し、
アナログ回路領域Ｂを覆うようにレジストパターン４５
を形成する。これらのレジストパターン４４、４５をマ
スクとして、パターニングすることにより、メモリ領域
Ａに、フローティングゲート５Ａと、ＯＮＯ膜パターン
３１Ａ、酸化膜パターン３２Ａと、コントロールゲート
７Ａとを形成する。

【００１２】〔図５（ｃ）に示す工程〕次に、図５
（ｂ）の工程のレジストパターン４４、４５を除去した
後、メモリ領域Ａに、コントロールゲート７Ａを含むゲ
ート電極パターンをマスクにして、Ａｓ⁺又はＰ⁺を一般
的に３０〜８０ｋｅＶの加速電圧で、ドーズ量を１×１
０¹⁵〜１×１０¹⁶ｃｍ^-2として、イオン注入する。これ
により、Ｐ型Ｓｉ基板１の表層部のうち、ゲート電極パ
ターンの両サイドにｎ型の拡散領域８、９を形成する。

【００１３】その後、図示しないが、これらの表面上に
層間絶縁膜、金属配線膜、保護膜等を形成する。

【００１４】このような製造工程により、不揮発性メモ
リとアナログキャパシタとを同時に形成する。

【００１５】

【発明が解決しようとする課題】近年、例えばフラッシ
ュメモリにおいては、その面積を小さくし、且つ書き換
え時間を短縮したいとの要望がある。そこで、フローテ
ィングゲート５Ａとコントロールゲート７Ａとの間に形
成される絶縁膜（以下では、メモリ用層間膜と呼ぶ。）
の厚さを薄くすることが考えられる。しかし、メモリ用
層間膜を薄くしすぎると、フローティングゲート５Ａか
らコントロールゲート７Ａへ電子がリークすることか
ら、電荷保持特性が悪化してしまう。また、耐圧が低下
してしまうという問題もある。したがって、電荷保持特
性等が悪化しないように膜質が良く、且つ膜厚が薄いメ
モリ用層間膜が求められている。

【００１６】また、アナログ回路領域Ｂでは、高い電圧
が印加されることが多く、且つ長時間に渡ってキャパシ
タを動作させる為、上部電極７Ｂと下部電極５Ｂとの間
に形成される絶縁膜（以下では、キャパシタ用層間膜と
呼ぶ。）の膜厚は、膜寿命の点でメモリ用層間膜の膜厚
より厚いことが求められる。

【００１７】本発明は上記点に鑑みて、不揮発性メモリ
では良質で且つ膜厚が薄いメモリ用層間膜を形成し、ま
た、キャパシタではメモリ用層間膜よりも膜厚が厚いキ
ャパシタ用層間膜を形成することができる半導体集積回
路装置の製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）を用
意し、不揮発性メモリ形成領域（Ａ）では、半導体基板
（１）上にゲート絶縁膜（４）を形成し、ゲート絶縁膜
（４）上にフローティングゲート（５Ａ）を形成すると
共に、キャパシタ形成領域（Ｂ）では、半導体基板
（１）の表層部に素子分離絶縁膜（３）を形成し、素子
分離絶縁膜（３）上に第１の電極パターン（５Ｂ）とを
形成する工程と、半導体基板（１）上で、フローティン
グゲート（５Ａ）と第１の電極パターン（５Ｂ）とを覆
うように、熱酸化により酸化膜（１０）を形成し、酸化
膜（１０）を形成した後、不揮発性メモリ形成領域
（Ａ）ではフローティングゲート（５Ａ）を露出させ、
キャパシタ形成領域（Ｂ）では第１の電極パターン（５
Ｂ）が酸化膜（１０）によって覆われるように、酸化膜
（１０）をパターニングする工程と、フローティングゲ
ート（５Ａ）と酸化膜パターン（１０）との上に絶縁膜
（６）と、導電膜（７）とを順に成膜し、絶縁膜（６）
と導電膜（７）とをパターニングすることで、不揮発性
メモリ領域では、フローティングゲート（５Ａ）と、絶
縁膜パターン（６Ａ）と、コントロールゲート（７Ａ）
とを積層すると共に、キャパシタ領域では、第１の電極
パターン（５Ｂ）と、酸化膜（１０）と、絶縁膜パター
ン（６Ｂ）と、第２の電極パターン（７Ｂ）とを積層す
る工程とを有することを特徴としている。

【００１９】このように、不揮発性メモリ形成領域
（Ａ）では、フローティングゲート（５Ａ）の表面上に
熱酸化膜（１０）を形成、除去することで、フローティ
ングゲート（５Ａ）の表面の平坦性を向上させ、このフ
ローティングゲート（５Ａ）上に形成する絶縁膜（６
Ａ）の平坦性を向上させることができる。これにより、
不揮発性メモリ形成領域（Ａ）では、膜厚が薄く、且つ
良質なメモリ用層間膜を形成することができる。

【００２０】一方、アナログ回路領域Ｂでは、不揮発性
メモリ形成領域（Ａ）での絶縁膜（６Ａ）の平坦化の為
に形成、除去する熱酸化膜（１０）の上に絶縁膜（６
Ｂ）を形成していることから、キャパシタ用層間膜の膜
厚をメモリ用層間膜よりも厚くすることができる。

【００２１】酸化膜パターンを形成する工程では、例え
ば、請求項２のように、１０００℃未満で熱酸化をする
ことが好ましく、また、請求項３のように、酸化膜パタ
ーンの膜厚が５〜１０ｎｍとなるように形成することが
好ましい。

【００２２】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２３】

【発明の実施の形態】図１に本発明を適用した製造方法
にて形成される不揮発性メモリとしてのフラッシュメモ
リとアナログキャパシタとを混載した半導体集積回路装
置の断面構成を示す。

【００２４】Ｐ型Ｓｉ基板１の表層部にはＰ型ウェル２
が形成されている。Ｐ型ウェル２の表層部のうち、不揮
発性メモリ領域Ａ（以下では単にメモリ領域Ａと呼
ぶ。）の隣りに素子分離用絶縁膜としてのＳＴＩ膜３が
形成されている。そして、このＳＴＩ膜３の上にアナロ
グキャパシタが形成されている。

【００２５】メモリ領域Ａでは、Ｐ型Ｓｉ基板１の表面
上にゲート酸化膜としてのトンネル酸化膜４が形成され
ている。そして、トンネル酸化膜４上に、例えばポリシ
リコンにより構成されたフローティングゲート５Ａが形
成されている。このフローティングゲート５Ａ上に、メ
モリ用層間膜として、例えば、ＯＮＯ膜６Ａが形成され
ている。さらに、このＯＮＯ膜６Ａ上に、例えば、ポリ
シリコン層上にＷＳｉ層が積層された構成のコントロー
ルゲート７Ａとが形成され、ゲート電極構造Ｇが形成さ
れている。また、Ｐ型ウェル層２の表層部のうち、ゲー
ト電極構造Ｇの両サイドに高濃度のＮ型拡散層８、９が
形成されている。

【００２６】一方、キャパシタ領域としてのアナログ回
路領域Ｂでは、ＳＴＩ膜３上に例えばポリシリコンによ
り構成された第１の電極パターンとしての下部電極５Ｂ
が形成されている。そして、キャパシタ用層間膜とし
て、例えば、熱酸化膜１０及びＯＮＯ膜６Ｂが、下部電
極５Ｂ及びＳＴＩ膜３の上に形成されている。さらに、
そのキャパシタ用層間膜上にポリシリコン層とＷＳｉ層
とにより構成された第２の電極パターンとしての上部電
極７Ｂが形成されている。

【００２７】そして、これらのフラッシュメモリ及びア
ナログキャパシタ上に層間絶縁膜１１が形成されてい
る。アナログキャパシタでは、この層間絶縁膜１１中の
コンタクトホールに形成されているＷプラグ１２、１３
を介して、上部電極７Ｂと下部電極５Ｂとがそれぞれ、
層間絶縁膜１１上のＡｌ配線膜１４、１５に電気的に接
続されている。さらに、これらのＡｌ配線膜１４、１５
を含む層間絶縁膜１１上に保護膜１６が形成されてい
る。

【００２８】この半導体集積回路では、メモリ用層間膜
はＯＮＯ膜６Ａで構成され、一方、キャパシタ用層間膜
は熱酸化膜１０とＯＮＯ膜６Ｂとにより構成されている
ので、メモリ用層間膜とキャパシタ用層間膜とを比較す
ると、メモリ用層間膜の膜厚は薄く、キャパシタ用層間
膜の膜厚は厚くなっている。

【００２９】図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）
に本実施形態を適用した製造工程を示し、以下ではこれ
らの図を用いて説明する。

【００３０】〔図２（ａ）に示す工程〕図４（ａ）と同
様に、ｐ型ウェル層２の表層部のうち、メモリ領域Ａを
除く領域にＳＴＩ膜３を形成する。

【００３１】メモリ領域Ａでは、ｐ型Ｓｉ基板１の表面
に熱酸化によりトンネル酸化膜４を形成する。そして、
トンネル酸化膜４上にフローティングゲート５Ａを形成
する。また、アナログ回路領域Ｂでは、ＳＴＩ膜３上に
下部電極５Ｂを形成する。

【００３２】そして、図４（ａ）と異なり、これらのフ
ローティングゲート５Ａと下部電極５Ｂとを含む半導体
基板上に、１０００℃未満での熱酸化により、ＳｉＯ₂
膜１０を厚さが５〜１０ｎｍとなるように形成する。

【００３３】〔図２（ｂ）に示す工程〕次に、アナログ
回路領域ＢのＳｉＯ₂膜１０上にレジストパターン２１
を形成し、このレジストパターン２１をマスクとしてＳ
ｉＯ₂膜１０をウェットエッチングする。これにより、
アナログ回路領域Ｂでは下部電極５Ｂを覆うようにＳｉ
Ｏ₂膜１０パターンを形成すると共に、メモリ領域Ａの
ＳｉＯ₂膜１０を除去する。

【００３４】このとき、メモリ領域Ａのフローティング
ゲート５Ａの表面は、熱酸化膜（ＳｉＯ₂膜）１０が形
成され、これが除去されたことにより、平坦性（アスピ
リティ）が向上する。したがって、フローティングゲー
ト５Ａの表面は凹凸が無くなり滑らかとなる。

【００３５】〔図２（ｃ）に示す工程〕図２（ｂ）の工
程でのレジストパターン２１を除去した後、ＣＶＤ法に
より、ＯＮＯ膜６を、アナログ回路領域ＢではＳｉＯ₂
膜１０を覆うように、メモリ領域Ａではフローティング
ゲート５Ａを覆うように、膜厚が酸化膜換算膜厚で１５
〜３０ｎｍとなるように堆積する。

【００３６】このとき、メモリ領域Ａでは平坦性が向上
しているフローティングゲート５Ａの上にＯＮＯ膜６を
形成することから、ＯＮＯ膜６の平坦性（アスピリテ
ィ）を向上させることができる。したがって、良質なメ
モリ用層間膜を形成することができる。

【００３７】なお、平坦性の高いメモリ用層間膜を形成
するには、このようにＣＶＤ法により、ＯＮＯ膜６を形
成することが好ましいが、熱酸化法によってＯＮＯ膜６
を形成することができる。また、ＯＮＯ膜の代わりに酸
化膜やその他の膜を形成しても良い。

【００３８】さらに、このＯＮＯ膜６上にポリシリコン
層を一般的に２００〜３００ｎｍの厚さに堆積し、その
上にＷＳｉ膜等をＣＶＤ法により、１００ｎｍ程度堆積
することで、導体膜７を形成する。

【００３９】〔図３（ａ）に示す工程〕図４（ａ）の工
程と同様に、アナログ回路領域Ｂでは、導体膜７とＯＮ
Ｏ膜６とＳｉＯ₂膜１０とをパターニングすることで、
下部電極パターン５Ｂと、キャパシタ用層間膜であるＳ
ｉＯ₂膜パターン１０及びＯＮＯ膜パターン６Ｂと、上
部電極パターン７Ｂとを積層した構成にて形成する。こ
れにより、アナログキャパシタＣを形成する。

【００４０】〔図３（ｂ）に示す工程〕一方、メモリ領
域Ａにおいて、導体膜７とＯＮＯ膜６とフローティング
ゲート５Ａとをパターニングすることで、フローティン
グゲート５Ａと、メモリ用層間膜としてのＯＮＯ膜６Ａ
と、コントロールゲート７Ａとを積層した構成にて形成
する。これにより、ゲート電極構造Ｇを形成する。

【００４１】〔図３（ｃ）に示す工程〕そして、メモリ
領域Ａで、ゲート電極構造Ｇをマスクとして、ｐ型ウェ
ル層２にＡｓ⁺又はＰ⁺をイオン注入することで、ｐ型ウ
ェル層２の表層部のうち、ゲート電極構造Ｇの両サイド
にｎ型の拡散層８、９を形成する。

【００４２】その後、これらの表面上に層間絶縁膜１１
と、Ａｌ配線膜１４、１５と、保護膜１６等とを形成す
ることで図１の半導体集積回路装置を形成することがで
きる。

【００４３】このような製造工程によれば、メモリ用層
間膜とキャパシタ用層間膜とを異なる膜厚に設定して、
フラッシュメモリとアナログキャパシタとを同時に形成
することができる。

【００４４】図２（ａ）〜（ｃ）に示す工程において、
メモリ領域Ａでは、フローティングゲート５Ａの上に熱
酸化膜１０を形成し、これを除去した後にメモリ用層間
膜としてのＯＮＯ膜６Ａを形成するので、ＯＮＯ膜６Ａ
の平坦性（アスピリティ）を向上させることができる。
これにより、メモリ用層間膜に凹凸のために発生する電
界集中による耐圧の低下や、ま膜厚が厚い領域と薄い領
域とが存在し、膜厚が薄い領域の膜厚が薄くなりすぎる
ことで発生する電子のリークを防止することができるの
で、メモリ用層間膜の膜厚を薄く設定することができ
る。

【００４５】一方、アナログ回路領域Ｂでは、メモリ領
域Ａでのメモリ用層間膜の平坦化の為に形成、除去する
熱酸化膜１０の上にＯＮＯ膜６Ｂを形成していることか
ら、キャパシタ用層間膜の膜厚をメモリ用層間膜よりも
厚くすることができる。

【００４６】また、本実施形態を適用した製造方法で
は、従来の製造方法と同様に、２つの領域に絶縁膜を形
成した後、一方の領域の絶縁膜を除去し、その後、２つ
の領域に絶縁膜を形成することでメモリ用層間膜とキャ
パシタ用層間膜とを形成していることから、従来よりも
工程数が増加することはない。

【００４７】なお、本実施形態では、不揮発性メモリと
して、フラッシュメモリを例に挙げて説明したが、その
他のＥＰＲＯＭ、ＥＥＰＲＯＭ等の２層ゲート構造を有
する不揮発性メモリを備える半導体集積回路装置であっ
ても、本発明を適用することができる。

【図面の簡単な説明】

【図１】本発明の実施形態を適用した製造方法にて得ら
れる半導体集積回路装置の断面構成を示す図である。

【図２】本発明の実施形態を適用した製造工程を示す図
である。

【図３】図２に続く製造工程を示す図である。

【図４】従来の製造工程を示す図である。

【図５】図４に続く製造工程を示す図である。

【符号の説明】

Ａ…メモリ領域、Ｂ…アナログ回路領域Ｂ、１…Ｐ型Ｓ
ｉ基板、２…Ｐ型ウェル層、３…ＳＴＩ層、４…トンネ
ル酸化膜、５Ａ…フローティングゲート、５Ｂ…下部電
極、６Ａ、６Ｂ…ＯＮＯ膜、７Ａ…コントロールゲー
ト、７Ｂ…上部電極、８、９…Ｎ型拡散領域、１０…Ｓ
ｉＯ₂膜、１１…層間絶縁膜、１２、１３…Ｗプラグ、
１４、１５…Ａｌ配線膜、１６…保護膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ｃ 27/10 ４６１ 27/115 29/788 29/792 Ｆターム(参考） 5F038 AC05 AC09 AC16 AC17 AC18 AV08 DF05 DF12 EZ13 EZ14 EZ16 EZ17 EZ20 5F048 AA05 AB01 AC10 BB05 BB08 BB12 BG13 5F083 EP02 EP23 EP55 EP56 ER22 JA04 JA35 JA36 JA39 JA53 MA06 MA16 NA01 PR12 PR43 PR52 5F101 BA29 BB05 BD35 BE07 BH03 BH21

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリとキャパシタとを有する
半導体集積回路装置の製造方法において、半導体基板（１）を用意し、前記不揮発性メモリ形成領
域（Ａ）では、前記半導体基板（１）上にゲート絶縁膜
（４）を形成し、前記ゲート絶縁膜（４）上にフローテ
ィングゲート（５Ａ）を形成すると共に、前記キャパシ
タ形成領域（Ｂ）では、前記半導体基板（１）の表層部
に素子分離絶縁膜（３）を形成し、前記素子分離絶縁膜
（３）上に第１の電極パターン（５Ｂ）とを形成する工
程と、前記フローティングゲート（５Ａ）と前記第１の電極パ
ターン（５Ｂ）との上に、熱酸化により酸化膜（１０）
を形成した後、前記不揮発性メモリ形成領域（Ａ）では
前記フローティングゲート（５Ａ）を露出させ、前記キ
ャパシタ形成領域（Ｂ）では前記第１の電極パターン
（５Ｂ）が前記酸化膜（１０）によって覆われるよう
に、前記酸化膜（１０）をパターニングする工程と、前記フローティングゲート（５Ａ）と前記酸化膜パター
ン（１０）との上に絶縁膜（６）と、導電膜（７）とを
順に成膜し、前記絶縁膜（６）と前記導電膜（７）とを
パターニングすることで、前記不揮発性メモリ領域で
は、前記フローティングゲート（５Ａ）と、絶縁膜パタ
ーン（６Ａ）と、コントロールゲート（７Ａ）とを積層
すると共に、前記キャパシタ領域では、前記第１の電極
パターン（５Ｂ）と、前記酸化膜（１０）と、絶縁膜パ
ターン（６Ｂ）と、第２の電極パターン（７Ｂ）とを積
層する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項２】前記酸化膜パターンを形成する工程で
は、１０００℃未満で熱酸化を行うことを特徴とする請
求項１に記載の半導体集積回路装置の製造方法。
【請求項３】前記酸化膜パターンを形成する工程で
は、膜厚が５〜１０ｎｍとなるように熱酸化を行うこと
を特徴とする請求項１又は２に記載の半導体集積回路装
置の製造方法。