JP2012216835A - キャパシタの形成とともに不揮発性メモリのゲートスタックをパターニングするための方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims description 51
- 238000000059 patterning Methods 0.000 title abstract description 7
- 230000015572 biosynthetic process Effects 0.000 title description 7
- 239000004020 conductor Substances 0.000 claims abstract description 177
- 238000005530 etching Methods 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims description 358
- 239000000758 substrate Substances 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 239000012212 insulator Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 8
- 238000002360 preparation method Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 12
- 238000002955 isolation Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
【解決手段】NVM領域およびキャパシタ領域上に2つの導電体層を用いるように達成される。第1導電体層は後のパターニングステップの準備にパターニングされ、これが、NVM領域およびキャパシタ領域の両方に第1導電体層および第2導電体層の両方をパターニングするステップを含む。後のエッチングが、同一マスクを用いて両方の導電体層をエッチングされることによって制御ゲート上に浮遊ゲートの重要な配列を提供する。この後のエッチングの間、キャパシタ領域に第1導電体材料をエッチングされることが、NVM領域における第1導電体層のエッチングの終点検出を補助する。
【選択図】図8
Description
図11は、誘電体層55およびコンタクト54,56を形成した後のキャパシタ26を示す。コンタクト54が導電体層52(キャパシタ26の上部導体)に接続し、コンタクト56が導電体層48(キャパシタ26の下部導体)に接続する。1つの実施形態において、コンタクトは導電体層48に隣接する基板28におけるアクティブ領域に形成され得る。すなわち、このコンタクトは、導電体層48に横に隣接する図10の紙面の前面または裏面に配置される。図示される実施形態において、コンタクト54は、コンタクト54が分離領域20上の導電体層52に接続し、コンタクト56が分離領域22上の導電体層48に接続するように形成され得る。このように、コンタクト54および56を形成するためのコンタクトエッチングの間における誘電体32への損害は防止され得る。しかしながら、代替え実施形態において、分離領域20および22は導電体層52および48の下に存在しない可能性がある。
項目1は、基板のキャパシタ領域にキャパシタを、および前記基板のNVM領域に不揮発性メモリセルを形成するための方法であって、前記基板の前記キャパシタ領域および前記NVM領域に第1誘電体層を形成するステップと、前記第1誘電体層の上に第1導電体層を形成するステップと、前記キャパシタ領域に、第1の側面および第2の側面を有する下部キャパシタ層を形成するために、前記キャパシタ領域において第1導電体層をパターンエッチングするステップと、前記下部キャパシタ層上に第2誘電体層を形成するステップと、前記第2誘電体層上に、かつ前記下部キャパシタ層の前記第1の側面および第2の側面を越えて延びるように、第2導電体層を形成するステップと、前記第2導電体層のパターンエッチングを実行するステップであって、第1の側面および第2の側面を有するパターニングされた前記第2導電体層を与え、前記下部キャパシタ層の上部は前記パターニングされた前記第2導電体層の前記第1の側面と前記下部キャパシタ層の前記第1の側面との間に露出され、前記パターニングされた前記第2の導電体層の前記第2の側面が前記下部キャパシタ層の前記第2の側面を越えて延びる、前記第2導電体層のパターンエッチングを実行するステップと、前記キャパシタ領域上に上部キャパシタ電極領域のための第1パターンを有する第1マスクを、および前記NVM領域上にNVMビットセルの制御ゲートのパターンを含む第2パターンを有する第2マスクを、形成するステップと、前記パターニングされた前記第2導電体層、前記第2誘電体、および前記下部電極を貫通してエッチングを行い、前記下部キャパシタ層の前記第2の側面の上野前記下部キャパシタ層を越えて延びる前記パターニングされた前記第2導電体層から前記上部キャパシタ電極を残し、および前記浮遊ゲート上の前記パターニングされた第2導電体層から前記制御ゲートを残す、前記パターニングされた前記第2導電体層、前記第2誘電体、および前記下部電極を貫通してエッチングを行うステップであって、前記下部キャパシタ層および前記上部電極領域の第3の側面の位置は整合され、前記下部キャパシタ層および前記上部電極領域の前記第3の側面の反対側にある第4の側面の位置は整合され、浮遊ゲート上にパターニングされた第2導電体層から前記制御ゲートを残る、ステップとを備える、方法を要旨とする。項目2は項目1の方法において、前記第1導電体層の前記露出された部分に第1コンタクトを形成するステップをさらに備える。項目3は項目2の方法において、前記第1コンタクトおよび第2コンタクトは前記キャパシタのコンタクトであるように、前記第2導電体層に第2コンタクトを形成するステップをさらに備える。項目4は項目1の方法において、制御ゲートはワード線の一部である。項目5は項目1の方法において、前記第1導電体がポリシリコンを含んでなり、前記第2導電体層がポリシコンを含んでなる。項目6は項目5の方法において、前記第1の側面および前記第2の側面を有するようにパターニングされた第2導電体層を残す前記第2導電体層のパターンエッチングを実行するステップは、前記第2誘電体層も前記第2導電体層と共にパターニングおよびエッチングされるように実行される。項目7は項目1の方法において、第2パターン導電体層を残る第2導電体層のパターンエッチングを実行するステップは、パターン第2誘電体層を残るために第2導電体層を用いて第2誘電体層をパターニングおよびエッチングされるように実行される。項目8は項目1の方法において、前記キャパシタ領域として前記基板にウェル領域を形成するステップであって、前記ウェル領域と前記第1導電体層との間に存在する前記第2キャパシタと前記ウェル領域と前記第2導電体層との間に存在する第3キャパシタとの間の電極へのコンタクトとして機能するために、前記第1導電体層および前記第2導電体層に隣接して前記ウェル領域にドープされる接触領域を形成する、前記キャパシタ領域として前記基板にウェル領域を形成するステップをさらに備える。項目9は項目1の方法において、ゲートスタック、キャパシタ領域における第2導電体層、およびキャパシタ領域における第1導電体層の露出される部分上に層間誘電体を形成するステップをさらに備える。項目10は項目9の方法において、層間誘電体を通して下部キャパシタ層を超えて延びる第2導電体層に第1コンタクトを形成するステップをさらに含む。項目11は項目1の方法において、前記NVM領域にソース/ドレイン領域を設けるためにマスクとして制御ゲートを用いて注入を実行するステップをさらに備える。
Claims (20)
- 基板のキャパシタ領域にキャパシタを、および前記基板のNVM領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記NVM領域に第1誘電体層を形成するステップと、
前記第1誘電体層の上に第1導電体層を形成するステップと、
前記キャパシタ領域に、第1の側面および第2の側面を有する下部キャパシタ層を形成するために、前記キャパシタ領域において第1導電体層をパターンエッチングするステップと、
前記下部キャパシタ層上に第2誘電体層を形成するステップと、
前記第2誘電体層上に、かつ前記下部キャパシタ層の前記第1の側面および第2の側面を越えて延びるように、第2導電体層を形成するステップと、
前記第2導電体層のパターンエッチングを実行するステップであって、第1の側面および第2の側面を有するパターニングされた前記第2導電体層を与え、前記下部キャパシタ層の上部は前記パターニングされた前記第2導電体層の前記第1の側面と前記下部キャパシタ層の前記第1の側面との間に露出され、前記パターニングされた前記第2の導電体層の前記第2の側面が前記下部キャパシタ層の前記第2の側面を越えて延びる、前記第2導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極領域のための第1パターンを有する第1マスクを、および前記NVM領域上にNVMビットセルの制御ゲートのパターンを含む第2パターンを有する第2マスクを、形成するステップと、
前記パターニングされた前記第2導電体層、前記第2誘電体、および前記下部電極を貫通してエッチングを行い、前記下部キャパシタ層の前記第2の側面の上野前記下部キャパシタ層を越えて延びる前記パターニングされた前記第2導電体層から前記上部キャパシタ電極を残し、および前記浮遊ゲート上の前記パターニングされた第2導電体層から前記制御ゲートを残す、前記パターニングされた前記第2導電体層、前記第2誘電体、および前記下部電極を貫通してエッチングを行うステップであって、前記下部キャパシタ層および前記上部電極領域の第3の側面の位置は整合され、前記下部キャパシタ層および前記上部電極領域の前記第3の側面の反対側にある第4の側面の位置は整合され、浮遊ゲート上にパターニングされた第2導電体層から前記制御ゲートを残る、ステップと、
を備える、方法。 - 前記第1導電体層の前記露出された部分に第1コンタクトを形成するステップをさらに備える、請求項1に記載の方法。
- 前記第1コンタクトおよび第2コンタクトは前記キャパシタのコンタクトであるように、前記第2導電体層に第2コンタクトを形成するステップをさらに備える請求項2に記載の方法.
- 前記制御ゲートはワード線の一部である、請求項1に記載の方法。
- 前記第1導電体がポリシリコンを含んでなり、前記第2導電体層がポリシコンを含んでなる、請求項1に記載の方法。
- 前記第1の側面および前記第2の側面を有するようにパターニングされた第2導電体層を残す前記第2導電体層のパターンエッチングを実行するステップは、前記第2誘電体層も前記第2導電体層と共にパターニングおよびエッチングされるように実行される、請求項5に記載の方法。
- パターニングされた第2導電体層を残すように前記第2導電体層のパターンエッチングを実行するステップは、パターニングされた第2誘電体層を残すために前記第2導電体層を用いて前記第2誘電体層もパターニングおよびエッチングされるように実行される、請求項1に記載の方法。
- 前記キャパシタ領域として前記基板にウェル領域を形成するステップであって、前記ウェル領域と前記第1導電体層との間に存在する前記第2キャパシタと前記ウェル領域と前記第2導電体層との間に存在する第3キャパシタとの間の電極へのコンタクトとして機能するために、前記第1導電体層および前記第2導電体層に隣接して前記ウェル領域にドープされる接触領域を形成する、前記キャパシタ領域として前記基板にウェル領域を形成するステップをさらに備える、請求項1に記載の方法。
- 前記ゲートスタック、前記キャパシタ領域における前記第2導電体層、前記キャパシタ領域における前記第1導電体層の露出された部分上に層間誘電体を形成するステップをさらに備える、請求項1に記載の方法。
- 前記下部キャパシタ層を超えて延びる第2導電体層に前記層間誘電体を通して第1コンタクトを形成するステップをさらに含む、請求項1に記載の方法。
- 前記NVM領域にソース/ドレイン領域を設けるためにマスクとして制御ゲートを用いて注入を実行するステップをさらに備える、請求項1に記載の方法。
- 基板のキャパシタ領域にキャパシタを、および前記基板のNVM領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記NVM領域に酸化物層を成長させるステップと、
前記酸化物層の上にポリシリコン層を形成するステップと、
前記キャパシタ領域に、第1の側面および該第1の側面と平行な第2の側面を有する下部キャパシタ層を有するパターニング済みポリシリコン層を、および、前記NVM領域に浮遊ゲート層を形成するために、前記キャパシタ領域および前記NVM領域において前記ポリシリコン層をパターンエッチングするステップと、
前記パターニング済みポリシリコン層上に絶縁体層を形成するステップと、
前記絶縁体層上に、かつ前記キャパシタ領域および前記NVM領域にわたるように、導電体層を形成するステップと、
前記キャパシタ領域の上方の前記導電体層から上部電極層を残すように前記導電体層のパターンエッチングを実行するステップであって、前記丈夫電極層は前記下部電極層上の第1の側面および前記下部電極層から離隔した第2の側面を有し、前記上部電極層の第1および第2の側面は前記下部電極層の前記第1および第2の側面と平行である、前記導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極領域のための第1パターンを有する第1マスクを、および前記NVM領域上にNVMビットセルの制御ゲートのパターンを含む第2パターンを有する第2マスクを、形成するステップと、
前記上部電極層、前記絶縁体層、前記下部電極層、前記NVM領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップであって、それによって、前期上部電極層から第1パターンを、前記下部キャパシタ層から下部電極を、前記NVM領域の上方の前記導電体層から前記制御ゲートを、および前記浮遊ゲート層から浮遊ゲートを残し、前記上部電極は前記上部電極層の前記第1および第2の側面の間に第3の側面および該第3の側面に平行な第4の側面を形成し、前記下部電極は、前記下部電極層の前記第1および第2の側面の間に第3の側面および該第3の側面に平行な第4の側面を形成し、前記上部電極の第3の側面の位置は前記下部電極の第3の側面の位置に整合し、前記上部電極の第4の側面の位置は前記下部電極の第4の側面の位置に整合し、前記浮遊ゲートは前記浮遊ゲート層の前記第1および第2の側面の間に第3の側面および該第3の側面に平行な第4の側面を形成し、前記制御ゲートは前記浮遊ゲートの前記第3の側面の位置と整合した第1の側面、および前記浮遊ゲートの前記第4の側面の位置と整合した第2の側面を有する、前記上部電極層、前記絶縁体層、前記下部電極層、前記NVM領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップと、
前記制御ゲートをマスクとして用いて注入を行うステップであって、前記NVM領域の前記制御ゲートに隣接したソース/ドレイン領域を与える、注入を行うステップと
を備える、方法。 - 前記下部電極に第1コンタクトを形成するステップをさらに備える、請求項12に記載の方法。
- 前記上部電極に第2コンタクトを形成するステップをさらに備える、請求項13に記載の方法。
- 前記制御ゲートがポリシリコンを含んでなる、請求項12に記載の方法。
- 前記制御ゲートがシリサイドをさらに含んでなる、請求項12に記載の方法。
- 前記キャパシタ領域として前記基板にウェル領域を形成するステップをさらに備え、前記注入するステップは、前記上部電極および前記下部電極周りのウェル領域にドープされるコンタクト領域を形成する、請求項12に記載の方法。
- 前記ゲート、前記キャパシタ領域における前記導電体層、および前記キャパシタ領域における前記ポリシリコン層の露出された部分上に層間誘電体を形成するステップをさらに備える、請求項12に記載の方法。
- 前記下部電極を越えて広がる前記上部電極の一部に前記層間誘電体を通して第1コンタクトを形成するステップをさらに備える、請求項18に記載の方法。
- 基板のキャパシタ領域にキャパシタを、および前記基板のNVM領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域にウェル領域を形成するステップと、
ゲート誘電体として前記基板の前記ウェル領域および前記NVM領域に酸化物層を成長させるステップと、
前記酸化物層の上に第1ポリシリコン層を形成するステップと、
前記ウェル領域に下部電極層および前記NVM領域に浮遊ゲート層を形成するために前記ウェル領域および前記NVM領域におけるポリシリコン層のパターンエッチングを実行するステップと、
前記ポリシリコン層の上に絶縁層を形成するステップと、
前記ウェル領域および前記NVM領域の上方において、前記絶縁層の上に導電体層を形成するステップと、
パターニングされた導電体層を形成するために前記ウェル領域にて前記導電体のパターンエッチングを実行するステップであって、前記下部電極層の第1部分および前記下部電極層から離れて配置される前記第1の側面と平行な第2の側面を露出するために前記パターニングされた導電体層が前記下部電極における第1の側面を有する、前記導電体のパターンエッチングを実行するステップと、
前記下部電極層から下部電極、前記上部電極層から上部電極、前記NVM領域上の前記導電体層から制御ゲート、前記浮遊ゲート層から浮遊ゲートを残すために前記導電体層、前記絶縁層、前記下部キャパシタ層、および前記浮遊ゲート層を通してパターンエッチングを実行するステップであって、前記下部電極が前記上部電極に覆われる部分および前記上部電極によって覆わない部分を有し、前記上部電極が前記下部電極から離れて配置されて延びる部分を有し、前記ゲートが第1方向で前記浮遊ゲートを越えて延びて、前記浮遊ゲートの第1の側面に配列される第1の側面および前記浮遊ゲートの第2の側面と配列される第2の側面を有する、ステップと、を備える、方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/077,563 US8415217B2 (en) | 2011-03-31 | 2011-03-31 | Patterning a gate stack of a non-volatile memory (NVM) with formation of a capacitor |
US13/077,563 | 2011-03-31 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012216835A true JP2012216835A (ja) | 2012-11-08 |
JP2012216835A5 JP2012216835A5 (ja) | 2015-05-14 |
JP6029227B2 JP6029227B2 (ja) | 2016-11-24 |
Family
ID=46927777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012081775A Expired - Fee Related JP6029227B2 (ja) | 2011-03-31 | 2012-03-30 | キャパシタの形成とともに不揮発性メモリのゲートスタックをパターニングするための方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8415217B2 (ja) |
JP (1) | JP6029227B2 (ja) |
CN (1) | CN102738085B (ja) |
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Publication number | Publication date |
---|---|
CN102738085A (zh) | 2012-10-17 |
US20120252178A1 (en) | 2012-10-04 |
US8415217B2 (en) | 2013-04-09 |
CN102738085B (zh) | 2016-12-14 |
JP6029227B2 (ja) | 2016-11-24 |
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