JP2002141469A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Abstract
(57)【要約】
【課題】 主要回路領域に形成されるスタックドゲート
構造を利用して、その周辺回路領域にキャパシタ素子構
造を有する半導体装置を提供する。 【解決手段】 半導体基板上の主要回路領域に、第１電
極層、電極間絶縁膜、第２電極層の順に積層された構造
を有する半導体装置において、周辺回路領域に、第１電
極層と、その上に形成された電極間絶縁膜と、この電極
間絶縁膜上に形成された第２電極とを有し、電極間絶縁
膜は、第１電極層が露出する開口部を有し、第２電極層
は、上記開口部を介して第１電極層に電気的に接続され
た第１領域とキャパシタ素子の上部電極を形成する第２
領域とにパターン分離されている。
構造を利用して、その周辺回路領域にキャパシタ素子構
造を有する半導体装置を提供する。 【解決手段】 半導体基板上の主要回路領域に、第１電
極層、電極間絶縁膜、第２電極層の順に積層された構造
を有する半導体装置において、周辺回路領域に、第１電
極層と、その上に形成された電極間絶縁膜と、この電極
間絶縁膜上に形成された第２電極とを有し、電極間絶縁
膜は、第１電極層が露出する開口部を有し、第２電極層
は、上記開口部を介して第１電極層に電気的に接続され
た第１領域とキャパシタ素子の上部電極を形成する第２
領域とにパターン分離されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係り、特に不揮発性メモリ素子等のスタック
ドゲート構造や多層電極構造等を有する半導体装置の周
辺回路用キャパシタ素子に関する。
製造方法に係り、特に不揮発性メモリ素子等のスタック
ドゲート構造や多層電極構造等を有する半導体装置の周
辺回路用キャパシタ素子に関する。
【０００２】
【従来の技術】ＥＰＲＯＭ（Electrically Programmab
le ＲＯＭ）、ＥＥＰＲＯＭ（Electrically Erasable
and Programmable ＲＯＭ）、およびフラッシュメ
モリ等の不揮発性メモリセルを備えた半導体装置（半導
体チップ）では、メモリセル形成領域に、浮遊ゲート電
極層および制御ゲート電極層を持つスタックドゲート構
造を有している。また、これらの半導体装置の同一基板
上には、メモリセルとともに、メモリセルを駆動するた
めに必要な制御回路等の周辺回路も形成される。
le ＲＯＭ）、ＥＥＰＲＯＭ（Electrically Erasable
and Programmable ＲＯＭ）、およびフラッシュメ
モリ等の不揮発性メモリセルを備えた半導体装置（半導
体チップ）では、メモリセル形成領域に、浮遊ゲート電
極層および制御ゲート電極層を持つスタックドゲート構
造を有している。また、これらの半導体装置の同一基板
上には、メモリセルとともに、メモリセルを駆動するた
めに必要な制御回路等の周辺回路も形成される。
【０００３】周辺回路領域には、それぞれの回路に必要
なトランジスタ素子、抵抗素子、キャパシタ素子等の薄
膜素子を有しており、これらの素子は、プロセスの負担
を減らすため、メモリセル部と一括加工により形成され
ることが望まれる。
なトランジスタ素子、抵抗素子、キャパシタ素子等の薄
膜素子を有しており、これらの素子は、プロセスの負担
を減らすため、メモリセル部と一括加工により形成され
ることが望まれる。
【０００４】例えば、周辺回路に用いるキャパシタ素子
の構造に注目すると、フラッシュメモリを有する半導体
装置では、以前は、浮遊ゲート電極層の下層に形成され
るトンネル酸化膜（第１ゲート絶縁膜）を電荷蓄積層と
するキャパシタ素子が形成されていた。この場合は浮遊
ゲート電極層と半導体基板をキャパシタ電極として電極
の引き出しを行っていた。
の構造に注目すると、フラッシュメモリを有する半導体
装置では、以前は、浮遊ゲート電極層の下層に形成され
るトンネル酸化膜（第１ゲート絶縁膜）を電荷蓄積層と
するキャパシタ素子が形成されていた。この場合は浮遊
ゲート電極層と半導体基板をキャパシタ電極として電極
の引き出しを行っていた。
【０００５】しかし、最近では、浮遊ゲート電極層と制
御ゲート電極層の間に形成されるゲート間絶縁膜（第２
ゲート絶縁膜）をキャパシタ素子の電荷蓄積層として用
いるキャパシタ構造が望まれている。一般にゲート間絶
縁膜の方がトンネル酸化膜より高誘電材料が使用されて
おり、ゲート間絶縁膜をキャパシタ素子の電荷蓄積層と
して利用する方がよりキャパシタ素子面積の縮小化を図
ることができるからである。
御ゲート電極層の間に形成されるゲート間絶縁膜（第２
ゲート絶縁膜）をキャパシタ素子の電荷蓄積層として用
いるキャパシタ構造が望まれている。一般にゲート間絶
縁膜の方がトンネル酸化膜より高誘電材料が使用されて
おり、ゲート間絶縁膜をキャパシタ素子の電荷蓄積層と
して利用する方がよりキャパシタ素子面積の縮小化を図
ることができるからである。
【０００６】図９は、ゲート間絶縁膜を周辺回路のキャ
パシタ素子に利用した従来の不揮発性メモリセルアレイ
を有する半導体装置の一例を示す装置断面図である。同
図中左側にメモリセルアレイ領域、右側に周辺回路領域
を示している。
パシタ素子に利用した従来の不揮発性メモリセルアレイ
を有する半導体装置の一例を示す装置断面図である。同
図中左側にメモリセルアレイ領域、右側に周辺回路領域
を示している。
【０００７】ここに示すメモリセルアレイの各メモリセ
ルは素子分離領域により分離されているが、ここでは特
に、自己整合型ＳＴＩ（Shallow Trench Isolation）
構造を有するものを示している。
ルは素子分離領域により分離されているが、ここでは特
に、自己整合型ＳＴＩ（Shallow Trench Isolation）
構造を有するものを示している。
【０００８】この自己整合型ＳＴＩ構造は、メモリセル
アレイの作製に際して、まず、半導体基板層５０１上に
薄いトンネル酸化膜５０２と浮遊ゲート電極層５０３ａ
を積層形成し、この後、素子分離領域のための溝（トレ
ンチ）を形成し、この溝を埋めるように、表面に絶縁膜
を形成し、この後、浮遊ゲート電極層５０３ａが露出す
るまでＣＭＰ（Chemical Mechanical Polishing）を
行い、ＳＴＩ層５０４を得ていた。このような、自己整
合型ＳＴＩ構造では、ＳＴＩ層５０４を形成する前に、
予めトンネル酸化膜５０２と浮遊ゲート電極層５０３ａ
を先に基板表面に形成するため、ＳＴＩ層５０４を形成
した際には、このＳＴＩ層５０４により活性領域（素子
領域）が画定されるとともに、同時にトンネル酸化膜５
０２と浮遊ゲート電極層５０３の平面パターン枠がＳＴ
Ｉ層５０４の側壁位置で画定される。
アレイの作製に際して、まず、半導体基板層５０１上に
薄いトンネル酸化膜５０２と浮遊ゲート電極層５０３ａ
を積層形成し、この後、素子分離領域のための溝（トレ
ンチ）を形成し、この溝を埋めるように、表面に絶縁膜
を形成し、この後、浮遊ゲート電極層５０３ａが露出す
るまでＣＭＰ（Chemical Mechanical Polishing）を
行い、ＳＴＩ層５０４を得ていた。このような、自己整
合型ＳＴＩ構造では、ＳＴＩ層５０４を形成する前に、
予めトンネル酸化膜５０２と浮遊ゲート電極層５０３ａ
を先に基板表面に形成するため、ＳＴＩ層５０４を形成
した際には、このＳＴＩ層５０４により活性領域（素子
領域）が画定されるとともに、同時にトンネル酸化膜５
０２と浮遊ゲート電極層５０３の平面パターン枠がＳＴ
Ｉ層５０４の側壁位置で画定される。
【０００９】この後、表面にゲート間絶縁膜５０５、制
御ゲート電極層５０６を形成し、必要なパターニングを
行った後、さらに層間絶縁層５０７で表面を覆う。層間
絶縁層５０７に必要なコンタクトホール５１８ａ〜５１
８ｃを開口し、これを導電膜で埋め、層間絶縁層５０７
上に形成される配線に接続される。
御ゲート電極層５０６を形成し、必要なパターニングを
行った後、さらに層間絶縁層５０７で表面を覆う。層間
絶縁層５０７に必要なコンタクトホール５１８ａ〜５１
８ｃを開口し、これを導電膜で埋め、層間絶縁層５０７
上に形成される配線に接続される。
【００１０】上述する完全自己整合型ＳＴＩ構造は、構
造上微細化が可能である。即ち最小加工寸法単位Ｆに対
し、単位メモリセルを４Ｆ２とできる。周辺回路領域に
おいて、ゲート間絶縁膜を電荷蓄積層に用いたキャパシ
タ素子を形成する場合は、キャパシタを構成する浮遊ゲ
ート電極層５０３ａが、活性領域内に自己整合的に形成
されることになる。
造上微細化が可能である。即ち最小加工寸法単位Ｆに対
し、単位メモリセルを４Ｆ２とできる。周辺回路領域に
おいて、ゲート間絶縁膜を電荷蓄積層に用いたキャパシ
タ素子を形成する場合は、キャパシタを構成する浮遊ゲ
ート電極層５０３ａが、活性領域内に自己整合的に形成
されることになる。
【００１１】
【発明が解決しようとする課題】図１０（ａ）および図
１０（ｂ）は、図９に示すフラッシュメモリの周辺回路
領域における従来のキャパシタ素子構造のみを示した装
置平面図および、この平面図上のＡ−Ａ’切断線におけ
る装置断面図である。また、図１１（ａ）〜図１１
（ｅ）は、このキャパシタ素子の製造方法を示した工程
図である。これらの図を参照して、従来の周辺回路領域
に形成されるキャパシタ素子について説明する。
１０（ｂ）は、図９に示すフラッシュメモリの周辺回路
領域における従来のキャパシタ素子構造のみを示した装
置平面図および、この平面図上のＡ−Ａ’切断線におけ
る装置断面図である。また、図１１（ａ）〜図１１
（ｅ）は、このキャパシタ素子の製造方法を示した工程
図である。これらの図を参照して、従来の周辺回路領域
に形成されるキャパシタ素子について説明する。
【００１２】周辺回路領域に、浮遊ゲート電極層、ゲー
ト間絶縁膜および制御ゲート電極層を用いたキャパシタ
素子構造を形成するためには、層間絶縁層にコンタクト
ホールを開け、各電極を配線に接続するための引き出し
電極を形成する必要がある。しかし、コンタクトホール
の形成に必要なドライエッチング工程は、コンタクトホ
ール下層に大きなダメージを与える虞れがある。よっ
て、素子領域（活性領域）内にコンタクトホールの形成
を行うと、半導体基板層やゲート絶縁膜にダメージを与
え、このダメージが種々の回路素子に電流リーク等の特
性劣化を及ぼすことがある。そこで、この問題を避ける
ため、一般に、コンタクトホールは活性領域上には形成
されず、素子分離領域上に形成される。
ト間絶縁膜および制御ゲート電極層を用いたキャパシタ
素子構造を形成するためには、層間絶縁層にコンタクト
ホールを開け、各電極を配線に接続するための引き出し
電極を形成する必要がある。しかし、コンタクトホール
の形成に必要なドライエッチング工程は、コンタクトホ
ール下層に大きなダメージを与える虞れがある。よっ
て、素子領域（活性領域）内にコンタクトホールの形成
を行うと、半導体基板層やゲート絶縁膜にダメージを与
え、このダメージが種々の回路素子に電流リーク等の特
性劣化を及ぼすことがある。そこで、この問題を避ける
ため、一般に、コンタクトホールは活性領域上には形成
されず、素子分離領域上に形成される。
【００１３】従来の完全自己整合型ＳＴＩ構造のフラッ
シュメモリでは、図１０（ａ）、図１０（ｂ）に示すよ
うに、構造上浮遊ゲート電極層５０３Ａが活性領域内に
形成されるため、直接コンタクトホールを浮遊ゲート電
極層５０３Ａ上に形成することができない。そこで、浮
遊ゲート電極層５０３Ａ上に、同じ導電材料で電極層５
０３Ｂを積層形成し、これを素子分離領域であるＳＴＩ
層５０４上に引き出し、この引き出し部分にコンタクト
ホール５０８ａを形成し、電極の引き出しを行ってい
た。
シュメモリでは、図１０（ａ）、図１０（ｂ）に示すよ
うに、構造上浮遊ゲート電極層５０３Ａが活性領域内に
形成されるため、直接コンタクトホールを浮遊ゲート電
極層５０３Ａ上に形成することができない。そこで、浮
遊ゲート電極層５０３Ａ上に、同じ導電材料で電極層５
０３Ｂを積層形成し、これを素子分離領域であるＳＴＩ
層５０４上に引き出し、この引き出し部分にコンタクト
ホール５０８ａを形成し、電極の引き出しを行ってい
た。
【００１４】この従来のキャパシタ素子は、図１１
（ａ）〜図１１（ｅ）に示す工程によって作製されてい
る。即ち、図１１（ａ）に示すようにＳＴＩ層５０４と
ともに自己整合的に形成される浮遊ゲート電極層５０３
Ａ上にさらに図１１（ｂ）に示すように、浮遊ゲート電
極層と同じ材料からなる電極層５０３Ｂを積層し、ＳＴ
Ｉ層上に電極が引き出せるようにパターニングを行う。
次に、ゲート間絶縁膜５０５と制御ゲート電極層５０６
を積層し（図１１（ｃ））、図１１（ｄ）に示すよう
に、ＳＴＩ層５０４上の電極層５０３Ｂが一部露出する
ようにパターニングする。この後、図１１（ｅ）に示す
ように、層間絶縁層５０７を表面に形成し、ＳＴＩ層５
０４上の電極層５０３Ｂ上およびＳＴＩ層５０４上の制
御ゲート電極層５０６上にコンタクトホールを形成し、
各コンタクトホール５０８ａ、５０８ｂを導電性材料で
埋め込みそれぞれの電極層からの引き出し線としてい
た。
（ａ）〜図１１（ｅ）に示す工程によって作製されてい
る。即ち、図１１（ａ）に示すようにＳＴＩ層５０４と
ともに自己整合的に形成される浮遊ゲート電極層５０３
Ａ上にさらに図１１（ｂ）に示すように、浮遊ゲート電
極層と同じ材料からなる電極層５０３Ｂを積層し、ＳＴ
Ｉ層上に電極が引き出せるようにパターニングを行う。
次に、ゲート間絶縁膜５０５と制御ゲート電極層５０６
を積層し（図１１（ｃ））、図１１（ｄ）に示すよう
に、ＳＴＩ層５０４上の電極層５０３Ｂが一部露出する
ようにパターニングする。この後、図１１（ｅ）に示す
ように、層間絶縁層５０７を表面に形成し、ＳＴＩ層５
０４上の電極層５０３Ｂ上およびＳＴＩ層５０４上の制
御ゲート電極層５０６上にコンタクトホールを形成し、
各コンタクトホール５０８ａ、５０８ｂを導電性材料で
埋め込みそれぞれの電極層からの引き出し線としてい
た。
【００１５】上述するように、自己整合型ＳＴＩ構造を
備えた従来の半導体装置では、その周辺回路にメモリセ
ルのスタックドゲート構造を利用したキャパシタ素子を
形成する場合において、キャパシタ素子の下部電極の取
り出しのために電極層の積み上げプロセスを追加する必
要があり、実質的に自己整合的に形成される浮遊ゲート
電極層５０３Ａの有効利用ができていなかった。
備えた従来の半導体装置では、その周辺回路にメモリセ
ルのスタックドゲート構造を利用したキャパシタ素子を
形成する場合において、キャパシタ素子の下部電極の取
り出しのために電極層の積み上げプロセスを追加する必
要があり、実質的に自己整合的に形成される浮遊ゲート
電極層５０３Ａの有効利用ができていなかった。
【００１６】なお、上述した従来例は、自己整合型ＳＴ
Ｉ構造を備えた半導体装置の例であるが、自己整合型Ｓ
ＴＩ構造を使用しない半導体装置であっても、スタック
ドゲート構造を構成する浮遊ゲート電極層と制御ゲート
電極層を一括してエッチングを行い同一平面パターンを
得る場合等には、周辺回路領域において同じ構造を利用
したキャパシタ素子を作製しようとすれば、キャパシタ
素子の下部電極からの引き出しに関して、同様な問題が
ある。
Ｉ構造を備えた半導体装置の例であるが、自己整合型Ｓ
ＴＩ構造を使用しない半導体装置であっても、スタック
ドゲート構造を構成する浮遊ゲート電極層と制御ゲート
電極層を一括してエッチングを行い同一平面パターンを
得る場合等には、周辺回路領域において同じ構造を利用
したキャパシタ素子を作製しようとすれば、キャパシタ
素子の下部電極からの引き出しに関して、同様な問題が
ある。
【００１７】また、不揮発性メモリ領域を有する半導体
装置以外にも、主要回路領域にゲート層や配線層による
多層電極層を有する構造を持ち、周辺回路領域にこの多
層電極構造を利用したキャパシタ素子を形成しようとす
る場合は、上述と同様な問題が生じる。
装置以外にも、主要回路領域にゲート層や配線層による
多層電極層を有する構造を持ち、周辺回路領域にこの多
層電極構造を利用したキャパシタ素子を形成しようとす
る場合は、上述と同様な問題が生じる。
【００１８】そこで、上述する従来の課題に鑑み、本発
明の第１の目的は、主要回路領域にスタックドゲート構
造もしくはこれに相当する多層電極構造等を有する半導
体装置において、その周辺回路領域に、プロセス上の負
担が少なく主要回路構造との整合性が良好なキャパシタ
素子構造を有する半導体装置とその製造方法を提供する
ことである。
明の第１の目的は、主要回路領域にスタックドゲート構
造もしくはこれに相当する多層電極構造等を有する半導
体装置において、その周辺回路領域に、プロセス上の負
担が少なく主要回路構造との整合性が良好なキャパシタ
素子構造を有する半導体装置とその製造方法を提供する
ことである。
【００１９】また、本発明の第２の目的は、特にスタッ
クドゲート構造を持つ不揮発性メモリセルを有する半導
体装置において、周辺回路領域にプロセス上の負担が少
なく、メモリセル構造との整合性が良好なキャパシタ素
子構造を有する半導体装置とその製造方法を提供するこ
とである。
クドゲート構造を持つ不揮発性メモリセルを有する半導
体装置において、周辺回路領域にプロセス上の負担が少
なく、メモリセル構造との整合性が良好なキャパシタ素
子構造を有する半導体装置とその製造方法を提供するこ
とである。
【００２０】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、半導体基板上の主要回路領域に、第１電極
層、電極間絶縁膜、第２電極層の順に積層された構造を
有する半導体装置であって、前記半導体基板上の周辺回
路領域に、前記第１電極層と、前記第１電極層上に形成
され、前記第１電極層が露出する開口部を有する前記電
極間絶縁膜と、前記開口部とその周囲の前記電極間絶縁
膜上に形成され、前記開口部を介して前記第１電極層と
電気的に接続された前記第２電極層の第１領域と、前記
電極間絶縁膜上に形成され、前記第２電極層の第１領域
と電気的に分離された前記第２電極層の第２領域とを有
することである。
１の特徴は、半導体基板上の主要回路領域に、第１電極
層、電極間絶縁膜、第２電極層の順に積層された構造を
有する半導体装置であって、前記半導体基板上の周辺回
路領域に、前記第１電極層と、前記第１電極層上に形成
され、前記第１電極層が露出する開口部を有する前記電
極間絶縁膜と、前記開口部とその周囲の前記電極間絶縁
膜上に形成され、前記開口部を介して前記第１電極層と
電気的に接続された前記第２電極層の第１領域と、前記
電極間絶縁膜上に形成され、前記第２電極層の第１領域
と電気的に分離された前記第２電極層の第２領域とを有
することである。
【００２１】上記本発明の半導体装置の第１の特徴によ
れば、主要回路領域上に、第１電極層、電極間絶縁膜、
第２電極層の順に積層された、スタックドゲート構造あ
るいは多層電極構造を有する場合において、周辺回路領
域に上記第１電極層を下部電極、電極間絶縁膜を電荷蓄
積層、上記第２電極層を上部電極とするキャパシタ素子
を形成できる。下部電極は、電極間絶縁膜に形成した開
口を介して第２電極層の第１領域から、上部電極は第２
電極層の第２領域からそれぞれ電極の引き出しを行うこ
とができる。この構造によれば、下部電極層から直接電
極の引き出しを行わないので、下部電極層の形状によら
ず、電極の引き出しが可能であり、引き出し電極を確保
するためのプロセス上の負担も少ない。
れば、主要回路領域上に、第１電極層、電極間絶縁膜、
第２電極層の順に積層された、スタックドゲート構造あ
るいは多層電極構造を有する場合において、周辺回路領
域に上記第１電極層を下部電極、電極間絶縁膜を電荷蓄
積層、上記第２電極層を上部電極とするキャパシタ素子
を形成できる。下部電極は、電極間絶縁膜に形成した開
口を介して第２電極層の第１領域から、上部電極は第２
電極層の第２領域からそれぞれ電極の引き出しを行うこ
とができる。この構造によれば、下部電極層から直接電
極の引き出しを行わないので、下部電極層の形状によら
ず、電極の引き出しが可能であり、引き出し電極を確保
するためのプロセス上の負担も少ない。
【００２２】なお、上記第１の特徴を有する半導体装置
において、前記半導体基板上層に、各素子領域を分離す
る素子分離領域を有し、前記第２電極層の第１領域と、
前記第２電極層の第２領域は、それぞれ少なくとも一部
が前記素子分離領域の上方にあたる領域まで広がってい
てもよい。
において、前記半導体基板上層に、各素子領域を分離す
る素子分離領域を有し、前記第２電極層の第１領域と、
前記第２電極層の第２領域は、それぞれ少なくとも一部
が前記素子分離領域の上方にあたる領域まで広がってい
てもよい。
【００２３】さらに、前記第２電極層の第１領域および
前記第２電極層の第２領域上に形成された層間絶縁層
と、前記素子分離領域の上方部分にあたる前記第２電極
層の第１領域上にコンタクト部を持つ第１コンタクトホ
ールと、前記素子分離領域の上方部分にあたる前記第２
電極層の第２領域上にコンタクト部を持つ第２コンタク
トホールとを有していてもよい。
前記第２電極層の第２領域上に形成された層間絶縁層
と、前記素子分離領域の上方部分にあたる前記第２電極
層の第１領域上にコンタクト部を持つ第１コンタクトホ
ールと、前記素子分離領域の上方部分にあたる前記第２
電極層の第２領域上にコンタクト部を持つ第２コンタク
トホールとを有していてもよい。
【００２４】上述するように、素子分離領域の上方まで
第２電極の第１領域と第２領域が広がっていれば、素子
分離領域上方にコンタクトホールを形成し、電極引き出
しのためのコンタクト部を形成でき、これによりコンタ
クトホール形成プロセスによるダメージが素子分離領域
の介在により素子領域及びゲート絶縁膜に直接影響しな
い。
第２電極の第１領域と第２領域が広がっていれば、素子
分離領域上方にコンタクトホールを形成し、電極引き出
しのためのコンタクト部を形成でき、これによりコンタ
クトホール形成プロセスによるダメージが素子分離領域
の介在により素子領域及びゲート絶縁膜に直接影響しな
い。
【００２５】なお、上記素子分離領域が、前記第１電極
層から前記半導体基板層に至る溝に埋め込まれた絶縁層
であり、前記第１電極層の平面パターンが前記素子分離
領域の平面パターンにより自己整合的に画定されている
ものであってもよい。
層から前記半導体基板層に至る溝に埋め込まれた絶縁層
であり、前記第１電極層の平面パターンが前記素子分離
領域の平面パターンにより自己整合的に画定されている
ものであってもよい。
【００２６】あるいは、上記素子分離領域が、前記半導
体基板に設けられた溝に埋め込まれた絶縁層であり、前
記素子分離領域の表面と、素子領域内の前記半導体基板
表面がほぼ同一の高さであってもよい。
体基板に設けられた溝に埋め込まれた絶縁層であり、前
記素子分離領域の表面と、素子領域内の前記半導体基板
表面がほぼ同一の高さであってもよい。
【００２７】本発明の半導体装置の第２の特徴は、同一
半導体基板上に不揮発性メモリ領域と周辺回路領域を有
する半導体装置において、前記不揮発性メモリ領域に、
前記半導体基板上に形成された第１ゲート絶縁膜と、前
記第１ゲート絶縁膜上に形成された第１電極層からなる
浮遊ゲート電極層と、前記浮遊ゲート電極層上に形成さ
れた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形
成された第２電極層からなる制御ゲート電極層とを有
し、前記周辺回路領域に、前記半導体基板上に前記第１
ゲート絶縁膜を介して形成された第１電極層と、前記第
１電極層上に形成され、前記第１電極層が露出する開口
部を有する前記第２ゲート絶縁膜と、前記開口部とその
周囲の前記第２ゲート絶縁膜上に形成され、前記開口部
を介して前記第１電極層と電気的に接続された、前記第
２電極層の第１領域と、前記第２ゲート絶縁膜上に形成
され、前記第２電極層の第１領域と電気的に分離された
前記制御ゲート電極層の第２領域とを有することであ
る。
半導体基板上に不揮発性メモリ領域と周辺回路領域を有
する半導体装置において、前記不揮発性メモリ領域に、
前記半導体基板上に形成された第１ゲート絶縁膜と、前
記第１ゲート絶縁膜上に形成された第１電極層からなる
浮遊ゲート電極層と、前記浮遊ゲート電極層上に形成さ
れた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形
成された第２電極層からなる制御ゲート電極層とを有
し、前記周辺回路領域に、前記半導体基板上に前記第１
ゲート絶縁膜を介して形成された第１電極層と、前記第
１電極層上に形成され、前記第１電極層が露出する開口
部を有する前記第２ゲート絶縁膜と、前記開口部とその
周囲の前記第２ゲート絶縁膜上に形成され、前記開口部
を介して前記第１電極層と電気的に接続された、前記第
２電極層の第１領域と、前記第２ゲート絶縁膜上に形成
され、前記第２電極層の第１領域と電気的に分離された
前記制御ゲート電極層の第２領域とを有することであ
る。
【００２８】上記本発明の半導体装置の第２の特徴によ
れば、主要回路領域上の不揮発性メモリのスタックドゲ
ート構造を利用して、周辺回路領域に、第２ゲート絶縁
膜を電荷蓄積層とするキャパシタ素子を形成することが
できる。浮遊ゲート電極層と同一の導電層である第１電
極層でこのキャパシタ素子の下部電極を構成し、制御ゲ
ート電極層と同一の導電層である第２電極層で上部電極
を構成する。下部電極は、第２ゲート絶縁膜に形成した
開口を介して第２電極層の第１領域から、上部電極は第
２電極層の第２領域からそれぞれ電極の引き出しを行う
ことができる。この構造によれば、下部電極から直接電
極の引き出しを行わないので、下部電極の形状の自由度
が広がる。また、従来のように下部電極からの電極引き
出しのため、電極層の積み上げ工程が不要であり、第２
ゲート絶縁膜の開口形成工程や第２電極層の第１領域と
第２領域を分離するために必要となるエッチング工程
は、配線形成工程等と共通する工程であるため、プロセ
ス上の負担も少ない。
れば、主要回路領域上の不揮発性メモリのスタックドゲ
ート構造を利用して、周辺回路領域に、第２ゲート絶縁
膜を電荷蓄積層とするキャパシタ素子を形成することが
できる。浮遊ゲート電極層と同一の導電層である第１電
極層でこのキャパシタ素子の下部電極を構成し、制御ゲ
ート電極層と同一の導電層である第２電極層で上部電極
を構成する。下部電極は、第２ゲート絶縁膜に形成した
開口を介して第２電極層の第１領域から、上部電極は第
２電極層の第２領域からそれぞれ電極の引き出しを行う
ことができる。この構造によれば、下部電極から直接電
極の引き出しを行わないので、下部電極の形状の自由度
が広がる。また、従来のように下部電極からの電極引き
出しのため、電極層の積み上げ工程が不要であり、第２
ゲート絶縁膜の開口形成工程や第２電極層の第１領域と
第２領域を分離するために必要となるエッチング工程
は、配線形成工程等と共通する工程であるため、プロセ
ス上の負担も少ない。
【００２９】本発明の半導体装置の第２の特徴におい
て、さらに、半導体基板の上層に各素子領域を分離する
素子分離領域を有し、前記第２電極層の第１領域と、前
記第２電極層の第２領域は、それぞれ少なくとも一部が
前記素子分離領域の上方にあたる領域まで広がっていて
もよい。
て、さらに、半導体基板の上層に各素子領域を分離する
素子分離領域を有し、前記第２電極層の第１領域と、前
記第２電極層の第２領域は、それぞれ少なくとも一部が
前記素子分離領域の上方にあたる領域まで広がっていて
もよい。
【００３０】また、前記第２電極層の第１領域および第
２領域上に形成された層間絶縁層と、前記層間絶縁層中
に前記第２電極層の第１領域の前記素子分離領域の上方
部分にコンタクト部を持つ第１コンタクトホールと、前
記第２電極層の第２領域の前記素子分離領域の上方部分
にコンタクト部を持つ第２コンタクトホールとを有して
もよい。
２領域上に形成された層間絶縁層と、前記層間絶縁層中
に前記第２電極層の第１領域の前記素子分離領域の上方
部分にコンタクト部を持つ第１コンタクトホールと、前
記第２電極層の第２領域の前記素子分離領域の上方部分
にコンタクト部を持つ第２コンタクトホールとを有して
もよい。
【００３１】素子分離領域の上方まで第２電極層の第１
領域と第２領域が広がっていれば、素子分離領域上方に
電極引き出しのためのコンタクトホールを形成できる。
これによりコンタクトホール形成プロセスによるダメー
ジを素子分離領域の介在により素子領域及びゲート絶縁
膜に直接影響させないですむ。
領域と第２領域が広がっていれば、素子分離領域上方に
電極引き出しのためのコンタクトホールを形成できる。
これによりコンタクトホール形成プロセスによるダメー
ジを素子分離領域の介在により素子領域及びゲート絶縁
膜に直接影響させないですむ。
【００３２】なお、前記素子分離領域は、前記第１ゲー
ト絶縁膜と前記第１電極層が積層形成された前記半導体
基板に設けられた溝に埋め込まれた絶縁層であり、前記
浮遊ゲート電極層の平面パターンが前記素子分離領域の
平面パターンにより自己整合的に画定されていてもよ
い。
ト絶縁膜と前記第１電極層が積層形成された前記半導体
基板に設けられた溝に埋め込まれた絶縁層であり、前記
浮遊ゲート電極層の平面パターンが前記素子分離領域の
平面パターンにより自己整合的に画定されていてもよ
い。
【００３３】あるいは、前記素子分離領域は、前記半導
体基板に設けられた溝に埋め込まれた絶縁層であり、前
記周辺回路領域において、該素子分離領域の表面と素子
領域内の前記半導体基板表面がほぼ同一の高さであって
もよい。
体基板に設けられた溝に埋め込まれた絶縁層であり、前
記周辺回路領域において、該素子分離領域の表面と素子
領域内の前記半導体基板表面がほぼ同一の高さであって
もよい。
【００３４】また、上記不揮発性メモリは、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭのいず
れかであってもよい。ここでフラッシュＥＥＰＲＯＭの
種類は限定されず、例えばＮＡＮＤ型、ＡＮＤ型、ＮＯ
Ｒ型、ＤＩＮＯＲ型およびこれ以外の種々のＥＥＰＲＯ
Ｍ形態を含む。
Ｍ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭのいず
れかであってもよい。ここでフラッシュＥＥＰＲＯＭの
種類は限定されず、例えばＮＡＮＤ型、ＡＮＤ型、ＮＯ
Ｒ型、ＤＩＮＯＲ型およびこれ以外の種々のＥＥＰＲＯ
Ｍ形態を含む。
【００３５】例えば、不揮発性メモリ領域に、メモリセ
ルアレイを有し、前記素子分離領域は各メモリセル領域
を画定するとともに、セル領域内の前記第１ゲート絶縁
膜と、前記浮遊ゲート電極層の平面パターンを素子分離
領域により自己整合的に画定するＮＡＮＤ型、ＡＮＤ
型、ＮＯＲ型、ＤＩＮＯＲ型フラッシュメモリであって
もよい。
ルアレイを有し、前記素子分離領域は各メモリセル領域
を画定するとともに、セル領域内の前記第１ゲート絶縁
膜と、前記浮遊ゲート電極層の平面パターンを素子分離
領域により自己整合的に画定するＮＡＮＤ型、ＡＮＤ
型、ＮＯＲ型、ＤＩＮＯＲ型フラッシュメモリであって
もよい。
【００３６】本発明の半導体装置の製造方法の第１の特
徴は、半導体基板層上に直接もしくは絶縁膜を介して第
１電極層を形成する工程と、前記第１電極層上に電極間
絶縁膜を形成する工程と、前記電極間絶縁膜に前記第１
電極層が露出する開口部を形成する工程と、前記電極間
絶縁膜及び前記開口部上に第２電極層を形成する工程
と、前記第２電極層をパターニングして、前記開口部を
介して前記第１電極層と電気的に短絡された第１領域
と、前記第１領域と電気的に分離された第２領域とを形
成する工程とを有することである。
徴は、半導体基板層上に直接もしくは絶縁膜を介して第
１電極層を形成する工程と、前記第１電極層上に電極間
絶縁膜を形成する工程と、前記電極間絶縁膜に前記第１
電極層が露出する開口部を形成する工程と、前記電極間
絶縁膜及び前記開口部上に第２電極層を形成する工程
と、前記第２電極層をパターニングして、前記開口部を
介して前記第１電極層と電気的に短絡された第１領域
と、前記第１領域と電気的に分離された第２領域とを形
成する工程とを有することである。
【００３７】上記本発明の半導体装置の製造方法の第１
の特徴によれば、主要回路領域上に、第１電極層、電極
間絶縁膜、第２電極層の順に積層された、スタックドゲ
ート構造あるいは多層配線構造を形成するとともに、周
辺回路領域に第１電極層を下部電極、電極間絶縁膜を電
荷蓄積層、第２電極層を上部電極とするキャパシタ素子
を形成できる。下部電極は、電極間絶縁膜に形成した開
口を介して第２電極層の第１領域から、上部電極は第２
電極層の第２領域からそれぞれ電極の引き出しを行うこ
とができる。この製造方法によれば、下部電極層から直
接電極の引き出しを行わないので、下部電極層の形状に
よらず、電極の引き出しが可能であり、引き出し電極を
確保するためのプロセス上の負担も少ない。
の特徴によれば、主要回路領域上に、第１電極層、電極
間絶縁膜、第２電極層の順に積層された、スタックドゲ
ート構造あるいは多層配線構造を形成するとともに、周
辺回路領域に第１電極層を下部電極、電極間絶縁膜を電
荷蓄積層、第２電極層を上部電極とするキャパシタ素子
を形成できる。下部電極は、電極間絶縁膜に形成した開
口を介して第２電極層の第１領域から、上部電極は第２
電極層の第２領域からそれぞれ電極の引き出しを行うこ
とができる。この製造方法によれば、下部電極層から直
接電極の引き出しを行わないので、下部電極層の形状に
よらず、電極の引き出しが可能であり、引き出し電極を
確保するためのプロセス上の負担も少ない。
【００３８】上記第１の特徴の半導体装置の製造方法に
おいて、前記第１電極を形成する工程後、前記電極間絶
縁膜を形成する工程前に、前記第１電極層より前記半導
体基板層に至る層に溝を形成する工程と、前記溝を素子
分離絶縁膜で埋め込む工程と、前記第１電極層が露出す
るまで表面を平坦化する工程とを有してもよい。この場
合、第１電極層は、前記素子分離領域形成工程で自己整
合的にパターニングされる。
おいて、前記第１電極を形成する工程後、前記電極間絶
縁膜を形成する工程前に、前記第１電極層より前記半導
体基板層に至る層に溝を形成する工程と、前記溝を素子
分離絶縁膜で埋め込む工程と、前記第１電極層が露出す
るまで表面を平坦化する工程とを有してもよい。この場
合、第１電極層は、前記素子分離領域形成工程で自己整
合的にパターニングされる。
【００３９】また、上記第１の特徴の半導体装置の製造
方法において、前記第１電極を形成する工程前に、前記
半導体基板層に溝を形成する工程と、前記溝を素子分離
絶縁膜で埋め込む工程と、前記半導体基板層が露出する
まで表面を平坦化し、素子分離領域を形成する工程とを
有しても良い。なお、前記第１領域および前記第２領域
をパターニングする工程後に、表面上に層間絶縁層を形
成する工程と、前記層間絶縁層に前記第１領域および前
記第２領域のそれぞれの前記素子分離領域の上方部分に
コンタクト部を持つ第１コンタクトホールと第２コンタ
クトホールとを形成する工程とを有していてもよい。
方法において、前記第１電極を形成する工程前に、前記
半導体基板層に溝を形成する工程と、前記溝を素子分離
絶縁膜で埋め込む工程と、前記半導体基板層が露出する
まで表面を平坦化し、素子分離領域を形成する工程とを
有しても良い。なお、前記第１領域および前記第２領域
をパターニングする工程後に、表面上に層間絶縁層を形
成する工程と、前記層間絶縁層に前記第１領域および前
記第２領域のそれぞれの前記素子分離領域の上方部分に
コンタクト部を持つ第１コンタクトホールと第２コンタ
クトホールとを形成する工程とを有していてもよい。
【００４０】この場合は、コンタクトホールは、第１領
域と第２領域がそれぞれ素子分離領域の上方に形成され
るので、これによりコンタクトホール形成プロセスによ
るダメージを素子分離領域の介在により素子領域に直接
影響させないですむ。
域と第２領域がそれぞれ素子分離領域の上方に形成され
るので、これによりコンタクトホール形成プロセスによ
るダメージを素子分離領域の介在により素子領域に直接
影響させないですむ。
【００４１】なお、素子分離領域は、上述するような溝
に絶縁層を埋め込んだトレンチ型構造のものばかりでな
く、半導体基板表面に形成した絶縁層であってもよい。
に絶縁層を埋め込んだトレンチ型構造のものばかりでな
く、半導体基板表面に形成した絶縁層であってもよい。
【００４２】本発明の半導体装置の製造方法の第２の特
徴は、半導体基板層上に第１ゲート絶縁膜および第１電
極層からなる浮遊ゲート電極層を積層形成する工程と、
前記第１電極層からなる浮遊ゲート電極層上に第２ゲー
ト絶縁膜を形成する工程と、周辺回路領域の前記第２ゲ
ート絶縁膜に前記第１電極層が露出する開口部を形成す
る工程と、前記第２ゲート絶縁膜及び前記開口部上に第
２電極層からなる制御ゲート電極層を形成する工程と、
周辺回路領域の前記第２電極層をパターニングして、前
記開口部を介して前記第１電極層と電気的に短絡された
第１領域と、前記第１領域と電気的に分離された第２領
域を形成する工程とを有することである。
徴は、半導体基板層上に第１ゲート絶縁膜および第１電
極層からなる浮遊ゲート電極層を積層形成する工程と、
前記第１電極層からなる浮遊ゲート電極層上に第２ゲー
ト絶縁膜を形成する工程と、周辺回路領域の前記第２ゲ
ート絶縁膜に前記第１電極層が露出する開口部を形成す
る工程と、前記第２ゲート絶縁膜及び前記開口部上に第
２電極層からなる制御ゲート電極層を形成する工程と、
周辺回路領域の前記第２電極層をパターニングして、前
記開口部を介して前記第１電極層と電気的に短絡された
第１領域と、前記第１領域と電気的に分離された第２領
域を形成する工程とを有することである。
【００４３】上記製造方法の第２の特徴によれば、半導
体基板の主要回路領域には、スタックドゲート構造の不
揮発性メモリを形成できるとともに、周辺回路領域に
は、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素
子を形成することができる。また、浮遊ゲート電極層と
同一の導電層である第１電極でこのキャパシタ素子の下
部電極を構成し、制御ゲート電極層と同一の導電層であ
る第２電極層で上部電極を構成する。下部電極は、第２
ゲート絶縁膜に形成した開口を介して第２電極層の第１
領域から、上部電極は第２電極層の第２領域からそれぞ
れ電極の引き出しを行うことができる。この構造によれ
ば、下部電極から直接電極の引き出しを行わないので、
下部電極の形状の自由度が広がる。また、従来のように
下部電極からの電極引き出しのため、電極層の積み上げ
工程が不要であり、第２ゲート絶縁膜の開口形成工程や
第２電極層の第１領域と第２領域を分離するために必要
となるエッチング工程は、配線形成工程等と共通する工
程であるため、プロセス上の負担も少ない。
体基板の主要回路領域には、スタックドゲート構造の不
揮発性メモリを形成できるとともに、周辺回路領域に
は、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素
子を形成することができる。また、浮遊ゲート電極層と
同一の導電層である第１電極でこのキャパシタ素子の下
部電極を構成し、制御ゲート電極層と同一の導電層であ
る第２電極層で上部電極を構成する。下部電極は、第２
ゲート絶縁膜に形成した開口を介して第２電極層の第１
領域から、上部電極は第２電極層の第２領域からそれぞ
れ電極の引き出しを行うことができる。この構造によれ
ば、下部電極から直接電極の引き出しを行わないので、
下部電極の形状の自由度が広がる。また、従来のように
下部電極からの電極引き出しのため、電極層の積み上げ
工程が不要であり、第２ゲート絶縁膜の開口形成工程や
第２電極層の第１領域と第２領域を分離するために必要
となるエッチング工程は、配線形成工程等と共通する工
程であるため、プロセス上の負担も少ない。
【００４４】上記第２の特徴を有する半導体装置の製造
方法において、前記浮遊ゲート電極層を形成する工程
後、前記第２ゲート絶縁膜を形成する工程前に、前記第
１電極層より前記半導体基板層に至る層に溝を形成する
工程と、前記溝を素子分離絶縁膜で埋め込む工程と、前
記第１電極層が露出するまで表面を平坦化し、素子分離
領域を形成する工程とを有していてもよい。この場合
は、自己整合的に素子分離領域の形成と同時に第１電極
層のパターンを形成できる。
方法において、前記浮遊ゲート電極層を形成する工程
後、前記第２ゲート絶縁膜を形成する工程前に、前記第
１電極層より前記半導体基板層に至る層に溝を形成する
工程と、前記溝を素子分離絶縁膜で埋め込む工程と、前
記第１電極層が露出するまで表面を平坦化し、素子分離
領域を形成する工程とを有していてもよい。この場合
は、自己整合的に素子分離領域の形成と同時に第１電極
層のパターンを形成できる。
【００４５】なお、前記第１電極層を形成する工程前
に、前記半導体基板層に溝を形成する工程と、前記溝を
素子分離絶縁膜で埋め込む工程と、前記半導体基板層が
露出するまで表面を平坦化する工程とを有してもよい。
に、前記半導体基板層に溝を形成する工程と、前記溝を
素子分離絶縁膜で埋め込む工程と、前記半導体基板層が
露出するまで表面を平坦化する工程とを有してもよい。
【００４６】また、前記第１領域および前記第２領域を
パターニングする工程後に、表面上に層間絶縁層を形成
する工程と、前記層間絶縁層に前記素子分離領域の上方
部分にあたる前記第１領域および前記第２領域のそれぞ
れにコンタクト部を持つ第１コンタクトホールと第２コ
ンタクトホールとを形成する工程とを有していてもよ
い。
パターニングする工程後に、表面上に層間絶縁層を形成
する工程と、前記層間絶縁層に前記素子分離領域の上方
部分にあたる前記第１領域および前記第２領域のそれぞ
れにコンタクト部を持つ第１コンタクトホールと第２コ
ンタクトホールとを形成する工程とを有していてもよ
い。
【００４７】素子分離領域上方に電極引き出しのための
コンタクトホールを形成するので、これによりコンタク
トホール形成プロセスによるダメージを素子分離領域の
介在により素子領域及びゲート絶縁膜に直接影響させな
いですむ。
コンタクトホールを形成するので、これによりコンタク
トホール形成プロセスによるダメージを素子分離領域の
介在により素子領域及びゲート絶縁膜に直接影響させな
いですむ。
【００４８】
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態について図面を参照しながら、説明する。
の形態について図面を参照しながら、説明する。
【００４９】（第１の実施の形態）図１（ａ）は、第１
の実施の形態に係る半導体装置の周辺回路領域の一部に
形成されるキャパシタ素子の平面図である。図１（ｂ）
は、図１（ａ）中Ａ１−Ａ１線における装置断面図であ
る。
の実施の形態に係る半導体装置の周辺回路領域の一部に
形成されるキャパシタ素子の平面図である。図１（ｂ）
は、図１（ａ）中Ａ１−Ａ１線における装置断面図であ
る。
【００５０】第１の実施の形態に係る半導体装置は、半
導体基板上の主要回路領域に、第１電極層、電極間絶縁
膜、第２電極層の順に積層された構造を有し、周辺回路
領域にこの積層構造を用いたキャパシタ素子を持つ。
導体基板上の主要回路領域に、第１電極層、電極間絶縁
膜、第２電極層の順に積層された構造を有し、周辺回路
領域にこの積層構造を用いたキャパシタ素子を持つ。
【００５１】ここでは、主要回路領域に形成する回路の
種類は、特に限定しない。後に述べるように、スタック
ドゲート構造を有する不揮発性メモリであってもよい
し、多層配線構造を有するロジック回路等であってもよ
い。
種類は、特に限定しない。後に述べるように、スタック
ドゲート構造を有する不揮発性メモリであってもよい
し、多層配線構造を有するロジック回路等であってもよ
い。
【００５２】図１（ａ）、図１（ｂ）に示すように、第
１の実施の形態に係る半導体装置は、半導体基板１１の
各素子領域（活性領域）が、トレンチ（溝）型素子分離
領域であるＳＴＩ層１４で画定されるとともに、各素子
領域に第１電極層１３のパターンがＳＴＩ層１４と自己
整合的に形成されている。
１の実施の形態に係る半導体装置は、半導体基板１１の
各素子領域（活性領域）が、トレンチ（溝）型素子分離
領域であるＳＴＩ層１４で画定されるとともに、各素子
領域に第１電極層１３のパターンがＳＴＩ層１４と自己
整合的に形成されている。
【００５３】キャパシタ素子は、第１電極層１３を下部
電極、その上に形成された電極間絶縁膜１５を電荷蓄積
層、第２電極層１６を上部電極として構成されている。
なお、第１電極層１３と半導体基板層１１の間に第１絶
縁膜が１２が残されていても良いが、キャパシタ素子に
は特に必要なものではない。
電極、その上に形成された電極間絶縁膜１５を電荷蓄積
層、第２電極層１６を上部電極として構成されている。
なお、第１電極層１３と半導体基板層１１の間に第１絶
縁膜が１２が残されていても良いが、キャパシタ素子に
は特に必要なものではない。
【００５４】電極間絶縁膜１５は、第１電極層１３およ
び素子分離領域（ＳＴＩ層）１４表面を覆って広く形成
されており、第１電極層１３表面が露出する開口部１５
Ｈを有している。第２電極層１６は、第１領域１６Ａと
第２領域１６Ｂにパターン分離されており、開口部１５
Ｈは、第２電極層１６で埋め込まれ、開口部１５Ｈを介
して第１領域１６Ａと第１電極層１３とが電気的に接続
されている。
び素子分離領域（ＳＴＩ層）１４表面を覆って広く形成
されており、第１電極層１３表面が露出する開口部１５
Ｈを有している。第２電極層１６は、第１領域１６Ａと
第２領域１６Ｂにパターン分離されており、開口部１５
Ｈは、第２電極層１６で埋め込まれ、開口部１５Ｈを介
して第１領域１６Ａと第１電極層１３とが電気的に接続
されている。
【００５５】第２電極層１６上には層間絶縁層１７が形
成されており、キャパシタ素子の上部電極および下部電
極からの電極の引き出しを行うために、第２電極層１６
の第１領域１６Ａ上および第２領域１６Ｂ上にそれぞれ
コンタクトホール１８ａ、１８ｂが形成される。ここ
で、各コンタクトホール１８ａ、１８ｂの形成位置は、
素子分離領域１４の上方におかれている。
成されており、キャパシタ素子の上部電極および下部電
極からの電極の引き出しを行うために、第２電極層１６
の第１領域１６Ａ上および第２領域１６Ｂ上にそれぞれ
コンタクトホール１８ａ、１８ｂが形成される。ここ
で、各コンタクトホール１８ａ、１８ｂの形成位置は、
素子分離領域１４の上方におかれている。
【００５６】図２（ａ）〜図２（ｅ）は、図１（ａ）に
示した第１の実施の形態に係るキャパシタ素子の形成方
法を示す工程図である。これらの工程は、主要回路領域
内での素子形成と同時に進行するものとする。
示した第１の実施の形態に係るキャパシタ素子の形成方
法を示す工程図である。これらの工程は、主要回路領域
内での素子形成と同時に進行するものとする。
【００５７】まず、図２（ａ）に示すように、素子分離
領域を形成する前に、半導体基板層１１表面上にＳｉＯ
2膜等の第１絶縁膜１２を介して多結晶Ｓｉ等の第１電
極層１３を形成する。図２（ｂ）に示すように、表面
に、素子分離領域のための溝を形成する。この溝は、第
１電極層１３からその下の半導体基板層１１に達する深
さとする。さらにこの溝を埋めるように、表面に例えば
シリコン酸化膜やシリコン窒化膜等の絶縁膜１４ａをＣ
ＶＤ（Chemical Vapor Deposition）法等を用いて形
成する。
領域を形成する前に、半導体基板層１１表面上にＳｉＯ
2膜等の第１絶縁膜１２を介して多結晶Ｓｉ等の第１電
極層１３を形成する。図２（ｂ）に示すように、表面
に、素子分離領域のための溝を形成する。この溝は、第
１電極層１３からその下の半導体基板層１１に達する深
さとする。さらにこの溝を埋めるように、表面に例えば
シリコン酸化膜やシリコン窒化膜等の絶縁膜１４ａをＣ
ＶＤ（Chemical Vapor Deposition）法等を用いて形
成する。
【００５８】続いて、図２（ｃ）に示すように、第１電
極層１３が基板表面に露出するように、ＣＭＰを行い、
表面を平坦化する。こうして、トレンチ型の素子分離領
域であるＳＴＩ層１４が形成される。ＳＴＩ層１４は、
素子形成領域を画定し、各素子形成領域を電気的に分離
する。また、このとき同時に第１電極層１３の平面パタ
ーンを自己整合的に画定する。即ち、第１電極層１３の
平面パターン枠はＳＴＩ層の側面で定まる。
極層１３が基板表面に露出するように、ＣＭＰを行い、
表面を平坦化する。こうして、トレンチ型の素子分離領
域であるＳＴＩ層１４が形成される。ＳＴＩ層１４は、
素子形成領域を画定し、各素子形成領域を電気的に分離
する。また、このとき同時に第１電極層１３の平面パタ
ーンを自己整合的に画定する。即ち、第１電極層１３の
平面パターン枠はＳＴＩ層の側面で定まる。
【００５９】平坦化した表面に電極間絶縁膜１５を形成
する。なお、この絶縁膜１４ａはシリコン酸化膜、シリ
コン窒化膜、またはその積層膜を用いてよいが、キャパ
シタ素子の電荷蓄積層として用いるため、好ましくは誘
電率の高い膜を用いる。続けて、素子形成領域上の電極
間絶縁膜１５上に第１電極層１３が露出する開口部１５
Ｈをエッチング形成する。なお、このエッチングはコン
タクトホールを形成するような深いエッチングではない
ため、第１電極層１３を介して半導体基板やゲート絶縁
膜にダメージを与えることはない。
する。なお、この絶縁膜１４ａはシリコン酸化膜、シリ
コン窒化膜、またはその積層膜を用いてよいが、キャパ
シタ素子の電荷蓄積層として用いるため、好ましくは誘
電率の高い膜を用いる。続けて、素子形成領域上の電極
間絶縁膜１５上に第１電極層１３が露出する開口部１５
Ｈをエッチング形成する。なお、このエッチングはコン
タクトホールを形成するような深いエッチングではない
ため、第１電極層１３を介して半導体基板やゲート絶縁
膜にダメージを与えることはない。
【００６０】図２（ｄ）に示すように、この開口部１５
Ｈを含めた電極間絶縁膜１５上に、第２電極層１６を形
成し、さらに、第２電極層１６をフォトリソグラフィ工
程を用いて、開口部１５Ｈを介して素子領域内の第１電
極層１３に電気的に接続された第１領域１６Ａとそれ以
外の第２領域１６Ｂとに分離する。
Ｈを含めた電極間絶縁膜１５上に、第２電極層１６を形
成し、さらに、第２電極層１６をフォトリソグラフィ工
程を用いて、開口部１５Ｈを介して素子領域内の第１電
極層１３に電気的に接続された第１領域１６Ａとそれ以
外の第２領域１６Ｂとに分離する。
【００６１】この後、図２（ｅ）に示すように、表面上
に層間絶縁層１７を形成し、さらに、第２電極層の第１
領域１６Ａと第２領域１６Ｂ上に、それぞれの面が底部
に露出するコンタクトホール１８ａ、１８ｂを形成す
る。こうしてキャパシタ素子の上部電極は第２電極層の
第２領域１６Ｂで構成され、コンタクトホール１８ｂを
介して外部配線に接続され、下部電極は第１電極層１３
で構成され、開口部１５Ｈ、第２電極層の第１領域１６
Ａおよびコンタクトホール１８ａを介して外部配線に接
続される。
に層間絶縁層１７を形成し、さらに、第２電極層の第１
領域１６Ａと第２領域１６Ｂ上に、それぞれの面が底部
に露出するコンタクトホール１８ａ、１８ｂを形成す
る。こうしてキャパシタ素子の上部電極は第２電極層の
第２領域１６Ｂで構成され、コンタクトホール１８ｂを
介して外部配線に接続され、下部電極は第１電極層１３
で構成され、開口部１５Ｈ、第２電極層の第１領域１６
Ａおよびコンタクトホール１８ａを介して外部配線に接
続される。
【００６２】このように、第１の実施の形態に係るキャ
パシタ素子構造とその製造方法は、開口部１５Ｈや領域
分離のための第２電極層のパターニング工程を必要とす
るが、これらの工程は、周辺回路領域に形成する各種配
線や抵抗形成のために必要とするパターニング工程と共
通する工程であるので、半導体装置を作製する上での製
造工程の増加が少なくてすむ。第１の実施の形態に示す
構造および製造方法によれば、素子分離領域とともに自
己整合的に形成された第１電極層を有効に利用し、プロ
セスの負担なく周辺回路領域にキャパシタ素子を形成で
きる。
パシタ素子構造とその製造方法は、開口部１５Ｈや領域
分離のための第２電極層のパターニング工程を必要とす
るが、これらの工程は、周辺回路領域に形成する各種配
線や抵抗形成のために必要とするパターニング工程と共
通する工程であるので、半導体装置を作製する上での製
造工程の増加が少なくてすむ。第１の実施の形態に示す
構造および製造方法によれば、素子分離領域とともに自
己整合的に形成された第１電極層を有効に利用し、プロ
セスの負担なく周辺回路領域にキャパシタ素子を形成で
きる。
【００６３】（第２の実施の形態）図３（ａ）は、第２
の実施の形態に係る半導体装置の周辺回路領域に形成さ
れるキャパシタ素子の平面図、図３（ｂ）は、図３
（ｂ）中のＡ２−Ａ２線における装置断面図である。
の実施の形態に係る半導体装置の周辺回路領域に形成さ
れるキャパシタ素子の平面図、図３（ｂ）は、図３
（ｂ）中のＡ２−Ａ２線における装置断面図である。
【００６４】これらの図に示すように、第２の実施の形
態に係る半導体装置は、第１の実施の形態の変形例であ
る。基本的なキャパシタ素子構造は、第１の実施の形態
に係る半導体装置と共通するが、第１電極層１３が、素
子分離領域の形成とは独立に形成されている点で異な
る。
態に係る半導体装置は、第１の実施の形態の変形例であ
る。基本的なキャパシタ素子構造は、第１の実施の形態
に係る半導体装置と共通するが、第１電極層１３が、素
子分離領域の形成とは独立に形成されている点で異な
る。
【００６５】同図に示すように、ＳＴＩ層１４は、半導
体基板に埋め込み形成されたトレンチ型素子分離領域で
あり、第１絶縁膜１２、第１電極層１３、電極間絶縁膜
１５、第２電極層１６は、ＳＴＩ層１４が露出する半導
体基板表面上に積層されている。電極間絶縁膜１５に
は、開口部１５Ｈが形成され、これらの上に第２電極層
１６が被覆されている。第２電極層１６は、開口部１５
Ｈを介して第１電極層に電気的に接続される第１領域１
６Ａとキャパシタ素子を構成する第２領域１６Ｂに分離
形成されている。
体基板に埋め込み形成されたトレンチ型素子分離領域で
あり、第１絶縁膜１２、第１電極層１３、電極間絶縁膜
１５、第２電極層１６は、ＳＴＩ層１４が露出する半導
体基板表面上に積層されている。電極間絶縁膜１５に
は、開口部１５Ｈが形成され、これらの上に第２電極層
１６が被覆されている。第２電極層１６は、開口部１５
Ｈを介して第１電極層に電気的に接続される第１領域１
６Ａとキャパシタ素子を構成する第２領域１６Ｂに分離
形成されている。
【００６６】なお、同図に示すように、キャパシタ素子
を構成する第１電極層１３、電極間絶縁膜１５、第２電
極層１６は、外枠が共通する平面パターンに加工されて
いる。
を構成する第１電極層１３、電極間絶縁膜１５、第２電
極層１６は、外枠が共通する平面パターンに加工されて
いる。
【００６７】キャパシタ素子上には層間絶縁層１７が形
成され、第２電極層の第１領域１６Ａと第２領域１６Ｂ
それぞれの素子分離領域１４上方に配線接続のためのコ
ンタクトホール１８ａ、１８ｂが設けられている。
成され、第２電極層の第１領域１６Ａと第２領域１６Ｂ
それぞれの素子分離領域１４上方に配線接続のためのコ
ンタクトホール１８ａ、１８ｂが設けられている。
【００６８】図４（ａ）〜図４（ｅ）は、上述する第２
の実施の形態に係るキャパシタ素子の製造方法を示す工
程図である。図４（ａ）に示すように、ダミー（犠牲）
酸化膜１０が形成された半導体基板１１に、素子分離領
域のための溝を形成し、この溝を埋めるように絶縁膜１
４ａを被覆し、続いて、半導体基板１１が露出するよう
に基板表面をＣＭＰ工程或いはエッチバック工程で平坦
化する（図４（ｂ））。第１絶縁膜１２、第１電極層１
３、電極間絶縁膜（第２絶縁膜）１５を積層形成し、そ
の後、電極間絶縁膜１５にエッチングにより開口部１５
Ｈを形成する。さらに、図４（ｃ）に示すように、電極
間絶縁膜１５上に第２電極層１６を形成する。
の実施の形態に係るキャパシタ素子の製造方法を示す工
程図である。図４（ａ）に示すように、ダミー（犠牲）
酸化膜１０が形成された半導体基板１１に、素子分離領
域のための溝を形成し、この溝を埋めるように絶縁膜１
４ａを被覆し、続いて、半導体基板１１が露出するよう
に基板表面をＣＭＰ工程或いはエッチバック工程で平坦
化する（図４（ｂ））。第１絶縁膜１２、第１電極層１
３、電極間絶縁膜（第２絶縁膜）１５を積層形成し、そ
の後、電極間絶縁膜１５にエッチングにより開口部１５
Ｈを形成する。さらに、図４（ｃ）に示すように、電極
間絶縁膜１５上に第２電極層１６を形成する。
【００６９】この後、図４（ｄ）に示すように、第１電
極層１３、第２絶縁膜１５、第２電極層１６を個別に、
または一緒にフォトリソグラフィ工程を用いてパターニ
ングを行う。また、続けて第２電極層１６を第１領域１
６Ａと第２領域１６Ｂに分離するパターニングを行う。
極層１３、第２絶縁膜１５、第２電極層１６を個別に、
または一緒にフォトリソグラフィ工程を用いてパターニ
ングを行う。また、続けて第２電極層１６を第１領域１
６Ａと第２領域１６Ｂに分離するパターニングを行う。
【００７０】図４（ｅ）に示すように、表面を層間絶縁
層１７で覆い、第１領域１６Ａと第２領域１６Ｂそれぞ
れ素子分離領域上方にあたる部分にコンタクトホール１
８ａ、１８ｂを形成する。
層１７で覆い、第１領域１６Ａと第２領域１６Ｂそれぞ
れ素子分離領域上方にあたる部分にコンタクトホール１
８ａ、１８ｂを形成する。
【００７１】ＳＴＩ層１４により自己整合的に第１電極
層１３を形成するものではなくても、第２の実施の形態
に示すように、第１電極層１３、第２絶縁膜１５、第２
電極層１６からなる積層膜を同時に共通する平面形状に
パターニングするような場合には、電極間絶縁膜１５中
の開口部１５Ｈを介して第２電極層１６Ａから電極を引
き出す構造を形成することで、製造工程数の大幅な増加
を伴わずに、下部電極からの電極引き出しを可能にでき
る。なお、第１電極層１３、電極間絶縁膜１５、第２電
極層１６の平面パターンは必ずしも共通するパターンで
ある必要はない。
層１３を形成するものではなくても、第２の実施の形態
に示すように、第１電極層１３、第２絶縁膜１５、第２
電極層１６からなる積層膜を同時に共通する平面形状に
パターニングするような場合には、電極間絶縁膜１５中
の開口部１５Ｈを介して第２電極層１６Ａから電極を引
き出す構造を形成することで、製造工程数の大幅な増加
を伴わずに、下部電極からの電極引き出しを可能にでき
る。なお、第１電極層１３、電極間絶縁膜１５、第２電
極層１６の平面パターンは必ずしも共通するパターンで
ある必要はない。
【００７２】（第３の実施の形態）図５（ａ）は、第３
の実施の形態に係る半導体装置の周辺回路領域に形成さ
れるキャパシタ素子の平面図、図５（ｂ）は、図５
（ａ）中のＡ３−Ａ３線における装置断面図である。
の実施の形態に係る半導体装置の周辺回路領域に形成さ
れるキャパシタ素子の平面図、図５（ｂ）は、図５
（ａ）中のＡ３−Ａ３線における装置断面図である。
【００７３】第１の実施の形態、第２の実施の形態は、
ともにキャパシタ素子の大部分を素子領域上に形成した
ものであったが、第３の実施の形態に係る半導体装置
は、キャパシタ素子全体をＳＴＩ層１４上に形成した半
導体装置例である。
ともにキャパシタ素子の大部分を素子領域上に形成した
ものであったが、第３の実施の形態に係る半導体装置
は、キャパシタ素子全体をＳＴＩ層１４上に形成した半
導体装置例である。
【００７４】キャパシタ素子は素子領域内に形成する必
要は必ずしもなく、この第３の実施の形態に示すよう
に、キャパシタ素子全体を素子分離領域上に形成するこ
とも可能である。ＳＴＩ層１４上に形成されるキャパシ
タ素子自体の構造は、第２の実施の形態に示す構造と共
通する。
要は必ずしもなく、この第３の実施の形態に示すよう
に、キャパシタ素子全体を素子分離領域上に形成するこ
とも可能である。ＳＴＩ層１４上に形成されるキャパシ
タ素子自体の構造は、第２の実施の形態に示す構造と共
通する。
【００７５】ＳＴＩ層１４上にキャパシタ素子全体を形
成する場合においても、第３の実施の形態のような構造
を形成することにより、プロセスの負担なく、周辺回路
領域に、主回路領域の構造を利用してキャパシタ素子を
形成することができる。
成する場合においても、第３の実施の形態のような構造
を形成することにより、プロセスの負担なく、周辺回路
領域に、主回路領域の構造を利用してキャパシタ素子を
形成することができる。
【００７６】特に、第１電極層１３、電極間絶縁膜１
５、第２電極層１６からなる積層膜を同時に共通する平
面形状にパターニングするような場合には、キャパシタ
の下部電極上に直接コンタクトホールを形成できない
が、第２の実施の形態に示すように、電極間絶縁膜１５
中の開口部１５Ｈを介して第２電極層１６Ａから電極を
引き出す構造を形成することで、プロセス上の負担な
く、下部電極からの電極引き出しが可能になる。
５、第２電極層１６からなる積層膜を同時に共通する平
面形状にパターニングするような場合には、キャパシタ
の下部電極上に直接コンタクトホールを形成できない
が、第２の実施の形態に示すように、電極間絶縁膜１５
中の開口部１５Ｈを介して第２電極層１６Ａから電極を
引き出す構造を形成することで、プロセス上の負担な
く、下部電極からの電極引き出しが可能になる。
【００７７】以上、第１〜第３の実施の形態ではいずれ
も素子分離領域としてトレンチ型を用いているが、素子
分離領域の構造はトレンチ型に限らず基板表面上にＬＯ
ＣＯＳ（Local Oxidation of Silicon）等の方法で
形成される厚い酸化層であってもよい。
も素子分離領域としてトレンチ型を用いているが、素子
分離領域の構造はトレンチ型に限らず基板表面上にＬＯ
ＣＯＳ（Local Oxidation of Silicon）等の方法で
形成される厚い酸化層であってもよい。
【００７８】（第４の実施の形態）第４の実施の形態で
は、上述する第１の実施の形態の半導体装置を不揮発性
メモリに応用したより具体的な例を説明する。主回路形
成領域にスタックドゲート構造を有する不揮発性メモリ
を備え、その周辺回路にこのスタックドゲート構造を利
用したキャパシタ素子を備えたものである。
は、上述する第１の実施の形態の半導体装置を不揮発性
メモリに応用したより具体的な例を説明する。主回路形
成領域にスタックドゲート構造を有する不揮発性メモリ
を備え、その周辺回路にこのスタックドゲート構造を利
用したキャパシタ素子を備えたものである。
【００７９】図６に第４の実施の形態にかかる半導体装
置の断面図を示す。ここでは、不揮発性メモリの一例と
して、ＮＡＮＤ型フラッシュメモリを示す。図中左側に
メモリセル領域、右側に周辺回路領域を示す。
置の断面図を示す。ここでは、不揮発性メモリの一例と
して、ＮＡＮＤ型フラッシュメモリを示す。図中左側に
メモリセル領域、右側に周辺回路領域を示す。
【００８０】ＮＡＮＤ型フラッシュメモリは、平面的に
は、複数のストライプ状の制御ゲート電極２６Ｅと複数
のストライプ状のＳＴＩ層２４が交差するように配置さ
れ、マトリクス状にメモリセルが設けられている。ここ
では、メモリセル領域を画定する複数のＳＴＩ層２４を
制御ゲート電極２６Ｅのストライプに平行な方向で切断
する断面を示している。なお、同じメモリセル領域内に
は、選択ゲートトランジスタも形成されるが、ここでは
図示を省略する。
は、複数のストライプ状の制御ゲート電極２６Ｅと複数
のストライプ状のＳＴＩ層２４が交差するように配置さ
れ、マトリクス状にメモリセルが設けられている。ここ
では、メモリセル領域を画定する複数のＳＴＩ層２４を
制御ゲート電極２６Ｅのストライプに平行な方向で切断
する断面を示している。なお、同じメモリセル領域内に
は、選択ゲートトランジスタも形成されるが、ここでは
図示を省略する。
【００８１】図６に示すように、第４の実施の形態に係
る半導体装置は、自己整合型ＳＴＩ構造を有するもので
あり、各メモリセルには、素子分離領域であるＳＴＩ層
２４により自己整合的にトンネル酸化膜である第１ゲー
ト絶縁膜２２および浮遊ゲート電極層２３がパターニン
グされている。ＳＴＩ層２４と浮遊ゲート電極２３Ｅ上
には、第２ゲート絶縁膜（ゲート間絶縁膜）２５が形成
され、さらにこの第２ゲート絶縁膜２５上に制御ゲート
電極層２６が形成され、ストライプ状の制御ゲート電極
２６Ｅにパターニングされている。さらに、メモリセル
領域は層間絶縁層２６で被覆されており、制御ゲート電
極２６Ｅは電極端部に設けられたコンタクトホール２８
ｃを介して外部配線への引き出しがなされている。
る半導体装置は、自己整合型ＳＴＩ構造を有するもので
あり、各メモリセルには、素子分離領域であるＳＴＩ層
２４により自己整合的にトンネル酸化膜である第１ゲー
ト絶縁膜２２および浮遊ゲート電極層２３がパターニン
グされている。ＳＴＩ層２４と浮遊ゲート電極２３Ｅ上
には、第２ゲート絶縁膜（ゲート間絶縁膜）２５が形成
され、さらにこの第２ゲート絶縁膜２５上に制御ゲート
電極層２６が形成され、ストライプ状の制御ゲート電極
２６Ｅにパターニングされている。さらに、メモリセル
領域は層間絶縁層２６で被覆されており、制御ゲート電
極２６Ｅは電極端部に設けられたコンタクトホール２８
ｃを介して外部配線への引き出しがなされている。
【００８２】一方、周辺回路領域には、第１の実施の形
態と同様な構造を持つキャパシタ素子が形成されてい
る。即ち、ＳＴＩ層２４と自己整合的に第１ゲート絶縁
膜２２、浮遊ゲート電極層２３のパターンが形成されて
おり、浮遊ゲート電極層２３がキャパシタ素子の下部電
極を構成する。また、ＳＴＩ層２４と浮遊ゲート電極層
２３上には、第２ゲート絶縁膜２５が形成されており、
この層がキャパシタ素子の電荷蓄積層に相当する。第２
ゲート絶縁膜２５上には制御ゲート電極層２６により電
気的に分離された第１領域２６Ａと第２領域２６Ｂが形
成されており、第１領域２６Ａは、ゲート間絶縁膜２５
に形成された開口部２５Ｈを介してキャパシタ素子の下
部電極に短絡されている。一方、第２領域２６Ｂは、キ
ャパシタ素子の上部電極を構成する。また、ＳＴＩ層２
４の上方にあたる第１領域２６Ａ、第２領域２６Ｂ上に
引き出し電極のためのコンタクトホール２８ａ、２８ｂ
が形成されている。
態と同様な構造を持つキャパシタ素子が形成されてい
る。即ち、ＳＴＩ層２４と自己整合的に第１ゲート絶縁
膜２２、浮遊ゲート電極層２３のパターンが形成されて
おり、浮遊ゲート電極層２３がキャパシタ素子の下部電
極を構成する。また、ＳＴＩ層２４と浮遊ゲート電極層
２３上には、第２ゲート絶縁膜２５が形成されており、
この層がキャパシタ素子の電荷蓄積層に相当する。第２
ゲート絶縁膜２５上には制御ゲート電極層２６により電
気的に分離された第１領域２６Ａと第２領域２６Ｂが形
成されており、第１領域２６Ａは、ゲート間絶縁膜２５
に形成された開口部２５Ｈを介してキャパシタ素子の下
部電極に短絡されている。一方、第２領域２６Ｂは、キ
ャパシタ素子の上部電極を構成する。また、ＳＴＩ層２
４の上方にあたる第１領域２６Ａ、第２領域２６Ｂ上に
引き出し電極のためのコンタクトホール２８ａ、２８ｂ
が形成されている。
【００８３】次に、上述する第４の実施の形態に係る半
導体装置の製造方法を図７（ａ）〜図７（ｆ）を参照し
ながら説明する。図中左側に示すメモリセル領域と右側
の周辺回路領域が共通工程を用いながら作製されてい
く。
導体装置の製造方法を図７（ａ）〜図７（ｆ）を参照し
ながら説明する。図中左側に示すメモリセル領域と右側
の周辺回路領域が共通工程を用いながら作製されてい
く。
【００８４】まず、図７（ａ）に示すように、半導体基
板層２１上にトンネル酸化膜（薄いゲート絶縁膜）とな
る第１ゲート絶縁膜２２と浮遊ゲート電極層２３を積層
形成する。ここで、半導体基板層２１には例えばＳｉ基
板が用いられる。第１ゲート絶縁膜２２は、例えば膜厚
１０ｎｍ程度の薄いシリコン酸化膜であり、ＣＶＤ法も
しくは熱酸化法等を用いて形成できる。浮遊ゲート電極
層２３は、膜厚５０ｎｍ〜１００ｎｍ程度の例えば多結
晶シリコンあるいはアモルファスシリコン等であり、ス
パッタ法あるいはＣＶＤ法等を用いて形成できる。
板層２１上にトンネル酸化膜（薄いゲート絶縁膜）とな
る第１ゲート絶縁膜２２と浮遊ゲート電極層２３を積層
形成する。ここで、半導体基板層２１には例えばＳｉ基
板が用いられる。第１ゲート絶縁膜２２は、例えば膜厚
１０ｎｍ程度の薄いシリコン酸化膜であり、ＣＶＤ法も
しくは熱酸化法等を用いて形成できる。浮遊ゲート電極
層２３は、膜厚５０ｎｍ〜１００ｎｍ程度の例えば多結
晶シリコンあるいはアモルファスシリコン等であり、ス
パッタ法あるいはＣＶＤ法等を用いて形成できる。
【００８５】続けて、図７（ｂ）に示すように、浮遊ゲ
ート電極層２３からその下の半導体基板層に至る深さの
溝を、ドライエッチング法等を用いて形成する。溝の深
さは、第１ゲート絶縁膜２２および浮遊ゲート電極層２
３をあわせた厚さより十分深くなるよう、半導体基板層
２１表面位置からの深さを例えば２００〜２５０ｎｍと
する。
ート電極層２３からその下の半導体基板層に至る深さの
溝を、ドライエッチング法等を用いて形成する。溝の深
さは、第１ゲート絶縁膜２２および浮遊ゲート電極層２
３をあわせた厚さより十分深くなるよう、半導体基板層
２１表面位置からの深さを例えば２００〜２５０ｎｍと
する。
【００８６】次に、図７（ｃ）に示すように、表面をＴ
ＥＯＳ（Tetra−Ethoxy−Silane）膜、あるいはＨＤＰ
（High Density Plasma）ＣＶＤオキサイド等の埋め
込み性の良い絶縁膜で溝を埋め込み、さらに浮遊ゲート
電極層２３が露出するまで、表面をＣＭＰ法を用いて平
坦化し、ＳＴＩ層２４を形成する。ＳＴＩ層２４の形成
により、自己整合的に浮遊ゲート電極層２３から各メモ
リセルを構成する浮遊ゲート電極２３Ｅが形成される。
ＥＯＳ（Tetra−Ethoxy−Silane）膜、あるいはＨＤＰ
（High Density Plasma）ＣＶＤオキサイド等の埋め
込み性の良い絶縁膜で溝を埋め込み、さらに浮遊ゲート
電極層２３が露出するまで、表面をＣＭＰ法を用いて平
坦化し、ＳＴＩ層２４を形成する。ＳＴＩ層２４の形成
により、自己整合的に浮遊ゲート電極層２３から各メモ
リセルを構成する浮遊ゲート電極２３Ｅが形成される。
【００８７】図７（ｄ）に示すように、平坦化された表
面上にＣＶＤ法等を用いて第２ゲート絶縁膜２５を形成
する。この第２ゲート絶縁膜２５は、例えばシリコン酸
化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはそ
れの積層膜であるＯＮＯ膜（オキサイド／ナイトライド
／オキサイド）で形成する。この後、周辺回路領域で
は、エッチングで浮遊ゲート電極層２３を露出する開口
部２５Ｈを形成する。
面上にＣＶＤ法等を用いて第２ゲート絶縁膜２５を形成
する。この第２ゲート絶縁膜２５は、例えばシリコン酸
化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはそ
れの積層膜であるＯＮＯ膜（オキサイド／ナイトライド
／オキサイド）で形成する。この後、周辺回路領域で
は、エッチングで浮遊ゲート電極層２３を露出する開口
部２５Ｈを形成する。
【００８８】続いて、図７（ｅ）に示すように、表面上
にスパッタ法やＣＶＤ法等を用いて制御ゲート電極層２
６を形成する。制御ゲート電極層２６は、例えば多結晶
シリコン膜、もしくは多結晶シリコンとメタルシリサイ
ドの積層膜としてもよい。また、このメタルシリサイド
としては、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等の種々の材料
が挙げられる。またこれ以外にも、制御ゲートを金属材
料のみのメタルゲートやポリメタルゲートとしてもよ
い。
にスパッタ法やＣＶＤ法等を用いて制御ゲート電極層２
６を形成する。制御ゲート電極層２６は、例えば多結晶
シリコン膜、もしくは多結晶シリコンとメタルシリサイ
ドの積層膜としてもよい。また、このメタルシリサイド
としては、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等の種々の材料
が挙げられる。またこれ以外にも、制御ゲートを金属材
料のみのメタルゲートやポリメタルゲートとしてもよ
い。
【００８９】次に、制御ゲート電極層２６のパターニン
グを行う。メモリセル領域では、ストライプ状の制御ゲ
ート電極２６Ｅが形成され、これと同時に周辺回路領域
でも、制御ゲート電極層２６を第１領域２６Ａと第２領
域２６Ｂに分離するためのパターニングを行う。
グを行う。メモリセル領域では、ストライプ状の制御ゲ
ート電極２６Ｅが形成され、これと同時に周辺回路領域
でも、制御ゲート電極層２６を第１領域２６Ａと第２領
域２６Ｂに分離するためのパターニングを行う。
【００９０】さらに、図７（ｆ）に示すように、表面を
例えばＢＰＳＧ（ボロンフォスフォシリケートガラス）
等の層間絶縁層２７で覆い、配線に必要なコンタクトホ
ール２８ａ〜２８ｃをメモリセル領域、周辺回路領域そ
れぞれにＲＩＥ（ReactiveIon Etching）法等を用いて
形成する。この後、各コンタクトホールは、例えばＷ
（タングステン）等の導電材料で埋め込み、表面を平坦
化する。この後、層間絶縁層２７上には、必要な配線層
を形成するが、各コンタクトホールを介して電極と配線
層が接続される。
例えばＢＰＳＧ（ボロンフォスフォシリケートガラス）
等の層間絶縁層２７で覆い、配線に必要なコンタクトホ
ール２８ａ〜２８ｃをメモリセル領域、周辺回路領域そ
れぞれにＲＩＥ（ReactiveIon Etching）法等を用いて
形成する。この後、各コンタクトホールは、例えばＷ
（タングステン）等の導電材料で埋め込み、表面を平坦
化する。この後、層間絶縁層２７上には、必要な配線層
を形成するが、各コンタクトホールを介して電極と配線
層が接続される。
【００９１】なお、上述した製造方法における膜厚、膜
材料等の各条件は、デザインルールの変更や製造方法の
改良により変更されることが当然に予想されるものであ
る。
材料等の各条件は、デザインルールの変更や製造方法の
改良により変更されることが当然に予想されるものであ
る。
【００９２】以上に説明するように、第４の実施の形態
に係る半導体装置では、周辺回路領域に形成するキャパ
シタ素子は、メモリセル領域内のスタックドゲート構造
の作製プロセスに負担をほとんどかけることなく、作製
することができる。従来のキャパシタ素子のように、引
き出し電極形成のために浮遊ゲート層を積層する必要も
なく、周辺回路領域に自己整合的に形成される浮遊ゲー
ト電極層のパターンを有効にキャパシタ素子の下部電極
として利用することができる。
に係る半導体装置では、周辺回路領域に形成するキャパ
シタ素子は、メモリセル領域内のスタックドゲート構造
の作製プロセスに負担をほとんどかけることなく、作製
することができる。従来のキャパシタ素子のように、引
き出し電極形成のために浮遊ゲート層を積層する必要も
なく、周辺回路領域に自己整合的に形成される浮遊ゲー
ト電極層のパターンを有効にキャパシタ素子の下部電極
として利用することができる。
【００９３】（第５の実施の形態）図８は第５の実施の
形態に係る半導体装置の断面図を示す。第５の実施の形
態は、第４の実施の形態の変形例である。第４の実施の
形態と同様に、主回路形成領域には、素子分離領域の形
成と自己整合的に浮遊ゲート電極を形成する不揮発性メ
モリを備え、その周辺回路領域にこの不揮発性メモリの
スタックドゲート構造を利用したキャパシタ素子を備え
ている。
形態に係る半導体装置の断面図を示す。第５の実施の形
態は、第４の実施の形態の変形例である。第４の実施の
形態と同様に、主回路形成領域には、素子分離領域の形
成と自己整合的に浮遊ゲート電極を形成する不揮発性メ
モリを備え、その周辺回路領域にこの不揮発性メモリの
スタックドゲート構造を利用したキャパシタ素子を備え
ている。
【００９４】ここでは、メモリセル領域に形成するメモ
リセルのゲート構造において、浮遊ゲート電極層２３の
表面位置よりＳＴＩ層２４の表面位置が低くなってお
り、この両者の高低により、これらの表面上に形成され
るゲート間絶縁膜２５の断面が凹凸を形成している。こ
の結果、各メモリセルのゲート間絶縁膜２５の有効面積
が広がるため、メモリセルをより縮小化することが可能
になる。なお、このゲート構造を形成するためには、第
４の実施の形態における製造方法において、ＳＴＩ層を
形成し表面の平坦化を図った後に、ＳＴＩ層の上層のみ
を選択的にエッチングする工程を付加すればよい。
リセルのゲート構造において、浮遊ゲート電極層２３の
表面位置よりＳＴＩ層２４の表面位置が低くなってお
り、この両者の高低により、これらの表面上に形成され
るゲート間絶縁膜２５の断面が凹凸を形成している。こ
の結果、各メモリセルのゲート間絶縁膜２５の有効面積
が広がるため、メモリセルをより縮小化することが可能
になる。なお、このゲート構造を形成するためには、第
４の実施の形態における製造方法において、ＳＴＩ層を
形成し表面の平坦化を図った後に、ＳＴＩ層の上層のみ
を選択的にエッチングする工程を付加すればよい。
【００９５】この場合においても、周辺回路領域に形成
するキャパシタ素子構造は第４の実施の形態と共通する
構造にできる。
するキャパシタ素子構造は第４の実施の形態と共通する
構造にできる。
【００９６】以上、第４、第５の実施の形態では、自己
整合型ＳＴＩ構造の不揮発性メモリを有する半導体装置
に第１の実施の形態を適用した例を示したが、自己整合
型ではないＳＴＩ構造、あるいはトレンチ型ＳＴＩ構造
以外の例えばＬＯＣＯＳ等の方法で形成した素子分離領
域を利用した不揮発性メモリを有する半導体装置に対し
ても、本発明に第２、第３の実施の形態に示したキャパ
シタ素子構造を適用することが可能である。
整合型ＳＴＩ構造の不揮発性メモリを有する半導体装置
に第１の実施の形態を適用した例を示したが、自己整合
型ではないＳＴＩ構造、あるいはトレンチ型ＳＴＩ構造
以外の例えばＬＯＣＯＳ等の方法で形成した素子分離領
域を利用した不揮発性メモリを有する半導体装置に対し
ても、本発明に第２、第３の実施の形態に示したキャパ
シタ素子構造を適用することが可能である。
【００９７】以上、実施の形態に沿って本発明の半導体
装置について説明したが、本発明の半導体装置は、これ
らの実施の形態の説明に限定されるものではない。種々
の改変や材料の置換が可能なことは当業者に明らかであ
る。
装置について説明したが、本発明の半導体装置は、これ
らの実施の形態の説明に限定されるものではない。種々
の改変や材料の置換が可能なことは当業者に明らかであ
る。
【００９８】
【発明の効果】以上に説明するように、本発明の第１の
特徴を有する半導体装置および半導体装置の製造方法に
よれば、半導体基板上の主要回路領域に有する、第１電
極層、電極間絶縁膜、第２電極層の順に形成された積層
構造を用いて、周辺回路領域に第１電極層を下部電極、
電極間絶縁膜を電荷蓄積層、上記第２電極層を上部電極
とするキャパシタ素子を形成できる。下部電極層の形状
によらず、電極の引き出しが可能であるため、第１電極
層が素子分離領域と自己整合的に形成されている場合で
も第１電極層を下部電極層として有効に活用できる。
特徴を有する半導体装置および半導体装置の製造方法に
よれば、半導体基板上の主要回路領域に有する、第１電
極層、電極間絶縁膜、第２電極層の順に形成された積層
構造を用いて、周辺回路領域に第１電極層を下部電極、
電極間絶縁膜を電荷蓄積層、上記第２電極層を上部電極
とするキャパシタ素子を形成できる。下部電極層の形状
によらず、電極の引き出しが可能であるため、第１電極
層が素子分離領域と自己整合的に形成されている場合で
も第１電極層を下部電極層として有効に活用できる。
【００９９】また、本発明の第２の特徴を有する半導体
装置及び半導体装置の製造方法によれば、スタックドゲ
ート構造を有する不揮発性メモリを有する半導体装置に
おいて、周辺回路領域に浮遊ゲート電極層と同一の導電
層である第１電極層を下部電極、第２ゲート絶縁膜を電
荷蓄積層、制御ゲート電極層と同一の導電層である第２
電極層を上部電極とするキャパシタ素子を形成できる。
不揮発性メモリの第２ゲート絶縁膜は一般に高誘電率層
であるため、キャパシタ素子の面積の縮小化を図ること
ができる。また、第１電極層が素子分離領域と自己整合
的にパターニングされる場合にも、プロセス上の負担な
く、自己整合的にパターニングされた第１電極層をキャ
パシタ素子の下部電極として有効に活用できる。
装置及び半導体装置の製造方法によれば、スタックドゲ
ート構造を有する不揮発性メモリを有する半導体装置に
おいて、周辺回路領域に浮遊ゲート電極層と同一の導電
層である第１電極層を下部電極、第２ゲート絶縁膜を電
荷蓄積層、制御ゲート電極層と同一の導電層である第２
電極層を上部電極とするキャパシタ素子を形成できる。
不揮発性メモリの第２ゲート絶縁膜は一般に高誘電率層
であるため、キャパシタ素子の面積の縮小化を図ること
ができる。また、第１電極層が素子分離領域と自己整合
的にパターニングされる場合にも、プロセス上の負担な
く、自己整合的にパターニングされた第１電極層をキャ
パシタ素子の下部電極として有効に活用できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図３】本発明の第２の実施の形態に係る半導体装置の
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図５】本発明の第３の実施の形態に係る半導体装置の
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
周辺回路領域におけるキャパシタ素子構造を示す平面図
と断面図である。
【図６】本発明の第４の実施の形態に係る不揮発性メモ
リセルを有する半導体装置のメモリセル領域および周辺
回路領域におけるキャパシタ素子構造を示す断面図であ
る。
リセルを有する半導体装置のメモリセル領域および周辺
回路領域におけるキャパシタ素子構造を示す断面図であ
る。
【図７】本発明の第４の実施の形態に係る不揮発性メモ
リを有する半導体装置の製造方法を示す工程図である。
リを有する半導体装置の製造方法を示す工程図である。
【図８】本発明の第５の実施の形態に係る不揮発性メモ
リセルを有する半導体装置のメモリセル領域および周辺
回路領域におけるキャパシタ素子構造を示す断面図であ
る。
リセルを有する半導体装置のメモリセル領域および周辺
回路領域におけるキャパシタ素子構造を示す断面図であ
る。
【図９】従来の不揮発性メモリセルを有する半導体装置
のメモリセル領域および周辺回路領域におけるキャパシ
タ素子構造を示す断面図である。
のメモリセル領域および周辺回路領域におけるキャパシ
タ素子構造を示す断面図である。
【図１０】従来の不揮発性メモリセルを有する半導体装
置の周辺回路領域におけるキャパシタ素子構造を示す平
面図と断面図である。
置の周辺回路領域におけるキャパシタ素子構造を示す平
面図と断面図である。
【図１１】従来の不揮発性メモリセルを有する半導体装
置の周辺回路領域におけるキャパシタ素子の製造方法を
示す工程図である。
置の周辺回路領域におけるキャパシタ素子の製造方法を
示す工程図である。
１１ 半導体基板層 １２ 第１絶縁膜 １３ 第１電極層 １４ 素子分離領域 １５ 電極間絶縁膜 １５Ｈ 開口部 １６ 第２電極層 １６Ａ 第１領域 １６Ｂ 第２領域 １７ 層間絶縁層 １８ａ、１８ｂ コンタクトホール ２１ 半導体基板層 ２２ 第１ゲート絶縁膜 ２３ 浮遊ゲート電極層 ２４ ＳＴＩ層 ２５ 第２ゲート絶縁膜 ２５Ｈ 開口部 ２６ 制御ゲート電極層 ２７ 層間絶縁層 ２８ａ〜１８ｃ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ 29/788 29/792 (72)発明者 杉前 紀久子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 佐藤 敦祥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 竹内 祐司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA13 AA31 AA63 AB08 AD60 AG09 AG40 5F033 HH04 QQ37 VV10 5F038 AC05 AC15 AC16 AC18 AV08 CA05 DF05 EZ14 EZ15 EZ18 EZ20 5F083 EP13 EP23 EP55 EP76 EP77 EP78 EP79 ER21 ER22 ER25 GA28 JA04 JA33 JA35 JA39 JA56 KA01 MA15 MA18 NA01 PR29 PR43 PR49 PR52 PR57 5F101 BA13 BA36 BA45 BB05 BD35 BH21 BH23
Claims (20)
- 【請求項１】 半導体基板上の主要回路領域に、第１電
極層、電極間絶縁膜、第２電極層の順に積層された構造
を有する半導体装置であって、 前記半導体基板上の周辺回路領域に、 前記第１電極層と、 前記第１電極層上に形成され、前記第１電極層が露出す
る開口部を有する前記電極間絶縁膜と、 前記開口部とその周囲の前記電極間絶縁膜上に形成さ
れ、前記開口部を介して前記第１電極層と電気的に接続
された、前記第２電極層の第１領域と、 前記電極間絶縁膜上に形成され、前記第２電極層の第１
領域と電気的に分離された前記第２電極層の第２領域と
を有する半導体装置。 - 【請求項２】 さらに、前記半導体基板上層に、各素子
領域を分離する素子分離領域を有し、 前記第２電極層の第１領域と、前記第２電極層の第２領
域は、それぞれ少なくとも一部が前記素子分離領域の上
方にあたる領域まで広がっている請求項１に記載の半導
体装置。 - 【請求項３】 さらに、前記第２電極層の該第１領域お
よび該第２領域上に形成された層間絶縁層と、 前記層間絶縁層に形成され、前記素子分離領域の上方部
分にあたる前記第１領域上にコンタクト部を持つ第１コ
ンタクトホールと、 前記層間絶縁層に形成され、前記素子分離領域の上方部
分にあたる前記第２領域上にコンタクト部を持つ第２コ
ンタクトホールとを有する請求項２に記載の半導体装
置。 - 【請求項４】 前記素子分離領域は、 前記第１電極層から前記半導体基板に至る深さの溝に埋
め込まれた絶縁層であり、 前記第１電極層の平面パターンが前記素子分離領域の平
面パターンにより自己整合的に画定されている請求項２
または３に記載の半導体装置。 - 【請求項５】 前記素子分離領域は、 前記半導体基板に設けられた溝に埋め込まれた絶縁層で
あり、 前記素子分離領域表面と、素子領域内の前記半導体基板
表面がほぼ同一高さである請求項２または３に記載の半
導体装置。 - 【請求項６】 同一半導体基板上に不揮発性メモリ領域
と周辺回路領域を有する半導体装置であって、 前記不揮発性メモリ領域に、 前記半導体基板上に形成された第１ゲート絶縁膜と、 前記第１ゲート絶縁膜上に形成された第１電極層からな
る浮遊ゲート電極層と、 前記浮遊ゲート電極層上に形成された第２ゲート絶縁膜
と、 前記第２ゲート絶縁膜上に形成された第２電極層からな
る制御ゲート電極層とを有し、 前記周辺回路領域に、 前記半導体基板上に形成された前記第１ゲート絶縁膜
と、 前記第１ゲート絶縁膜上に形成された前記第１電極層
と、 前記第１電極層上に形成され、前記第１電極層が露出す
る開口部を有する前記第２ゲート絶縁膜と、 前記開口部とその周囲の前記第２ゲート絶縁膜上に形成
され、前記開口部を介して前記第１電極層と電気的に接
続された、前記第２電極層の第１領域と、 前記第２ゲート絶縁膜上に形成され、前記第２電極層の
第１領域と電気的に分離された前記第２電極層の第２領
域とを有する半導体装置。 - 【請求項７】 さらに、該半導体基板の上層に各素子領
域を分離する素子分離領域を有し、 前記第２電極層の該第１領域と該第２領域は、それぞれ
少なくとも一部が前記素子分離領域の上方にあたる領域
まで広がっている請求項６に記載の半導体装置。 - 【請求項８】 さらに、前記第２電極層の該第１領域お
よび該第２領域上に形成された層間絶縁層と、 前記層間絶縁層に形成され、前記素子分離領域の上方部
分にあたる前記第１領域上にコンタクト部を持つ第１コ
ンタクトホールと、 前記層間絶縁層に形成され、前記素子分離領域の上方部
分にあたる前記第２領域上にコンタクト部を持つ第２コ
ンタクトホールとを有する請求項７に記載の半導体装
置。 - 【請求項９】 前記素子分離領域は、 前記第１ゲート絶縁膜と前記第１電極層とが積層形成さ
れた前記半導体基板に設けられた溝に埋め込まれた絶縁
層であり、 前記第１電極層の平面パターンが前記素子分離領域の平
面パターンにより自己整合的に画定されている請求項７
または８のいずれかに記載の半導体装置。 - 【請求項１０】 前記素子分離領域は、 前記半導体基板に設けられた溝に埋め込まれた絶縁層で
あり、 前記周辺回路領域において、 該素子分離領域表面と、素子領域内の前記半導体基板表
面がほぼ同一の高さである請求項７〜９のいずれかに記
載の半導体装置。 - 【請求項１１】 前記不揮発性メモリは、ＥＰＲＯＭ、
ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭのいずれか
である請求項６〜１０のいずれかに記載の半導体装置。 - 【請求項１２】 前記不揮発性メモリは、ＮＡＮＤ型、
ＡＮＤ型、ＤＩＮＯＲ型、およびＮＯＲ型いずれかのフ
ラッシュメモリであり、 不揮発性メモリ領域に、メモリセルアレイを有し、 前記素子分離領域は各メモリセル領域を画定するととも
に、セル領域内の前記第１ゲート絶縁膜と、前記浮遊ゲ
ート電極層の平面パターンを自己整合的に画定する請求
項７〜１０のいずれかに記載の半導体装置。 - 【請求項１３】 半導体基板層上に、直接もしくは絶縁
膜を介して第１電極層を形成する工程と、 前記第１電極層上に電極間絶縁膜を形成する工程と、 前記電極間絶縁膜に前記第１電極層が露出する開口部を
形成する工程と、 前記電極間絶縁膜及び前記開口部上に第２電極層を形成
する工程と、 前記第２電極層をパターニングして、前記開口部を介し
て前記第１電極層と電気的に短絡された第１領域と、前
記第１領域と電気的に分離された第２領域とを形成する
工程とを有する半導体装置の製造方法。 - 【請求項１４】 前記第１電極を形成する工程後、前記
電極間絶縁膜を形成する工程前に、 前記第１電極層より前記半導体基板層に至る層に溝を形
成する工程と、 前記溝を素子分離絶縁膜で埋め込む工程と、 前記第１電極層が露出するまで表面を平坦化し、素子分
離領域を形成する工程とを有する請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】 前記第１電極を形成する工程前に、 前記半導体基板層に溝を形成する工程と、 前記溝を素子分離絶縁膜で埋め込む工程と、 前記半導体基板層が露出するまで表面を平坦化する工程
とを有する請求項１３に記載の半導体装置の製造方法。 - 【請求項１６】 さらに、前記第１領域および前記第２
領域上に層間絶縁層を形成する工程と、 前記層間絶縁層に、前記第１領域および前記第２領域の
それぞれの前記素子分離領域の上方部分にコンタクト部
を持つ第１コンタクトホールと第２コンタクトホールと
を形成する工程とを有する請求項１４または１５に記載
の半導体装置の製造方法。 - 【請求項１７】 半導体基板層上に、第１ゲート絶縁膜
および第１電極層からなる浮遊ゲート電極層を積層形成
する工程と、 前記第１電極層からなる浮遊ゲート電極層上に第２ゲー
ト絶縁膜を形成する工程と、 周辺回路領域の前記第２ゲート絶縁膜に前記第１電極層
が露出する開口部を形成する工程と、 前記第２ゲート絶縁膜及び前記開口部上に第２電極層か
らなる制御ゲート電極層を形成する工程と、 周辺回路領域の前記第２電極層をパターニングして、前
記開口部を介して前記第２電極層と電気的に短絡された
第１領域と、前記第１領域と電気的に分離された第２領
域を形成する工程とを有する半導体装置の製造方法。 - 【請求項１８】 前記第１電極層からなる浮遊ゲート電
極層を形成する工程後、前記第２ゲート絶縁膜を形成す
る工程前に、 前記第１電極層より前記半導体基板層に至る層に溝を形
成する工程と、 前記溝を素子分離絶縁膜で埋め込む工程と、 前記第１電極層が露出するまで表面を平坦化し、素子分
離領域を形成する工程とを有する請求項１７に記載の半
導体装置の製造方法。 - 【請求項１９】 前記第１電極層からなる浮遊ゲート層
を形成する工程前に、 前記半導体基板層に溝を形成する工程と、 前記溝を素子分離絶縁膜で埋め込む工程と、 前記半導体基板層が露出するまで表面を平坦化する工程
とを有する請求項１７に記載の半導体装置の製造方法。 - 【請求項２０】 前記第１領域および前記第２領域を形
成する工程後に、 前記第１領域および第２領域上に層間絶縁層を形成する
工程と、 前記層間絶縁層に、前記素子分離領域の上方部分にあた
る前記第１領域および前記第２領域のそれぞれの上に、
コンタクト部を持つ第１コンタクトホールと第２コンタ
クトホールとを形成する工程とを有する請求項１７〜１
９のいずれかに記載の半導体装置の製造方法。
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