KR102411071B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 연장하고 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하는 제1 행 및 제2 행을 따라 배치된 하부 전극들을 포함한다. 상기 제1 행의 가장 끝에 배치된 하부 전극과 상기 제1 행의 끝에서 두 번째에 배치된 하부 전극 사이의 상기 제1 방향으로의 거리는 제1 거리이고, 상기 제1 행의 가장 끝에 배치된 상기 하부 전극과 상기 제2 행의 가장 끝에 배치된 하부 전극 사이의 상기 제1 방향으로의 거리는 제2 거리이다. 상기 제1 거리는 상기 제2 거리와 같거나 상기 제2 거리보다 작다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 커패시터를 포함하는 반도체 장치에 관한 것이다.
고집적화된 반도체 소자를 제조하기 위하여 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 작게 형성하여야 한다. 이를 위하여 형성하고자 하는 패턴들의 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다.
하지만, 포토리소그래피 공정의 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 어려움이 있다. 최근 포토리소그래피 공정의 해상도 한계를 극복하기 위하여 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는 셀 영역과 상기 셀 영역을 둘러싸는 주변 영역으로 이루어진 기판, 상기 기판의 상면과 평행한 제1 방향으로 연장하고, 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하는 제1 행 및 제2 행을 따라 배치된 하부 전극들을 포함할 수 있다. 상기 하부 전극들 상에 제공되는 상부 전극 및 상기 하부 전극들과 상기 상부 전극 사이에 개재되는 유전막을 포함할 수 있다. 상기 제1 행의 가장 끝에 배치된 하부 전극은 상기 기판의 상기 주변 영역상에 제공되고, 상기 제2 행의 가장 끝에 배치된 하부 전극은 상기 기판의 상기 셀 영역상에 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치되는 배치되는 층간 절연막; 상기 층간 절연막 내에 배치되고, 서로 이격하는 랜딩 패드들; 상기 층간 절연막 내에 배치되고, 평면적 관점에서 상기 랜딩 패드들을 둘러싸는 랜딩 댐; 및 상기 층간 절연막 상에 배치되고, 일 방향을 따라 배치되는 하부 전극들을 포함할 수 있다. 상기 하부 전극들은: 평면적 관점에서 상기 랜딩 패드들에 각각 중첩되는 제1 하부 전극들; 및 평면적 관점에서 상기 랜딩 댐에 중첩되는 제2 하부 전극을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치되는 배치되는 층간 절연막; 상기 층간 절연막 내에 배치되고, 서로 이격하는 랜딩 패드들; 상기 층간 절연막 내에 배치되고, 평면적 관점에서 상기 랜딩 패드들을 둘러싸는 랜딩 댐; 및 상기 층간 절연막 상에 2차원적으로 배치되는 하부 전극들을 포함할 수 있다. 상기 하부 전극들은: 상기 랜딩 패드들에 각각 접하는 제1 하부 전극들; 및 상기 랜딩 댐에 접하는 제2 하부 전극들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 하부 전극들은 제1 행들 및 제2 행들을 이루며 2차원적으로 배치될 수 있다. 제1 행들은 주변 영역에 배치되는 (즉, 랜딩 댐 상에 배치되는) 제2 하부 전극들을 포함할 수 있다. 제2 하부 전극들은 그에 인접하는 제1 하부 전극들이 보다 균일하게 형성되도록 돕는 더미 하부 전극의 역할을 할 수 있다. 또한, 제2 하부 전극들은 셀 영역이 아닌 주변 영역에 배치되기 때문에 추가적인 공간을 차지하지 않을 수 있다. 따라서, 본 발명의 실시예들에 따르면, 반도체 장치의 집적도는 유지하면서 반도체 장치의 신뢰도는 향상시킬 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 전극 홀들을 형성하는 공정에서, 제2 전극 홀들은 외곽의 (즉, 주변 영역(PA)에 인접하는) 제1 전극 홀들이 보다 균일하게 형성되도록 도울 수 있다. 제2 전극 홀들은 셀 영역이 아닌 주변 영역에 배치되기 때문에 추가적인 공간을 차지하지 않을 수 있다. 따라서, 본 발명의 실시예들에 따르면, 집적도는 유지하면서 신뢰도는 향상된 반도체 장치가 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2b 내지 도 2d는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
도 5b 내지 도 21b, 도 5c 내지 도 21c, 및 도 11d 내지 도 21d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 2a는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 구체적으로 도 2a는 도 1의 'A' 영역의 확대도일 수 있다. 도 2b 내지 도 2d는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 구체적으로, 도 2b는 도 2a의 I-I' 선에 따른 단면도일 수 있고, 도 2c는 도 2a의 II-II' 선에 따른 단면도일 수 있고, 그리고 도 2d는 도 2a의 III-III' 선에 따른 단면도일 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
기판(100)은 메모리 셀들이 배치되는 중앙의 셀 영역(CA) 및 셀 영역(CA)에 인접하는 주변 영역(PA)을 포함할 수 있다. 예를 들어, 주변 영역(PA)은 셀 영역(CA)을 둘러쌀 수 있다. 상기 메모리 셀들의 각각은 후술할 선택 소자 및 커패시터를 포함할 수 있다.
셀 영역(CA)의 기판(100) 상에 선택 소자들(미도시)이 제공될 수 있다. 몇몇 실시예들에 따르면, 상기 선택 소자들은 트랜지스터들일 수 있다. 이러한 실시예들에서, 상기 트랜지스터들의 일부 구성들(일 예로, 소스 영역들 및 드레인 영역들)은 기판(100) 내에 제공될 수 있으며, 다른 구성들(일 예로, 게이트 전극들)은 기판(100) 상에 제공될 수 있다.
기판(100) 상에, 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 상기 선택 소자들을 덮을 수 있다. 예를 들어, 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
셀 영역(CA)의 제1 층간 절연막(110) 내에, 콘택 플러그들(112)이 제공될 수 있다. 콘택 플러그들(112)은 상기 선택 소자들에 각각 전기적으로 연결될 수 있다. 콘택 플러그들(112)은 도전성 물질을 포함할 수 있다. 예를 들어, 콘택 플러그들(112)은 불순물로 도핑된 반도체(일 예로, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 금속(일 예로, 티타늄, 탄탈늄, 텅스텐 등), 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물 등), 및/또는 금속-반도체 화합물(일 예로, 금속 실리사이드)을 포함할 수 있다.
제1 층간 절연막(110) 상에, 제2 층간 절연막(120)이 제공될 수 있다. 예를 들어, 제2 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
셀 영역(CA)의 제2 층간 절연막(120) 내에, 2차원적으로 배치된 랜딩 패드들(130)이 제공될 수 있다. 랜딩 패드들(130)은 콘택 플러그들(112)에 각각 전기적으로 연결될 수 있다. 랜딩 패드들(130)은 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드들(130)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다.
주변 영역(PA)의 제2 층간 절연막(120) 내에, 랜딩 댐(132, landing dam)이 제공될 수 있다. 평면적 관점에서, 랜딩 댐(132)은 외곽의 랜딩 패드들(130)에 인접할 수 있으며, 랜딩 패드들(130)을 둘러싸도록 연장될 수 있다. 랜딩 댐(132)은 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 댐(132)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다.
제2 층간 절연막(120) 상에, 식각 정지막(140)이 제공될 수 있다. 식각 정지막(140)은 랜딩 패드들(130) 및 랜딩 댐(132)을 덮을 수 있다. 예를 들어, 식각 정지막(140)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 층간 절연막(120) 상에, 커패시터들(CAP)이 제공될 수 있다. 커패시터들(CAP)은 하부 전극들(BE), 유전막(DL), 및 상부 전극(TE)을 포함할 수 있다. 예를 들어, 커패시터들(CAP)의 각각은 하나의 하부 전극(BE)을 포함할 수 있고, 유전막(DL) 및 상부 전극(TE)은 커패시터들(CAP)에 의해 공유될 수 있다.
하부 전극들(BE)은 2차원적으로 배치될 수 있다. 구체적으로, 하부 전극들(BE)은 제1 방향(D1)으로 연장되는 복수 개의 행들(R1, R2)을 구성할 수 있다. 복수 개의 행들(R1, R2)은 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 이격될 수 있다.
복수 개의 행들(R1, R2)은 제1 행들(R1) 및 제2 행들(R2)을 포함할 수 있다. 제1 행들(R1) 및 제2 행들(R2)은 제2 방향(D2)을 따라 교대로 배치될 수 있다. 일 예로, 제1 행들(R1)은 홀수 번째 행들에 해당할 수 있고, 제2 행들(R2)은 짝수 번째 행들에 해당할 수 있다. 다른 예로, 제1 행들(R1)은 짝수 번째 행들에 해당할 수 있고, 제2 행들(R2)은 홀수 번째 행들에 해당할 수 있다.
하부 전극들(BE)은 셀 영역(CA)에 배치되는 제1 하부 전극들(BE1) 및 주변 영역(PA)에 배치되는 제2 하부 전극들(BE2)을 포함할 수 있다. 평면적 관점에서, 제1 하부 전극들(BE1)의 각각은 랜딩 패드들(130) 중에서 대응하는 하나와 적어도 부분적으로 중첩될 수 있고, 제2 하부 전극(BE2)은 랜딩 댐(132)과 적어도 부분적으로 중첩될 수 있다. 예를 들어, 제1 하부 전극들(BE1)의 각각은 랜딩 패드들(130) 중에서 대응하는 하나와 접할 수 있고, 제2 하부 전극(BE2)은 랜딩 댐(132)과 접할 수 있다.
제1 행들(R1)의 각각은 제1 하부 전극들(BE1) 및 적어도 하나의 제2 하부 전극(BE2)을 포함할 수 있다. 도 2a 및 도 2c에는, 제1 행들(R1)의 각각이 하나의 제2 하부 전극(BE2)을 포함하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 이하에서는, 제1 행들(R1)의 각각이 하나의 제2 하부 전극(BE2)을 포함하는 실시예에 대하여 설명한다. 제1 행들(R1)의 각각이 하나의 제2 하부 전극(BE2)을 포함하는 경우, 제1 행들(R1)의 각각 내에서, 제2 하부 전극(BE2)이 가장 끝에 배치된 하부 전극(BE)이 될 수 있다.
제2 행들(R2)의 각각은 제1 하부 전극들(BE1)을 포함할 수 있다. 제2 행들(R2)의 각각은 제2 하부 전극(BE2)을 포함하지 않을 수 있다.
복수 개의 행들(R1, R2)의 각각 내에서, 제1 하부 전극들(BE1)은 제1 방향(D1)으로 일정한 거리로 배치될 수 있다. 예를 들어, 제1 행들(R1)의 각각 내에서 하부 전극들(BE)은 제1 거리(DS1)만큼 이격되도록 배치될 수 있으며, 제2 행들(R2)의 각각 내에서 하부 전극들(BE)은 제2 거리(DS2)만큼 이격되도록 배치될 수 있다. 제1 거리(DS1)와 제2 거리(DS2)는 실질적으로 동일할 수 있다.
셀 영역(CA)에서 제1 행들(R1)의 각각은 주변 영역(PA)에 가장 인접하게 배치된 (혹은, 제1 행(R1)의 가장 끝에 배치된) 제1 하부 전극(BE1)(이하, 제1 행의 최외곽 제1 하부 전극(BE1_O1))을 포함할 수 있고, 셀 영역(CA)에서 제2 행들(R2)의 각각은 주변 영역(PA)에 가장 인접하게 배치된 (혹은, 제2 행(R2)의 가장 끝에 배치된) 제1 하부 전극(BE1)(이하, 제2 행의 최외곽 제1 하부 전극(BE_O2))을 포함할 수 있다. 제1 행들(R1)의 각각이 하나의 제2 하부 전극(BE2)을 포함하는 경우, 제1 행(R1)의 최외곽 제1 하부 전극(BE1_O1)은 제1 행(R1)의 끝에서 두 번째에 배치된 하부 전극(BE)이 될 수 있다. 제2 행들(R2)은 제2 하부 전극(BE2)을 포함하지 않기 때문에, 제2 행(R2)의 최외곽 제1 하부 전극(BE1_O2)은 제2 행(R2)의 가장 끝에 배치된 하부 전극(BE)이 될 수 있다.
제1 행들(R1)의 각각 내에서, 제1 행(R1)의 최외곽 제1 하부 전극(BE1_O1)과 그에 인접하는 제2 하부 전극(BE2)의 제1 방향(D1)으로의 거리는 제3 거리(DS3)일 수 있다. 제3 거리(DS3)는 제1 거리(DS1)와 실질적으로 동일할 수 있다. 제2 하부 전극(BE)을 제2 방향(D2)을 따라 제2 행(R2)의 옆으로 평행 이동시킨 가상의 제2 하부 전극(IBE2)과 제2 행(R2)의 최외곽 제1 하부 전극(BE1) 사이의 거리는 제4 거리(DS4)일 수 있다.
도 2a에 도시된 실시예에서, 제1 행들(R1)의 각각에 포함된 제1 하부 전극들(BE1) 및 제2 행들(R2)의 각각에 포함된 제1 하부 전극들(BE1)은 지그재그로 배치될 수 있다. 다시 말해, 인접하는 한 쌍의 제1 행(R1) 및 제2 행(R2)에 포함된 제1 하부 전극들(BE1)은 제1 방향(D1)을 따라 지그재그로 배치될 수 있다. 예를 들어, 제1 행(R1)에 포함된 제1 하부 전극들(BE1)은 제2 행(R2)에 포함된 제1 하부 전극들(BE1)에 대하여 제1 방향(D1)으로 제1 거리(DS1)의 반절만큼 쉬프트되어 배치될 수 있다.
이러한 실시예에서, 제1 행들(R1)의 최외곽 제1 하부 전극들(BE1_O1) 및 제2 행들(R2)의 최외곽 제1 하부 전극들(BE1_O2)은 제2 방향(D2)을 따라 지그재그로 배치될 수 있다. 예를 들어, 제1 행들(R1)의 최외곽 제1 하부 전극들(BE1_O1)은 제2 행들(R2)의 최외곽 제1 하부 전극들(BE1_O2)에 대하여 제1 방향(D1)으로 제1 거리(DS1)의 반절만큼 쉬프트되어 배치될 수 있다. 이때, 제1 행들(R1)의 최외곽 제1 하부 전극들(BE1_O1)이 제2 행들(R2)의 최외곽 제1 하부 전극들(BE1_O2)보다 주변 영역(PA)에 더 인접할 수 있다. 제3 거리(DS3)는 제4 거리(DS4)보다 작을 수 있다. 평면적 관점에서, 제1 행(R1)의 최외곽 제1 하부 전극(BE1_O1)과 랜딩 댐(132) 사이의 최단 거리(DS5)는 제2 행(R2)의 최외곽 제1 하부 전극(BE1_O2)과 랜딩 댐(132) 사이의 최단 거리(DS6)보다 작을 수 있다.
하부 전극들(BE)의 각각은, 도 2b 내지 도 2d에 도시된 바와 같이, 바닥부 및 상기 바닥부로부터 기판에 실질적으로 수직한 제3 방향(D3)으로 연장된 측벽부를 갖는 실린더(cylinder) 형상을 가질 수 있다. 하지만, 하부 전극들(BE)의 형상이 이에 한정되는 것은 아니며, 하부 전극들(BE)의 형상은 다양하게 변경될 수 있다. 예를 들어, 하부 전극들(BE)의 각각은 도 2b 내지 도 2d에 도시된 바와 달리, 제3 방향(D3)으로 연장된 필라(pillar) 형상을 가질 수 있다. 하부 전극들(BE)은 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극들(BE)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다.
하부 전극들(BE)을 지지하기 위한 지지 패턴(150)이 제공될 수 있다. 지지 패턴(150)은 하부 전극들(BE)의 측벽들에 연결될 수 있다. 지지 패턴(150)은 개구부들(150a)을 가질 수 있다. 개구부들(150a)의 각각은, 예를 들어, 바(bar) 형태, 사각형 형태, 또는 라인 형태일 수 있다. 도 2b 내지 도 2d에 도시된 바와 달리, 지지 패턴(150)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 지지 패턴들(150)은 서로 다른 높이에 배치될 수 있다. 지지 패턴(150)은, 예를 들어, 실리콘 질화물 및/또는 실리콘 탄소 질화물을 포함할 수 있다.
유전막(DL)은 하부 전극들(BE)의 표면들을 컨포말하게 덮을 수 있다. 다시 말해, 유전막(DL)은 하부 전극들(BE)의 표면들 상에 균일한 두께로 제공될 수 있다. 유전막(DL)은 식각 정지막(140)의 표면 및 지지 패턴(150)의 표면 상으로 연장될 수 있다. 예를 들어, 유전막(DL)은 실리콘 산화물, 실리콘 질화물, 금속 산화물(일 예로, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 티타늄 산화물) 및/또는 페로브스카이트(perovskite) 구조의 유전 물질(일 예로, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT)을 포함할 수 있다. 유전막(DL)은 약 5nm 내지 약 15nm의 두께를 가질 수 있다.
상부 전극(TE)은 유전막(DL) 상에 제공되어, 하부 전극들(BE)을 덮을 수 있다. 도 2b 내지 도 2d에 도시된 바와 같이, 하부 전극들(BE)의 각각이 실린더 형상을 갖는 경우, 상부 전극(TE)은 상기 실린더의 내부를 채울 수 있다. 상부 전극(TE)과 하부 전극들(BE)의 각각 사이에는 유전막(DL)이 개재될 수 있다. 상부 전극(TE)은 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(TE)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다.
일반적으로, 셀 영역(CA)의 가장자리에 형성되는 하부 전극들(BE)의 경우, 셀 영역(CA)의 중앙에 형성되는 하부 전극들(BE)에 비해 낮은 균일도 혹은 신뢰도를 갖는다. 이는, 가장자리는 중앙에 비해 균일한 공정 조건 혹은 주변 환경을 갖지 않기 때문이다. 이러한 문제점을 해결하기 위해, 가장자리에 형성되는 하부 전극들(BE)은 더미 하부 전극들로 사용된다. 많은 하부 전극들(BE)을 더미 하부 전극들로 사용할수록 반도체 장치의 신뢰도는 향상되지만, 활성 하부 전극들로 사용되는 하부 전극들(BE)은 줄어들게 되므로 반도체 장치의 집적도는 낮아지게 된다.
본 발명의 실시예들에 따르면, 하부 전극들(BE)은 제1 행들(R1) 및 제2 행들(R2)을 이루며 2차원적으로 배치될 수 있다. 제1 행들(R1)은 주변 영역(PA)에 배치되는 (즉, 랜딩 댐(132) 상에 배치되는) 제2 하부 전극들(BE2)을 포함할 수 있다. 하부 전극들(BE)을 형성하는 공정에서, 제2 하부 전극들(BE2)은 그에 인접하는 제1 하부 전극들(BE1)이 보다 균일하게 형성되도록 돕는 더미 하부 전극의 역할을 할 수 있다. 또한, 제2 하부 전극들(BE2)은 셀 영역(CA)이 아닌 주변 영역(PA)에 배치되기 때문에 추가적인 공간을 차지하지 않을 수 있다. 따라서, 본 발명의 실시예들에 따르면, 반도체 장치의 집적도는 유지하면서 반도체 장치의 신뢰도는 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 구성들과 실질적으로 동일하거나 유사한 구성들에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위하여 이러한 구성들에 대한 중복되는 설명은 생략될 수 있다.
도 3을 참조하면, 제1 행들(R1)의 각각이 복수 개의 제2 하부 전극들(BE2)을 포함한다는 점을 제외하고는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이하에서는, 제1 행들(R1)에 대하여 구체적으로 설명한다.
제1 행들(R1)의 각각은 복수 개의 제1 하부 전극들(BE1) 및 복수 개의 제2 하부 전극들(BE2)을 포함할 수 있다. 제1 하부 전극들(BE1)은 셀 영역(CA)에 배치될 수 있고, 제2 하부 전극들(BE2)은 주변 영역(PA)에 배치될 수 있다. 평면적 관점에서, 제1 하부 전극들(BE1)의 각각은 랜딩 패드들(130) 중에서 대응하는 하나와 적어도 부분적으로 중첩될 수 있고, 제2 하부 전극들(BE2)의 적어도 하나는 랜딩 댐(132)과 적어도 부분적으로 중첩될 수 있다. 예를 들어, 제1 하부 전극들(BE1)은 랜딩 패드들(130) 중에서 대응하는 하나와 접할 수 있고, 제2 하부 전극들(BE2)은 랜딩 댐(132)과 접할 수 있다.
제1 행들(R1)의 각각 내에서, 제2 하부 전극들(BE2)은 제1 방향(D1)으로 제7 거리(DS7)만큼 서로 이격될 수 있다. 제7 거리(DS7)는 제1 거리(DS1) 및 제3 거리(DS3)와 실질적으로 동일할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 구성들과 실질적으로 동일하거나 유사한 구성들에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위하여 이러한 구성들에 대한 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 하부 전극들(BE)의 평면적 배치를 제외하고는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이하에서는, 하부 전극들(BE)의 평면적 배치에 대하여 구체적으로 설명한다.
하부 전극들(BE)은 2차원적으로 배치될 수 있다. 구체적으로, 하부 전극들(BE)은 제1 방향(D1)으로 연장되는 복수 개의 행들(R1, R2)을 구성할 수 있다. 복수 개의 행들(R1, R2)은 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 이격될 수 있다. 또한, 제1 하부 전극들(BE1)은 제1 방향(D1)과 교차하는(예를 들어, 수직한) 제2 방향(D2)으로 연장되는 복수 개의 열들(C)을 이룰 수 있다. 예를 들어, 제1 하부 전극들(BE1)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스형으로 배치될 수 있다.
복수 개의 행들(R1, R2)은 제1 행들(R1) 및 제2 행들(R2)을 포함할 수 있다. 제1 행들(R1) 및 제2 행들(R2)은 제2 방향(D2)을 따라 교대로 배치될 수 있다. 일 예로, 제1 행들(R1)은 홀수 번째 행들에 해당할 수 있고, 제2 행들(R2)은 짝수 번째 행들에 해당할 수 있다. 다른 예로, 제1 행들(R1)은 짝수 번째 행들에 해당할 수 있고, 제2 행들(R2)은 홀수 번째 행들에 해당할 수 있다.
제1 행들(R1)의 각각은 제1 하부 전극들(BE1) 및 적어도 하나의 제2 하부 전극(BE2)을 포함할 수 있다. 제1 하부 전극들(BE1)은 셀 영역(CA)에 배치될 수 있고, 제2 하부 전극(BE2)은 주변 영역(PA)에 배치될 수 있다. 평면적 관점에서, 제1 하부 전극들(BE1)의 각각은 랜딩 패드들(130) 중에서 대응하는 하나와 적어도 부분적으로 중첩될 수 있고, 제2 하부 전극(BE2)은 랜딩 댐(132)과 적어도 부분적으로 중첩될 수 있다. 예를 들어, 제1 하부 전극들(BE1)은 랜딩 패드들(130) 중에서 대응하는 하나와 접할 수 있고, 제2 하부 전극(BE2)은 랜딩 댐(132)과 접할 수 있다. 도 4에 도시된 실시예에서는, 제1 행들(R1)의 각각이 하나의 제2 하부 전극(BE2)을 포함하고 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 도 3에 도시된 실시예에서와 같이, 제1 행들(R1)의 각각은 복수 개의 제2 하부 전극들(BE2)을 포함할 수 있다.
제2 행들(R2)의 각각은 제1 하부 전극들(BE1)을 포함할 수 있다. 제2 행들(R2)의 각각은 제2 하부 전극(BE2)을 포함하지 않을 수 있다.
복수 개의 행들(R1, R2)의 각각 내에서, 제1 하부 전극들(BE1)은 제1 방향(D1)으로 일정한 거리로 배치될 수 있다. 예를 들어, 제1 행들(R1)의 각각 내에서 제1 하부 전극들(BE1)은 제1 거리(DS1)만큼 이격되도록 배치될 수 있으며, 제2 행들(R2)의 각각 내에서 제1 하부 전극들(BE1)은 제2 거리(DS2)만큼 이격되도록 배치될 수 있다. 제1 거리(DS1)와 제2 거리(DS2)는 실질적으로 동일할 수 있다.
제1 행들(R1)의 각각은 주변 영역(PA)에 가장 인접하게 배치된 제1 하부 전극(BE1)(이하, 제1 행의 최외곽 제1 하부 전극(BE1_O1))을 포함할 수 있고, 제2 행들(R2)의 각각은 주변 영역(PA)에 가장 인접하게 배치된 제1 하부 전극(BE1)(이하, 제2 행의 최외곽 제1 하부 전극(BE1_O2))을 포함할 수 있다. 제1 행들(R1)의 각각 내에서, 제1 행(R1)의 최외곽 제1 하부 전극(BE1_O1)과 그에 인접하는 제2 하부 전극(BE2)의 제1 방향(D1)으로의 거리는 제3 거리(DS3)일 수 있다. 제3 거리(DS3)는 제1 거리(DS1)와 실질적으로 동일할 수 있다. 제2 행(R2)의 최외곽 제1 하부 전극(BE1_O2)과 그에 인접하는 제2 하부 전극(BE2)의 제1 방향(D1)으로의 거리는 제4 거리(DS4)일 수 있다. 다시 말해, 제2 하부 전극(BE)을 제2 방향(D2)을 따라 제2 행(R2)의 옆으로 평행 이동시킨 가상의 제2 하부 전극(IBE2)과 제2 행(R2)의 최외곽 제1 하부 전극(BE1_O2) 사이의 거리는 제4 거리(DS4)일 수 있다.
도 4에 도시된 실시예에서, 제1 행들(R1)의 최외곽 제1 하부 전극들(BE1_O1) 및 제2 행들(R2)의 최외곽 제1 하부 전극들(BE1_O2)은 제2 방향(D2)으로 연장되는 하나의 열(C)을 구성할 수 있다. 제3 거리(DS3)는 제4 거리(DS4)와 실질적으로 동일할 수 있다. 평면적 관점에서, 제1 행(R1)의 최외곽 제1 하부 전극(BE1_O1)과 랜딩 댐(132) 사이의 최단 거리(DS5)와 제2 행(R2)의 최외곽 제1 하부 전극(BE1_O2)과 랜딩 댐(132) 사이의 최단 거리(DS6)는 실질적으로 동일할 수 있다.
도 5a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다. 구체적으로 도 5a 내지 도 21a는 도 1의 'A' 영역에 해당하는 확대도들일 수 있다. 도 5b 내지 도 21b, 도 5c 내지 도 21c, 및 도 11d 내지 도 21d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 구체적으로, 도 5b 내지 도 21b는 각각 도 5a 내지 도 21a의 I-I'선에 따른 단면도들일 수 있고, 도 5c 내지 도 21c는 각각 도 5a 내지 도 21a의 II-II'선에 따른 단면도들일 수 있고, 그리고 도 11d 내지 도 21d는 도 11a 내지 도 21a의 III-III'선에 따른 단면도들일 수 있다. 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 구성들과 실질적으로 동일하거나 유사한 구성들에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위하여 이러한 구성들에 대한 중복되는 설명은 생략될 수 있다.
도 1 및 도 5a 내지 도 5c를 참조하면, 반도체 장치는 메모리 셀들이 배치되는 중앙의 셀 영역(CA) 및 셀 영역(CA)에 인접하는 주변 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 예를 들어, 주변 영역(PA)은 셀 영역(CA)을 둘러쌀 수 있다.
셀 영역(CA) 및 주변 영역(PA)에 기판(100)이 제공될 수 있다. 기판(100) 기판(100)은 반도체 기판일 수 있다. 셀 영역(CA)의 기판(100) 상에 선택 소자들(미도시)이 제공될 수 있다. 예를 들어, 상기 선택 소자들은 트랜지스터들일 수 있다.
기판(100) 상에, 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 셀 영역(CA) 및 주변 영역(PA)에서 기판(100)을 덮을 수 있다. 제1 층간 절연막(110)은 상기 선택 소자들을 덮을 수 있다.
셀 영역(CA)의 제1 층간 절연막(110) 내에, 콘택 플러그들(112)이 형성될 수 있다. 콘택 플러그들(112)은 제1 층간 절연막(110)을 관통하여 상기 선택 소자들에 각각 전기적으로 연결될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 셀 영역(CA) 및 주변 영역(PA)에서 제1 층간 절연막(110)을 덮을 수 있다.
제1 층간 절연막(110) 내에, 랜딩 패드들(130) 및 랜딩 댐(132)이 형성될 수 있다. 랜딩 패드들(130)은 셀 영역(CA) 내에 2차원적으로 형성될 수 있다. 예를 들면, 랜딩 패드들(130)의 평면적 배치는 도 2A에 도시된 제1 하부 전극들(BE1)의 평면적 배치와 동일하거나 유사할 수 있다. 일부 실시예들에 있어서, 랜딩 패드들(130)의 평면적 배치는 도 4에 도시된 제1 하부 전극들(BE1)의 평면적 배치와 동일하거나 유사할 수 있다. 랜딩 댐(132)은 주변 영역(PA) 내에 형성될 수 있다. 평면적 관점에서, 랜딩 댐(132)은 랜딩 패드들(130)을 둘러쌀 수 있다. 랜딩 패드들(130) 및 랜딩 댐(132)은 동시에 형성될 수 있다.
도 1 및 도 6a 내지 도 6c를 참조하면, 제2 층간 절연막(120) 상에, 식각 정지막(140), 희생막(SL), 지지막(155), 홀 마스크 구조체(HMS), 제1 하부 마스크막(LML1), 및 제2 하부 마스크막(미도시)이 차례로 형성될 수 있다. 예를 들어, 식각 정지막(140), 희생막(SL), 지지막(155), 홀 마스크 구조체(HMS), 제1 하부 마스크막(LML1), 및 제2 하부 마스크막(미도시)은 각각 화학 기상 증착(chemical vapor deposition; CVD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정, 원자 층 증착(atomic layer deposition; ALD) 공정, 또는 스핀 코팅 공정을 통해 형성될 수 있다.
희생막(SL)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 식각 정지막(140) 및 지지막(155)은 희생막(SL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(140)은 실리콘 질화물을 포함할 수 있고, 지지막(155)은 실리콘 질화물 및/또는 실리콘 탄소 질화물을 포함할 수 있다.
홀 마스크 구조체(HMS)는 지지막(155) 상에 차례로 적층된 제1 홀 마스크막(HML1), 제2 홀 마스크막(HML2), 및 제3 홀 마스크막(HML3)를 포함할 수 있다. 제2 홀 마스크막(HML2)은 제1 홀 마스크막(HML1)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있고, 제3 홀 마스크막(HML3)은 제2 홀 마스크막(HML2)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 홀 마스크막(HML1)은 다결정 실리콘을 포함할 수 있고, 제2 홀 마스크막(HML2)은 실리콘 산화물을 포함할 수 있고, 그리고 제3 홀 마스크막(HML3)은 탄소 계열 스핀-온-하드마스크(spin-on-hardmask; SOH) 물질을 포함할 수 있다.
제1 하부 마스크막(LML1)은 홀 마스크 구조체(HMS)의 상부(즉, 제3 홀 마스크막(HML3))에 대하여 식각 선택성을 갖는 물질을 포함할 수 있고, 상기 제2 하부 마스크막은 제1 하부 마스크막(LML1)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 하부 마스크막(LML1)은 다결정 실리콘을 포함할 수 있고, 상기 제2 하부 마스크막은 탄소 계열 스핀-온-하드마스크 물질을 포함할 수 있다.
상기 제2 하부 마스크막을 패터닝하여, 제2 하부 마스크 패턴들(LMP2)이 형성될 수 있다. 제2 하부 마스크 패턴들(LMP2)은 일 방향으로 연장되는 라인 형상을 가질 수 있다. 도시하지는 않았으나, 제2 하부 마스크 패턴들(LMP2)의 끝 부분들은 서로 연결될 수 있다.
몇몇 실시예들에 따르면, 도 6a에 도시된 바와 같이, 제2 하부 마스크 패턴들(LMP2)의 각각은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제4 방향(D4)으로 연장될 수 있다. 이러한 실시예들은 도 2a에 도시된 반도체 장치 또는 도 3에 도시된 반도체 장치를 형성하기 위한 제조 방법에 해당할 수 있다.
다른 실시예들에 따르면, 도 6a에 도시된 바와 달리, 제2 하부 마스크 패턴들(LMP2)의 각각은 제2 방향(D2)으로 연장될 수 있다. 이러한 실시예들은 도 4에 도시된 반도체 장치를 형성하기 위한 제조 방법에 해당할 수 있다.
이하에서는, 설명의 간소화를 위하여, 제2 하부 마스크 패턴들(LMP2)의 각각이 제4 방향(D4)으로 연장되는 실시예에 대하여 설명한다.
도 1 및 도 7a 내지 7c를 참조하면, 제2 하부 마스크 패턴들(LMP2)의 측벽들 상에 하부 스페이서들(LS)이 각각 형성될 수 있다. 예를 들어, 하부 스페이서들(LS)을 형성하는 것은 제1 하부 마스크막(LML1) 및 제2 하부 마스크 패턴들(LMP2)을 컨포말하게 덮는 하부 스페이서막(미도시)을 형성하는 것 및 상기 하부 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 하부 스페이서들(LS)은 제1 하부 마스크막(LML1) 및 제2 하부 마스크 패턴들(LMP2)에 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 하부 스페이서들(LS)은 실리콘 산화물을 포함할 수 있다.
도 1 및 도 8a 내지 도 8c를 참조하면, 제2 하부 마스크 패턴들(LMP2)이 선택적으로 제거될 수 있다. 이에 따라, 하부 스페이서들(LS) 사이로 제1 하부 마스크막(LML1)이 노출될 수 있다.
도 1 및 도 9a 내지 도 9c를 참조하면, 제1 하부 마스크 패턴들(LMP1)이 형성될 수 있다. 제1 하부 마스크 패턴들(LMP1)은 하부 스페이서들(LS)을 식각 마스크로 이용하여 제1 하부 마스크막(LML1)을 패터닝함으로써 형성될 수 있다. 제1 하부 마스크 패턴들(LMP1) 사이에 하부 갭들(LG)이 정의될 수 있다. 하부 갭들(LG)의 각각은 제2 하부 마스크 패턴들(LMP2)과 동일한 방향으로 연장되는 라인 형상을 가질 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 하부 갭들(LG)의 각각은 제4 방향(D4)으로 연장되는 라인 형상을 가질 수 있다.
도 1 및 도 10a 내지 도 10c를 참조하면, 하부 갭들(LG)을 채우는 매립 패턴들(FP)이 형성될 수 있다. 예를 들어, 매립 패턴들(FP)을 형성하는 것은 하부 갭들(LG)을 채우는 매립막(미도시)을 형성하는 것 및 제1 하부 마스크 패턴들(LMP1)의 상면들이 노출될 때까지 상기 매립막의 상부를 제거하는 것을 포함할 수 있다. 매립 패턴들(FP)은 제1 하부 마스크 패턴들(LMP1)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 매립 패턴들(FP)은 탄소 계열 스핀-온-하드마스크 물질을 포함할 수 있다.
도 1 및 도 11a 내지 도 11d를 참조하면, 제1 하부 마스크 패턴들(LMP1) 및 매립 패턴들(FP)을 덮는 제1 상부 마스크막(UML1)이 형성될 수 있다. 제1 상부 마스크막(UML1)은 매립 패턴들(FP)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 상부 마스크막(UML1)은 다결정 실리콘을 포함할 수 있다. 예를 들어, 제1 상부 마스크막(UML1)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.
제1 상부 마스크막(UML1) 상에, 제2 상부 마스크 패턴(UMP2)이 형성될 수 있다. 제2 상부 마스크 패턴(UMP2)은 제1 상부 마스크막(UML1)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제2 상부 마스크 패턴(UMP2)은 탄소 계열 스핀-온-하드마스크 물질을 포함할 수 있다.
제2 상부 마스크 패턴(UMP2)은 제1 방향(D1)으로 연장되는 마스크 개구부들(UMP2a)을 포함할 수 있다. 마스크 개구부들(UMP2a)은 제2 방향(D2)으로 서로 이격할 수 있다. 마스크 개구부들(UMP2a)의 각각은 서로 연결되는 제1 영역(P1) 및 제2 영역(P2)을 포함할 수 있다. 마스크 개구부들(UMP2a)의 각각의 제1 영역(P1)은 제2 방향(D2)으로 서로 마주보는 제1 내측벽들을 가질 수 있고, 마스크 개구부들(UMP2a)의 각각의 제2 영역(P2)은 제2 방향(D2)으로 서로 마주보는 제2 내측벽들을 가질 수 있다. 제1 영역(P1)의 제2 방향(D2)으로의 너비(P1_W)(즉, 상기 제1 내측벽들 사이의 거리)는 제2 영역(P2)의 제2 방향(D2)으로의 너비(P2_W)(즉, 상기 제2 내측벽들 사이의 거리)보다 클 수 있다. 제1 영역(P1)은 셀 영역(CA) 상에 형성될 수 있고, 제2 영역(P2)은 주변 영역(PA) 상에 형성될 수 있다.
제2 상부 마스크 패턴(UMP2)을 형성하는 것은 제1 상부 마스크막(UML1)을 덮는 제2 상부 마스크막(미도시)을 형성하는 것 및 상기 제2 상부 마스크막을 패터닝하는 것을 포함할 수 있다.
도 1 및 도 12a 내지 도 12d를 참조하면, 제1 상부 마스크막(UML1) 및 제2 상부 마스크 패턴(UMP2)을 컨포말하게 덮는 상부 스페이서막(USL)이 형성될 수 있다. 상부 스페이서막(USL)은 제1 상부 마스크막(UML1) 및 제2 상부 마스크 패턴(UMP2)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 상부 스페이서막(USL)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 상부 스페이서막(USL)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.
상부 스페이서막(USL)은 제2 상부 마스크 패턴(UMP2)의 마스크 개구부들(UMP2a)의 내측벽들 상에 컨포말하게 형성될 수 있다. 각 마스크 개구부들(UMP2a)의 제1 영역(P1)의 상기 제1 내측벽들 상의 상부 스페이서막(USL)의 부분들 사이의 간격은 제2 영역(P2)의 상기 제2 내측벽들 상의 상부 스페이서막(USL)의 부분들 사이의 간격보다 클 수 있다. 몇몇 실시예들에 따르면, 제2 영역(P2)의 상기 제2 내측벽들 상의 상부 스페이서막(USL)의 부분들은 서로 접할 수 있다.
주변 영역(PA)의 상부 스페이서막(USL) 상에, 블락 마스크 패턴(BMP)이 형성될 수 있다. 블락 마스크 패턴(BMP)은 마스크 개구부들(UMP2a)의 제1 영역들(P1)을 덮는 상부 스페이서막(USL)의 부분을 노출할 수 있다. 예를 들어, 블락 마스크 패턴(BMP)은 포토 레지스트 물질을 포함할 수 있다.
도 1 및 도 13a 내지 도 13d를 참조하면, 제2 상부 마스크 패턴(UMP2)의 마스크 개구부들(UMP2a)의 내측벽들 상에 상부 스페이서들(US)이 형성될 수 있다. 상부 스페이서들(US)을 형성하는 것은 블락 마스크 패턴(BMP)을 식각 마스크로 이용하여 상부 스페이서막(USL)을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의하여, 셀 영역(CA)에서 제2 상부 마스크 패턴(UMP2)의 상면이 노출될 수 있으며, 마스크 개구부들(UMP2a)의 제2 영역들(P2) 내에서 제1 상부 마스크막(UML1)의 상면이 노출될 수 있다.
상부 스페이서들(US)의 각각은 마스크 개구부들(UMP2a)의 각각의 제1 영역(P1) 내에 형성된 제1 부분(USa) 및 마스크 개구부들(UMP2a)의 각각의 제2 영역(P2) 내에 형성된 제2 부분(USb)을 포함할 수 있다. 상부 스페이서들(US)의 각각의 제1 부분(USa) 및 제2 부분(USb)은 서로 연결될 수 있다.
마스크 개구부들(UMP2a)의 각각 내에 한 쌍의 상부 스페이서들(US)이 형성될 수 있다. 상기 한 쌍의 상부 스페이서들(US)의 제1 부분들(USa) 사이의 간격은 제2 부분들(USb) 사이의 간격보다 클 수 있다. 몇몇 실시예들에 따르면, 상기 한 쌍의 상부 스페이서들(US)의 제2 부분들(USb)은 서로 접할 수 있다.
마스크 개구부들(UMP2a)의 각각 내에 형성된 한 쌍의 상부 스페이서들(US) 사이에 제1 상부 스페이서 갭(US_Ga)이 정의될 수 있다. 제1 상부 스페이서 갭(US_Ga)은 셀 영역(CA)에서 제1 상부 마스크막(UML1)의 상면을 노출할 수 있다. 제1 상부 스페이서 갭(US_Ga)의 각각은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다.
블락 마스크 패턴(BMP)의 아래에 상부 스페이서막(USL)의 일부(USLr)가 잔류 할 수 있다. 잔류 상부 스페이서막(USLr)은 주변 영역(PA)에서 상부 스페이서들(US)의 제2 부분들(USb)을 연결할 수 있다.
도 1 및 도 14a 내지 도 14d를 참조하면, 제2 상부 마스크 패턴(UMP2)이 부분적으로 제거될 수 있다. 제2 상부 마스크 패턴(UMP2)의 일부(UMP2r)는 주변 영역(PA)에 잔류할 수 있다. 제2 상부 마스크 패턴(USP2)을 부분적으로 제거하는 것은 등방성 식각 공정 또는 애싱(ashing) 공정을 통해 수행될 수 있다.
구체적으로, 셀 영역(CA)의 제2 상부 마스크 패턴(UMP2)이 제거될 수 있다. 제2 상부 마스크 패턴(UMP2)이 제거된 영역들은 제2 상부 스페이서 갭들(US_Gb)로 정의될 수 있다. 제2 상부 스페이서 갭들(US_Gb)의 각각은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다.
나아가, 주변 영역(PA)의 제2 상부 마스크 패턴(UMP2) 중 셀 영역(CA)에 인접하는 일부도 제거될 수 있다. 이에 따라, 주변 영역(PA)의 잔류 상부 스페이서막(USLr) 아래에 언더 컷 영역들(UC)이 형성될 수 있다. 이에 따라, 제2 상부 스페이서 갭들(US_Gb)의 각각은 언더 컷 영역들(UC) 중에서 대응하는 하나를 포함할 수 있다.
제2 상부 스페이서 갭들(US_Gb) 및 제1 상부 스페이서 갭들(US_Ga)은 제2 방향(D2)을 따라 교대로 형성될 수 있다. 제2 상부 스페이서 갭들(US_Gb)은 제1 상부 마스크막(UML1)의 상면을 노출할 수 있다.
제2 상부 마스크 패턴(UMP2)을 부분적으로 제거하는 공정에 의하여, 블락 마스크 패턴(BMP)도 제거될 수 있다.
도 1 및 도 15a 내지 도 15d를 참조하면, 잔류 상부 스페이서막(USLr)이 제거될 수 있다. 이에 따라, 잔류 제2 상부 마스크 패턴(UMP2r)이 노출될 수 있다. 잔류 상부 스페이서막(USLr)을 제거하는 공정에 의하여, 상부 스페이서들(US)의 두께가 감소될 수 있다. 예를 들어, 잔류 상부 스페이서막(USLr)을 제거하는 것은 이방성 식각 공정을 통해 수행될 수 있다.
도 1 및 도 16a 내지 도 16d를 참조하면, 제1 상부 마스크 패턴(UMP1)이 형성될 수 있다. 제1 상부 마스크 패턴(UMP1)을 형성하는 것은 상부 스페이서들(US) 및 잔류 제2 상부 마스크 패턴(UMP2r)을 식각 마스크로 이용하여 제1 상부 마스크막(UML1)을 패터닝함으로써 수행될 수 있다.
제1 상부 마스크 패턴(UMP1)은 상부 갭들(UG)을 포함할 수 있다. 상부 갭들(UG)은 제2 방향(D2)을 따라 교대로 배치되는 제1 상부 갭들(UGa) 및 제2 상부 갭들(UGb)을 포함할 수 있다. 제1 상부 갭들(UGa)은 제1 상부 스페이서 갭들(US_Ga)이 전사되어 형성된 영역들일 수 있고, 제2 상부 갭들(UGb)은 제2 상부 스페이서 갭들(US_Gb)이 전사되어 형성된 영역들일 수 있다.
제1 상부 갭들(UGa)의 각각은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 제1 상부 갭들(UGa)의 각각은 셀 영역(CA) 내에 형성되고, 주변 영역(PA)으로는 연장되지 않을 수 있다. 이는, 마스크 개구부들(UMP2a)의 각각 내에 형성된 한 쌍의 상부 스페이서들(US)에 있어서, 제2 부분들(USb) 사이의 간격이 제1 부분들(USa)보다 작기 때문일 수 있다. 다시 말해, 마스크 개구부들(UMP2a)의 각각 내에 형성된 한 쌍의 상부 스페이서들(US)의 제2 부분들(USb) 사이의 간격이 너무 좁아 (혹은, 제2 부분들(USb)이 서로 접해), 그 아래의 제1 상부 마스크막(UML1)이 패터닝되지 않아 제1 상부 갭들(UGa)이 형성될 수 없다.
제2 상부 갭들(UGb)의 각각은 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 제2 상부 갭들(UGb)의 각각은 셀 영역(CA) 내에 형성되고, 주변 영역(PA) 상으로 연장될 수 있다. 이는, 제2 상부 마스크 패턴(USP2)을 부분적으로 제거하는 공정 중에, 주변 영역(PA)의 제2 상부 마스크 패턴(USP2) 중 셀 영역(CA)에 인접하는 부분도 제거되기 때문(즉, 언더 컷 영역들(UC)이 형성되기 때문)일 수 있다.
상부 갭들(UG)에 의하여 제1 하부 마스크 패턴들(LMP1)의 상면들 및 매립 패턴들(FP)의 상면들이 노출될 수 있다. 제1 상부 마스크 패턴(UMP1)을 형성하는 공정 중에 혹은 제1 상부 마스크 패턴(UMP1)을 형성하는 공정이 수행된 후, 상부 스페이서들(US) 및 잔류 제2 상부 마스크 패턴(UMP2r)은 제거될 수 있다.
도 1 및 도 17a 내지 도 17d를 참조하면, 제3 홀 마스크 패턴(HMP3)이 형성될 수 있다. 제3 홀 마스크 패턴(HMP3)을 형성하는 것은 제1 하부 마스크 패턴들(LMP1) 및 제1 상부 마스크 패턴(UMP1)을 식각 마스크로 이용하여, 제3 홀 마스크막(HML3)을 패터닝함으로써 수행될 수 있다.
제3 홀 마스크 패턴(HMP3)은 홀들(H1, H2)을 포함할 수 있다. 평면적 관점에서, 홀들(H1, H2)은 상부 갭들(UG) 및 하부 갭들(LG)의 교차점들에 형성될 수 있다.
홀들(H1, H2)은 2차원적으로 형성될 수 있다. 구체적으로, 홀들(H1, H2)은 제1 방향(D1)으로 연장되는 복수 개의 행들(R1, R2)을 구성할 수 있다. 복수 개의 행들(R1, R2)은 제1 방향(D1)에 교차하는 (예를 들어, 수직한) 제2 방향(D2)으로 서로 이격될 수 있다.
복수 개의 행들(R1, R2)은 제1 행들(R1) 및 제2 행들(R2)을 포함할 수 있다. 제1 행들(R1) 및 제2 행들(R2)은 제2 방향(D2)을 따라 교대로 배치될 수 있다. 구체적으로, 제1 행들(R1)은 제2 상부 갭들(UGb)에 대응하여 형성된 홀들(H1, H2)을 포함할 수 있고, 제2 행들(R2)은 제1 상부 갭들(UGa)에 대응하여 형성된 홀들(H1)을 포함할 수 있다.
홀들(H1, H2)은 셀 영역(CA)에 배치되는 제1 홀들(H1) 및 주변 영역(PA)에 배치되는 제2 홀들(H2)을 포함할 수 있다. 제1 행들(R1)의 각각은 제1 홀들(H1) 및 적어도 하나의 제2 홀(H2)을 포함할 수 있다. 이는, 제2 상부 갭들(UGb)이 주변 영역(PA)으로 연장되기 때문일 수 있다. 제2 행들(R2)의 각각은 제1 홀들(H1)을 포함하되, 제2 홀(H2)은 포함하지 않을 수 있다. 이는, 제1 상부 갭들(UGa)이 주변 영역(PA)으로 연장되지 않기 때문일 수 있다.
제1 홀들(H1)의 평면적 배치는 도 2a을 참조하여 설명한 제1 하부 전극들(BE1)의 평면적 배치와 실질적으로 동일할 수 있고, 제2 홀들(H2)의 평면적 배치는 도 2a을 참조하여 설명한 제2 하부 전극들(BE2)의 평면적 배치와 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 제1 홀들(H1) 및 제2 홀들(H2)의 평면적 배치는 도 3 또는 도 4을 참조하여 설명된 제1 및 제2 하부 전극들(BE1, BE2)의 평면적 배치와 실질적으로 동일할 수 있다.
도 1 및 도 18a 내지 도 18d를 참조하면, 제2 홀 마스크 패턴(HMP2) 및 제1 홀 마스크 패턴(HMP1)이 차례로 형성될 수 있다. 제2 홀 마스크 패턴(HMP2)은 제3 홀 마스크 패턴(HMP3)을 식각 마스크로 이용하여 제2 홀 마스크막(HML2)을 패터닝함으로써 형성될 수 있고, 제1 홀 마스크 패턴(HMP1)은 제2 홀 마스크 패턴(HMP2)을 식각 마스크로 이용하여 제1 홀 마스크막(HML1)을 패터닝함으로써 형성될 수 있다. 몇몇 실시예들에 따르면, 제1 홀 마스크막(HML1)을 패터닝하는 공정 중에, 제3 홀 마스크 패턴(HMP3)이 제거될 수 있다.
상기 패터닝 공정들 동안, 제3 홀 마스크 패턴(HMP3)의 제1 홀들(H1) 및 제2 홀들(H2)이 제2 홀 마스크 패턴(HMP2) 및 제1 홀 마스크 패턴(HMP1)으로 차례로 전사될 수 있다. 이에 따라, 제1 및 제2 홀 마스크 패턴들(HMP1, HMP2)의 각각도 제1 홀들(H1) 및 제2 홀들(H2)을 포함할 수 있다.
도 1 및 도 19a 내지 도 19d를 참조하면, 지지막(155), 희생막(SL), 및 식각 정지막(140)을 차례로 관통하는 제1 전극 홀들(SLa) 및 제2 전극 홀들(SLb)이 형성될 수 있다. 제1 전극 홀들(SLa) 및 제2 전극 홀들(SLb)은 제1 홀 마스크 패턴(HMP1)을 식각 마스크로 이용하여 지지막(155), 희생막(SL), 및 식각 정지막(140)을 차례로 식각함으로써 형성될 수 있다.
제1 전극 홀들(SLa)은 제1 홀들(H1)에 대응될 수 있고, 제2 전극 홀들(SLb)은 제2 홀들(H2)에 대응될 수 있다. 랜딩 패드들(130)의 상면들이 제1 전극 홀들(SLa)에 의해 노출될 수 있고, 랜딩 댐(132)이 제2 전극 홀들(SLb)에 의해 노출될 수 있다.
제1 및 제2 전극 홀들(SLa, SLb)을 형성하는 공정에서, 제2 전극 홀들(SLb)은 외곽의 (즉, 주변 영역(PA)에 인접하는) 제1 전극 홀들(SLa)이 보다 균일하게 형성되도록 도울 수 있다. 제2 전극 홀들(SLb)은 셀 영역(CA)이 아닌 주변 영역(PA)에 배치되기 때문에 추가적인 공간을 차지하지 않을 수 있다. 따라서, 본 발명의 실시예들에 따르면, 집적도는 유지하면서 신뢰도는 향상된 반도체 장치가 제조될 수 있다.
도 1 및 도 20a 내지 도 20d를 참조하면, 전극 홀들(SLa, SLb) 내에 하부 전극들(BE)이 형성될 수 있다. 제1 전극 홀들(SLa) 내에 형성되는 하부 전극들(BE)은 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제1 하부 전극들(BE1)에 해당할 수 있고, 제2 전극 홀들(SLb) 내에 형성되는 하부 전극들(BE)은 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제2 하부 전극들(BE2)에 해당할 수 있다. 일부 실시예들에 있어, 제1 및 제2 전극홀들(Sla, SLb)에 형성된 하부 전극들(BE)은 각기 도 3 또는 도 4를 참조하여 설명된 제1 하부 전극들(BE1) 및 제2 하부 전극들(BE2)에 해당할 수 있다. 제1 하부 전극들(BE1)은 랜딩 패드들(130)에 접하여 고정될 수 있고, 제2 하부 전극들(BE2)은 랜딩 댐(132)에 접하여 고정될 수 있다.
도 1 및 도 21a 내지 도 21d를 참조하면, 지지막(155)을 패터닝함으로써 지지 패턴(150)이 형성될 수 있다. 지지 패턴(150)은 개구부들(150a)을 가질 수 있다. 개구부들(150a)의 각각은, 예를 들어, 바(bar) 형태, 사각형 형태, 또는 라인 형태일 수 있다. 개구부들(150a)에 의해 희생막(SL)이 노출될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 희생막(SL)이 제거될 수 있다. 희생막(SL)을 제거하는 것은 식각 정지막(140), 하부 전극들(BE), 및 지지 패턴(150)에 대하여 식각 선택성을 갖는 습식 식각 공정을 이용하여 수행될 수 있다.
노출된 하부 전극들(BE)의 표면들을 컨포말하게 덮는 유전막(DL)이 형성될 수 있다. 유전막(DL)은 식각 정지막(140)의 상면 및 지지 패턴(150)의 표면으로 연장될 수 있다. 이어서, 유전막(DL)을 덮는 상부 전극(TE)이 형성될 수 있다.
하부 전극들(BE), 유전막(DL) 및 상부 전극(TE)은 커패시터들(CAP)을 구성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역과 상기 셀 영역을 둘러싸는 주변 영역으로 이루어진 기판;
    상기 기판의 상면과 평행한 제1 방향으로 연장하고, 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 인접하는 제1 행 및 제2 행을 따라 배치되고 상기 기판상에 제공되는 하부 전극들;
    상기 하부 전극들 상에 제공되는 상부 전극; 및
    상기 하부 전극들과 상기 상부 전극 사이에 개재되는 유전막을 포함하되,
    상기 제1 행의 가장 끝에 배치된 하부 전극은 상기 기판의 상기 주변 영역상에 제공되고,
    상기 제2 행의 가장 끝에 배치된 하부 전극은 상기 기판의 상기 셀 영역상에 제공되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 행의 가장 끝에 배치된 하부 전극과 상기 제1 행의 끝에서 두 번째에 배치된 하부 전극 사이의 상기 제1 방향으로의 거리는 제1 거리이고,
    상기 제1 행 내에서, 상기 하부 전극들은 상기 제1 방향을 따라 제2 거리로 배열되고,
    상기 제2 행 내에서, 상기 하부 전극들은 상기 제1 방향을 따라 제3 거리로 배열되되,
    상기 제2 거리와 상기 제3 거리는 실질적으로 동일한 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 거리는 상기 제2 거리 및 상기 제3 거리와 실질적으로 동일한 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체 장치는:
    상기 기판과 상기 하부 전극들 사이에 배치되는 층간 절연막;
    상기 층간 절연막 내에 배치되고, 서로 이격하는 랜딩 패드들; 및
    상기 층간 절연막 내에 배치되고, 평면적 관점에서 상기 랜딩 패드들을 둘러싸는 랜딩 댐을 더 포함하고,
    평면적 관점에서 상기 랜딩 패드들은 각각 상기 기판의 상기 셀 영역상에 제공되는 상기 하부 전극들과 중첩하고,
    평면적 관점에서 상기 랜딩 댐은 상기 기판의 상기 주변 영역상에 제공되는 상기 하부 전극들과 중첩되는 반도체 장치.
  5. 삭제
  6. 제4 항에 있어서,
    평면적 관점에서, 상기 제1 행의 끝에서 두 번째에 배치된 상기 하부 전극과 상기 랜딩 댐 사이의 최단 거리는 상기 제2 행의 가장 끝에 배치된 상기 하부 전극과 상기 랜딩 댐 사이의 최단 거리보다 작은 반도체 장치.
  7. 삭제
  8. 삭제
  9. 셀 영역과 상기 셀 영역을 둘러싸는 주변 영역으로 이루어진 기판;
    상기 기판 상에 배치되는 층간 절연막;
    상기 층간 절연막 내에 배치되고, 서로 이격하는 랜딩 패드들;
    상기 층간 절연막 내에 배치되고, 평면적 관점에서 상기 랜딩 패드들을 둘러싸는 랜딩 댐; 및
    상기 층간 절연막 상에 2차원적으로 배치되는 하부 전극들을 포함하되,
    상기 랜딩 패드들은 상기 기판의 상기 셀 영역상에 제공되고,
    상기 랜딩 댐은 상기 기판의 상기 주변 영역상에 제공되고,
    상기 하부 전극들은:
    상기 랜딩 패드들에 각각 접하는 제1 하부 전극들; 및
    상기 랜딩 댐에 접하는 제2 하부 전극들을 포함하며,
    상기 하부 전극들은 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 배열되는 제1 행들 및 제2 행들을 따라 배치되고,
    상기 제1 행들의 각각의 하부 전극들은 상기 제1 하부 전극들 및 적어도 하나의 상기 제2 하부 전극을 포함하고,
    상기 제2 행들의 각각의 하부 전극들은 상기 제1 하부 전극들을 포함하되, 상기 제2 하부 전극들은 포함하지 않는 반도체 장치.
  10. 삭제
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