JP5703041B2 - 半導体装置 - Google Patents
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Description
(実施の形態1)
まず、本実施の形態としてチップ状態の半導体装置について図1を用いて説明する。
図2を参照して、本実施の形態におけるMRAMは、複数(図2においては5列)のビット線BL(Y1〜Y5)と複数(図2においては6列)のディジット線DL(X1〜X6)とが磁気抵抗素子MRDと電気的に接続されている。ビット線BLとディジット線DLとは、平面視において互いに略直交する方向に延在する。
ピン層MPLは強磁性層からなる薄膜であることが好ましい。具体的にはPt(プラチナ)、Mn(マンガン)、Ni(ニッケル)、Co(コバルト)、Fe(鉄)、B(ボロン)、Ru(ルテニウム)からなる群から選択される1種以上から構成される金属単体または合金の膜であることが好ましい。またピン層MPLは、図4〜図6においては1層として図示されている。しかし一般にピン層MPLには、反強磁性層上に強磁性層が積層された2層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された4層構造、あるいは5層構造などが用いられる。ただし積層数や積層される膜の順序などはこれに限られない。ピン層MPLの全体の厚みは50nm以上100nm以下であることが好ましい。
本発明の実施の形態2は、実施の形態1と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図33〜図34を用いて説明する。
本発明の実施の形態3は、実施の形態1および実施の形態2と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図35を用いて説明する。
本発明の実施の形態4は、実施の形態1と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図36〜図38を用いて説明する。
本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
本実施の形態は、実施の形態1と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図39を用いて説明する。
第1の金属電極MO1および第2の金属電極MO2は、たとえばPtやRu、Taなどの、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に第2の金属電極MO2は、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば第1の金属電極MO1は100nmの厚みを有するPtからなり、第2の金属電極MO2は50nmの厚みを有するPtとすることが好ましい。
本実施の形態は、実施の形態1と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図40を用いて説明する。
下部電極LELおよび上部電極UELは、たとえばW(タングステン)やPt、Ru、Taなどの、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に上部電極UELは、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば下部電極LELは100nmの厚みを有するPtからなり、上部電極UELは50nmの厚みを有するPtとすることが好ましい。
Claims (8)
- 主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成された、磁化の向きに応じて電気抵抗が変化する、磁気抵抗素子が複数配置されたメモリセル領域と、
前記磁気抵抗素子と同一レイヤに配置される層間絶縁膜と、
平面視において前記メモリセル領域の周囲に配置された周辺回路領域とを備える半導体装置であり、
前記磁気抵抗素子は、磁化の向きが固定された磁化固定層と、磁化の向きが可変とされた磁化自由層と、前記磁化固定層と前記磁化自由層との間に挟まれるトンネル絶縁層とを含んでおり、
前記磁気抵抗素子の上方には、前記主表面に沿った方向に向けて延び、前記磁気抵抗素子の上面に接続された複数の第1の配線を有しており、
前記周辺回路領域には、前記第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、前記磁気抵抗素子を構成する前記磁化自由層と同一材質の層、前記トンネル絶縁層と同一材質の層および前記磁化固定層と同一材質の層が積層された積層構造が配置されており、
前記積層構造は、前記周辺回路領域にて平面視において隣接する1対の前記第2の配線の両方と重ならないように配置され、
平面視において、前記周辺回路領域には、前記第2の配線が配置されない位置に、前記積層構造と同一の構成を有する追加積層構造を有する、半導体装置。 - 前記積層構造は、平面視において前記周辺回路領域の前記第2の配線に沿って延在する、請求項1に記載の半導体装置。
- 前記積層構造は、平面視において前記周辺回路領域の前記第2の配線に沿う方向に関して複数の小積層構造に分割される、請求項1または2に記載の半導体装置。
- 前記小積層構造は、前記第2の配線と前記主表面上の他の回路とを電気的に接続する接続配線と平面視において重ならないように配置される、請求項3に記載の半導体装置。
- 前記積層構造は、平面視において前記第2の配線よりも小さく配置される、請求項1〜4のいずれかに記載の半導体装置。
- 前記積層構造は、前記周辺回路領域にて平面視において前記第2の配線の全面と重なるように配置される、請求項1または2に記載の半導体装置。
- 前記積層構造は、平面視において前記第2の配線よりも大きく配置される、請求項6に記載の半導体装置。
- 平面視における前記周辺回路領域の全体に対して前記積層構造が配置される領域の占有率の和は、前記メモリセル領域の全体における前記磁気抵抗素子が配置される領域の占有率の和よりも大きい、請求項1〜7のいずれかに記載の半導体装置。
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