JP2008218649A - 半導体装置およびその製造方法ならびに磁気メモリ素子 - Google Patents

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Abstract

【課題】種類の異なる磁気メモリ素子の個々の特性を有効に活用できる半導体装置およびその製造方法ならびに素子特性が多様な磁気メモリ素子を提供する。
【解決手段】半導体装置は、フリー層ＭＦを含む磁気トンネル接合ＴＭＲを有し、ＴＭＲの近傍に流れる電流が発生する磁場によって、フリー層ＭＦの磁化方向が制御される標準ＭＲＡＭと、フリー層ＭＦを含むＴＭＲを有し、ＴＭＲに供給されるスピン注入電流により、フリー層ＭＦの磁化方向が制御されるＳＴＴ−ＭＲＡＭとを備え、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭが同一基板上に搭載される。
【選択図】図１

Description

本発明は、種類の異なる磁気メモリ素子を同一基板上に搭載した半導体装置およびその製造方法に関する。また本発明は、スピントルク注入を用いた磁気メモリ素子に関する。
磁気メモリ素子は、ＭＲＡＭ( Magnetic Random Access Memory)とも称され、基本的な構造として、磁性膜からなるピン(pin)層およびフリー(free)層の間に極めて薄いトンネル絶縁層が介在した磁気トンネル接合構造を備える。こうした磁気トンネル接合構造は、一般に、ＴＭＲ(Tunneling Magnetoresistance)またはＭＴＪ(Magnetic Tunnel Junction)と称される。
ピン層での磁化方向は、一定の方向に固定される。一方、フリー層での磁化方向は、外部から制御可能である。ピン層の磁化方向とフリー層磁化方向が、同じ方向に向いた平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が低くなる。逆に、ピン層の磁化方向とフリー層磁化方向が、反対方向に向いた反平行状態である場合、磁気メモリ素子の積層方向に流れる電流の抵抗値が高くなる。従って、磁化方向の平行状態または反平行状態をデジタル値の「０」または「１」に関連付けて、抵抗値の変化を読み取ることによって、従来のＲＡＭと同様にメモリ素子として動作させることができる。
こうした磁気メモリ素子は、アドレスアクセスタイムおよびサイクルタイムがダイナミックＲＡＭより格段に高速で、スタティックＲＡＭと同程度に高速な読み書きが可能であり、フラッシュメモリより格段に低い消費電力で動作し、高集積度の不揮発性メモリを実現できることから、将来のメモリ素子として有望視されている。
磁気メモリ素子は、フリー層の磁化方向を制御する機構の相違に応じて、幾つかの種類に分類される。磁気トンネル接合構造の接合面をＸＹ面とし、接合面に垂直な方向をＺ方向として、Ｘ方向に沿った第１ラインおよびＹ方向に沿った第２ラインを磁気トンネル接合構造の近傍に配置し、第１ラインおよび第２ラインの電流の向きを独立に制御することによって、フリー層の磁化方向を制御することができる。こうした機構を持つ磁気メモリ素子を、ここでは標準ＭＲＡＭと称する。
一方、磁気トンネル接合構造の積層方向に流す電流の向きを変えることによって、フリー層の磁化方向を制御することができる。即ち、ピン層側から電流を流すと、ピン層の磁化方向と同じスピン方向を持つ電子のみがフリー層に注入され、異なるスピン方向を持つ電子はピン層により反射されてしまい、フリー層に到達しない。その結果、フリー層の磁化方向はピン層の磁化方向と一致するようになる。一方、フリー層側から電流を流すと、ピン層の磁化方向と同じスピン方向を持つ電子はピン層を透過してしまい、異なるスピン方向を持つ電子はピン層により反射されて、フリー層に注入される。その結果、フリー層の磁化方向はピン層の磁化方向と異なるようになる。こうした機構を持つ磁気メモリ素子を、ここではＳＴＴ(Spin Transfer Torque: スピントルク注入)−ＭＲＡＭと称する。
米国特許第５６９５８６４Ａ号明細書 米国特許第６７１４４４４Ｂ２号明細書 特表２００５−５３５１２５号公報 特開２００５−１１６９２３号公報 特開２００５−１５０４８２号公報 特開２０００−９０６７６号公報 特開２００４−１５８５１９号公報
上述した標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭは、書き込み動作の原理が異なることから、特性や性能の点での幾つかの相違がある。
まず、素子構造に関して、標準ＭＲＡＭは、２本の電流ラインを磁気トンネル接合に接近させて配置する必要がある。一方、ＳＴＴ−ＭＲＡＭは、書き込みラインと読み出しラインを共用するため、標準ＭＲＡＭのような２本の電流ラインは省略でき、素子の小型化に有利である。
次に、スケーリングに関して、磁気メモリ素子の集積度が高くなり、磁気トンネル接合のセルサイズが小さくなると、標準ＭＲＡＭの場合は、磁化反転に必要な書き込み電流が反比例で増加する傾向がある。ＳＴＴ−ＭＲＡＭの場合は、セルサイズが小さくなるほど、書き込み電流が減少する傾向がある。
次に、読み出し電流の制御に関して、ＳＴＴ−ＭＲＡＭは、書き込みラインと読み出しラインを共用しており、書き込み時は大きな電流が流れ、読み出し時は小さな電流が流れる。両者の電流を区別するために、書き込み電流と読み出し電流の間のマージンをある程度確保する必要がある。そのため、読み出し電流の大きさが、マージンの下限より低く制限されることから、アクセスタイムが比較的長くなる傾向がある。標準ＭＲＡＭの場合、読み出し電流の大きさに制限はなく、読み出し電流を大きくすることによって、アクセスタイムの高速化を図ることができる。
このように標準ＭＲＡＭは、高速アクセスが可能であるが、集積度が高くなるほど書き込み電流が増加するという特性を有する。一方、ＳＴＴ−ＭＲＡＭは、集積度が高くなるほど書き込み電流を減少させることができるが、アクセスタイムの短縮化は困難であるという特性を有する。
本発明の目的は、種類の異なる磁気メモリ素子の個々の特性を有効に活用できる半導体装置およびその製造方法を提供することである。
また本発明の目的は、素子特性の多様化を図ることができる磁気メモリ素子を提供することである。
本発明の一実施例によれば、上述のような標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に搭載した半導体装置が提供される。
標準ＭＲＡＭの磁気トンネル接合構造は、ＳＴＴ−ＭＲＡＭの磁気トンネル接合構造と同じであってもよく、相違していてもよい。
また、ＭＲＡＭの配置は、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭが相互にあるいは外部から磁気的な影響を受けないように、ある程度以上の距離を確保することが好ましい。
この実施例によれば、標準ＭＲＡＭは、高速アクセスが可能であることから、スタティックＲＡＭとの置換えに好都合であり、一方、ＳＴＴ−ＭＲＡＭは、高集積化が可能であることから、ダイナミックＲＡＭやフラッシュメモリとの置換えに好都合である。従って、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に搭載することによって、両者の特性を有効に活用することができ、例えば、マイクロプロセッサの周辺回路として混載した場合、データ転送の高速化、データ記憶の大容量化および不揮発化、消費電力の低減化が図られる。
実施の形態１．
図１（ａ）は、標準ＭＲＡＭの一例を示す部分斜視図であり、図１（ｂ）は、標準ＭＲＡＭの等価回路図である。図１（ｃ）は、ＳＴＴ−ＭＲＡＭの一例を示す部分斜視図であり、図１（ｄ）は、ＳＴＴ−ＭＲＡＭの等価回路図である。
まず、図１（ａ）を参照して、磁気トンネル接合ＴＭＲは、典型的には、磁性膜からなるピン層ＭＰと、極めて薄いトンネル絶縁層ＭＴと、磁性膜からなるフリー層ＭＦとがこの順で積層されて構成される。磁気トンネル接合ＴＭＲは、楕円などの異方性を持つ平面形状を有し、その長手方向が磁化容易軸となる。ここで、磁気トンネル接合ＴＭＲの接合面をＸＹ面とし、接合面に垂直な方向をＺ方向とする。
ビットラインＢＬは、磁気トンネル接合ＴＭＲの上方近傍を通過するようにＹ方向に沿って配置され、フリー層ＭＦと電気接続されている。なおフリー層ＭＦとビットラインＢＬは、Ｔａなどの上部電極（不図示）を介して接続してもよい。ディジットラインＤＬは、磁気トンネル接合ＴＭＲの下方近傍を通過するようにＸ方向に沿って配置される。ストラップＳＴ（下部電極）は、ディジットラインＤＬを迂回するように、磁気トンネル接合ＴＭＲのピン層ＭＰから−Ｙ方向に引き出された配線である。
磁気トンネル接合ＴＭＲの下方には、ドレイン領域ＤＲ、ゲート電極ＴＧおよびソース領域ＳＣを含むトランジスタＴＲが配置される。ドレイン領域ＤＲとストラップＳＴとは、パッドＰＤ、層間配線ＬＴなど、Ｚ方向の配線によって電気接続される。ソース領域ＳＣは、Ｘ方向に延びる読み出しラインＬＲと電気接続される。ゲート電極ＴＧも、Ｘ方向に延びている。
次に、標準ＭＲＡＭの動作について説明する。まず書き込み動作の場合、ビットラインＢＬに電流がＹ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れると、両者の電流による合成磁界が磁気トンネル接合ＴＭＲに印加され、フリー層ＭＦの磁化方向は合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、平面形状の長手方向に沿った第１方向に一致するようになる。
一方、ビットラインＢＬに電流が−Ｙ方向に流れて、ディジットラインＤＬに電流がＸ方向に流れた場合、上述の合成磁界に垂直な方向に合成磁界が発生し、フリー層ＭＦの磁化方向は、この合成磁界の方向に揃うようになる。続いて、電流がゼロになると、フリー層ＭＦの磁化方向は、上述の第１方向とは反対の第２方向に一致するようになる。
こうしてディジットラインＤＬの通電とともに、ビットラインＢＬでの電流の向きを制御することによって、フリー層ＭＦの磁化方向が第１方向または第２方向に制御可能になり、「０」または「１」の２値状態を記憶することができる。その後、通電オフの状態であってもフリー層ＭＦの磁化方向は保持される。
次に読み出し動作の場合、ディジットラインＤＬは関与せず、電流を、ビットラインＢＬ→磁気トンネル接合ＴＭＲ→ストラップＳＴ→パッドＰＤ・層間配線ＬＴ→トランジスタＴＲ→読み出しラインＬＲの経路で供給して、磁気トンネル接合ＴＭＲの抵抗値の変化をセンスアンプ（不図示）を用いて検出する。フリー層ＭＦの磁化方向がピン層ＭＰの磁化方向と平行であれば、抵抗値は低くなり、反平行であれば抵抗値は高くなる。従って、フリー層ＭＦの２値状態は、抵抗値の大小に反映されて、外部に読み出される。
こうしたＭＲＡＭをマトリクス状に多数配列することによって、大容量の不揮発性メモリを実現できる。この場合、ビットラインＢＬ、ディジットラインＤＬ、読み出しラインＬＲを共用するため、トランジスタＴＲを介在させることにより、ゲート電極ＴＧおよびビットラインＢＬによるマトリクス走査を実現する。
次に、ＳＴＴ−ＭＲＡＭについて説明する。図１（ｃ）を参照して、磁気トンネル接合ＴＭＲは、典型的には、磁性膜からなるピン層ＭＰと、極めて薄いトンネル絶縁層ＭＴと、磁性膜からなるフリー層ＭＦとがこの順で積層されて構成される。磁気トンネル接合ＴＭＲは、楕円などの異方性を持つ平面形状を有し、その長手方向が磁化容易軸となる。ここで、磁気トンネル接合ＴＭＲの接合面をＸＹ面とし、接合面に垂直な方向をＺ方向とする。
ビットラインＢＬは、磁気トンネル接合ＴＭＲの上方近傍を通過するようにＹ方向に沿って配置され、フリー層ＭＦと電気接続されている。なおフリー層ＭＦとビットラインＢＬは、Ｔａなどの上部電極（不図示）を介して接続してもよい。
磁気トンネル接合ＴＭＲの下方には、ドレイン領域ＤＲ、ゲート電極ＴＧおよびソース領域ＳＣを含むトランジスタＴＲが配置される。ドレイン領域ＤＲとピン層ＭＰとは、ストラップＳＴ（下部電極）、パッドＰＤ、層間配線ＬＴなど、Ｚ方向の配線によって電気接続される。ソース領域ＳＣは、Ｘ方向に延びる読み出しラインＬＲと電気接続される。ゲート電極ＴＧも、Ｘ方向に延びている。
次に、ＳＴＴ−ＭＲＡＭの動作について説明する。まず書き込み動作の場合、電流を、読み出しラインＬＲ→トランジスタＴＲ→パッドＰＤ・層間配線ＬＴ→ピン層ＭＰ→フリー層ＭＦ→ビットラインＢＬの経路で供給すると、ピン層ＭＰの磁化方向と同じスピン方向を持つ電子のみがフリー層ＭＦに注入され、異なるスピン方向を持つ電子はピン層ＭＰにより反射されてしまい、フリー層ＭＦに到達しない。その結果、フリー層ＭＦの磁化方向はピン層ＭＰの磁化方向と一致するようになる。
一方、電流を、ビットラインＢＬ→フリー層ＭＦ→ピン層ＭＰ→パッドＰＤ・層間配線ＬＴ→トランジスタＴＲ→読み出しラインＬＲの経路で供給すると、ピン層ＭＰの磁化方向と同じスピン方向を持つ電子はピン層ＭＰを透過してしまい、異なるスピン方向を持つ電子はピン層ＭＰにより反射されて、フリー層ＭＦに注入される。その結果、フリー層ＭＦの磁化方向はピン層ＭＰの磁化方向と異なるようになる。
こうしてビットラインＢＬでの電流の向きを制御することによって、フリー層ＭＦの磁化方向が制御可能になり、「０」または「１」の２値状態を記憶することができる。その後、通電オフの状態であってもフリー層ＭＦの磁化方向は保持される。
ＳＴＴ−ＭＲＡＭの読み出し動作については、標準ＭＲＡＭと同様である。
本発明では、こうした標準ＭＲＡＭとＳＴＴ−ＭＲＡＭとを同一基板に搭載することによって、両者の特性を有効に活用した高性能の半導体装置を実現する。
図２〜図９は、本発明に係る半導体装置の製造工程の一例を示す説明図であり、図２（ａ）〜図９（ａ）は標準ＭＲＡＭの部分平面図、図２（ｂ）〜図９（ｂ）はその部分断面図である。図２（ｃ）〜図９（ｃ）はＳＴＴ−ＭＲＡＭの部分平面図、図２（ｄ）〜図９（ｄ）はその部分断面図である。本実施形態では、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同じ製造プロセスを用いて同一基板上に形成する方法について説明する。
まず、図２を参照して、シリコン等の半導体基板１０の表面に、イオン注入によって不純物拡散層（半導体層）からなるドレイン領域ＤＲおよびソース領域ＳＣを形成し、さらにシリコン酸（窒）化膜またはhigh-k膜などからなるゲート絶縁膜を介してポリシリコンまたは金属などの導電膜からなるゲート電極ＴＧを設けることによって、ＭＯＳ−ＦＥＴ等のトランジスタＴＲを形成する。ＳＴＴ−ＭＲＡＭでは、２つのトランジスタＴＲがソース領域ＳＣを共有している。ドレイン領域ＤＲおよびソース領域ＳＣには金属(Ni,Co)シリサイド膜などの電極層が設けられる。特に、ソース領域ＳＣの電極層は、紙面垂直方向に延びる読み出しラインＬＲとして機能する。隣接するトランジスタＴＲの間には、電気絶縁性の素子分離領域１１を形成する。
次に、図３を参照して、基板１０の上に、酸化物や窒化膜などの層間絶縁膜２０を形成した後、ＣＭＰ(Chemical Mechanical Polishing)などで表面を平坦にする。次に、標準ＭＲＡＭではドレイン領域ＤＲに対応する箇所に、ＳＴＴ−ＭＲＡＭではドレイン領域ＤＲおよびソース領域ＳＣに対応する箇所にコンタクトホールをそれぞれ形成する。コンタクトホールの内面には、ＴａやＴｉまたはそれらの酸化膜や窒化膜などを積層したバリアメタル層を介在させてもよい。
各コンタクトホールに、Ｗ（タングステン）、Ｃｕ、Ｔａなどの金属を埋め込んだ後、ＣＭＰなどで表面を平坦化することにより、コンタクトホール内のみに金属が残留して、プラグ状の層間配線ＬＴ，２１がそれぞれ形成される。
次に、図４を参照して、層間絶縁膜２０の上に、酸化物や窒化膜などの層間絶縁膜３０を形成した後、ダマシン(damascene)技術を用いて、開口部の形成、Ｃｕなどの成膜、ＣＭＰによる平坦化を行って、ディジットラインＤＬ、パッドＰＤ、配線３１を層間絶縁膜３０に埋め込む。ディジットラインＤＬは、標準ＭＲＡＭにのみ設けられる。ＳＴＴ−ＭＲＡＭでの配線３１は、紙面垂直方向に延びており、読み出しラインＬＲのバイパス経路として機能する。
ここでは、１層構成のＣｕ配線層を設けた例を示したが、層間絶縁膜の形成とダマシン技術を繰り返し適用することによって、多層のＣｕ配線層を設けても構わない。
次に、図５を参照して、層間絶縁膜３０の上に、酸化物や窒化膜などの層間絶縁膜４０を形成し、ＣＭＰを施した後、パッドＰＤに対応する箇所にコンタクトホールを形成し、Ｗ（タングステン）、Ｃｕ、Ｔａなどの金属などを埋め込んで、ＣＭＰなどで平坦化すると、層間配線ＬＴが形成される。上述と同様に、コンタクトホールの内面にはバリアメタル層を介在させてもよい。
次に、図６を参照して、層間絶縁膜４０の上に、ストラップＳＴ(下部電極)用の金属層４１を全面に形成した後、ＴＭＲのピン層ＭＰ、トンネル絶縁層ＭＴ、フリー層ＭＦを順次、全面に形成する。続いて、ＴＭＲ用のマスクＭＫを用いて、写真製版、異方性エッチングを行うことにより、ＴＭＲのパターニングを行う。
図６（ａ）（ｂ）に示すように、各ＴＭＲは楕円の平面形状を有するが、上述したスケーリング特性により、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲと比べてより小型に形成できるため、１ビット当りの面積を小さくできる。つまり、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲより長径および短径の長さ（寸法）が小さい。
本実施形態では、標準ＭＲＡＭのＴＭＲとＳＴＴ−ＭＲＡＭのＴＭＲを同じプロセスで同時に作成しているため、両者は同じ層構成を有することになる。
次に、図７を参照して、ストラップＳＴ用のマスク（不図示）を用いて、写真製版、異方性エッチングを行うことにより、ストラップＳＴのパターニングを行う。ここでは、ＴＭＲ、ストラップＳＴの順にパターニングを行う例を示したが、ストラップＳＴ、ＴＭＲの順にパターニングを行っても構わない。
次に、図８を参照して、ＴＭＲ間の凹みに、酸化物や窒化膜などのＴＭＲ層間膜４２を形成した後、ＣＭＰなどでＴＭＲ層間膜４２を研磨して、表面を平坦にする。このとき、ＴＭＲ上部のＴＭＲ層間膜４２を除去して、ＴＭＲ上部（上部電極（不図示））を露出させることにより、その上部にビアホールを開口する必要がなく、セルサイズを小さくできると共に、プロセスを簡易にすることができる。もちろん標準的なプロセスとして、ＴＭＲ上にビアホールを開口してもよい。
次に、図９を参照して、ＴＭＲ層間膜４２の上に、ＣｕなどのビットラインＢＬをＴＭＲと電気接続するように形成する。ここでは、１層構成の配線層を設けた例を示したが、周辺回路などの配線のために、多層の配線層を設けても構わない。続いて、こうした配線層の上に、ＳｉＮやＳｉＯなどのパッシベーション膜５１，５２，５３を形成する。次に、ボンディングパッドやダイシングラインなど形成するために、写真製版、ドライエッチングなどを用いて、パッシベーション膜５１，５２，５３に開口を設ける。この後、ポリイミドなどの保護膜を成膜してもよい。
こうして同じ製造プロセスを用いて、同じ層構成を持つ標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に形成することによって、ＴＭＲ自体は同じ層構成を有するが、動作原理の異なるＭＲＡＭを同時に製造することができ、その結果、全体の製造コストを低減できる。例えば、マイクロプロセッサの周辺回路として混載した場合、標準ＭＲＡＭは、キャッシュメモリやプログラムメモリとして使用されているＳＲＡＭとの置換えが可能になる。また、ＳＴＴ−ＭＲＡＭは、メインメモリやデータメモリとして使用されているＤＲＡＭやＮＯＲ型フラッシュメモリとの置換えが可能になる。従って、データ転送の高速化、データ記憶の大容量化および不揮発化、消費電力の低減化が図られる。
実施の形態２．
図１０〜図１６は、本発明に係る半導体装置の製造工程の他の例を示す説明図であり、図１０（ａ）〜図１６（ａ）は標準ＭＲＡＭの部分平面図、図１０（ｂ）〜図１６（ｂ）はその部分断面図である。図１０（ｃ）〜図１６（ｃ）はＳＴＴ−ＭＲＡＭの部分平面図、図１０（ｄ）〜図１６（ｄ）はその部分断面図である。本実施形態では、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを異なる製造プロセスを用いて同一基板上に個別に形成する方法について説明する。
本実施形態において、基板１０にトランジスタＴＲを形成し、層間絶縁膜２０の内部に層間配線ＬＴ，２１を形成し、層間絶縁膜３０の内部にディジットラインＤＬ、パッドＰＤ、配線３１を形成し、層間絶縁膜４０の内部に層間配線ＬＴを形成し、その上にストラップＳＴ用の金属層４１を形成する各工程は、図２〜図５と同じであり説明を省略する。
ここでは、図１０に示すように、標準ＭＲＡＭを先に作成する。層間絶縁膜４０の上に、ストラップＳＴ用の金属層４１を全面に形成した後、標準ＭＲＡＭのＴＭＲのピン層ＭＰ、トンネル絶縁層ＭＴ、フリー層ＭＦを順次、全面に形成する。続いて、ＴＭＲ用のマスクＭＫ１を用いて、写真製版、異方性エッチングを行うことにより、ＴＭＲのパターニングを行う。一方、ＳＴＴ−ＭＲＡＭは、金属層４１を形成した状態で中断している。
次に、図１１を参照して、ストラップＳＴ用のマスク（不図示）を用いて、写真製版、異方性エッチングを行うことにより、標準ＭＲＡＭのストラップＳＴのパターニングを行う。ここでは、ＴＭＲ、ストラップＳＴの順にパターニングを行う例を示したが、ストラップＳＴ、ＴＭＲの順にパターニングを行っても構わない。ＳＴＴ−ＭＲＡＭでは、金属層４１が除去される。
次に、図１２を参照して、層間絶縁膜４０の上に、酸化物や窒化膜などの層間絶縁膜６０を形成する。続いて、ＣＭＰを施した後、ＳＴＴ−ＭＲＡＭにおいて、層間絶縁膜４０内の層間配線ＬＴに対応する箇所にコンタクトホールを形成し、Ｗ（タングステン）、Ｃｕ、Ｔａなどの金属などを埋め込んで、ＣＭＰなどで平坦化すると、第２の層間配線ＬＴが形成される。上述と同様に、コンタクトホールの内面にはバリアメタル層を介在させてもよい。
次に、図１３に示すように、ＳＴＴ−ＭＲＡＭを作成する。層間絶縁膜６０の上に、ストラップＳＴ用の金属層６１を全面に形成した後、ＳＴＴ−ＭＲＡＭのＴＭＲのピン層ＭＰ、トンネル絶縁層ＭＴ、フリー層ＭＦを順次、全面に形成する。続いて、ＴＭＲ用のマスクＭＫ２を用いて、写真製版、異方性エッチングを行うことにより、ＴＭＲのパターニングを行う。一方、標準ＭＲＡＭは、金属層６１を形成した状態で中断している。
ここで、標準ＭＲＡＭのＴＭＲおよびＳＴＴ−ＭＲＡＭのＴＭＲは楕円の平面形状を有するが、上述したスケーリング特性により、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲと比べてより小型に形成できるため、１ビット当りの面積を小さくできる。つまり、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲより長径および短径の長さ（寸法）が小さい。
次に、図１４を参照して、ストラップＳＴ用のマスク（不図示）を用いて、写真製版、異方性エッチングを行うことにより、ＳＴＴ−ＭＲＡＭのストラップＳＴのパターニングを行う。ここでは、ＴＭＲ、ストラップＳＴの順にパターニングを行う例を示したが、ストラップＳＴ、ＴＭＲの順にパターニングを行っても構わない。標準ＭＲＡＭでは、金属層６１が除去される。
次に、図１５を参照して、ＳＴＴ−ＭＲＡＭのＴＭＲ間の凹みに、酸化物や窒化膜などのＴＭＲ層間膜６２を形成する。続いて、ＣＭＰなどで、標準ＭＲＡＭの層間絶縁膜６０およびＳＴＴ−ＭＲＡＭのＴＭＲ層間膜６２を研磨して、表面を平坦にする。このとき、ＴＭＲ上部を露出させることにより、その上部にビアホールを開口する必要がなく、セルサイズを小さくできると共に、プロセスを簡易にすることができる。もちろん標準的なプロセスとして、ＴＭＲ上にビアホールを開口してもよい。
次に、図１６を参照して、標準ＭＲＡＭの層間絶縁膜６０の上に、ＣｕなどのビットラインＢＬをＴＭＲと電気接続するように形成する。ＳＴＴ−ＭＲＡＭのＴＭＲ層間膜６２の上にも、ＣｕなどのビットラインＢＬをＴＭＲと電気接続するように形成する。ここでは、１層構成の配線層を設けた例を示したが、周辺回路などの配線のために、多層の配線層を設けても構わない。続いて、こうした配線層の上に、ＳｉＮやＳｉＯなどのパッシベーション膜７１，７２を形成する。次に、ボンディングパッドやダイシングラインなど形成するために、写真製版、ドライエッチングなどを用いて、パッシベーション膜５１，５２，５３に開口を設ける。この後、ＰＩＸ膜などの保護膜を成膜してもよい。
こうして異なる製造プロセスを用いて、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に個別に形成することによって、最適な層構成を持つ標準ＭＲＡＭおよび最適な層構成を持つＳＴＴ−ＭＲＡＭを独立に設計し作成することができる。例えば、マイクロプロセッサの周辺回路として混載した場合、標準ＭＲＡＭは、キャッシュメモリやプログラムメモリとして使用されているＳＲＡＭとの置換えが可能になる。また、ＳＴＴ−ＭＲＡＭは、メインメモリやデータメモリとして使用されているＤＲＡＭやＮＯＲ型フラッシュメモリとの置換えが可能になる。従って、データ転送の高速化、データ記憶の大容量化および不揮発化、消費電力の低減化が図られる。
実施の形態３．
図１７（ａ）は、本発明に係る半導体装置のチップレイアウトの一例を示す平面図である。図１７（ｂ）は、本発明に係る半導体装置のチップレイアウトの他の一例を示す平面図である。
まず、図１７（ａ）を参照して、半導体装置９０は、ＣＰＵ（中央処理装置）９１と、周辺回路９２，９３と、標準ＭＲＡＭアレイ９４と、ＳＴＴ−ＭＲＡＭアレイ９５と、複数のパッド９６と、電源ラインやグランドライン等のパワーライン９７などで構成される。これらは１つの半導体基板上に配置され、ワンチップマイクロプロセッサとして構成される。
図１７（ａ）において、リードに接続される複数のパッド９６は、基板の上側エッジおよび下側エッジの周辺にそれぞれ配置し、２系統のパワーライン９７は、上側パッド９６および下側パッド９６に近接して配置している。ＣＰＵ９１、周辺回路９２，９３、標準ＭＲＡＭアレイ９４およびＳＴＴ−ＭＲＡＭアレイ９５は、パワーライン９７間のスペースに配置している。つまりパワーライン９７の、基板の外周からの距離は、標準ＭＲＡＭアレイ９４およびＳＴＴ−ＭＲＡＭアレイ９５の、基板の外周からの距離より小さい。
図１７（ｂ）は、ＬＯＣ(Lead On Chip)の構成を示すものであり、リードに接続される複数のパッド９６は、基板の中央に配置している。２系統のパワーライン９７は、上側パッド９６および下側パッド９６に近接して配置している。ＣＰＵ９１、周辺回路９２，９３、標準ＭＲＡＭアレイ９４およびＳＴＴ−ＭＲＡＭアレイ９５は、パワーライン９７と基板エッジの間のスペースに配置している。つまりパワーライン９７の、基板の外周からの距離は、標準ＭＲＡＭアレイ９４およびＳＴＴ−ＭＲＡＭアレイ９５の、基板の外周からの距離より大きい。
図１７（ａ）および図１７（ｂ）のいずれの配置においても、ＭＲＡＭは、書き込み動作時に磁場の影響を受けるため、標準ＭＲＡＭアレイ９４とＳＴＴ−ＭＲＡＭアレイ９５とを互いに遠ざけて、両者の距離Ｌ１は、５μｍ以上に設定することが好ましい。これによりメモリアレイ間の相互影響を排除することができる。
また、パワーライン９７は、比較的大きな電流が流れるため、周囲に比較的大きな磁場を発生する。そのため、標準ＭＲＡＭアレイ９４をパワーライン９７から遠ざけて、両者の距離Ｌ２，Ｌ３は、５μｍ以上に設定することが好ましい。同様に、ＳＴＴ−ＭＲＡＭアレイ９５もパワーライン９７から遠ざけて、両者の距離Ｌ４，Ｌ５は、５μｍ以上に設定することが好ましい。
こうして標準ＭＲＡＭアレイ９４およびＳＴＴ−ＭＲＡＭアレイを同一基板上に配置する場合、両者の配置を工夫することによって、外部磁界に起因する誤動作を防止することができる。
図１８は、矩形断面を持つ導体の周辺に発生する磁界分布を示すグラフである。ここで、矩形断面に一様に電流Ｉが流れると仮定し、辺長２ａ，２ｂの矩形断面をＸＹ面に配置し、矩形断面内の微小面積ｄｘ・ｄｙに流れる電流が、断面中心（原点）から距離ｒの位置で作る磁界成分（ｄＨｘ，ｄＨｙ）は、ビオサバールの法則を用いて、下記のように表される。但し、θはベクトルｒとＸ軸のなす角である。
Figure 2008218649
この磁界成分（ｄＨｘ，ｄＨｙ）を矩形断面の範囲で積分することによって、距離ｒの位置での電流Ｉによる磁界成分を計算することができる。
図１８（ａ）は、幅Ｗ＝４０μｍ、厚さｔ＝１μｍの電源配線に電流Ｉ＝１００ｍＡが流れたときの磁界分布を示す。図１８（ｂ）は、幅Ｗ＝２０μｍ、厚さｔ＝１μｍの電源配線に電流Ｉ＝１００ｍＡが流れたときの磁界分布を示す。図１８（ｃ）は、幅Ｗ＝１０μｍ、厚さｔ＝１μｍの電源配線に電流Ｉ＝１００ｍＡが流れたときの磁界分布を示す。
図１７に示すワンチップマイコンでは、動作電流は、一般に１００ｍＡ〜２００ｍＡで、電源配線の最大幅は１０μｍ〜２０μｍである。標準ＭＲＡＭアレイおよびＳＴＴ−ＭＲＡＭアレイは、電源配線と同一面内にあると考えられる。図１８（ａ）〜（ｃ）のグラフでは、最も外側にある０〜２［Ｏｅ］（地磁気レベルに相当）の範囲に標準ＭＲＡＭアレイおよびＳＴＴ−ＭＲＡＭアレイを配置することが好ましく、いずれの場合も５μｍ以上の間隔を確保すればよいことが判る。
実施の形態４．
図１９（ａ）〜図１９（ｃ）は、磁気トンネル接合ＴＭＲの各種例を示す構成図である。
図１９（ａ）に示すシングルピン構造は、下から順に、磁性膜からなるピン層と、極めて薄いトンネル絶縁層と、磁性膜からなるフリー層とが積層される。
図１９（ｂ）に示すデュアルピン(Dual Pin)構造は、下から順に、磁性膜からなる第１ピン層と、極めて薄いトンネル絶縁層と、磁性膜からなるフリー層と、比較的薄いスペーサ層と、磁性膜からなる第２ピン層とが積層される。この構造では、第１ピン層の磁化方向は第２ピン層の磁化方向と反平行であり、電流が下向きに流れる場合も上向きに流れる場合も、上下に配置された２つのピン層がスピンフィルタの役割を果たす。そのため、フリー層に注入される電子のスピンが各ピン層の磁化方向に揃うようになり、効率的な書き込み動作が可能になる。
図１９（ｃ）に示すデュアルＴＭＲ(Dual TMR)構造は、下から順に、磁性膜からなる第１ピン層と、極めて薄い第１トンネル絶縁層と、磁性膜からなるフリー層と、極めて薄い第２トンネル絶縁層と、磁性膜からなる第２ピン層とが積層される。この構造では、第１ピン層の磁化方向は第２ピン層の磁化方向と反平行であり、デュアルピン構造と同様に、電流が下向きに流れる場合も上向きに流れる場合も、上下に配置された２つのピン層がスピンフィルタの役割を果たす。そのため、フリー層に注入される電子のスピンが各ピン層の磁化方向に揃うようになり、効率的な書き込み動作が可能になる。
図２〜図９を参照して説明したように、同じ製造プロセスを用いて、同じ層構成を持つ標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に形成する場合、標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭともに図１９（ａ）のシングルピン構造、図１９（ｂ）のデュアルピン構造、あるいは図１９（ｃ）のデュアルＴＭＲ構造を採用することにより、製造プロセスの簡略化を図ることができる。
図１０〜図１６を参照して説明したように、異なる製造プロセスを用いて、異なる層構成を持つ標準ＭＲＡＭおよびＳＴＴ−ＭＲＡＭを同一基板上に個別に形成する場合、標準ＭＲＡＭはシングルピン構造を採用し、ＳＴＴ−ＭＲＡＭはデュアルピン構造あるいはデュアルＴＭＲ構造を採用することによって、ＳＴＴ−ＭＲＡＭ構成の最適化を図ることができる。
実施の形態５．
図２０は、シングルピン構造の層構成の一例を示す構成図である。シングルピン構造のＴＭＲにおいて、機能的な観点から、ピン層ＭＰ、トンネル絶縁層ＭＴおよびフリー層ＭＦに区別しているが、典型的なピン層ＭＰ及び／又はフリー層ＭＦは多層で構成される。
例えば、ピン層ＭＰは、Ｔａ層１０１、ＮｉＦｅ層１０２、ＩｒＭｎ層１０３、ＣｏＦｅ層１０４、Ｒｕ層１０５、ＣｏＦｅ層１０６で構成される。トンネル絶縁層ＭＴは、ＡｌＯで構成される。フリー層ＭＦは、ＣｏＦｅ層１１１、ＮｉＦｅ層１１２、Ｔａ層１１３で構成される。
これらのうちＣｏＦｅ層１０４、Ｒｕ層１０５、ＣｏＦｅ層１０６は、ＳＡＦ(Synthetic Anti-Ferromagnet)構造と呼ばれ、人工的に反強磁性を付与することによって、外部からの漏れ磁界の影響を低減することができる。
こうしたＳＡＦ構造は、ピン層ＭＰだけでなく、フリー層ＭＦにも設けてもよく、あるいはピン層ＭＰおよびフリー層ＭＦの両方に設けてもよい。さらにＳＡＦ構造は、シングルピン構造だけでなく、上述したデュアルピン構造のピン層及び／又はフリー層、あるいはデュアルＴＭＲ構造のピン層及び／又はフリー層に設けることも可能である。
実施の形態６．
図２１は、磁気トンネル接合ＴＭＲの平面形状の他の例を示す平面図である。図６および図１０では、標準ＭＲＡＭのＴＭＲおよびＳＴＴ−ＭＲＡＭのＴＭＲともに、楕円形状を持つ例を説明した。ここでは、ＳＴＴ−ＭＲＡＭのＴＭＲを楕円の２軸対称形状とし、標準ＭＲＡＭのＴＭＲをＤ字状の１軸対称形状として、両者の平面形状を異ならせるとともに、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲより面積を小さくしている。標準ＭＲＡＭの場合、こうしたＤ字状のＴＭＲにより、ビットラインＢＬの電流方向の変化に対するフリー層ＭＦの磁化方向の変化に非対称な特性が付与されるため、ノイズマージンが改善される。
実施の形態７．
本実施形態では、ＳＴＴ−ＭＲＡＭの磁気トンネル接合ＴＭＲの下方に、標準ＭＲＡＭと同様なディジットラインＤＬを配置して、即ち、図１（ａ）と同様な構造を持つＳＴＴ−ＭＲＡＭを採用している。この場合、ＳＴＴ−ＭＲＡＭのＴＭＲは、標準ＭＲＡＭのＴＭＲと同じ層構成または異なる層構成でもよく、構造的な観点からは標準ＭＲＡＭのようなシングルピン構造を採用してもよく、デュアルピン構造あるいはデュアルＴＭＲ構造を採用してもよい。
また、ＳＴＴ−ＭＲＡＭにディジットラインＤＬを追加する場合、ディジットラインＤＬとＴＭＲとの間の距離は、ビットラインＢＬとＴＭＲとの間の距離と同じでもよいが、異なっていてもよい。
また、ＳＴＴ−ＭＲＡＭにディジットラインＤＬを追加した場合、ビットラインＢＬに流れる電流値とディジットラインＤＬに流れる電流値とは同じもよいが、異なっていてもよい。
ＳＴＴ−ＭＲＡＭに、標準ＭＲＡＭと同様なディジットラインＤＬを配置し、ＳＴＴ−ＭＲＡＭの書き込み動作時にディジットラインＤＬにも同期して電流を流すことによって、スピントルク注入による磁化だけでなく、ディジットラインＤＬの通電によってフリー層の磁化を補完的に制御することができる。従って、標準ＭＲＡＭとＳＴＴ−ＭＲＡＭの中間的な特性を持つ種々のＭＲＡＭデバイス（以下、中間ＭＲＡＭと称する）を形成でき、ディジットラインＤＬの距離や電流値に応じて所望の特性を実現できる。
図１７では、標準ＭＲＡＭアレイ９４と、ＳＴＴ−ＭＲＡＭアレイ９５とを同一基板に混載した例を示したが、上述した中間ＭＲＡＭからなるＭＲＡＭアレイも一緒に混載することにより、３種類のＭＲＡＭを同一チップに搭載することができ、メモリ配置の多様化を図ることができる。
なお、標準ＭＲＡＭアレイ９４と上述した中間ＭＲＡＭアレイの２種類を同一基板に混載してもよく、あるいは、ＳＴＴ−ＭＲＡＭアレイ９５と上述した中間ＭＲＡＭアレイの２種類を同一基板に混載してもよい。
実施の形態８．
図６では、単一のフォトマスクを用いてＴＭＲ用のマスクＭＫを形成し、写真製版、異方性エッチングを行って、両者のＴＭＲを一回のパターニングで形成した。
本実施形態では、標準ＭＲＡＭとＳＴＴ−ＭＲＡＭのＴＭＲのサイズや平面形状が異なるため、個々に最適な複数のフォトマスクを用意し、個々に最適なマスクレイアウト、露光エッチング条件を用い、所望のパターンのみを残すように、写真製版・異方性エッチングを行うことにより、両者のＴＭＲパターンを別々に形成する。
これにより、標準ＭＲＡＭとＳＴＴ−ＭＲＡＭの各々の最適条件を使用することが可能となり、ＴＭＲパターンを精度よく形成できるとともに、プロセスマージンやデバイス動作マージンも拡大することができる。
図１（ａ）は、標準ＭＲＡＭの一例を示す部分斜視図、図１（ｂ）は、標準ＭＲＡＭの等価回路図、図１（ｃ）は、ＳＴＴ−ＭＲＡＭの一例を示す部分斜視図、図１（ｄ）は、ＳＴＴ−ＭＲＡＭの等価回路図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の一例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 本発明に係る半導体装置の製造工程の他の例を示す説明図である。 図１７（ａ）は、本発明に係る半導体装置のチップレイアウトの一例を示す平面図、図１７（ｂ）は、本発明に係る半導体装置のチップレイアウトの他の一例を示す平面図である。 矩形断面を持つ導体の周辺に発生する磁界分布を示すグラフである。 ＳＴＴ−ＭＲＡＭの磁気トンネル接合ＴＭＲの各種例を示す構成図である。 シングルピン構造の層構成の一例を示す構成図である。 磁気トンネル接合ＴＭＲの平面形状の他の例を示す平面図である。
符号の説明
１０ 基板、 １１ 素子分離領域、 ２０，３０ 層間絶縁膜、 ３１ 配線、
４０ 層間絶縁膜、 ４１ 金属層、 ４２ ＴＭＲ層間膜、
５１，５２，５３パッシベーション膜、 ６０ 層間絶縁膜、 ６１ 金属層、
６２ ＴＭＲ層間膜、 ７１，７２ パッシベーション膜、
９６ パッド、 ９７ パワーライン、 ＢＬ ビットライン、
ＤＬディジットライン、 ＭＰ ピン層、 ＭＴ トンネル絶縁層、
ＭＦ フリー層、 ＳＴ ストラップ、 ＴＭＲ 磁気トンネル接合、
ＴＲトランジスタ

Claims (33)

  1. 少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造の近傍に流れる電流が発生する磁場によって、磁気トンネル接合構造のフリー層の磁化方向が制御される第１磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造に供給されるスピン注入電流により、磁気トンネル接合構造のフリー層の磁化方向が制御される第２磁気メモリ素子とを備え、
    第１磁気メモリ素子および第２磁気メモリ素子が、同一基板上に搭載されていることを特徴とする半導体装置。
  2. 少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造の第１主面側および第２主面側に、第１配線および第２配線が互いに交差するようにそれぞれ配置されている第１磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造の第１主面側に、第３配線が配置されている第２磁気メモリ素子とを備え、
    第１磁気メモリ素子および第２磁気メモリ素子が、同一基板上に搭載されていることを特徴とする半導体装置。
  3. 第１磁気メモリ素子は、第２磁気メモリ素子と同じ層構成を有することを特徴とする請求項１または２記載の半導体装置。
  4. 第１磁気メモリ素子および第２磁気メモリ素子は、ピン層、トンネル絶縁層およびフリー層が積層された磁気トンネル接合構造を有することを特徴とする請求項３記載の半導体装置。
  5. 第１磁気メモリ素子および第２磁気メモリ素子は、第１ピン層、トンネル絶縁層、フリー層、スペーサ層および第２ピン層が積層された磁気トンネル接合構造を有することを特徴とする請求項３記載の半導体装置。
  6. 第１磁気メモリ素子および第２磁気メモリ素子は、第１ピン層、第１トンネル絶縁層、フリー層、第２トンネル絶縁層および第２ピン層が積層された磁気トンネル接合構造を有することを特徴とする請求項３記載の半導体装置。
  7. 第１磁気メモリ素子及び／又は第２磁気メモリ素子を構成するピン層およびフリー層のうち少なくとも１層が、ＳＡＦ(Synthetic Anti-Ferromagnet)構造を有することを特徴とする請求項４〜６のいずれかに記載の半導体装置。
  8. 基板上に、層間絶縁膜および配線層が積層された多層配線構造が設けられ、
    第１磁気メモリ素子および第２磁気メモリ素子は、該多層配線構造の同一層内に配置されることを特徴とする請求項１または２記載の半導体装置。
  9. 第１磁気メモリ素子の第１主面側に配置される第１配線と、第２磁気メモリ素子の第１主面側に配置される第３配線とが、該多層配線構造の同一層内に配置されることを特徴とする請求項８記載の半導体装置。
  10. 第１磁気メモリ素子は、第２磁気メモリ素子とは異なる層構成を有することを特徴とする請求項１または２記載の半導体装置。
  11. 第１磁気メモリ素子は、ピン層、トンネル絶縁層およびフリー層が積層された磁気トンネル接合構造を有し、
    第２磁気メモリ素子は、第１ピン層、トンネル絶縁層、フリー層、スペーサ層および第２ピン層が積層された磁気トンネル接合構造を有することを特徴とする請求項１０記載の半導体装置。
  12. 第１磁気メモリ素子は、ピン層、トンネル絶縁層およびフリー層が積層された磁気トンネル接合構造を有し、
    第２磁気メモリ素子は、第１ピン層、第１トンネル絶縁層、フリー層、第２トンネル絶縁層および第２ピン層が積層された磁気トンネル接合構造を有することを特徴とする請求項１０記載の半導体装置。
  13. 第１磁気メモリ素子及び／又は第２磁気メモリ素子を構成するピン層およびフリー層のうち少なくとも１層が、ＳＡＦ(Synthetic Anti-Ferromagnet)構造を有することを特徴とする請求項１１〜１２のいずれかに記載の半導体装置。
  14. 第１磁気メモリ素子は、平面視で第２磁気メモリ素子より大きい面積を有することを特徴とする請求項１または２記載の半導体装置。
  15. 第１磁気メモリ素子および第２磁気メモリ素子は、楕円の平面形状を有することを特徴とする請求項１または２記載の半導体装置。
  16. 第１磁気メモリ素子は、第２磁気メモリ素子とは異なる平面形状を有することを特徴とする請求項１または２記載の半導体装置。
  17. 第１磁気メモリ素子は、Ｄ字状の平面形状を有し、第２磁気メモリ素子は、楕円の平面形状を有することを特徴とする請求項１６記載の半導体装置。
  18. 基板上に、層間絶縁膜および配線層が積層された多層配線構造が設けられ、
    第１磁気メモリ素子および第２磁気メモリ素子は、該多層配線構造の異なる層内に配置されることを特徴とする請求項１または２記載の半導体装置。
  19. 第１磁気メモリ素子および第２磁気メモリ素子は、互いに５μｍ以上の距離を隔てて搭載されることを特徴とする請求項１または２記載の半導体装置。
  20. 基板上に、電源ラインおよびグランドラインが搭載され、
    第１磁気メモリ素子および第２磁気メモリ素子は、電源ラインおよびグランドラインから５μｍ以上の距離を隔てて搭載されることを特徴とする請求項１または２記載の半導体装置。
  21. 電源ラインおよびグランドラインの、基板の外周からの距離は、第１磁気メモリ素子の、基板の外周からの距離より小さいことを特徴とする請求項２０記載の半導体装置。
  22. 電源ラインおよびグランドラインの、基板の外周からの距離は、第１磁気メモリ素子の、基板の外周からの距離より大きいことを特徴とする請求項２０記載の半導体装置。
  23. 基板上に、プログラムに従ってデータ処理を実行するマイクロプロセッサが搭載され、
    第１磁気メモリ素子は、該マイクロプロセッサのキャッシュメモリとして機能し、
    第２磁気メモリ素子は、該マイクロプロセッサのメインメモリとして機能することを特徴とする請求項１または２記載の半導体装置。
  24. 基板上に、プログラムに従ってデータ処理を実行するマイクロプロセッサが搭載され、
    第１磁気メモリ素子は、該マイクロプロセッサのプログラムメモリとして機能し、
    第２磁気メモリ素子は、該マイクロプロセッサのデータメモリとして機能することを特徴とする請求項１または２記載の半導体装置。
  25. 少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造に供給されるスピン注入電流および該磁気トンネル接合構造の近傍に流れる電流が発生する磁場によって、磁気トンネル接合構造のフリー層の磁化方向が制御されることを特徴とする磁気メモリ素子。
  26. 磁気トンネル接合構造の第１主面側および第２主面側に、磁場発生用の電流が流れる第１配線および第２配線が互いに交差するようにそれぞれ配置され、
    第１配線に流れる電流値は、第２配線に流れる電流値とは異なることを特徴とする請求項２５記載の磁気メモリ素子。
  27. 磁気トンネル接合構造の第１主面側および第２主面側に、磁場発生用の電流が流れる第１配線および第２配線が互いに交差するようにそれぞれ配置され、
    磁気トンネル接合構造と第１配線との距離は、磁気トンネル接合構造と第２配線との距離とは異なることを特徴とする請求項２５記載の磁気メモリ素子。
  28. 請求項２５記載の第１磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造の近傍に流れる電流が発生する磁場によって、磁気トンネル接合構造のフリー層の磁化方向が制御される第２磁気メモリ素子とを備え、
    第１磁気メモリ素子および第２磁気メモリ素子が、同一基板上に搭載されていることを特徴とする半導体装置。
  29. 請求項２５記載の第１磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造に供給されるスピン注入電流により、磁気トンネル接合構造のフリー層の磁化方向が制御される第２磁気メモリ素子とを備え、
    第１磁気メモリ素子および第２磁気メモリ素子が、同一基板上に搭載されていることを特徴とする半導体装置。
  30. 請求項２５記載の第１磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造の近傍に流れる電流が発生する磁場によって、磁気トンネル接合構造のフリー層の磁化方向が制御される第２磁気メモリ素子と、
    少なくともピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を有し、該磁気トンネル接合構造に供給されるスピン注入電流により、磁気トンネル接合構造のフリー層の磁化方向が制御される第３磁気メモリ素子とを備え、
    第１磁気メモリ素子、第２磁気メモリ素子および第３磁気メモリ素子が、同一基板上に搭載されていることを特徴とする半導体装置。
  31. 絶縁膜の上に、ピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を形成する工程と、
    単一のフォトマスクを用いて磁気トンネル接合構造のパターニングを行って、平面視において互いに面積の異なる第１磁気メモリ素子および第２磁気メモリ素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  32. 絶縁膜の上に、ピン層、トンネル絶縁層およびフリー層を含む磁気トンネル接合構造を形成する工程と、
    第１フォトマスクを用いて磁気トンネル接合構造のパターニングを行って、第１磁気メモリ素子を形成する工程と、
    第２フォトマスクを用いて磁気トンネル接合構造のパターニングを行って、第２磁気メモリ素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  33. 第１絶縁膜の上に、ピン層、トンネル絶縁層およびフリー層を含む第１磁気トンネル接合構造を形成する工程と、
    第１フォトマスクを用いて磁気トンネル接合構造のパターニングを行って、第１磁気メモリ素子を形成する工程と、
    第２絶縁膜の上に、ピン層、トンネル絶縁層およびフリー層を含む第２磁気トンネル接合構造を形成する工程と、
    第２フォトマスクを用いて磁気トンネル接合構造のパターニングを行って、第２磁気メモリ素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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