KR102375641B1 - 자기 랜덤 액세스 메모리 보조 디바이스 및 제조 방법 - Google Patents

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Abstract

자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스는 기판 위에 배치되는 스핀 궤도 토크층, 및 스핀 궤도 토크층 위에 배치되는 자성층을 포함한다. 금속 산화물층이 자성층 위에 배치된다. 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 자성층 및 금속 산화물층으로부터 바깥쪽으로 연장되고, 제2 방향은 제1 방향에 수직이다.

Description

자기 랜덤 액세스 메모리 보조 디바이스 및 제조 방법{MAGNETIC RANDOM ACCESS MEMORY ASSISTED DEVICES AND METHODS OF MAKING}
<관련 출원>
본 출원은 2018년 9월 27일에 출원한 미국 임시 특허출원 제62/737,301호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 내용은 인용에 의해 본 명세서에 원용된다.
<배경>
자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)는, 휘발성 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)에 필적하는 성능과 저전력 소비로 휘발성 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)에 필적하는 밀도를 제공한다. 비휘발성 메모리(Non-Volatile Memory; NVM) 플래시 메모리와 비교하여, MRAM은 훨씬 빠른 액세스 시간을 제공하고 시간이 지남에 따라 최소한의 성능 저하를 겪는 반면, 플래시 메모리는 제한된 횟수만 다시 쓰기를 할 수 있다. MRAM의 한 유형은 스핀 전달 토크 랜덤 액세스 메모리(Spin Transfer Torque Random Access Memory; STT-RAM)이다. STT-RAM은 자기 터널링 접합(Magnetic Tunneling Junction; MTJ)을 통해 구동되는 전류에 의해 적어도 부분적으로 쓰기된 MTJ를 사용한다. MRAM의 또 다른 유형은 스핀 궤도 토크 RAM(Spin Orbit Torque RAM; SOT-RAM)이다.
본 개시는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 개략도이다.
도 2는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 개략적인 단면도이다.
도 3은 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 개략적인 단면도이다.
도 4는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 개략적인 단면도이다.
도 5는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 제조 방법을 나타내는 흐름도이다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스에 대한 제조 작업의 다양한 단계를 도시한다.
도 7a, 도 7b 및 도 7c는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스를 위한 제조 작업의 다양한 단계 중 하나를 도시한다.
도 8a, 도 8b 및 도 8c는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스를 위한 제조 작업의 다양한 단계 중 하나를 도시한다.
도 9a, 도 9b 및 도 9c는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스를 위한 제조 작업의 다양한 단계 중 하나를 도시한다.
도 10a 및 도 10b는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스를 도시한다.
도 11은 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 동작을 도시한다.
도 12a, 도 12b 및 도 12c는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 동작을 도시한다.
도 13은 본 개시의 일 실시예에 따른 MRAM 보조 비휘발성 물리적 복제 불가능 디바이스를 도시한다.
도 14는 쓰기 전류가 인가될 때 MRAM 보조 비휘발성 물리적 복제 불가능 디바이스의 랜덤 플립핑(random flipping)을 도시한다.
도 15는 본 개시의 일 실시예에 따른 MRAM 보조 디바이스의 제조 방법을 나타내는 흐름도이다.
도 16은 본 개시의 일 실시예에 따른 MRAM 보조 디바이스에의 쓰기 방법을 나타내는 흐름도다.
도 17은 본 개시의 일 실시예에 따른 MRAM 보조 디바이스의 제조 방법을 나타내는 흐름도이다.
도 18은 본 개시의 일 실시예에 따른 MRAM 보조 비휘발성 물리적 복제 불가능 디바이스의 랜덤성을 도시한다.
도 19a와 도 19b는 본 개시의 실시예에 따른 어레이 내의 MRAM 보조 디바이스에 대한 쓰기 및 읽기를 도시한다.
도 20a, 도 20b, 및 도 20c는 집적 회로에 내장된 MRAM 보조 디바이스를 도시한다.
아래의 개시는 본 발명의 다양한 피처를 구현하기 위한 많은 일 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배치 중 특정 실시예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 엘리먼트의 치수는 개시된 범위 또는 값으로 제한되지 않고, 공정 조건 및/또는 디바이스의 원하는 특성에 따라 다를 수 있다. 또한, 다음의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 컨택하지 않는 실시예를 포함할 수도 있다. 단순성 및 명확성을 위해 다양한 피처들이 다양한 스케일로 임의로 그려질 수 있다. 첨부 도면에서, 일부 층/피처는 간략화를 위해 생략될 수 있다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다. 또한, "~로 이루어진"이라는 용어는 "포함하는" 또는 "구성되는"을 의미할 수 있다. 또한, 다음의 제조 공정에서, 설명되는 작업 내에/사이에 하나 이상의 추가 작업이 있을 수 있고, 작업의 순서가 변화될 수 있다. 본 개시에서, "A, B 및 C 중 하나"라는 문구는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 언급되지 않는 한, A에서의 하나의 엘리먼트, B에서의 하나의 엘리먼트 및 C에서 하나의 엘리먼트를 의미하는 것은 아니다.
STT MRAM은, 비휘발성, 실리콘-상보성 금속 산화물 반도체(Silicon-Complementary Metal Oxide Semiconductor; Si-CMOS) 기술과의 호환성, 빠른 읽기 및 쓰기 속도, 높은 데이터 내구성 및 보존, 상대적으로 작은 비트 셀 크기 및 환경 강건성과 같은 특성으로 인해, 메모리를 필요로 하는 CMOS 집적 회로(Integrated Circuit; IC)를 위한 차세대 와해성 기술 중 하나이다. STT MRAM를 위한 높은 가치의 새로운 애플리케이션은 중앙 처리 장치(Central Processing Unit; CPU) 또는 마이크로 제어 장치(Micro-controller Unit; MCU)를 위한 낮은 수준의 캐시로, 이의 비휘발성으로 인한 시스템 고속 부스트 및 더 빠른 턴온의 이점을 제공한다. 그러나, 이러한 애플리케이션은 메모리 속도, 특히 읽기 속도보다 훨씬 느린 쓰기 속도에 대한 요구 사항이 높다. MCU를 위한 캐시 애플리케이션은 저전력 소비를 추가적으로 필요로 하는데, 이는 쓰기 동작 동안 자화(magnetization) 상태를 변화시키는 데에 상당한 전류를 필요로 하기 때문에 STT MRAM에서는 어렵다. 현재의 STT MRAM 기술에서, 필름 스택 및 쓰기 방식 최적화를 통한 쓰기 속도 개선 및 스택 최적화 및 임계 치수(Critical Dimension; CD) 감소를 통한 쓰기 전류 감소는, 내구성 및 보존 면에서 불가피한 성능 상충으로 인해 교착상태에 빠졌을 수 있다. 고주파 보조 쓰기 동작과 같은 새로운 아이디어가 제안되었지만, 이는 실현 불가능할 수 있다. 가장 좋은 기록의 STT MRAM 쓰기 속도 및 전류와 캐시 애플리케이션이 필요로 하는 쓰기 속도 및 전류 사이에는 상당한 차이가 있으며, 이는 쇼 스토퍼(show stopper)가 될 수 있다.
대조적으로, 스핀 오비탈 전송(또는 토크)(Spin-Orbital-Transfer; SOT) 자기 스위칭은 쓰기 전류 및 속도에 있어서 상당한 개선(order-of-magnitude improvenment)을 제공할 수 있는 가능성을 갖는 새로운 쓰기 개념이다. SOT는 고속 저전력 캐시 애플리케이션을 위한 솔루션으로 간주된다.
도 1은 본 개시의 일 실시예에 따른 스위칭에서 스핀-궤도 상호 작용을 사용하는 MRAM 보조 비휘발성 메모리(Non-Volatile Memory; NVM) 홀 효과의 개략도이다.
MRAM 보조 NVM 홀 효과 디바이스는, 지지층(5) 위에 형성된, 스핀 궤도 상호 작용(Spin-Orbit Interaction; SOT) 활성층으로서의 최하부 금속층(10)을 포함한다. 또한, MRAM 보조 NVM 홀 효과 디바이스는, 최하부 금속층(10) 위에 배치되는 자유 자성층 또는 데이터 저장층인 제1 자성층(20), 제1 자성층(20) 위에 배치되는 금속 산화물층(30), 및 일부 실시예에서, 금속 산화물층(30) 위에 배치되는, 기준층으로서의 제2 자성층(40)을 포함한다. 일부 실시예에서, 금속 산화물층(30)은 비자성이다. 일부 실시예에서, 전극으로서 최상부 도전층(50)이 제2 자성층(40) 위에 배치된다.
자유층(20)(제1 자성층)의 자기 모멘트는 스핀 궤도 상호 작용 효과를 사용하여 스위칭된다. 일부 실시예에서, 제1 자성층(20)의 자기 모멘트는 스핀 궤도 상호 작용 효과만을 사용하여 스위칭된다. 다른 실시예에서, 제1 자성층(20)의 자기 모멘트는 효과의 조합을 사용하여 스위칭된다. 예를 들어, 제1 자성층(20)의 자기 모멘트는 스핀-궤도 상호 작용에 의해 유도된 토크에 의해 보조될 수 있는 1차 효과로서 스핀 전달 토크를 사용하여 스위칭된다. 다른 실시예에서, 1차 스위칭 메커니즘은 스핀-궤도 상호 작용에 의해 유도된 토크이다. 이러한 실시예에서, 스핀 전달 토크를 비제한적으로 포함하는 다른 효과가 스위칭을 보조할 수도 있다.
최하부 금속층(10)은, 강한 스핀 궤도 상호 작용을 갖고 제1 자성층(20)의 자기 모멘트를 스위칭하는 데 사용될 수 있는 스핀 궤도 활성층이다. 최하부 금속층(10)은 스핀 궤도 자기장(H)을 생성하는 데 사용된다. 보다 구체적으로, 최하부 금속층(10)을 통해 면내에서 구동되는 전류 및 수반되는 스핀 궤도 상호 작용은 스핀 궤도 자기장(H)을 초래할 수 있다. 이 스핀 궤도 자기장(H)은 자화 상의 스핀 궤도 토크(T)와 동등하며, 여기서 제1 자성층(20) 내에서 T=―γ[M×H]이다. 따라서 토크와 자기장은 스핀 궤도 자기장과 스핀 궤도 토크로 상호 교환적으로 지칭될 수 있다. 이는 스핀 궤도 상호 작용이 스핀 궤도 토크 및 스핀 궤도 자기장의 근원이라는 사실을 반영한다. 스핀 궤도 토크는 최하부 금속층(10)의 평면에서 구동되는 전류 및 스핀 궤도 상호 작용에 대해 발생한다. 대조적으로, 스핀 전달 토크는, 스핀 분극 전하 캐리어를 제1 자성층(20)으로 주입하는, 제1 자성층(20), 비자성 금속 산화물층(30) 및 제2 자성층(40)(기준층)을 통해 흐르는 평면에 수직인 전류에 기인한다. 스핀 궤도 토크(T)는 제1 자성층(20)의 자기 모멘트를 자화 용이 축에 평행한 평형 상태로부터 빠르게 편향시킬 수 있다. 스핀 궤도 토크(T)는 제1 자성층(20)의 자화를 유사한 최대 진폭의 종래의 STT 토크보다 상당히 빠르게 기울일 수 있다. 일부 실시예에서, 스위칭은 스핀 궤도 토크를 사용하여 완료될 수 있다. 다른 실시예에서, 스핀 전달과 같은 다른 메커니즘이 사용되어 스위칭을 완료할 수 있다. 생성되는 스핀 궤도 자기장/스핀 궤도 토크는 제1 자성층(20)의 자기 모멘트를 스위칭하는 데 사용될 수 있다.
일부 실시예에서, 최하부 금속층(10)의 상호 작용은 스핀 홀 효과를 포함한다. 스핀 홀 효과를 위해, 전류(I+)가 제1 방향(x 방향)으로 최하부 금속층(10)의 평면(즉, 면내 전류(current-in-plane), 실질적으로 도 1의 x-y 평면)에서 구동된다. 다시 말해서, 전류(I+)는 최하부 금속층(10) 및 제1 자성층(20)을 포함하는 필름의 스택 방향에 수직으로(즉, 표면에 대한 법선(도 1에서 z 방향)에 수직으로) 구동된다. 전류 방향 및 표면에 대한 법선(z 방향)에 수직인 특정 배향의 스핀을 갖는 전하 캐리어는 최하부 금속층(10)의 표면에 축적된다. 이들 스핀 분극 캐리어의 대다수는 제1 자성층(20)(자유층)으로 확산된다. 이 확산은 제1 자성층(20)의 자화 상의 토크(T)를 초래한다. 자화 상의 토크는 전술한 바와 같이 자화 상의 유효 자기장과 동등하므로, 스핀 축적은 동등하게 제1 자성층(20)에 자기장(H)을 초래한다. 스핀 홀 효과를 위한 스핀 궤도 자기장은 스핀 궤도 분극과 제1 자성층(20)의 자기 모멘트의 외적(cross product)이다. 따라서, 토크의 크기는 캐리어의 면내 전류(I+)의 밀도 및 캐리어의 스핀 분극에 비례한다. 스핀 홀 효과는, 스핀 홀 효과에 의해 유도되는 편광이 제1 자성층(20)의 자화 용이 축에 평행할 때 도 1에 도시되는 자기 스택층을 스위칭하는 데 사용될 수 있다. 스핀 궤도 토크(T)를 얻기 위해, 전류 펄스는 최하부 금속층(10)을 통해 평면에서 구동된다. 결과적인 스핀 궤도 토크(T)는 댐핑 토크에 대응하여, 종래의 STT 스위칭과 유사한 방식으로 제1 자성층(20)의 자화를 스위칭하도록 한다.
SOT층을 통과하는 전류(I+)로 인한 이상 홀 효과(anomalous hall effect)와 역 스핀 홀 효과의 조합을 통해, 횡 전압(홀 전압)이 SOT층에 생성된다. 횡 전압은 일부 실시예에서 신호/메모리로서 사용된다. 도 1에 도시된 바와 같이, 일부 실시예에서, 전압계(90)는 전류 흐름 방향(x 방향)에 실질적으로 수직(횡 방향)인 제2 방향(y 방향)으로 연장되는 SOT층의 일부에 연결된다. 전압계는 제2 방향으로 SOT층의 가장자리에서 전위를 측정한다. 측정된 전위차는 제1 자성층(20)의 자기 배향을 나타낸다.
전술한 바와 같이, 최하부 금속층(10)은 제1 자성층(20)(자유층)과 강한 스핀 궤도 상호 작용을 일으키는 스핀 궤도 활성층이다. 일부 실시예에서, SOT층(10)은 중금속 또는 중금속에 의해 도핑된 재료를 포함한다. 예를 들어, 이러한 재료는 A 및 B에 의해 도핑된 M으로부터 선택될 수 있다. A는 Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Cd, In, Sb, Te, Hf, Ta(고저항 비정질 β-Ta 포함), W(α-W and β-W 포함), Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At 및/또는 이들의 조합을 포함하고; M은 Al, Ti, V, Cr, Mn, Cu, Zn, Ag, Hf, Ta, W, Re, Pt, Au, Hg, Pb, Si, Ga, GaMn 또는 GaAs 중 적어도 하나를 포함하고, B는 V, Cr, Mn, Fe, Co, Ni, P, S, Zn, Ga, Ge, As, Se, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In Sb, Te, I, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 중 적어도 하나를 포함한다. 일부 실시예에서, SOT층은 Ir 도핑된 Cu 및/또는 Bi 도핑된 Cu를 포함한다. 도핑은 약 0.1 내지 약 10 원자 퍼센트의 범위이다. 다른 실시예에서, SOT층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상이다. 최하부 금속층(10)의 두께는 일부 실시예에서 약 2 nm 내지 약 20 nm의 범위이고, 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위이다. 일부 실시예에서, 예를 들어 IrMn으로 이루어진 반강자성층은 최하부 금속층(10)과 지지층(5) 사이에 배치된다.
본 개시에서, "원소층" 또는 "화합물층"은 일반적으로 원소 또는 화합물의 함량이 99 % 초과임을 의미한다.
데이터 저장층으로서의 제1 자성층(20)은 스위칭 가능한 자기 모멘트를 갖는 자유층이다. 일부 실시예에서, 제1 자성층(20)은 강자성이며 Fe, Ni 및 Co 중 하나 이상을 포함한다. 일부 실시예에서, 제1 자성층(20)은 CoxFeyB를 포함한다. x 및 y의 값은 상이한 자기/결정질 특성을 얻기 위해 변할 수 있다. 일부 실시예에서, 제1 자성층(20)은 약 500가우스를 초과하는 보자력을 갖는다. 일부 실시예에서, 제1 자성층(20)은 약 500가우스 초과 내지 약 750가우스 범위의 보자력을 갖는다. 일부 실시예에서, 제1 자성층(20)은 약 500가우스 초과 내지 약 600가우스 범위의 보자력을 갖는다.
일부 실시예에서, 제1 자성층(20)은 도 2에 도시된 바와 같이 하부 자성층(22), 중간층(25) 및 상부 자성층(24)을 포함한다. 일부 실시예에서, 하부 자성층(22)은, 약 0.6 nm 내지 약 1.2 nmn 범위의 두께를 갖는 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층 및/또는 코발트 철(CoFe)층이다. 특정 실시예에서, 하부 자성층(22)은 FexCoyB1-x-y이며, 여기서 0.50≤x≤0.70 및 0.10≤y≤0.30이다. 다른 실시예에서, 0.55≤x≤0.65 및 0.15≤y≤0.25이다.
일부 실시예에서, 상부 자성층(24)은 약 1.0 nm 내지 약 3.0 nmn 범위의 두께를 갖는 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층 및/또는 코발트 철(CoFe)층이거나, 일부 실시예에서, 약 0.4 nm 내지 약 3.0 nm 범위의 두께를 갖는 NiFe층이다. 특정 실시예에서, 상부 자성층(24)은 FexCoyB1-x-y이며, 여기서 0.50≤x≤0.70 및 0.10≤y≤0.30이다. 다른 실시예에서, 0.55≤x≤0.65 및 0.15≤y≤0.25이다. 일부 실시예에서, 상부 자성층(24)은 하부 자성층(22)과 동일한 재료로 이루어진다. 다른 실시예에서, 상부 자성층(22)은 하부 자성층(22)과는 상이한 재료로 이루어진다.
일부 실시예에서, 중간 비자성층(25)은 커플링층이고, W, Mo, Pt 및 Ru 및 이들의 합금 중 하나 이상으로 이루어진다. 중간 비자성층(25)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 0.5 nm의 범위이다. 중간 비자성층(25)의 커플링 재료를 통해, 제1 자성층(20)의 하부 자성층(22)과 상부 자성층(24)이 커플링된다. 이러한 커플링은 대칭성을 깨뜨릴 수 있고, 따라서 장 자유 스위칭(field free switching)이 가능하다. 도 2에 도시된 바와 같이, 일부 실시예에서, 하부 자성층(22)의 자기장 방향은 실질적으로 수평(필름 스택 방향에 수직)인 반면, 상부 자성층(24)의 자기장 방향은 실질적으로 수직(필름 스택 방향에 평행)이다. 일부 실시예에서, 예를 들어, 하부 자성층(22)의 자기장 방향은 작은 각도(예를 들어, 1 내지 30도)로 기울어질 수 있으며, 이는 터널링 자기 저항(Tunneling Magnetoresistance; TMR) 비의 열화를 야기할 수 있다. 일부 실시예에서, TMR 비는 하부 자성층(22) 및 상부 자성층(24) 중 적어도 하나의 두께를 제어함으로써 최적화될 수 있다.
일부 실시예에서, 도 3에 도시된 바와 같이, 하부 자성층(22)과 중간 비자성층(25) 사이 및 중간 비자성층(25)과 상부 자성층(24) 사이에 계면층(26, 28)이 각각 배치된다. 일부 실시예에서, 계면층(26, 28)은 FeB로 이루어진다. 계면층(26, 28)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 2.0 nm의 범위이다. 중간 자성층(25)이 하부 자성층(22)과 상부 자성층(24) 사이에 배치(즉, 중간 비자성층(25)이 제1 자성층(20)에 삽입)되면, 데드층이 중간 비자성층(25)과 하부 자성층(22) 및/또는 상부 자성층(24) 사이의 계면에서 관찰될 수 있고, 이는 수직 자기 이방성(Perpendicular Magnetic Anisotropy; PMA)을 약화시킬 수 있다. 계면층(26, 28)을 삽입함으로써, 데드층을 억제하고 PMA를 유지 또는 개선할 수 있다.
비자성 금속 산화물층(30)은 유전체 재료로 이루어진다. 일부 실시예에서, 비자성 금속 산화물층(30)은 결정질 또는 비정질 산화 마그네슘(MgO)층을 포함한다. 다른 실시예에서, 비자성 금속 산화물층(30)은 알루미늄 산화물로 이루어진다. 일부 실시예에서, 비자성 금속 산화물층(30)은 약 0.3 nm 내지 약 2 nm 범위의 두께를 가지며, 다른 실시예에서, 비자성 금속 산화물층(30)의 두께는 약 0.5 nm 내지 약 1.0 nm의 범위이다. 금속 산화물층(30)은 일부 실시예에서 제1 자성층(20)의 수직 자기 이방성에 필요한 재료다.
일부 실시예에서, 디바이스는 제2 자성층(40)을 포함한다. 제2 자성층(40)은 자기 모멘트가 변하지 않는 기준층이다. 일부 실시예에서, 제2 자성층(40)은 전술한 바와 같이 제1 자성층(20)과 동일한 재료로 이루어진다. 일부 실시예에서, 제2 자성층(40)은 자성 재료의 복수의 층을 포함한다. 일부 실시예에서, 제2 자성층(40)은 코발트(Co) 및 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예에서, 제2 자성층(40)의 두께는 약 0.2 nm 내지 약 1.0 nm의 범위이고, 다른 실시예에서 약 0.3 nm 내지 약 0.5 nm의 범위이다.
일부 실시예에서, 제2 자성층(40)은 Ru와 같은 비자성층에 의해 분리된 강자성층을 갖는 합성 반강자성층을 포함하는 다층이다. 일부 실시예에서, 제2 자성층(40)의 자기 모멘트를 제자리에 고정시키는 반강자성층과 같은 고정층(pinning layer)은 Ru층을 사이에 두고 제2 자성층(40) 위에 배치된다. 일부 실시예에서, 제1 및 제2 자성층은 결정질이다.
일부 실시예에서, 디바이스는 전극으로서 최상부 도전층(50)을 포함한다. 최상부 도전층(50)은 Ta, Ru, Au, Cr, Pt, Cu, Ni, W 및 Al의 하나 이상의 층을 포함한다.
지지층(5)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 알루미늄 산화물, 마그네슘 산화물 또는 임의의 다른 적절한 재료와 같은 유전체 재료로 이루어진다. 일부 실시예에서, 지지층(5)은 반도체 디바이스 내의 얕은 트렌치 격리층, 층간 유전체(Interlayer Dielectric; ILD)층 또는 금속간 유전체(Inter-Metal Dielectric; IMD)층이다.
또한, 도 2에 도시된 바와 같이, 일부 실시예에서, 중간 금속층(60)은 비자성 금속 산화물층(30)과 제2 자성층(40) 사이에 배치된다. 일부 실시예에서, 중간 금속층(60)은 비자성 재료로 이루어진다. 특정 실시예에서, 중간 금속층(60)은 Mg로 이루어진다. 중간 금속층(60)의 두께는 일부 실시예에서 약 0.1 nm 내지 약 0.6 nm의 범위이고, 다른 실시예에서 약 0.2 nm 내지 약 0.5 nm의 범위이다. 다른 실시예에서, 중간 금속층이 사용되지 않는다.
일부 실시예에서, 도 2에 도시된 바와 같이, 반강자성층(70)이 제2 자성층(40) 위에 형성되고, 제3 자성층(80)이 반강자성층(70) 위에 형성된다. 반강자성층(70)은 제2 자성층(40)의 자기 모멘트를 고정시키는 것을 돕는다. 일부 실시예에서, 반강자성층(70)은 루테늄(Ru) 또는 임의의 다른 적절한 반강자성 재료를 포함한다. 일부 실시예에서, 반강자성층(70)의 두께는 약 0.2 nm 내지 약 0.8 nm의 범위이다.
제3 자성층(80)은 자성 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 제3 자성층(80)은 코발트, 철, 니켈 및 백금 중 하나 이상을 포함한다. 일부 실시예에서, 제3 자성층(80)의 재료는 제2 자성층(40)의 재료와 동일하거나 상이하다. 특정 실시예에서, 제3 자성층(80)은 CoPt층이다. 제3 자성층(80)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 1.5 nm의 범위이고, 다른 실시예에서 약 0.7 nm 내지 약 1.2 nm의 범위이다.
도 1 내지 도 3에 도시된 각각의 층은, 스퍼터링을 포함하는 물리적 기상 증착(Physical Vapor Deposition; PVD); 분자 빔 에피택시(Molecular Beam Epitaxy; MBE); 펄스 레이저 퇴적(Pulsed Laser Deposition; PLD); 원자층 퇴적(Atomic Layer Deposition; ALD); 전자빔(Electron Beam; e-beam) 에피택시; 화학적 기상 증착(Chemical Vapor Deposition; CVD); 또는 저압 CVD(Low Pressure Cvd; LPCVD), 초고진공 CVD(Ultrahigh Vacuum Cvd; UHVCVD), 감압 CVD(Reduced Pressure Cvd; RPCVD) 를 더 포함하는 파생 CVD 공정; 전기 도금, 또는 이들의 임의의 조합을 포함하는 적절한 형성 방법을 사용하여 형성될 수 있다.
일부 실시예에서, 필름 스택은 전술한 필름 형성 작업에 의해 형성되고, 필름 스택이 형성된 후, 하나 이상의 리소그래피 및 에칭 작업을 포함하는 패터닝 작업이 필름 스택에 수행되어 도 1에 도시된 바와 같이 SOT 셀을 형성한다.
일부 실시예에서, 최하부 금속층(10)이 지지층(5) 위에 형성된다. 최하부 금속층(10)은 PVD, CVD, ALD, 또는 임의의 다른 적절한 필름 형성 방법에 의해 형성될 수 있다. 다음으로, PVD, CVD, ALD, 또는 임의의 다른 적절한 필름 형성 방법을 사용하여 제1 자성층(20)이 형성된다. 전술한 바와 같이, 제1 자성층(20)은 하부 자성층(22), 중간 비자성층(25) 및 상부 자성층(24)을 포함한다. 일부 실시예에서, 제1 자성층(20)은 계면층(26, 28)을 더 포함한다. 이 층들은 최하부 금속층(10) 위에 순차적으로 형성된다. 또한, 나머지 층들이 제1 자성층(20) 위에 순차적으로 형성된다.
도 4는 본 개시의 일 실시예에 따른 SOT MRAM 셀의 개략적인 단면도이다. 이 실시예에서, 스택된 필름의 순서는 역전된다.
본 개시의 실시예는 홀 센서를 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)와 결합하여 비휘발성 메모리(Non-Volatile Memory; NVM) 디바이스를 제공한다. 외부 자기장을 필요로 하는 홀 센서와 달리, 본 개시의 실시예는 외부 자기장을 필요로 하지 않는다. 본 개시는 종래의 홀 효과 디바이스보다 덜 복잡한 비휘발성 홀 효과 디바이스를 제공한다.
MRAM 보조 NVM 홀 효과 디바이스를 제조하는 방법이 도 5 내지 도 9c를 참조하여 설명된다. 도 5는 본 개시의 일 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 제조 방법을 나타내는 흐름도이다. 작업(S210)에서, 스핀 궤도 토크층(10)이 기판(5) 위에 형성된다. 이어서, 작업(S220)에서, 자성층(20)이 스핀 궤도 토크층(10) 위에 형성된다. 작업(S230)에서, 금속 산화물층(30)이 그 후에 자성층(20) 위에 형성된다. 작업(S240)에서, 평면에서 볼 때, 스핀 궤도 토크층(10)의 일부가 제1 방향의 양측 및 제2 방향의 양측에서 자성층(20) 및 금속 산화물층(30)의 바깥쪽으로 연장되도록, 스핀 궤도 토크층(10), 자성층(20) 및 금속 산화물층(30)이 패터닝된다. 여기서, 제2 방향은 제1 방향에 수직이다.
본 개시의 일부 실시예에 따른 MRAM 보조 디바이스의 제조 방법이 도 6a 내지 도 9c를 참조하여 아래에서 추가로 설명된다. 도 6a에 도시된 바와 같이, 일부 실시예에서, 절연층(15)이 반도체 기판(5) 위에 형성된다. 일부 실시예에서, 반도체 기판(5)은 실리콘 기판이다. 일부 실시예에서, 기판(5)은 실리콘 웨이퍼이고, 절연층(15)은 실리콘 산화물층이다. 일부 실시예에서, 절연층(15)은 CVD 또는 PVD 작업에 의해 형성되고, 다른 실시예에서, 절연층은 기판(5)을 열 산화함으로써 형성된다.
일부 실시예에서, 하부 전극(45)은, 도 6b에 도시된 바와 같이, 기판(5) 및 절연층(15)의 일부를 따라 형성된다. 일부 실시예에서, 절연층(15)이 포토리소그래피 및 에칭 작업에 의해 형성되고 나서, 전기 도전성 재료가 퇴적된다. 일부 실시예에서, 과량의 전기 도전성 재료가 연마 또는 에칭 백 작업에 의해 제거된다. 일부 실시예에서, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 작업이 하부 전극(45) 및 절연층(15) 또는 기판(5)의 상부 표면을 평탄화하기 위해 수행된다. 일부 실시예에서, 전기 도전성 재료는 Ta, Ru, Au, Cr, Pt, W, Cu, Ni, Al 및 이들의 합금 중에서 선택된다.
이어서, 일부 실시예에서, 도 6c에 도시된 바와 같이, SOT층(10)이 절연층(15) 및 하부 전극(45) 위에 형성된다. 일부 실시예에서, SOT층(10)은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상으로 형성된다.
도 6d에 도시된 바와 같이, 자성층(20)이 SOT층(10) 위에 형성되고, 금속 산화물층(30)이 자성층(20) 위에 형성된다. 일부 실시예에서, 자성층은 CoxFeyB이고, 금속 산화물층(30)은 MgO로 층 스택을 형성한다. 일부 실시예에서, 층 스택은 금속 산화물층(30) 위에 형성된 하나 이상의 추가 자성층(40)을 포함하여 자성층(20)의 자기 특성(Hc)을 변경한다.
이어서, 도 7a, 도 7b, 및 도 7c에 도시된 바와 같이, 층 스택이 패터닝된다. 도 7a는 평면도이고, 도 7b는 도 7a의 A-A'를 따라 자른 단면도이고, 도 7c는 도 7a의 B-B'선을 따라 자른 단면도이다. 도시된 바와 같이, 제2 자성층(40), 금속 산화물층(30), 제1 자성층(20) 및 SOT층(10)은 십자형을 형성하도록 패터닝되지만, 본 개시는 이 형상에 제한되지 않는다. 층 스택은 포토리소그래피 및 에칭 작업을 사용하여 패터닝된다.
이어서, 도 8a, 도 8b, 및 도 8c에 도시된 바와 같이, 제2 자성층(40), 금속 산화물층(30) 및 제1 자성층(20)이, SOT층(10)에 비하여 폭이 감소되도록 추가로 패터닝된다. 도 8a는 평면도이고, 도 8b는 도 8a의 A-A' 선을 따라 자른 단면도이며, 도 8c는 도 8a의 B-B' 선을 따라 자른 단면도이다. 제2 자성층(40), 금속 산화물층(30) 및 제1 자성층(20)은 포토리소그래피 및 에칭 작업을 사용하여 추가로 패터닝된다. 선택적 제2 자성층(40), 금속 산화물층(30), 및 제1 자성층(20)은 이러한 패터닝된 층이 십자형 SOT층(10)의 중심부 위에 위치하도록 패터닝된다. 다시 말해서, SOT층(10)의 양측은 제1 자성층(20), 금속 산화물층(30) 및 선택적 제2 자성층(40)의 가장자리로부터 실질적으로 수직 방향으로 바깥쪽으로 연장된다. 일부 실시예에서, 하부 전극(45)은 십자형 SOT층(10)의 네 개의 단부에 전기적으로 연결된다.
다음으로, 일부 실시예에서, 전기 도전성 재료를 포함하는 상부 컨택(50)이 도 9a, 도 9b, 및 도 9c에 도시된 바와 같이 MRAM 보조 디바이스 상에 형성된다. 도 9a는 평면도이고, 도 9b는 도 9a의 A-A' 선을 따라 자른 단면도이며, 도 9c는 도 9a의 B-B' 선을 따라 자른 단면도이다. 상부 컨택(50)은 포토리소그래피 및 재료 퇴적 기술을 사용하여 형성될 수 있다.
도 10a는 본 개시의 실시예에 따른 MRAM 보조 NVM 홀 효과 디바이스의 단면도이고, 도 10b는 기판을 포함하지 않는 디바이스의 개략적인 등각도로서, 쓰기 전류가 인가되기 전의 디바이스의 동작을 도시한다.
도 11은 도 10a 및 도 10b의 MRAM 보조 NVM 홀 효과 디바이스의 개략적인 등각도이며, 자기 배향이 초기화될 때의 디바이스의 동작을 도시한다. 초기 자기 배향은 아래쪽을 가리키는 화살표(125)로 표시된다. 초기 자기 배향은 약 100 Oe(oersted, 에르스텟) 내지 약 2000 Oe의 범위의 자기장(120) 또는 고전류(115)를 인가함으로써 설정된다. 일부 실시예에서, 자기장은 약 200 Oe 내지 약 1000 Oe의 범위이다. 일부 실시예에서, 인가된 전류(115)는 x 방향을 따라 인가된 1×1011 A/m2를 초과하는 전류 밀도로 SOT층(10)에 인가된다. 일부 실시예에서, 전류(115)는 적어도 1 ns의 지속시간 동안 인가된 DC 펄스이다. 일부 실시예에서, DC 펄스(15)는 1 ns 내지 1 s의 지속시간 동안 인가된다. 일부 실시예에서, DC 펄스(15)는 1 ns 내지 1 ms의 지속시간 동안 인가된다. SOT층(10)의 단부에 연결된 전압계(90)에 의해 y 방향에 걸쳐 횡전압이 측정되어 자성층(20)의 자기 배향을 결정한다.
도 12a 내지 도 12c는 MRAM 보조 NVM 홀 효과 디바이스의 개략적인 등각도이다. 도 12a는 도 11의 MRAM 보조 디바이스에의 쓰기 전류(I+)의 인가를 도시한 개략도이다. 쓰기 전류(I+)는 x 방향을 따라 SOT층(10)에 인가되고, 횡전압이 y 방향을 따라 자성층(20)을 넘어 연장되는 SOT층(10)의 y 방향의 일부에 걸쳐 전압계(90)에 의해 측정된다. 도 12b에 도시된 바와 같이, 쓰기 전류(I+)가 특정 디바이스의 임계 전류 미만이면, 디바이스의 자기 배향(125)은 초기 상태로부터 변하지 않는다. 반면, 도 12c는 쓰기 전류가 임계 전류보다 크고 디바이스의 자기 배향이 플립될 때를 도시한다. 자기 배향(125)이 변화되었는지의 여부는 전압계(90)를 사용하여 전압 변화를 관찰함으로써 검증된다. 자기 배향은 전류에 종속된다. SOT-MRAM의 일부 실시예에서, 자기 배향은 동일한 전류 방향의 임계 전류보다 큰 추가 전류 펄스의 인가 시에 제2 자기 배향에서 제1 자기 배향으로 플립백(flip back)되지 않는다.
일부 실시예에서, 자성층의 자기 배향은 SOT층에 적어도 약 1×1011 A/m2의 전류 밀도를 인가함으로써 스위칭된다. 일부 실시예에서, SOT층에 인가되는 전류 밀도는 약 1×1011 A/m2 내지 약 1×1012 A/m2의 범위이다. 자기 배향을 변화시키기 위한 전류 밀도의 값이 디바이스 컴포넌트의 재료 특성에 의존하기 때문에, 본 개시는 이들 전류 밀도로 제한되지 않는다.
일부 실시예에서, 복수의 MRAM 보조 디바이스(또는 셀)가 어레이로 배열된다. 복수의 MRAM 보조 디바이스의 처리 온도 및 터널링 장벽층을 포함하는 MRAM 보조 디바이스의 개별층의 두께에 따라, MRAM 보조 디바이스의 자기 특성은 어레이의 개별 디바이스(셀)마다 다르다. 예를 들어, 디바이스의 라인 또는 어레이에 인가된 임계 전압에 가까운 특정 쓰기 전류는 일부 디바이스가 이의 자기 배향을 플립하도록 하는 반면, 어레이 내의 다른 디바이스는 스위칭하지 않을 수 있다. 특정 디바이스가 자기 배향을 변화시키는지 여부는 랜덤이며 각 디바이스의 층에서 국부화된 차이를 기초로 한다. 보자력은 특정 범위 내에서 랜덤으로 분포한다. 따라서, 일부 디바이스는 특정 쓰기 전류에서 자기 배향을 변화시킬 수 있지만, 다른 디바이스는 자기 배향을 변화시키지 않는다.
보자력에 있어서 이러한 자연적으로 발생하는 랜덤성은 본 개시에 따른 복수의 MRAM 보조 디바이스가 물리적으로 복제 불가능한 기능(Physical Unclonable Function; PUF) 애플리케이션에 사용될 수 있도록 한다. 일 실시예에서, 어레이(100) 내의 디바이스는 각각의 셀의 임계 전류를 초과하는 전류(I+)(130)를 SOT층(10) 내에 인가함으로써 초기화(0으로 설정)된다. 일부 실시예에서, 외부 자기장이 어레이의 복수의 디바이스를 초기화하는 데 사용된다. 도 13에 도시된 바와 같이, 각각의 개별 디바이스의 자기 배향(125)은 동일한 방향으로 설정된다. 다음으로, 도 14에서, 임계 전류에 가까운 쓰기 전류(I+)(135)가 어레이에 인가된다. 디바이스에 인가된 쓰기 전류(I+)(135)는 임계 전류에 가깝기 때문에, 도 14에 도시된 바와 같이, 일부 디바이스는 0에서 1로 플립되는 반면, 다른 디바이스는 0 상태로 유지될 것이다. 어레이에서 어떠한 특정 디바이스가 플립할 것인지는 랜덤이며 예측할 수 없다. 따라서 디바이스는 물리적으로 복제할 수 없다. 랜덤성은 일부 실시예에 있어서 제조 공정의 결과이다. 일부 실시예에서, 물리적 복제 불가능 기능은 어레이(100)에서 랜덤 패턴을 생성하는 데 사용된다. 일부 실시예에서, 이 랜덤 패턴은 전자 식별(electronic identification)로서 사용된다. 일부 실시예에서, 이러한 랜덤 패턴은 신용 카드 상의 자기 스트립과 같은 보안 특징으로서 사용될 수 있다.
일부 실시예에서, 쓰기 전류(I+)(135)를 다르게 하여, 자기 배향을 변화시키는 디바이스의 수를 변경한다. 쓰기 전류(I+)(135)는 임계 전류에 가깝기 때문에, 스핀 궤도 토크층(10)에 인가되는 쓰기 전류(I+)(135)를 감소시키는 것은 자성층(20)의 자기 배향이 변하는 디바이스의 개수를 감소시킬 것이다. 한편, 쓰기 전류를 증가시키면 자성층(20)의 자기 배향이 변하는 디바이스의 개수가 증가할 것이다.
일부 실시예에서, 도 13 및 도 14에 도시된 바와 같이, 어레이는 셀(100)의 선형 어레이이다. 셀은 스핀 궤도 토크층(10)에 의해 서로 연결되고, 선형 어레이는 쓰기 전류(I+) 흐름의 방향을 따라 연장된다. 일부 실시예에서, 셀(100)의 선형 어레이는 본 개시에 기술된 바와 같은 재료 퇴적, 포토리소그래피 및 에칭 작업에 의해 형성된다. 다른 실시예에서, MRAM 보조 셀의 복수의 선형 어레이는 평면에서 볼 때 MRAM 보조 셀의 복수의 행 또는 열을 갖는 2차원 어레이를 형성하도록 배열된다.
도 15는 본 개시의 일 실시예에 따른 MRAM 보조 디바이스의 제조 방법을 나타내는 흐름도이다. 작업(S310)에서, 스핀 궤도 토크층(10)이 기판(5) 위에 형성된다. 작업(S320)에서, 제1 자성층(20)이 스핀 궤도 토크층(10) 위에 형성된다. 이후, 작업(S330)에서, 금속 산화물층(30)이 자성층(20) 위에 형성된다. 다음으로, 일부 실시예에 있어서, 작업(S340)에서, 제2 자성층(40)이 금속 산화물층(30) 위에 형성된다. 작업(S350)에서, 평면에서 볼 때, 스핀 궤도 토크층(10)의 일부가 제1 방향의 양측 및 제2 방향의 양측에서 제1 자성층(20), 금속 산화물층(30), 및 제2 자성층(40)의 바깥쪽으로 연장되도록, 스핀 궤도 토크층(10), 제1 자성층(20), 금속 산화물층(30), 및 선택적 제2 자성층(40)이 패터닝되며, 제2 방향은 제1 방향에 수직이다. 일부 실시예에 있어서, 작업(S360)에서, 금속 산화물층(30)을 형성한 후에, 그리고 제2 자성층(40)을 형성하기 전에, 중간층(60)이 형성된다. 일부 실시예에 있어서, 작업(S370)에서, 도전층(50)이 제2 자성층(40) 위에 형성된다.
도 16은 본 개시의 일 실시예에 따른 MRAM 보조 디바이스에의 쓰기 방법을 나타내는 흐름도다. 작업(S410)에서, MRAM 보조 디바이스의 제1 자성층(20)의 자기 배향이 결정된다. 이 디바이스는 기판(5) 위에 배치되는 스핀 궤도 토크(Spin-Orbit Torque; SOT)층(10)을 포함한다. 제1 자성층(20)이 스핀 궤도 토크층(10) 위에 배치되고, 금속 산화물층(30)이 제1 자성층(20) 위에 배치된다. 일부 실시예에서, 자기 배향은, 디바이스의 자성층으로부터 SOT층 내의 전류 흐름 방향에 실질적으로 수직인 방향으로 연장되는 SOT층의 일부에 걸쳐 횡전압을 측정함으로써 결정된다. 작업(S420)에서, 적어도 1011 A/m2의 전류 밀도가 스핀 궤도 토크층(10)에 인가된다. 일부 실시예에 있어서, 작업(S430)에서, 적어도 1011 A/m2의 전류 밀도를 스핀 궤도 토크층에 인가한 후 제1 자성층(20)의 자기 배향이 변했는지 여부가 결정된다. 일부 실시예에 있어서, 작업(S440)에서, 제1 자성층(20)의 자기 배향이 변했는지 여부는 MRAM 보조 디바이스의 SOT층에 읽기 전류를 인가함으로써 결정된다. 일부 실시예에 있어서, 작업(S450)에서, 제1 자성층(20)의 자기 배향을 결정하는 단계는 MRAM 보조 비휘발성 홀 효과 디바이스의 SOT층에 읽기 전류를 인가하는 단계를 포함한다.
도 17은 본 개시의 일 실시예에 따른 MRAM 보조 디바이스의 제조 방법을 나타내는 흐름도이다. 작업(S510)에서, 스핀 궤도 토크층(10)이 기판(5) 위에 형성된다. 작업(S520)에서, 스핀 궤도 토크층(10)은 기판(5) 상에 십자형 스핀 궤도 토크층을 형성하도록 패터닝된다. 작업(S530)에서, 제1 자성층(20)이 십자형 스핀 궤도 토크층(10)의 중심부 위에 형성되고, 작업(S540)에서, 금속 산화물층(30)이 제1 자성층(20) 위에 형성된다. 평면에서 볼 때, 스핀 궤도 토크층(10)의 일부는 제1 방향의 양측 및 제2 방향의 양측에서 제1 자성층(20) 및 금속 산화물층(30)으로부터 바깥쪽으로 연장되고, 여기서 제2 방향은 제1 방향에 수직이다. 일부 실시예에 있어서, 작업(S550)에서, 제2 자성층(40)이 제1 자성층(20) 위에 형성된다. 일부 실시예에서, 개구부를 갖는 마스크가 스핀 궤도 토크층(10)의 중심부 위에 형성되고, 제2 자성층이 마스크 개구부 내에 형성된다. 일부 실시예에 있어서, 작업(S560)에서, 제1 자성층(20)을 형성하는 작업과 제2 자성층(40)을 형성하는 작업 사이에 중간층(60)이 형성된다. 일부 실시예에서, 개구부를 갖는 마스크가 스핀 궤도 토크층(10)의 중심부 위에 형성되고, 중간층(60)은 마스크 개구부 내에 형성된다. 일부 실시예에 있어서, 작업(S570)에서 제1 자성층을 형성하기 전에 스핀 궤도 토크층(10) 상에 마스크층이 형성되고, 작업(S580)에서, 마스크층에 스핀 궤도 토크층(10)의 중심부를 노출시키는 개구부가 형성된다. 일부 실시예에서, 마스크층은 포토레지스트층을 포함한다. 일부 실시예에서, 금속 산화물층(30)은 제1 자성층(20)의 수직 자기 이방성을 유지하는 재료를 포함한다. 일부 실시예에 있어서, 작업(S590)에서, 전기 도전층(50)이 제1 자성층(20) 위에 형성된다.
도 18은 임계 전류에 가까운 쓰기 전류의 인가시 MRAM 보조 디바이스의 10 X 8 어레이(600)에서의 랜덤성을 도시한다. 자기 배향을 변화시키는 디바이스는 "1"로 지정되고, 배향을 변화시키지 않는 디바이스는 "0"으로 지정된다. 층 두께의 변화와 같은 개별 SOT MRAM 셀의 작은 변화로 인해, 자기 배향을 변화시키는 셀의 랜덤 패턴 및 배향을 변화시키지 않는 셀이 생성된다. 따라서, 어레이는 전자 식별과 같은 물리적 복제 불가능 기능(Physical Unclonable Function; PUF) 애플리케이션에 사용될 수 있다. 일부 실시예에서, 이러한 랜덤 패턴은 신용 카드 상의 자기 스트립과 같은 보안 특징으로서 사용될 수 있다.
도 19a는 본 개시의 일 실시예에 따른 MRAM 보조 디바이스의 어레이를 포함하는 회로(700)의 배선의 일부를 도시한다. 디바이스는 워드 라인(Word Line; WL), 소스 라인(Source Line; SL) 및 비트 라인(Bit Line; BL)에 연결된다. 도시된 바와 같이, 쓰기 전류가 소스 라인(SL1)으로부터 워드 라인(WL1)으로 디바이스에 인가된다. 횡(홀) 전압 신호는 비트 라인(BL1)에서 읽기된다. 일부 실시예에서, Vreadout 반대편의 스핀 궤도 토크층의 부분이 플로팅된다. 전하가 SOT층의 플로팅측 상에 축적될 것이다. 다른 실시예에서, SOT층은 플로팅을 포함하지 않는다. 일부 실시예에서, 도 19b에 도시하는 바와 같이, 다른 비트 라인(BL1-, BL2-)이 Vreadout과는 스핀 궤도 토크층의 반대측에 접속된다. 일부 실시예에서, 스핀 궤도 토크층의 양측을 2 개의 비트 라인(예컨대, BL1+ 및 BL1-)에 접속하면 개선된 신호를 제공할 수 있다.
홀 전압 신호는 일부 실시예에서, 인가된 전류의 약 3 % 내지 약 50 %의 범위이다. 홀 전압 신호의 값은 SOT 재료에 종속된다. 특정 워드 라인(WL)이 활성화되면, 하나의 셀의 두 개의 트랜지스터가 턴온된다. 다음으로, 입력(또는 쓰기) 전류가 MRAM 보조 디바이스의 스핀 궤도 토크층을 통해 흐르고, 이는 홀 전압(Vreadout)을 생성한다. 홀 전압(Vreadout)은 셀의 데이터로서 비트 라인에 나타난다. 예를 들어, WL1 및 SL1을 활성화시키면, 11(WL1, BL1) 위치에서 전압 읽기 값(Vreadout)이 발생한다. WL1 및 BL2가 활성화되면 전압 읽기 값(Vreadout)이 12(WL1, BL2) 위치 등에서 발생한다.
도 20a, 도 20b, 및 도 20c는 집적 회로(800)에 내장된 MRAM 보조 디바이스(810)의 실시예를 도시한다. 도 20a에 도시된 바와 같이, 디바이스(810)는 집적 회로(800)의 소스 라인(SL), 비트 라인(BL) 및 워드 라인(WL)보다 높은 M2 배선 레벨에 위치한다. 이 디바이스는 전기 도전성 컨택(105)에 의해, M1 배선 레벨보다 낮은 트랜지스터(115, 115')의 소스/드레인 영역(75) 및 소스 라인(SL)에 연결된다. 트랜지스터(115, 115')는 반도체 기판(55)에 형성된 소스/드레인 영역(75) 사이의 채널 영역(65) 위에 게이트 전극(85) 및 게이트 유전층(95)을 포함한다. 일부 실시예에서, 인접한 트랜지스터(115, 115')의 게이트 전극(85)은 워드 라인(WL)에 의해 접속된다. 도 20b는 도 20a의 MRAM 보조 디바이스의 등각(3차원)도이고, 도 20c는 도 20a의 MRAM 보조 디바이스의 평면도이다.
본 개시에 따른 MRAM 보조 디바이스는 쓰기 전류 및 속도에 있어서 상당한 개선을 제공할 수 있다. 본 개시에 따른 디바이스는 고속, 저전력 캐시 애플리케이션에 유리하다. 일부 실시예에서, MRAM 보조 비휘발성 메모리 홀 센서 스위치가 형성된다. MRAM 보조 비휘발성 메모리 홀 센서 스위치에는 외부 자기장이 필요하지 않다. 일부 실시예에서, 본 개시에 따른 디바이스의 자기 비휘발성 메모리는 약 10년 이상 동안 자기 배향을 유지한다. 본 개시에 따른 디바이스의 보자력에서 자연적으로 발생하는 랜덤성은 전자 식별 애플리케이션을 포함하는 물리적 복제 불가능 기능(Physical Unclonable Function; PUF) 애플리케이션에 유리하다.
본 개시의 일 실시예는 기판 위에 배치되는 스핀 궤도 토크층, 및 상기 스핀 궤도 토크층 위에 배치되는 자성층을 포함하는 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스이다. 금속 산화물층이 상기 자성층 위에 배치된다. 상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 금속 산화물층은 상기 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 금속 산화물층은 MgO를 포함한다. 일 실시예에서, 상기 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함한다. 일 실시예에서, 상기 기판은 실리콘을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치된다. 일 실시예에서, 상기 자성층의 자기 배향은 1011 A/m2의 전류 밀도를 상기 스핀 궤도 토크층에 인가함으로써 변화된다. 일 실시예에서, 상기 디바이스는 외부 전류 및 자기장의 인가 없이 10년 동안 자기 배향을 유지한다. 일 실시예에서, 상기 디바이스는 상기 금속 산화물층 위에 배치되는 제2 자성층을 포함한다.
본 개시의 일 실시예는 기판 위에 스핀 궤도 토크층을 형성하는 단계 및 상기 스핀 궤도 토크층 상에 자성층을 형성하는 단계를 포함하는 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스를 제조하는 방법이다. 금속 산화물층이 상기 자성층 위에 형성된다. 상기 스핀 궤도 토크층, 상기 자성층 및 상기 금속 산화물층을 패터닝하여, 상기 스핀 궤도 토크층의 일부가 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되도록 하며, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 금속 산화물층은 상기 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 금속 산화물층은 MgO를 포함한다. 일 실시예에서, 상기 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함한다. 일 실시예에서, 상기 기판은 실리콘을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 스핀 궤도 토크층, 상기 자성층, 및 상기 금속 산화물층을 패터닝하여, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치되도록 한다.
본 개시의 또 다른 실시예는, 기판 위에 배치되는, 제1 방향으로 연장되는 제1 영역을 갖는 스핀 궤도 토크층을 포함하는 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 보조 비휘발성 물리적 복제 방지 기능(Physical Unclonable Function; PUF) 디바이스이다. 상기 스핀 궤도 토크층의 복수의 제2 영역은 상기 제1 방향에 수직인 제2 방향을 따라 연장된다. 상기 복수의 제2 영역은 상기 제1 방향을 따라 서로 이격된다. 복수의 제1 자성층이 상기 스핀 궤도 토크층의 상기 제1 영역 상에 배치된다. 상기 복수의 제1 자성층은 상기 스핀 궤도 토크층의 상기 제1 영역으로부터 상기 제2 방향으로 연장되는 한 쌍의 제2 영역 사이에 각각 위치한다. 금속 산화물층이 상기 각각의 제1 자성층 위에 배치된다. 일 실시예에서, 상기 디바이스는 상기 각각의 금속 산화물층 위에 배치되는 제2 자성층을 포함한다. 일 실시예에서, 상기 디바이스는 상기 각각의 금속 산화물층과 상기 제2 자성층 사이에 배치되는 중간층을 포함한다. 일 실시예에서, 상기 디바이스는 상기 각각의 금속 산화물층 위에 배치되는 도전층을 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 제1 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 제1 자성층의 자기 배향은 1011 A/m2의 전류 밀도를 상기 스핀 궤도 토크층에 인가함으로써 변화된다.
본 개시의 또 다른 실시예는, 기판 위에 스핀 궤도 토크층을 형성하는 단계, 및 상기 스핀 궤도 토크층을 패터닝하여 상기 기판 위에 십자형 스핀 궤도 토크층을 형성하는 단계를 포함하는 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스를 제조하는 방법이다. 제1 자성층이 상기 십자형 스핀 궤도 토크층의 중심부 위에 형성되고, 금속 산화물층이 상기 제1 자성층 위에 형성된다. 일 실시예에서, 상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 방법은 상기 제1 자성층을 형성하기 전에 상기 스핀 궤도 토크층 위에 마스크층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 마스크층 내에 상기 스핀 궤도 토크층의 중심부를 노출시키는 개구부를 형성하는 단계를 포함한다. 일 실시예에서, 상기 마스크층은 포토레지스트층을 포함한다. 일 실시예에서, 상기 금속 산화물층은 상기 제1 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 방법은 상기 제1 자성층 위에 도전층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 제1 자성층 위에 제2 자성층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 스핀 궤도 토크층의 중심부 위에 개구부를 갖는 마스크를 형성하는 단계를 포함하고, 상기 제2 자성층은 상기 마스크 개구부 내에 형성된다. 일 실시예에서, 상기 방법은 상기 제1 자성층과 상기 제2 자성층 사이에 중간층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 스핀 궤도 토크층의 중심부 위에 개구부를 갖는 마스크를 형성하는 단계를 포함하고, 상기 중간층은 상기 마스크 개구부 내에 형성된다.
본 개시의 또 다른 실시예는, 기판 위에 스핀 궤도 토크층을 형성하는 단계, 및 상기 스핀 궤도 토크층 위에 제1 자성층을 형성하는 단계를 포함하는 자기 랜덤 액세스 메모리 보조 디바이스를 제조하는 방법이다. 금속 산화물층이 상기 제1 자성층 위에 형성되고, 제2 자성층이 상기 금속 산화물층 위에 형성된다. 상기 스핀 궤도 토크층, 상기 제1 자성층, 상기 금속 산화물층, 및 상기 제2 자성층을 패터닝하여, 상기 스핀 궤도 토크층의 일부가 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층, 상기 금속 산화물층, 및 상기 제2 자성층으로부터 바깥쪽으로 연장되며, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 방법은 상기 제2 자성층 위에 도전층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 금속 산화물층과 상기 제2 자성층 사이에 중간층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 금속 산화물층은 상기 제1 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 제1 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함한다. 일 실시예에서, 상기 기판은 실리콘을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 스핀 궤도 토크층, 상기 자성층, 및 상기 금속 산화물층을 패터닝하여, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치되도록 한다.
또 다른 실시예는 기판 위에 스핀 궤도 토크층을 형성하는 단계, 및 상기 스핀 궤도 토크층 위에 제1 자성층을 형성하는 단계를 포함하는 자기 랜덤 액세스 메모리 보조 디바이스를 제조하는 방법이다. 금속 산화물층이 상기 제1 자성층 위에 형성된다. 제2 자성층이 상기 금속 산화물층 위에 형성된다. 상기 스핀 궤도 토크층, 상기 제1 자성층, 상기 금속 산화물층, 및 상기 제2 자성층을 패터닝하여, 상기 스핀 궤도 토크층의 일부가 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층, 상기 금속 산화물층, 및 상기 제2 자성층으로부터 바깥쪽으로 연장되도록 하며, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 방법은 상기 제2 자성층 위에 도전층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 금속 산화물층과 상기 제2 자성층 사이에 중간층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 금속 산화물층은 상기 제1 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 제1 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함한다. 일 실시예에서, 상기 기판은 실리콘을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 스핀 궤도 토크층, 상기 자성층, 및 상기 금속 산화물층을 패터닝하여, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치되도록 한다.
또 다른 실시예는 기판 위에 배치되는 스핀 궤도 토크층, 및 상기 스핀 궤도 토크층 위에 배치되는 제1 자성층을 포함하는 자기 랜덤 액세스 메모리 보조 디바이스이다. 금속 산화물층이 상기 제1 자성층 위에 배치되고, 제2 자성층이 상기 금속 산화물층 위에 배치된다. 상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층, 상기 금속 산화물층, 및 상기 제2 자성층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직이다. 일 실시예에서, 상기 금속 산화물층은 상기 제1 자성층의 수직 자기 이방성을 유지하는 재료를 포함한다. 일 실시예에서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는다. 일 실시예에서, 상기 금속 산화물층은 MgO를 포함한다. 일 실시예에서, 상기 제1 자성층은 CoFeB 재료를 포함한다. 일 실시예에서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함한다. 일 실시예에서, 상기 기판은 반도체 기판을 포함하고, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재된다. 일 실시예에서, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치된다. 일 실시예에서, 상기 디바이스는 상기 제2 자성층 위에 배치되는 도전층을 포함한다. 일 실시예에서, 상기 디바이스는 상기 금속 산화물층과 상기 제2 자성층 사이에 배치되는 중간층을 포함한다. 일 실시예에서, 상기 제1 자성층의 자기 배향은 1011 A/m2의 전류 밀도를 상기 스핀 궤도 토크층에 인가함으로써 변화된다. 일 실시예에서, 상기 디바이스는 외부 전류 및 자기장의 인가 없이 10년 동안 자기 배향을 유지한다.
또 다른 실시예는 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 보조 비휘발성 홀 효과 디바이스의 제1 자성층의 자기 배향을 결정하는 단계를 포함하는 MRAM 보조 디바이스에의 쓰기 방법이다. 상기 디바이스는, 기판 위에 배치되는 스핀 궤도 토크층; 상기 스핀 궤도 토크층 위에 배치되는 상기 제1 자성층, 및 상기 제1 자성층 위에 배치되는 금속 산화물층을 포함한다. 상기 스핀 궤도 토크층에 적어도 1011 A/m2의 전류 밀도를 인가한다. 일 실시예에서, 상기 방법은 상기 스핀 궤도 토크층에 적어도 1011 A/m2의 전류 밀도를 인가한 후에 상기 제1 자성층의 자기 배향이 변했는지 여부를 결정하는 단계를 포함한다. 일 실시예에서, 상기 제1 자성층의 자기 배향이 변했는지를 결정하는 단계는 읽기 전류를 상기 MRAM 보조 디바이스에 인가하는 단계를 포함한다. 일 실시예에서, 상기 제1 자성층의 자기 배향을 결정하는 단계는 읽기 전류를 상기 MRAM 보조 디바이스에 인가하는 단계를 포함한다.
또 다른 실시예는, 복수의 자기 랜덤 액세스 메모리 보조 셀 각각의 자성층이 제1 배향으로 배향되도록 상기 복수의 자기 랜덤 액세스 메모리 보조 셀을 초기화하는 단계를 포함하는 랜덤 데이터를 생성하는 방법이다. 상기 복수의 자기 랜덤 액세스 메모리 보조 셀 각각은 스핀 궤도 토크층, 상기 스핀 궤도 토크층 위에 배치되는 상기 자성층, 및 상기 자성층 위에 배치되는 비자성층을 포함한다. 상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 자성층 및 상기 비자성층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직이며, 인접한 자기 랜덤 액세스 메모리 보조 셀은 상기 스핀 궤도 토크층에 의해 상기 제1 방향을 따라 서로 연결된다. 하나 이상의 상기 자기 랜덤 액세스 메모리 보조 셀의 자성층의 자기 배향이 상기 제1 배향에서 제2 배향으로 변화되도록 상기 제1 방향을 따라 상기 스핀 궤도 토크층에 전류가 인가된다. 일 실시예에서, 상기 방법은 상기 제1 배향에서 상기 제2 배향으로 변화하는 자성층의 개수를 변경하기 위해 상기 전류를 변화시키는 단계를 포함한다. 일 실시에에서, 상기 복수의 자기 랜덤 액세스 메모리 보조 셀 각각의 자성층이 제1 배향으로 배향되도록 상기 복수의 자기 랜덤 액세스 메모리 보조 셀을 초기화하는 단계는 상기 복수의 자기 랜덤 액세스 메모리 보조 셀에 외부 자기장을 인가함으로써 수행된다. 일 실시예에서, 상기 복수의 자기 랜덤 액세스 메모리 보조 셀 각각의 자성층이 제1 배향으로 배향되도록 상기 복수의 자기 랜덤 액세스 메모리 보조 셀을 초기화하는 단계는 상기 스핀 궤도 토크층에 상기 제1 방향으로 전류를 인가함으로써 수행된다. 일 실시예에서, 상기 복수의 자기 랜덤 액세스 메모리 보조 셀은 선형 어레이이다. 일 실시예에서, 상기 복수의 자기 랜덤 액세스 메모리 보조 셀은 평면에서 볼 때 2차원 어레이이다. 일 실시예에서, 상기 비자성층은 금속 산화물층이다. 일 실시예에서, 상기 금속 산화물은 MgO이다. 일 실시예에서, 각각의 자기 랜덤 액세스 메모리 보조 셀은 상기 비자성층 위에 배치되는 제2 자성층을 포함한다.
모든 이점이 본 개시에서 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 이점이 요구되지 않으며, 다른 실시예 또는 예는 다른 이점을 제공할 수 있다는 것을 이해할 것이다.
전술한 바는 몇몇 실시예의 특징을 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 디자인 또는 변화하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변화, 치환 및 변형을 행할 수 있음을 알 것이다.
<부기>
1. 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스에 있어서,
기판 위에 배치되는 스핀 궤도 토크층;
상기 스핀 궤도 토크층 위에 배치되는 자성층; 및
상기 자성층 위에 배치되는 금속 산화물층을 포함하고,
상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직인, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
2. 제1항에 있어서, 상기 금속 산화물층은 상기 자성층의 수직 자기 이방성을 유지하는 재료를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
3. 제1항에 있어서, 상기 자성층은 500가우스를 초과하는 보자력을 갖는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
4. 제1항에 있어서, 상기 금속 산화물층은 MgO를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
5. 제1항에 있어서, 상기 자성층은 CoFeB 재료를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
6. 제1항에 있어서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
7. 제1항에 있어서, 상기 기판은 반도체 기판을 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
8. 제1항에 있어서, 상기 기판은 반도체 기판을 포함하며, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재되는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
9. 제1항에 있어서, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치되는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
10. 제1항에 있어서, 상기 금속 산화물층 위에 배치되는 제2 자성층을 더 포함하는 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
11. 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 보조 비휘발성 물리적 복제 방지 기능(Physical Unclonable Function; PUF) 디바이스에 있어서,
기판 위에 배치되는, 제1 방향으로 연장되는 제1 영역을 갖는 스핀 궤도 토크층;
상기 제1 방향에 수직인 제2 방향을 따라 연장되는 상기 스핀 궤도 토크층의 복수의 제2 영역으로서, 상기 제1 방향을 따라 서로 이격되는 상기 복수의 제2 영역;
상기 스핀 궤도 토크층의 상기 제1 영역 상에 배치되는 복수의 제1 자성층으로서, 상기 스핀 궤도 토크층의 상기 제1 영역으로부터 상기 제2 방향으로 연장되는 한 쌍의 제2 영역 사이에 각각 위치하는 상기 복수의 제1 자성층; 및
각각의 상기 제1 자성층 위에 배치되는 금속 산화물층을 포함하는 MRAM 보조 비휘발성 PUF 디바이스.
12. 제11항에 있어서, 상기 각각의 금속 산화물층 위에 배치되는 제2 자성층을 더 포함하는 MRAM 보조 비휘발성 PUF 디바이스.
13. 제12항에 있어서, 상기 각각의 금속 산화물층과 상기 제2 자성층 사이에 배치되는 중간층을 더 포함하는 MRAM 보조 비휘발성 PUF 디바이스.
14. 제11항에 있어서, 상기 각각의 금속 산화물층 위에 배치되는 도전층을 더 포함하는 MRAM 보조 비휘발성 PUF 디바이스.
15. 제11항에 있어서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함하는, MRAM 보조 비휘발성 PUF 디바이스.
16. 제11항에 있어서, 상기 기판은 반도체 기판을 포함하며, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재되는, MRAM 보조 비휘발성 PUF 디바이스.
17. 제11항에 있어서, 상기 제1 자성층은 CoFeB 재료를 포함하는, MRAM 보조 비휘발성 PUF 디바이스.
18. 제11항에 있어서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는, MRAM 보조 비휘발성 PUF 디바이스.
19. 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스를 제조하는 방법에 있어서,
기판 위에 스핀 궤도 토크층을 형성하는 단계;
상기 스핀 궤도 토크층을 패터닝하여 상기 기판 위에 십자형 스핀 궤도 토크층을 형성하는 단계;
상기 십자형 스핀 궤도 토크층의 중심부 위에 제1 자성층을 형성하는 단계; 및
상기 제1 자성층 위에 금속 산화물층을 형성하는 단계를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스의 제조 방법.
20. 제19항에 있어서, 상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직인, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스의 제조 방법.

Claims (10)

  1. 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스에 있어서,
    기판 위에 배치되는 스핀 궤도 토크층;
    상기 스핀 궤도 토크층 위에 배치되는 제1 자성층;
    상기 제1 자성층 위에 배치되는 금속 산화물층;
    상기 금속 산화물층 위에 배치되는 제2 자성층;
    상기 제2 자성층 위에 배치되는 반강자성층; 및
    상기 제2 자성층 위에 배치되는 제3 자성층
    을 포함하고,
    상기 스핀 궤도 토크층의 일부는 평면에서 볼 때 제1 방향의 양측 및 제2 방향의 양측에서 상기 제1 자성층 및 상기 금속 산화물층으로부터 바깥쪽으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직인, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  2. 제1항에 있어서, 상기 금속 산화물층은 상기 제1 자성층의 수직 자기 이방성을 유지하는 재료를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  3. 제1항에 있어서, 상기 제1 자성층은 500가우스를 초과하는 보자력을 갖는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  4. 제1항에 있어서, 상기 제1 자성층은 CoFeB 재료를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  5. 제1항에 있어서, 상기 스핀 궤도 토크층은 백금, 텅스텐, 탄탈럼 및 PtMn 중 하나 이상을 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  6. 제1항에 있어서, 상기 기판은 반도체 기판을 포함하며, 상기 반도체 기판과 상기 스핀 궤도 토크층 사이에 절연층이 개재되는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  7. 제1항에 있어서, 상기 스핀 궤도 토크층은 평면에서 볼 때 십자형이고, 상기 제1 자성층 및 상기 금속 산화물층은 상기 십자형의 스핀 궤도 토크층의 중심부 위에 배치되는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스.
  8. 삭제
  9. 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 보조 비휘발성 물리적 복제 방지 기능(Physical Unclonable Function; PUF) 디바이스에 있어서,
    기판 위에 배치되는, 제1 방향으로 연장되는 제1 영역을 갖는 스핀 궤도 토크층;
    상기 제1 방향에 수직인 제2 방향을 따라 연장되는 상기 스핀 궤도 토크층의 복수의 제2 영역으로서, 상기 제1 방향을 따라 서로 이격되는 상기 복수의 제2 영역;
    상기 스핀 궤도 토크층의 상기 제1 영역 상에 배치되는 복수의 제1 자성층으로서, 상기 스핀 궤도 토크층의 상기 제1 영역으로부터 상기 제2 방향으로 연장되는 한 쌍의 제2 영역 사이에 각각 위치하는 상기 복수의 제1 자성층;
    각각의 상기 제1 자성층 위에 배치되는 금속 산화물층;
    상기 금속 산화물층 위에 배치되는 제2 자성층;
    상기 제2 자성층 위에 배치되는 반강자성층; 및
    상기 제2 자성층 위에 배치되는 제3 자성층
    을 포함하는 MRAM 보조 비휘발성 PUF 디바이스.
  10. 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스를 제조하는 방법에 있어서,
    기판 위에 스핀 궤도 토크층을 형성하는 단계;
    상기 스핀 궤도 토크층을 패터닝하여 상기 기판 위에 십자형 스핀 궤도 토크층을 형성하는 단계;
    상기 십자형 스핀 궤도 토크층의 중심부 위에 제1 자성층을 형성하는 단계;
    상기 제1 자성층 위에 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층 위에 제2 자성층을 형성하는 단계;
    상기 제2 자성층 위에 반강자성층을 형성하는 단계; 및
    상기 반강자성층 위에 제3 자성층을 형성하는 단계
    를 포함하는, 자기 랜덤 액세스 메모리 보조 비휘발성 홀 효과 디바이스의 제조 방법.
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