KR100856985B1 - 자기 메모리 장치 및 자기 메모리 장치의 동작 및 기입 방법 - Google Patents

자기 메모리 장치 및 자기 메모리 장치의 동작 및 기입 방법 Download PDF

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다까유끼 가와하라
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띠보 드볼데
뽈 끄로쟈
주본 김
끌로드 샤뻬르
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가부시키가이샤 히타치세이사쿠쇼
상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 (쎄엔알에스)
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Abstract

자기 메모리 장치는 분리 트랜지스터(81)를 통해 비트 라인(31)을 감지 라인(49)에 접속하는 자기 터널 접합(MTJ)(37)을 포함한다. MTJ(37)는 자화 곤란축을 갖는 강자성 층을 포함한다. 보조 전류 라인(33)은 비트 라인(31) 위에 놓이고, 비트 라인(31)으로부터 절연된다. MTJ(37)는 제1의 상대적으로 높은 저항 상태와 제2의 상대적으로 낮은 저항 상태 사이에서 스위칭 가능하다. 보조 전류 라인(33)은 제1 상태와 제2 상태 사이에서의 MTJ(37)의 스위칭을 보조하기 위한 MTJ(37)를 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 인가한다.
분리 트랜지스터, 비트 라인, 감지 라인, 자기 터널 접합, 보조 전류 라인, 강자성 층

Description

자기 메모리 장치 및 자기 메모리 장치의 동작 및 기입 방법{MAGNETIC MEMORY DEVICE}
도 1은 종래의 자기 랜덤 액세스 메모리(magnetic random access memory: MRAM) 어레이의 개략도.
도 2는 라인 A-A'를 따라 절취하여 도시한 2개의 이웃하는 종래의 MRAM 셀의 단면도.
도 3a는 본 발명에 따른 자기 메모리 장치의 한 실시예를 구성하는 메모리 어레이의 평면도.
도 3b는 라인 B-B'를 따라 절취하여 도시한 도 3a에 도시된 메모리 어레이의 단면도.
도 3c는 라인 C-C'를 따라 절취하여 도시한 도 3a에 도시된 메모리 어레이의 단면도.
도 3d는 도 3a에 도시된 메모리 어레이의 부분 측면도.
도 4는 도 3a에 도시된 메모리 어레이에서 사용된 자기 터널 접합의 단면도.
도 5는 도 3a에 도시된 메모리 어레이의 제어 회로를 도시한 도면.
도 6은 판독 사이클 동안에 도 3a에 도시된 메모리 어레이에 인가되는 바이어스를 도시한 도면.
도 7은 기입 사이클 동안에 도 3a에 도시된 메모리 어레이에 인가되는 바이 어스를 도시한 도면.
도 8a 및 8b는 기입 사이클 동안에 도 3a에 도시된 메모리 어레이를 통하는 전류를 도시한 도면.
도 9a 및 9b는 기입 사이클의 여러 시기에서, 도 3a에 도시된 메모리 어레이 내의 자유층(free layer) 및 고정층(pinned layer)의 자화를 개략적으로 도시한 도면.
도 10a 및 10b는 펄스 지속시간에 대한 STT 스위칭 전류의 플롯.
도 11a 내지 11h는 도 3a에 도시된 장치를 제조하는 방법을 도시한 도면.
도 12a는 본 발명에 따른 자기 메모리 장치의 실시예를 구성하는 메모리 어레이의 평면도.
도 12b는 라인 D-D'를 따라 절취하여 도시한 도 9a에 도시된 메모리 어레이의 단면도.
도 12c는 라인 E-E'를 따라 절취하여 도시한 도 9a에 도시된 메모리 어레이의 단면도.
도 13은 도 9a에 도시된 메모리 어레이의 제어 회로를 도시한 도면.
도 14 및 15는 본 발명에 따른 기타 자기 터널 접합의 단면도.
도 16은 자유층의 자화가 보조 자계의 인가 다음에 세차운동(precessing)하고 있는 동안에 스위칭 전류가 인가될 때, 도 3a에 도시된 메모리 어레이 내의 자유층 및 고정층의 자화를 개략적으로 도시한 도면.
도 17은 자유층의 자화가 세차운동하고 있는 동안에 그 다음 스위칭 전류가 인가될 때, 상이한 보조 자계에 대한 평행에서 반평행으로의 스위칭에 요구된 최소 전류의 플롯.
도 18은 자유층의 자화가 세차운동하고 있는 동안에 스위칭 전류가 인가되는 경우, 및 자화가 안정화된 후에 스위칭 전류가 인가되는 경우에서의 평행에서 반평행으로의 스위칭에 요구된 전류를 도시한 플롯.
<도면의 주요 부분에 대한 부호의 설명>
31: 비트 라인
33: 보조 전류 라인
35, 55: 절연 매트릭스
37, 207: MTJ
39: 하부 전극
41: 비아
43: 활성 영역
45: 기판
47: STT 영역
49: 감지 라인
53: 워드 라인
66: 메모리 셀
81: 분리 트랜지스터
83: 자유층
84: 터널 장벽층
85: 고정층
87: 고정하는 층
91, 93: 강자성 서브층
95: 반강자성 층
본 발명은 자기 메모리 장치에 관한 것으로, 특히 한정적이지는 않지만, 자기 랜덤 액세스 메모리에 관한 것이다. 본 발명은 또한 자기 메모리 장치에 기입하는 방법에 관한 것이다.
자기 랜덤 액세스 메모리(MRAM)의 출현은 장기간 및 단기간 데이터 저장의 발달을 위한 기대되는 진보이다. MRAM은 플래시(Flash) 메모리보다 낮은 에너지 소모 및 빠른 판독 및 기입 시간을 가지면서 비휘발성이라는 이점을 갖는다. MRAM은 또한 일반적으로 사용된 휘발성 메모리 동적 RAM(DRAM) 및 DRAM보다 빠른 판독 및 기입 시간을 갖는 정적 RAM(SRAM)보다 낮은 에너지 소모를 한다.
종래의 MRAM 셀은 비자기층에 의해 분리된 강자성 자유층과 강자성 고정층을 갖는 자기 소자를 포함한다. 고정층은 상대적으로 높은 항자기성(coercivity)을 가지므로, 그것의 자화는 기입 자계의 인가시에 고정된 상태로 있는다. 자유층은 상대적으로 낮은 항자기성을 가지므로, 그것의 자화는 기입 자계의 인가시에 변경 될 수 있다.
MRAM 셀에 기입하기 위해, 기입 자계는 자유층의 자화를 고정층에 평행 또는 반평행하게 스위칭하도록 인가된다. 자유층은 자기 히스테리시스를 나타내므로, 그것의 자화는 자계가 제거될 때 불변 상태로 있는다. 이것은 결과적으로 비휘발성 메모리를 생성한다.
MRAM 셀의 상태를 판독하기 위해, 작은 전류가 자기 소자를 통해 구동된다. 자기 소자의 자기저항은 자유층 및 고정층의 자화가 평행할 때보다, 자유층 및 고정층의 자화가 반평행할 때 더 높아질 것이다. 이러한 방식으로, 자기 소자의 상태는 그것의 저항을 측정함으로써 판정될 수 있다.
종래의 MRAM은 S. Tehrani 등에 의한 "Recent Development in Magnetic Tunnel Junction MRAM", IEEE Transactions on Magnetics, Vol.36, No.5(2000년 9월)의 2752-2757 페이지에 기재되어 있다.
그러한 종래의 MRAM은 MRAM 셀의 크기가 감소함에 따라, 자유층의 자계를 스위칭하는데 요구된 자계가 증가한다는 단점으로 인한 문제가 있다. 그러므로, 장치의 전력 소비는 셀 크기가 감소함에 따라 증가한다.
자기 소자에 기입하기 위해 사용된 다른 기술은 스핀 전달 토크(spin-transfer-torque: STT) 스위칭이다. STT 스위칭은 J.C. Slonczewski에 의한 "Current-driven Excitation of Magnetic Multilayers", Phys. Rev. B, Vol. 54(1996년)의 9353 페이지에 기재되어 있다. 자유층의 자화를 스위칭하기 위해, 자계를 인가하는 대신에, 자유층과 고정층의 평면에 수직인 자기 소자를 통해 전류 가 구동된다. 이것은 전류가 자유층에서 고정층으로 구동될 때 고정층을 통해 흐르는 전자에 의해, 또는 전류가 고정층에서 자유층으로 구동될 때 고정층(85)으로부터 흩어지는 전자에 의해, 자유층 내로의 스핀-분극 전자의 주입을 초래할 수 있다.
스핀 분극 전자들이 자유층 내로 주입될 때, 그들의 스핀 각 운동량은 자유층 내의 자기 모멘트와 상호작용한다. 전자는 그들의 각 운동량의 일부를 자유층으로 전달한다. 이것은 스핀 분극 전류가 충분히 클 때 자유층의 자화를 스위칭하게 한다.
STT 스위칭을 이용하는 MRAM은 W.C. Jeong 등에 의한 "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers의 184 페이지에 기재되어 있다.
STT 스위칭을 위해 필요한 전류는 셀 크기가 감소함에 따라 감소한다. 그러므로, 고밀도 MRAM은 STT 스위칭으로 실현될 수 있다. DC 전류의 경우, STT 스위칭을 위한 임계 전류 밀도는 포화 자화, 길버트(Gilbert)의 감쇠 상수 및 고정층과 자유층의 스핀 분극과 같은 물질 상수에 의존한다. 그러나, 나노초 펄스를 위해 필요한 전류는 DC 임계 전류보다 훨씬 더 크다. 나노초 방식에서 필요한 전류는 다음 수학식 1로 주어진다는 것을 볼 수 있었다.
Figure 112006092984169-pat00001
여기서, C는 상수이고, Ic0는 DC 임계 전류이다. 상기 수학식 1에 따르면, 1ns 펄스 동안 자화를 스위칭하는데 필요한 전류는 DC 임계 전류의 4배이다. 그러므로, 빠른 기입 시간을 갖는 STT 스위칭 MRAM은 큰 전력 소모를 할 것이다.
다른 MRAM은 STT 스위칭을 위해 필요한 전류가 나노초 방식에서 상당히 증가한다는 것을 또한 나타내는 M. Hosomi 등에 의한 "A Novel Non-volatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Device Meeting 2005의 19.1 페이지에 기재되어 있다.
Appl. Phys. Lett., 88, 152502 페이지(2006년)에 기재된 T. Devoldet 등에 의한 "Magnetization switching by spin torque using subnanosecond current pulses assisted by hard axis magnetic fields"는 고정된 자화 곤란축 자계와 결합된 나노초 전류 펄스를 사용하는 스핀 전달에 의해 자화 스위칭이 유발되는 기둥형 스핀 밸브를 사용하여 행해진 실험을 설명한다.
본 발명은 자기 메모리 장치를 동작시키는 개선된 방법을 제공하고자 한다.
본 발명의 제1 양상에 따르면, 제1 및 제2 도선들; 자기저항 다층 구조물로서, 상기 자기저항 다층 구조물은 전류가 상기 다층 구조물의 층들을 통해 제1 도선에서 제2 도선으로 전도되도록 상기 도선들 사이에 배열되며, 상기 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 제1 강자성 층을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능함한 자기저항 다층 구조물; 및 제1 상태와 제2 상태 사이에서의 다층 구조물의
스핀 전달 스위칭을 유도하기 위해 다층 구조물을 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스를 포함하는 자기 메모리 장치가 제공된다.
그러한 자기 메모리 장치에서, 더 낮은 스위칭 전류가 사용될 수 있다. 다음에, 이것은 주어진 전류에 대한 기입 속도의 증가를 가져올 수 있다.
다층 구조물은 자기 터널 접합을 포함할 수 있고, 자기 터널 접합은 상기 제1 강자성 층, 제2 영역, 및 제1 강자성 층 및 제2 영역을 분리하는 절연층을 포함한다. 이것은 상대적으로 높은 저항 상태 및 상대적으로 낮은 저항 상태의 자기저항의 비를 증가시킬 수 있다.
제1 강자성 층은 상대적으로 낮은 항자기성을 가질 수 있고, 제2 영역은 상대적으로 높은 항자기성을 갖는 합성형 반강자성(synthetic anti-ferromagnetic: SAF) 층을 포함할 수 있으며, SAF 층은 제1 강자성 서브층(sub-layer); 제1 강자성 층의 자화와 거의 동일한 크기이고 제1 강자성 층의 자화에 반평행한 자화를 갖는 제2 강자성 서브층; 및 제1 강자성 서브층 및 제2 강자성 서브층을 분리하는 반강자성 결합 서브층을 포함하고, 상기 다층 구조물은 상기 SAF 층의 자화를 고정하기 위해 상기 SAF 층에 결합된 반강자성 층을 더 포함하고, SAF 층은 절연층 및 고정하는 층을 분리한다.
제1 강자성 층은 상대적으로 낮은 항자기성을 가질 수 있고, 제2 영역은 상 대적으로 높은 항자기성을 갖는 제2 강자성 층을 포함할 수 있다.
제2 강자성 층은 제1 강자성 층보다 두껍게 될 수 있다.
다층 구조물은 제2 강자성 층의 자화를 고정하기 위해 제2 강자성 층에 결합된 반강자성 층을 더 포함할 수 있고, 제2 강자성 층은 절연층 및 반강자성 층을 분리한다.
다층 구조물은 전류가 제2 강자성 층에서 제1 강자성 층으로 흐를 때 전자들을 스핀-분극하기 위해 제1 강자성 층으로부터 간격을 두고 배치된 제3 강자성 층을 더 포함할 수 있다.
다층 구조물은 직립 기둥(upstanding pillar)으로 형성될 수 있다. 기둥은 단축 및 장축을 갖는 타원형 베이스를 가질 수 있고, 제1 강자성 층의 자화 곤란축은 단축을 따라 향해져 있다. 축들의 비는 1:1.5 내지 1:2.5의 범위에 있을 수 있다. 축들의 비는 1:2일 수 있다.
자계 소스는 제1 강자성 층의 용이축에 평행하게 배열된 세로축을 갖는 긴 도체를 포함할 수 있다.
긴 도체는 와이어(wire)일 수 있다. 긴 도체는 금속으로 형성될 수 있다. 긴 도체는 합금으로 형성될 수 있다. 긴 도체는 10nm와 100nm 사이의 두께를 가질 수 있다. 긴 도체는 10nm와 100nm 사이의 폭을 가질 수 있다.
긴 도체는 제1 강자성 층으로부터 200nm 미만을 통과할 수 있다. 긴 도체는 제1 강자성 층으로부터 20nm와 100nm 사이를 통과할 수 있다.
도체는 전류가 도체 양단에 인가된 1 V 정도의 바이어스에 응답하여 도체를 통해 흐를 때, 제1 강자성 층의 이방성 자계의 0.1 내지 0.2 사이의 자계가 제1 강자성 층 내에서 발생되도록 구성될 수 있다.
도체는 전류가 도체 양단에 인가된 1 V 정도의 바이어스에 응답하여 도체를 통해 흐를 때, 최소한 20 Oe의 자계가 제1 강자성 층 내에서 발생되도록 구성될 수 있다.
도체는 전류가 도체 양단에 인가된 1 V 정도의 바이어스에 응답하여 도체를 통해 흐를 때, 20 Oe 내지 50 Oe 사이의 자계가 제1 강자성 층 내에서 발생되도록 구성될 수 있다.
본 발명의 제2 양상에 따르면, 자기 메모리 장치들의 어레이로서, 각각의 다층 구조물이 제1 도선들 중의 하나를 제2 도선들 중의 하나와 접속시키는 자기 메모리 장치들의 어레이; 및 제3 세트의 도선들을 포함하고, 각각의 다층 구조물이 상기 제1 또는 제2 도선들 중의 하나 및 상기 제3 세트의 도선들 중의 하나에 의해 어드레스가능하게 되어 있는 자기 랜덤 액세스 메모리(MRAM)가 제공된다. 본 발명의 제3 양상에 따르면, 제1, 제2 및 제3 세트의 도선들; 자기저항 다층 구조물들의 어레이로서, 각각의 자기저항 다층 구조물은 상기 제1 세트의 도선들 중의 하나를 상기 제2 세트의 도선들 중의 하나와 접속하여, 각각의 다층 구조물이 상기 제1 또는 제2 세트의 도선들 중의 하나 및 상기 제3 세트의 도선들 중의 하나에 의해 어드레스가능하게 하고, 상기 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내며, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하고, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물들의 어레이; 및 제1 상태와 제2 상태 사이에서의 다층 구조물들의 스핀 전달 스위칭을 유도하기 위해 다층 구조물들을 통해 흐르는 전류에 무관하게, 상기 어레이의 자기저항 다층 구조물들 중 적어도 하나의 강자성 층 내의 자화 곤란축을 따라 자계 펄스를 각각이 제어가능하게 인가하기 위한 다수의 자계 소스를 포함하는 자기 랜덤 액세스 메모리(MRAM)가 제공된다.
상기 제1 도선들의 각각 및 상기 제2 도선들의 각각은 어레이의 열 사이에서 공유될 수 있다. 상기 제3 도선들의 각각은 어레이의 행 사이에서 공유될 수 있다.
MRAM은 분리 트랜지스터들의 어레이를 더 포함할 수 있고, 상기 다층 구조물들의 각각은 상기 제1 도선들 중의 하나 또는 상기 제2 도선들 중의 하나에 의해 상기 분리 트랜지스터들 중의 하나의 소스 또는 드레인에 접속되고, 상기 제3 도선들의 각각은 어레이의 행 내의 분리 트랜지스터들의 베이스에 접속된다.
자계 소스는 어레이의 각 열마다 제공될 수 있고, 각각의 자계 소스는 강자성 층의 자화 용이축에 평행하게 배열된 세로축을 갖는 긴 도체를 포함한다.
본 발명의 제4 양상에 따르면, 제1 및 제2 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물로서, 상기 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물; 및 제1 상태와 제2 상태 사이에서의 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 다층 구조물을 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스를 포함하는 자기 메모리 장치에 기입하는 방법이 제공되는데, 상기 방법은 자계 소스를 사용하여 강자성 층 내의 자화 곤란축을 따라 자계를 인가하는 단계; 자기저항 다층 구조물을 통하는 전류를 구동하기 위해 제1 도선과 제2 도선 사이에 바이어스를 인가하는 단계; 상기 자계를 제거하는 단계; 및 상기 바이어스를 제거하는 단계를 포함하고, 자계를 인가하는 단계는 바이어스를 인가하는 단계 전에 발생한다.
자계를 인가하는 단계는 바이어스를 인가하는 단계 전 적어도 1ns에 발생할 수 있다.
자계를 제거하는 단계는 바이어스를 제거하는 단계 전에 발생할 수 있다.
바이어스를 인가하는 단계는 자계를 인가하는 단계 후 2ns에 발생하고, 자계를 제거하는 단계는 자계를 인가하는 단계 후 3ns에 발생하며, 상기 바이어스를 제거하는 단계는 자계를 인가하는 단계 후 6ns에 발생할 수 있다.
강자성 층 내의 인가된 자계의 크기는 강자성 층의 이방성 자계의 0.1 내지 0.2 사이일 수 있다.
본 발명의 제5 양상에 따르면, 제1 및 제2 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물로서, 상기 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물; 및 제1 상태와 제2 상태 사이에서의 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 다층 구조물을 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스를 포함하는 자기 메모리 장치를 동작시키는 방법이 제공되는데, 상기 방법은 자계 소스를 사용하여 강자성 층 내의 자화 곤란축을 따라 자계를 턴온하는 단계; 및 자계를 턴온한 후 0 내지 5 ns 이내에 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계를 포함한다.
본 발명의 제6 양상에 따르면, 제1 및 제2 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물로서, 상기 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물; 및 제1 상태와 제2 상태 사이에서의 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 다층 구조물을 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스를 포함하는 자기 메모리 장치를 동작시키는 방법이 제공되는데, 상기 방법은 자계 소스를 사용하여 강자성 층 내의 자화 곤란축을 따라 자계를 턴온하는 단계; 및 Δt < tdamp와 같이 되는 시간 Δt 이내에 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계를 포함하며, 여기서,
Figure 112008012711284-pat00002
이고, α는 감쇠 상수이고, f는 자계를 턴온함으로써 야기된 세차운동(precession)의 주파수이다.
이것은 자기저항 다층 구조물을 통하는 훨씬 낮은 스위칭 전류가 사용될 수 있게 할 수 있다.
이 방법은 자계를 턴온한 후 0 내지 3 ns 이내에 또는 0과 2 ns 사이에 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계를 포함할 수 있다.
본 발명의 제7 양상에 따르면, 자기 메모리 장치; 및 방법을 실행하도록 구성된 자기 메모리 장치를 제어하는 회로를 포함하는 메모리가 제공되며, 자기 메모리 장치는, 제1 및 제2 도선들; 도선들 사이에 배열된 자기저항 다층 구조물로서, 다층 구조물은 제1의 상대적으로 높은 저항 상태 및 제2의 상대적으로 낮은 저항 상태를 나타내고, 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하는 자기저항 다층 구조물; 및 제1 상태와 제2 상태 사이에서의 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 다층 구조물을 통해 흐르는 전류에 무관하게, 강자성 층 내의 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스를 포함한다.
이제, 본 발명의 실시예들이 첨부 도면을 참조하여 예시적으로 설명될 것이다.
종래의 MRAM
장치 레이아웃
도 1을 참조하면, 종래의 MRAM 어레이의 개략도가 도시된다. MRAM 어레이는 다수의 비트 라인(3) 중의 하나와 비트 라인(3)에 수직으로 배열된 다수의 디지트 라인(5) 중의 하나의 각 교차부분 사이에 자기 터널 접합(MTJ)(1)을 갖는 교차점 아키텍처로 배열된다. 그러므로, 어레이의 각 행은 비트 라인(3)에 의해 정해지고, 어레이의 각 열은 디지트 라인(5)에 의해 정해진다.
MTJ(1)는 비트 라인(3)과 전기적으로 접촉한다. 그러나, MTJ(1)는 절연 매트릭스(18)에 의해 디지트 라인(5)과 전기적으로 분리된다.
MTJ(1)는 MTJ(1)의 평면(여기에서 x-y 평면으로 정의됨) 내의 자화 용이축 및 MTJ(1)의 평면 내의 자화 곤란축을 갖는다. 이 예에서, 자화 용이축은 x축에 평행한 것으로 정의되고, 자화 곤란축은 y축에 평행한 것으로 정의된다. 비트 라인(3)은 MTJ(1)의 용이축에 평행하게 정렬, 즉 x축에 평행하게 정렬된다. 디지트 라인(5)은 MTJ(1)의 곤란축에 평행하게 정렬, 즉 y축에 평행하게 정렬된다.
각각의 MTJ(1)는 하부 전극(7) 상에 배치된다. 각각의 하부 전극(7)은 분리 트랜지스터(9, 9a, 9b)에 접속된다. 각각의 분리 트랜지스터(9, 9a, 9b)는 감지 라인(도시되지 않음)에 접속된다. 워드 라인(11)은 디지트 라인(5)에 평행, 즉 y축에 평행하게 뻗어있다. 각각의 워드 라인(11)은 단일 열 내의 모든 트랜지스터(9, 9a, 9b)의 게이트에 접속된다.
도 2는 라인 A-A'를 따라 절취하여 도시한 것으로, MRAM 어레이의 한 행의 2개의 이웃하는 메모리 셀을 관통한 단면을 도시한 것이다. 각각의 메모리 셀(13a, 13b)은 하나의 트랜지스터(9a, 9b) 및 하나의 MTJ(1a, 1b)로 형성된다. 셀 면적을 최소화하기 위해, 각각의 분리 트랜지스터(9a, 9b)의 소스(15)는 이웃하는 셀 들(13a, 13b) 사이에서 공유된다. 감지 라인(17)은 분리 트랜지스터(9a, 9b)의 소스(15)에 접속된다.
전술한 바와 같이, MTJ(1a, 1b)는 비트 라인(3)에 접속된다. 각각의 MTJ(1a, 1b)는 각각의 하부 전극(7a, 7b)을 통해 트랜지스터(9a, 9b)의 드레인(19a, 19b)에 접속된다. 워드 라인(11a, 11b)은 각 트랜지스터(9a, 9b)의 게이트(21a, 21b)에 접속된다. 디지트 라인(5a, 5b)은 각 MTJ(1a, 1b)의 하부로 뻗어있다. 디지트 라인(5a, 5b)은 절연 매트릭스(18)에 의해 하부 전극(7a, 7b)으로부터 분리된다.
각각의 MTJ(1a, 1b)는 자유층(23), 고정층(25), 및 자유층(23)과 고정층(25) 사이의 얇은 유전 장벽(27)을 포함한다. 고정하는 층(29)은 고정층(25)에 결합된다. 자유층(23)은 상대적으로 낮은 항자기성을 갖는 강자성 층이다. 고정층(25)은 상대적으로 높은 항자기성을 갖는 강자성 층이다. 유전 장벽(27)은 전자가 그것을 통해 터널링할 수 있는 정도의 두께를 갖는다. 고정하는 층(29)은 반강자성 층이고, 고정층(25)의 자화가 스위칭되지 않게 한다.
유전 장벽(27)은 산화 알루미늄(AlOx)으로 이루어지고, 약 20Å의 두께를 갖는다. 자유층(23) 및 고정층(25)은 니켈 철(NiFe)로 형성된다. 고정하는 층(29)은 철 망간(FeMn) 또는 이리듐 망간(IrMn)으로 형성될 수 있다.
장치 동작
종래 메모리 셀의 판독 및 기입이 이제 설명된다.
메모리 셀(13a)에 기입하기 위해, 워드라인(11a)에 어떤 바이어스도 인가되지 않으므로, 트랜지스터(9a)가 스위칭 오프된다. 그러므로, MTJ(1a)를 통해 흐를 수 있는 전류는 없다. 이때, 전류는 비트 라인(3)을 통해 구동된다. 이것은 MTJ(1a) 및 MTJ(1b)의 자화 곤란축을 따라 자계 H1을 발생시킨다. 전류는 또한 디지트 라인(5a)을 통해 구동된다. 이것은 MTJ(1a)의 자화 용이축을 따라 자계 H2를 발생시킨다.
비트 라인(3)에 의해 발생된 자계 H1은 자유층(23)의 자화를 스위칭하기 위해 요구된 자계의 약 절반이다. 디지트 라인(5a)에 의해 발생된 자계 H2는 또한 자유층(23)의 자화를 스위칭하기 위해 요구된 자계의 약 절반이다. 두 자계(H1 및 H2)의 합은 자유층(23)의 스위칭 임계치를 겨우 넘는다.
그러므로, MTJ(1b) 주위에서 발생된 자계는 자유층(23)의 스위칭을 유발시키기에 불충분하다. 그러나, MTJ(1a) 주위에서 발생된 자계는 자유층(3)의 스위칭을 유발시키기에 충분하다. 이러한 방식으로, 단일 MTJ(1a)만이 MTJ(1a)의 행에 대응하는 비트 라인(3)을 통하고 MTJ(1a)의 열에 대응하는 디지트 라인(5a)을 통해 전류를 구동시킴으로써 스위칭된다.
자계(H1 및 H2)의 합은 고정층(25)의 스위칭을 유발시키기에 불충분하다.
메모리 셀(13a)을 판독하기 위해, 바이어스가 워드 라인(11a)에 인가되므로, 트랜지스터(9a)가 스위칭 온된다. 그러므로, 전류는 MTJ(1a)를 통해 흐를 수 있 고, 전류는 또한 어레이의 동일한 열 내의 모든 MTJ를 통해 흐를 수 있다. 그 다음, 바이어스는 또한 비트 라인(3)에 인가된다. 그러므로, 전류는 워드 라인(11a)에 의해 정해진 열 및 비트 라인(3)에 의해 정해진 행 내의 MTJ(1a)를 통해 흐른다.
MTJ(1a)의 자기저항은 자유층(23)의 자화 방향에 의존한다. 자유층(23)의 자화가 고정층(25)의 자화에 평행하게 배열될 때, 스핀-업 및 스핀-다운 전자들에 대해 유전 장벽(27) 전반에 동일한 상태 밀도가 있다. 이것은 장벽(27) 전반의 터널링 확률을 높게 만들어, 낮은 저항 상태를 초래한다. 자유층(23)의 자화가 고정층(25)의 자화에 역행하게 배열될 때, 장벽(27) 전반의 상태 밀도는 스핀-업 및 스핀-다운 전자들에 대해 동일하지 않다. 이것은 장벽(27) 전반의 터널링 확률을 감소시켜, 높은 저항 상태를 초래한다.
메모리 셀(13a)의 저항은 감지 회로(도시되지 않음)를 통해 관련 참조 메모리 셀(도시되지 않음)과 비교된다. 이러한 방식으로, 메모리 셀(13a)의 상태는 판정될 수 있다.
전술한 메모리 셀(13a)의 크기는 가용 전력에 의해 제한된다. 이것은 MTJ의 크기가 감소함에 따라, 자유층(23)의 항자기성이 증가하여, 메모리 셀(13a)을 스위칭하기 위해 비트 라인(3) 및 디지트 라인(5)을 통해 요구된 전류를 증가시키기 때문이다. 또한, 기입시에, 절반-선택된 MTJ(즉, 선택된 디지트 라인의 열 또는 선택된 비트 라인의 행 내의 MTJ)는 감소된 자기 반전 에너지 장벽을 갖는다. 이것은 그들의 자유층의 열 안정성을 감소시킨다. 또한, 이 기입 방법은 자유층 내의 형상 변화로 인해 기입 마진이 작다는 문제가 있다.
전술한 바와 같이, STT 스위칭 MRAM은 주어진 셀 크기에 대해 요구된 전력을 감소시킬 수 있다. 그러나, 나노초 방식에서 기입에 요구된 전류는 DC 임계 전류보다 몇배나 커질 수 있다.
제1 실시예
장치 레이아웃
도 3a 내지 3d를 참조하면, 본 발명에 따른 메모리 어레이의 제1 실시예가 도시된다. 메모리 어레이는 자기 랜덤 액세스 메모리(MRAM)이다.
특히 도 3a를 참조하면, 메모리 어레이는 어레이의 제1 크기, 이 예에서 어레이의 열을 정하는 다수의 워드 라인(53), 및 어레이의 제2 크기, 이 예에서 어레이의 행을 정하고, 워드 라인(53) 위에 있으며, 워드 라인(53)에 수직인 다수의 비트 라인(31)으로 구성된다. 적층된 층을 갖는 다수의 자기 터널 접합(MTJ)(37)은 워드 라인(53)들 사이의 공간에서 각 비트 라인(31)의 아래쪽에 접속된다.
비트 라인(31)은 여기에서 x축으로 정의된 제1 방향으로 배열된다. 워드 라인(53)은 여기에서 y축으로 정의된 제2 방향으로 배열된다.
특히 도 3b 및 3c를 참조하면, 다수의 보조 전류 라인(33)은 x축에 평행하게 배열된다. 보조 전류 라인(33)은 비트 라인(31)의 위에 놓이고, 절연 매트릭스(35)에 의해 비트 라인(31)과 전기적으로 분리된다.
도 3a에 도시된 바와 같이, 각각의 MTJ(37)는 측벽(38)에 의해 정해진 기둥 으로 형성되고, 단축 L1 및 장축 L2을 갖는 타원형 베이스를 갖는다. 이 예에서, 기둥은 그 높이 쪽으로 균일한 단면, 즉 x-y 평면에서 균일한 단면을 갖는다. 장축 L2와 단축 L1 사이의 길이 차는 자기 형상 이방성을 제공한다. 이 예에서, 단축 L1 길이 대 장축 L2 길이의 비는 1:2이다. 그러므로, 각각의 MTJ(37)는 장축에 평행한, 즉 x축에 평행한 자화 용이축, 및 단축에 평행한, 즉 y축에 평행한 자화 곤란축을 갖는다.
특히 도 3b를 참조하면, 각 MTJ(37)의 상부측은 비트 라인(31)의 하부측에 접속된다. 보조 전류 라인(33)은 비트 라인(31)의 위에 있다. 그러므로, MTJ(37)는 보조 전류 라인(33)과 전기적으로 분리된다. 각 MTJ(37)의 하부측은 하부 전극(39)에 접속된다. 비아(41)는 각각의 하부 전극(39)을 기판(45) 내의 활성 영역(43)에 접속한다. 활성 영역(43)은 전하 캐리어의 확산이 기판(45) 내에서 발생할 수 있는 영역을 정의한다.
활성 영역(43)은 얕은 트렌치 분리(STI) 영역(47)에 의해 기판(45) 내에서 서로 분리된다.
특히 도 3c를 참조하면, 감지 라인(49)은 각 비트 라인(31)에 평행하게 각 비트 라인(31)의 아래에 뻗어 있다. 감지 라인(49)은 절연 매트릭스(50)에 의해 비트 라인(31), 하부 전극(39) 및 비아(41)로부터 분리된다. 비아(51)는 각각의 활성 영역(43)을 그 위의 감지 라인(49)에 접속한다.
워드 라인(53)은 기판(45) 상에 제공되고, 게이트 산화물(53a)에 의해 그곳 으로부터 분리된다. 워드 라인(53)은 비트 라인(31), 보조 전류 라인(33) 및 감지 라인(49)에 수직으로 배열된다. 워드 라인(53)은 절연 매트릭스(55)에 의해 감지 라인(49)으로부터 분리된다.
특히 도 3a를 참조하면, 어레이의 각각의 행 위에서, MTJ(37)는 워드 라인(53)의 이웃하는 쌍들 사이에 교호로 제공된다. 예를 들어, 제1 비트 라인(311)의 경우, 제1 MTJ(371)는 제1 워드 라인(도시되지 않음)과 제2의 인접한 워드 라인(532) 사이에 제공되고, 제2 MTJ(372)는 제3과 제4 워드 라인(533, 534) 사이에 제공되며, 제3 MTJ(373)는 제5와 제6 워드 라인(535, 536) 사이에 제공된다. 제2 비트 라인(312)(제1 비트 라인(311)에 인접해 있음)의 경우, 제4 MTJ(374)는 제2와 제3 워드 라인(532, 533) 사이에 제공되고, 제5 MTJ(375)는 제4와 제5 워드 라인(534, 535) 사이에 제공되며, 제6 MTJ(376)는 제6 워드 라인(536)과 제7의 인접한 워드 라인(도시되지 않음) 사이에 제공된다. 각 비트 라인(31) 상의 이웃하는 MTJ(37)는 쌍(59)으로 배열된다.
특히 도 3d를 참조하면, MTJ(59)의 각 쌍은 2개의 MTJ(37a, 37b)의 각각의 비아(411, 412) 사이에 뻗어있는 활성 영역(431)을 갖는다. STI 영역(47)은 각각의 쌍(59)에 대한 활성 영역(431)을 분리시킨다. 활성 영역(431)을 감지 라인(49)에 접속하는 비아(511)는 쌍(59)에 의해 정해진 영역 내에 있는 워드 라인(532, 533) 사이에 제공된다.
또한 도 3d를 참조하면, 소스 영역(61)은 하부 전극(39)을 활성 영역(43)에 접속하는 각각의 비아(41) 아래의 활성 영역(43) 내에 제공된다. 드레인 영역(63)은 감지 라인(49)을 활성 영역(43)에 접속하는 각각의 비아(51) 아래의 활성 영역(43) 내에 제공된다. 그러므로, 각각의 활성 영역(43)은 2개의 소스 영역(61) 및 하나의 드레인 영역(63)을 제공한다. 각 소스 영역(61)과 드레인 영역(63) 사이의 도통은 상기 영역들 사이의 워드 라인(53)을 통해 발생한다. 그러므로, 상기 워드 라인(53)은 분리 트랜지스터(81)의 게이트(65)로서 작용하고, 하나의 분리 트랜지스터(81)는 각각의 MTJ(37)마다 제공된다.
도 3a 및 도 3d를 참조하면, 메모리 셀(66)은 하나의 MTJ(37) 및 각각의 트랜지스터에 의해 정해진다. 트랜지스터의 드레인 영역(63)은 이웃하는 메모리 셀(66)들 사이에 공유된다. 메모리 셀(66)은 면적 8F2을 갖는다. 메모리 어레이의 피처 크기 F는 100nm 미만일 수 있다.
비트 라인(31)과 보조 전류 라인(33) 사이의 분리는 20nm 내지 100nm의 범위에 있다. 비트 라인(31) 및 보조 전류 라인(33)은 구리 또는 텅스텐과 같은 도전성 재료로 만들어진다. 절연 매트릭스(35)는 이산화 실리콘(SiO2)이다.
도 4를 참조하면, MTJ(37)의 층 구조가 도시된다.
MTJ(37)는 캐핑층(capping layer)(82), 자유층(83), 터널 장벽층(84), 고정층(85), 고정하는 층(87) 및 버퍼층(89)을 포함하는 일련의 층들로 이루어진다. 이 예에서, 캐핑층(82)은 기판(45)으로부터 가장 멀고, 버퍼층(89)은 기판(45)에 가장 가깝다.
자유층(83)은 산화 마그네슘(MgO)으로 형성되고, 전자가 그것을 통해 터널링할 수 있을 만큼 충분히 얇다.
고정층(85)은 합성형 반강자성체(SAF)이다. SAF(85)는 제1 자화를 갖는 제1 강자성 서브층(91) 및 제2 자화를 갖는 제2 강자성 서브층(93)을 가지며, 이들 서브층은 반강자성 층(95)에 의해 분리된다. 제1 자화 및 제2 자화는 크기가 같지 않고, 서로 반평행하다. 이 예에서, 제2 강자성 서브층(93)은 제1 강자성 서브층(91)보다 두꺼우므로, 제2 자화는 제1 자화보다 큰 크기를 갖는다.
반강자성 층(95)은 제1 강자성 서브층(91) 및 제2 강자성 서브층(93)을 결합시킨다. 제1 자화 및 제2 자화는 MTJ(37)의 용이축에 평행하게, 즉 x축에 평행하게 배열된다. 그러므로, SAF는 x 방향으로 작은 최종 자화를 갖는다. 고정층(85)은 상대적으로 높은 항자기성을 갖는다.
고정하는 층(87)은 반강자성체로 이루어진다. 고정하는 층(87)은 고정층(85)의 자화를 고정시켜, 고정층(85)의 자화가 자계 또는 스위칭 전류의 인가시에 스위칭되지 않게 한다.
자유층(83)의 자화가 고정층(85)의 제1 강자성 서브층(91)의 자화에 평행할 때, MTJ(37)는 상대적으로 낮은 자기저항을 갖는다. 자유층(83)의 자화가 고정층(85)의 제1 강자성 서브층(91)의 자화에 반평행할 때, MTJ(37)는 상대적으로 높은 자기저항을 갖는다.
이 예에서, 캐핑층(82)은 비자성 금속, 예를 들어 구리(Cu) 또는 탄탈(Ta)로 형성되고, 약 10nm의 두께를 갖는다. 다른 예에서, 캐핑층(82)은 10nm의 두께를 갖는 하나의 구리층에 의해 분리된 5nm의 두께를 갖는 2개의 탄탈층, 즉 Ta(5nm)/Cu(10nm)/Ta(5nm)로 형성될 수 있다.
이 예에서, 자유층(83)은 코발트 철 붕소(CoFeB)로 형성되고, 약 3nm의 두께를 갖는다.
이 예에서, 터널 장벽층(84)은 산화 마그네슘(MgO)으로 형성된다. 그러나, 산화 알루미늄(AlOx), 이산화 실리콘(SiO2) 및 질화 알루미늄(AlN)과 같은 다른 유전체가 사용될 수 있다. 이 예에서, 터널 장벽층(84)은 2nm의 두께를 갖는다. 다른 예에서, 터널 장벽층(84)의 두께는 1nm 내지 2nm의 범위에 있을 수 있다.
제1 강자성 서브층(91)은 코발트 철 붕소(CoFeB)로 형성되고, 약 4nm의 두께를 갖는다. 결합층(95)은 루비듐(Ru)으로 형성되고, 약 0.8nm의 두께를 갖는다. 제2 강자성 서브층(93)은 코발트 철(CoFe)로 형성되고, 약 6nm의 두께를 갖는다.
이 예에서, 고정하는 층은 백금 망간(PtMn)으로 이루어지고, 약 15nm의 두께를 갖는다. PtMn은 MTJ(37)의 열 안정성을 개선시키는 높은 방해 온도 및 높은 교환 바이어싱 필드를 갖기 때문에 바람직하다. 그러나, 이리듐 망간(IrMn), 니켈 망간(NiMn) 및 팔라듐 망간(PdMn)과 같은 그외 다른 반강자성체가 사용될 수 있다.
버퍼층(89)은 최소한 하나의 비자성 도전층으로 형성되고, 10nm와 20nm 사이의 두께를 갖는다. 예를 들어, 버퍼층(89)은 10nm의 두께를 갖는 하나의 구리층에 의해 분리된 5nm의 두께를 각각 갖는 2개의 탄탈층, 및 탄탈층 중의 하나에 의해 구리층으로부터 분리된 5nm의 두께를 갖는 상부의 니켈-철 층, 즉 Ta(5nm)/Cu(10nm)/Ta(5nm)/NiFe(5nm)로 형성될 수 있다. 대안적으로, 2개의 탄탈층은 10nm의 두께를 갖는 금 층에 의해 분리될 수 있고, 즉 Ta(5nm)/Au(10nm)/Ta(5nm)/NiFe(5nm)로 될 수 있다. 다른 예에서, 버퍼층(89)은 5nm의 두께를 갖는 탄탈층 및 5nm의 두께를 갖는 니켈-철 층, 즉 Ta(5nm)/NiFe(5nm)로 형성될 수 있다. 상기 예에서, 니켈-철 층은 고정하는 층(87)을 위한 시드층(seed layer)이다.
x-y 평면에서 MTJ(37)의 타원형 단면의 장축 및 단축은 각각 100nm 및 50nm의 크기를 갖는다.
상대적으로 높은 저항 상태 및 상대적으로 낮은 저항 상태에 대한 자기저항의 비는 전술한 MTJ(37)의 경우에 3:1에 가까울 수 있다. 이것은 높은 신호 대 잡음비를 갖는 MRAM을 제공할 수 있다.
보조 전류 라인(33) 및 자유층(83)은 자유층(83)의 이방성 자계, 및 보조 전류 라인(33)을 통하는 전류에 의존하는 거리만큼 분리된다. 이방성 자계는 자계가 자유층(83)의 자화 곤란축에 인가될 때 자유층(83)의 히스테리시스 루프를 측정함으로써 판정될 수 있다. 보조 자계의 크기는 이방성 자계의 10분의 1일 수 있다. 이 예에서, 자유층(83)의 이방성 자계는 전형적으로 300 내지 400 Oe이다. 그러므로, 보조 자계는 30 내지 40 Oe이다. 자유층(83) 내의 보조 자계의 크기는 다음 수학식 2와 같이 보조 전류 라인(33)에서의 전류에 관련된다.
Figure 112006092984169-pat00003
여기서, HA는 보조 자계이고, IA는 보조 전류 라인(33)에서의 전류이며, r은 보조 전류 라인(33)과 자유층(83) 사이의 거리이다. 전형적으로, 구리 배선에 의해 제공될 수 있는 최대 전류 밀도는 106 A/㎠ 정도이다. 그러므로, 두께 50nm인 배선의 경우, IA는 10-10 A 정도이다. 상기 수학식 2를 사용하면, 보조 전류 라인(33)과 MTJ(37) 사이의 거리는 100nm 정도이다.
도 5를 참조하면, 메모리 어레이용 제어 회로가 도시된다.
기입 구동기(67) 및 감지 증폭기(68)는 메모리 어레이의 각 행마다 제공된다. 각각의 비트 라인(31)은 각각의 기입 구동기(67)의 제1 출력(69)에 접속된다. 각각의 감지 라인(49)은 각각의 기입 구동기(67)의 제2 출력(70)에 접속된다. 각각의 비트 라인(31)은 또한 각각의 감지 증폭기(68)의 제1 입력/출력 포트(71)에 접속된다.
접속부(72)는 감지 증폭기(68)의 제2 출력과 각각의 기입 구동기(67)의 제1 입력 사이에 제공된다.
기입 구동기(67)는 기입 증폭기 인에이블(WAE) 전압을 인가하기 위한 제2 입력(73)을 갖는다.
감지 증폭기(68)는 감지 증폭기 인에이블(SAE) 전압을 수신하기 위한 제2 입 력(74)을 갖는다. 감지 증폭기(68)는 감지 증폭기 입력/출력(SAIO) 전압을 인가하기 위한 제3 입력/출력 포트(75)를 갖는다.
보조 구동기(78)는 어레이의 각 행마다 제공된다. 각각의 보조 구동기(78)는 보조 전류 라인(33)에 접속된 제1 입력을 갖는다.
단일 워드 라인 구동기(80)가 제공된다. 각각의 워드 라인(53)은 워드 라인 구동기(80)의 각각의 출력에 접속된다.
각각의 MTJ(37)는 비트 라인(31)을 단일 분리 트랜지스터(81)를 통해 동일한 행 내의 감지 라인(49)에 접속한다. 분리 트랜지스터(81)의 베이스는 단일 워드 라인(53)에 접속된다. 전류는 바이어스가 MTJ(37)의 열을 정하는 워드 라인(53)에 인가될 때, 및 바이어스가 MTJ(37)의 행을 정하는 비트 라인(31) 또는 감지 라인(49)에 인가될 때, MTJ(37)를 통해 흐를 것이다. 이러한 방식으로, 각각의 MTJ(37)는 단일 워드 라인(53) 및 단일 비트 라인(31) 또는 감지 라인(49)에 의해 어드레스가능하다.
장치 동작
도 4, 5 및 6을 참조하면, 메모리 어레이 내의 메모리 셀(66)의 판독 및 기입이 이제 설명된다.
도 6은 판독 사이클 동안에 메모리 어레이에 인가되고 그 메모리 어레이에서 측정되는 바이어스를 도시한 것이다.
제1 플롯(101)은 시간에 대한 워드 라인 바이어스를 나타낸다. 제2 플롯(103)은 시간에 대한, 감지 증폭기(68)의 제2 입력(74)에 인가된 감지 증폭기 인 에이블(SAE) 바이어스를 나타낸다. 제3 플롯(1051) 및 제4 플롯(1052)은 각각, 자유층(83)의 자화와 고정층(85)의 자화가 평행할 때, 시간에 대한 비트 라인(31) 상의 전압 응답, 및 시간에 대한 감지 증폭기 입력/출력(SAIO) 바이어스를 나타낸다. 제5 플롯(1071) 및 제6 플롯(1072)은 각각, 자유층(83)의 자화와 고정층(85)의 자화가 반평행할 때, 시간에 대한 비트 라인(31) 상의 전압 응답, 및 시간에 대한 SAIO 바이어스를 나타낸다.
제1 플롯(101)에 도시된 바와 같이, 시간 tR1에서, 바이어스 VW는 워드 라인 구동기(80)에 의해 메모리 셀(66)의 열에 대응하는 워드 라인(WL)(53)으로 인가된다. VW는 1 V 내지 3 V의 범위에 있을 수 있다. 이것은 어레이 열 내의 분리 트랜지스터(81)를 오픈시킨다.
제3 플롯(1051) 및 제5 플롯(1071)에 도시된 바와 같이, 시간 tR2에서, 바이어스 VB는 기입 구동기(67)에 의해 메모리 셀의 행에 대응하는 비트 라인(BL)(31)으로 인가된다. 이 예에서, VB는 약 0.4 V이다. 메모리 셀의 행에 대응하는 감지 라인(SL)(49)은 접지로 유지된다. 시간 tR3에서, 바이어스 VB가 제거된다.
제3 플롯(1051)에 도시된 바와 같이, 이 예에서, 비트 라인(31) 상의 전압 응답은 약 1 ns 내에 접지로 저하한다. 이것은 자유층(83)의 자화와 고정층(85)의 자화가 평행할 때, MTJ(37)의 자기저항(따라서, 측정된 전압 응답)이 상대적으로 낮아서, 전압 응답이 상대적으로 빠르기 때문이다.
제5 플롯(1071)에 도시된 바와 같이, 이 예에서, 비트 라인(31) 상의 전압 응답은 약 2 내지 3 ns 내에 접지로 저하한다. 이것은 자유층(83)의 자화와 고정층(85)의 자화가 반평행할 때, MTJ(37)의 자기저항(따라서, 측정된 전압 응답)이 상대적으로 높아서, 전압 응답이 상대적으로 느리기 때문이다.
제2 플롯(103)에 도시된 바와 같이, 더 나중의 시간 tR4에서, SAE 바이어스는 메모리 셀(66)의 행에 대응하는 감지 증폭기(68)에 인가된다. 감지 증폭기(68)는 인에이블될 때, 비트 라인(31) 상의 전압 응답이 참조 전압 Vref 이하인지 감지한다. Vref는 약 0.5 VB일 수 있다. 이 예에서, Vref는 0.2 V이다.
제3 플롯(1051)에 도시된 바와 같이, 자유층(83)의 자화 및 고정층(85)의 자화가 평행할 때, 시간 tR4가 지나서, 비트 라인(31) 상의 전압 응답은 Vref 이하로 떨어졌다. 이것은 감지 증폭기(68)에 의해 감지된다. 그러므로, 감지 증폭기(68)의 제3 입력/출력 포트(75)에서의 감지 증폭기 입력/출력(SAIO)은 로우(low)로 설정된다.
제5 플롯(1072)에 도시된 바와 같이, 자유층(83)의 자화 및 고정층(85)의 자화가 반평행할 때, 시간 tR4가 지나서, 비트 라인(31) 상의 전압 응답은 Vref 이하로 떨어지지 않았다. 이것은 감지 증폭기(68)에 의해 감지된다. 그러므로, 감지 증폭기(68)의 제3 입력/출력 포트(75)에서의 SAIO는 하이(high)로 설정된다.
시간 tR5에서, SAE 바이어스가 제거된다. 시간 tR6에서, WL 바이어스가 제거된다. 이 예에서, tR1은 1 ns이고, tR2는 2.5 ns이며, tR3은 3.5 ns이고, tR4는 7.5 ns이며, tR5는 9 ns이고, tR6은 10 ns이다.
이러한 방식으로, 자유층(83)의 자화 방향은 감지 증폭기(68)의 제3 입력/출력 포트(75)의 출력을 결정한다. 자유층(83)이 고정층(85)에 평행하면, 감지 증폭기(68)의 출력은 '0'이다. 자유층(83)이 고정층(85)에 역팽행하면, 감지 증폭기(68)의 출력은 '1'이다.
도 7은 기입 사이클 동안에 메모리 어레이에 인가되는 바이어스를 도시한 것이다.
제7 플롯(109)은 시간에 대한 보조 전류 라인(AL) 바이어스를 나타낸 것이다. 제8 플롯(111)은 시간에 대한 워드 라인(WL) 바이어스를 나타낸 것이다. 제9 플롯(113)은 시간에 대한 기입 증폭기 인에이블(WAE) 바이어스를 나타낸 것이다. 제10 플롯(115) 및 제11 플롯(117)은 자유층(83)의 자화가 고정층(85)의 자화에 반평행한 것에서 고정층(85)의 자화에 평행한 것으로 스위칭(AP에서 P로 스위칭)할 때, 시간에 대한 메모리 셀(66)에 인가된 SAIO 바이어스, 및 시간에 대한 비트 라인(BL) 및 감지 라인(SL)에 인가된 바이어스를 각각 나타낸 것이다. 제12 플롯(119) 및 제13 플롯(121)은 자유층(83)의 자화가 고정층(85)의 자화에 평행한 것에서 고정층(85)의 자화에 반평행한 것으로 스위칭(P에서 AP로 스위칭)할 때, 시간에 대한 메모리 셀(66)에 인가된 SAIO 바이어스, 및 시간에 대한 비트 라인(BL) 및 감지 라인(SL)에 인가된 바이어스를 각각 나타낸 것이다.
제7 플롯(109)을 참조하면, 메모리 셀(66)에 데이터를 기입하기 위해, 시간 tW1에서, AL(33) 바이어스 VA는 보조 구동기(78)에 의해 메모리 셀(66)의 행에 대응하는 보조 전류 라인(33)으로 인가된다. VA의 크기는 자유층(83) 내의 요구된 보조 자계를 제공하도록 선택된다. VA의 값은 일상적인 실험에 의해 얻어질 수 있다.
제8 플롯(111)을 참조하면, 시간 tW2에서, WL 바이어스 VW는 워드 라인 구동기(80)에 의해 메모리 셀(66)의 열에 대응하는 워드 라인(53)으로 인가된다. VW는 1 V 내지 3 V의 범위에 있을 수 있다. 이것은 어레이 열 내의 분리 트랜지스터(81)를 오픈시킨다.
시간 tW2에서, SAIO 바이어스는 메모리 셀(66)의 행에 대응하는 감지 증폭기(68)의 제3 입력/출력 포트(75)에 인가된다. 제10 플롯(115)에 도시된 바와 같이, AP에서 P로의 스위칭의 경우에, SAIO 바이어스는 접지로 유지된다. 제12 플롯(119)에 도시된 바와 같이, P에서 AP로의 스위칭의 경우에, SAIO 바이어스는 VS로 유지된다. 접속부(72)는 이 신호를 감지 증폭기(68)의 제2 출력에서 기입 구동기(67)의 제1 입력으로 전송한다.
제9 플롯(113)을 참조하면, 시간 tW3에서, WAE 바이어스는 메모리 셀(66)의 행에 대응하는 기입 구동기(67)에 인가된다. 이것은 감지 증폭기(68)의 출력 SAIO에 의존하여, 기입 구동기(67)가 비트 라인(31) 또는 감지 라인(49)으로 바이어스 를 인가할 수 있게 한다.
제11 플롯(117)을 참조하면, SAIO가 접지로 유지될 때, 시간 tW3에서, 기입 구동기(67)는 바이어스 VB를 비트 라인(31)에 인가하고, 감지 라인(49)은 접지로 유지된다. 그러므로, 기입 구동기(67)는 감지 라인(49)에서 비트 라인(31)으로 전류를 구동시킨다. 이것은 자유층(83)이 AP에서 P로 스위칭하게 한다.
제13 플롯(121)을 참조하면, SAIO가 VS로 유지될 때, 시간 tW3에서, 기입 구동기(67)는 바이어스 VB를 감지 라인(49)에 인가하고, 비트 라인(31)은 접지로 유지된다. 그러므로, 기입 구동기(67)는 비트 라인(31)에서 감지 라인(49)으로 전류를 구동시킨다. 이것은 자유층(83)이 P에서 AP로 스위칭하게 한다.
VB는 1V 내지 1.5V의 범위에 있을 수 있고, AP에서 P로의 스위칭에 관한 것과 거의 동일한 P에서 AP로의 스위칭 값을 갖는다.
시간 tW4에서, AL 바이어스가 제거된다. 시간 tW6에서, BL 또는 SL 바이어스가 제거된다. 시간 tW7에서, WL 바이어스가 제거된다.
이 예에서, tW1은 1ns이고, tW2는 2ns이며, tW3은 3ns이고, tW4는 4ns이며, tW5는 8ns이고, tW6은 9ns이며, tW7은 10ns이다.
도 8a 및 8b는 각각, AP에서 P로의 스위칭 및 P에서 AP로의 스위칭에 대한 기입 사이클 시의 보조 전류 라인(33)(도 4)을 통하는 전류 IA 및 MTJ(37)(도 4)를 통하는 전류 IMTJ를 도시한 것이다. 도 9a 및 9b는 각각, AP에서 P로의 스위칭 및 P에서 AP로의 스위칭에 대한 기입 사이클 시의 자유층(83)의 자화(M1, M2)를 도시한 것이다.
먼저 도 8a 및 9a를 참조하면, 시간 t=0에서, 자유층(83)의 자화(M1) 및 고정층(85)의 자화(M2)는 반평행하고, IA 및 IMTJ는 0이다.
시간 tW1과 tW2 사이에, 보조 전류 라인(33)에서의 전류 IA는 크기 IA1로 상승한다. IA1은 100 μA 정도일 수 있다. 보조 전류 라인(33)에서의 전류 IA는 시간 tW2와 tW4 사이에 IA1로 유지된다.
시간 tW1에서, 전류 IA는 자유층(83) 내에 보조 자계 HA를 유발시킨다. 자계 HA는 자유층(83)의 자화 곤란축에 평행하다. 시간 tW2가 지나서, 자계 HA의 인가는 자유층(83)의 자화 M1을 자유층(83)의 평면에서 각도 θ만큼 반시계 방향으로 회전시킨다.
시간 tW2와 tW3 사이에, MTJ(37)에서의 전류 IMTJ는 크기 IMTJ1로 상승한다. MTJ(37)에서의 전류 IMTJ는 시간 tW3과 tW6 사이에 IMTJ1로 유지된다.
시간 tW3에서, 전류 IMTJ는 자유층(83)에서 고정층(85)으로 흐른다. 그러므로, 고정층(85)에 의해 스핀-분극화되는 전자는 자유층(83) 내로 주입된다. 이들 전자에 의해 전달된 스핀은 세차운동 축 P1 주위로 자유층(83)의 자화 M1의 세차운동을 일으킨다. 그러므로, 자화 M1은 세차운동 축 P1 주위를 회전한다. 세차운동 축 P1과, 따라서 자화 M1의 시간 평균은 자유층(83)의 평면에서 반시계 방향으로 더욱 회전된다. 이 회전은 자계 HA에 의해 보조된다.
시간 tW4에서, 자유층(83)의 자화 M1은 세차운동 축 P1 주위를 계속 회전한다. 자화 M1의 세차운동 축 P1은 자화 M1의 초기 방향에 수직이고, 즉 자유층(83)의 자화 곤란축 및 보조 자계 HA에 평행하다. 시간 tW4와 tW5 사이에, 세차운동 축 P1 주위의 자화 M1의 각도는 점점 증가하고, 세차운동 축 P1은 갑자기 반시계 방향으로 더욱 회전한다.
시간 tW4에서, 전류 IMTJ는 여전히 세차운동 축 P1을 시계방향으로 회전시킨다. 그러므로, 보조 전류 IA가 반시계 방향으로 더욱 회전하는 세차운동 축 P1을 방해하도록 작용하지 않게 보조 전류 IA가 제거되는 것이 바람직하다. 시간 tW4와 tW5 사이에, 보조 전류 라인(33)에서의 전류 IA는 0으로 떨어진다.
시간 tW5에서, 보조 전류 IA는 0이므로, 보조 자계 HA는 전혀 없다. 스위칭 전류 IMTJ는 남아있어서, 자유층(83)의 자화 M1의 세차운동 축 P1을 반시계 방향으로 더욱 회전시킨다.
시간 tW6에서, 자화 M1의 세차운동은 더 이상 없다. 자유층(83)의 자화 M1은 고정층(85)의 자화 M2에 평행하다.
시간 tW6과 tW7 사이에, 전류 IMTJ는 0으로 떨어진다.
이제 도 8b 및 9b를 참조하면, 시간 t=0에서, 자유층(83)의 자화(M1) 및 고정층(85)의 자화(M2)는 평행하고, IA 및 IMTJ는 0이다.
시간 tW1과 tW2 사이에, 보조 전류 라인(33)에서의 전류 IA는 크기 IA2로 상승한다. IA2는 IA1과 동일한 크기를 갖지만, 반대 방향이다. 보조 전류 라인(33)에서의 전류 IA는 시간 tW2와 tW4 사이에 IA2로 유지된다.
시간 tW1에서, 전류 IA는 자유층(83) 내에 보조 자계 HA를 유발시킨다. 자계 HA는 자유층(83)의 자화 곤란축에 평행하다. 시간 tW2가 지나서, 자계 HA의 인가는 자유층(83)의 자화 M1을 자유층(83)의 평면에서 각도 θ만큼 반시계 방향으로 회전시킨다.
시간 tW2와 tW3 사이에, MTJ(37)에서의 전류 IMTJ는 크기 IMTJ2로 상승한다. MTJ(37)에서의 전류 IMTJ는 시간 tW3과 tW6 사이에 IMTJ2로 유지된다. IMTJ2는 IMTJ1과 거의 동일한 크기를 갖는다.
시간 tW3에서, 전류 IMTJ는 고정층(85)에서 자유층(83)으로 흐른다. 그러므 로, 스핀-분극화된 전자는 고정층(85)으로부터 흩어지고, 자유층(83) 내로 주입된다. 이들 전자에 의해 전달된 스핀은 자유층(83)의 자화 M1의 세차운동을 일으킨다. 그러므로, 자화 M1은 세차운동 축 주위를 회전한다. 세차운동 축 P1과, 따라서 자화 M1의 시간 평균은 자유층(83)의 평면에서 반시계 방향으로 더욱 회전된다. 이 회전은 자계 HA에 의해 보조된다.
시간 tW4에서, 자유층(83)의 자화 M1은 세차운동 축 P1 주위를 계속 회전한다. 자화 M1의 세차운동 축 P1은 자화 M1의 초기 방향에 수직이고, 즉 자유층(83)의 자화 곤란축 및 보조 자계 HA에 평행하다. 시간 tW4와 tW5 사이에, 세차운동 축 P1 주위의 자화 M1의 각도는 점점 증가하고, 세차운동 축 P1은 갑자기 반시계 방향으로 더욱 회전한다.
시간 tW4에서, 전류 IMTJ는 여전히 세차운동 축 P1을 반시계방향으로 회전시킨다. 그러므로, 보조 전류 IA가 반시계 방향으로 더욱 회전하는 세차운동 축 P1을 방해하도록 작용하지 않게 보조 전류 IA가 제거되는 것이 바람직하다. 시간 tW4와 tW5 사이에, 보조 전류 라인(33)에서의 전류 IA는 0으로 떨어진다.
시간 tW5에서, 보조 전류 IA는 0이므로, 보조 자계 HA는 전혀 없다. 스위칭 전류 IMTJ는 남아있어서, 자유층(83)의 세차운동 축 P1을 시계 방향으로 더욱 회전시 킨다.
시간 tW6에서, 자화 M1의 세차운동은 더 이상 없다. 자유층(83)의 자화 M1은 고정층(85)의 자화 M2에 반평행하다.
시간 tW6과 tW7 사이에, 전류 IMTJ는 0으로 떨어진다.
STT 스위칭을 일으키기 위해 요구된 전류는 전술한 바와 같이 전류 펄스의 지속시간에 관련되고, 자유층(83)의 자화의 초기 방향에 관련된다. 상기 수학식 1에서의 상수 C가 전개되어서, 자유층(83) 내에서 STT 스위칭을 일으키기 위해 요구된 전류 ISTT에 대한 다음과 같은 수학식 3을 얻을 수 있다.
Figure 112006092984169-pat00004
여기서, Ic0은 DC 임계 전압이고, C'는 상수이며, tp는 스위칭 시간이고, θ0은 자유층(83)의 자화와 자유층(83)의 자화 용이축 사이의 초기 각도이다. 그러므로, 상기 수학식 3에 따르면, 초기 자화 각도 θ0을 크게 할 수록, STT 스위칭을 일으키기 위해 요구된 전류는 작아진다. 그러므로, 보조 전류 IA는 STT 스위칭 전류 IMTJ 이전에 인가되어, 자유층의 자화를 회전시키고, 따라서 STT 스위칭 전류를 낮출 수 있다. 즉, 이 예에서, 보조 전류 라인 바이어스의 선행 또는 상승 에지는 비트 라인 또는 감지 라인 바이어스의 선행 또는 상승 에지 이전에 발생하고, 보조 전류 라인 바이어스의 후미 또는 하강 에지는 비트 라인 또는 감지 라인 바이어스의 선행 또는 상승 에지 이후에 발생한다.
그러나, 보조 전류 IA는 STT 스위칭 프로세스 동안에 스위칭 오프되는 것이 바람직하다. 이것은 보조 자계 HA가 STT 스위칭이 끝난 후에 존재하면, 자유층(83)의 도메인 구조가 불안정해지기 때문이다. 이것은 나노초 방식에서의 STT 스위칭 전류의 확률 분포에 있어서의 증가, 및 STT 기입 프로세스에 대한 좁은 전류 마진을 야기한다. 그러므로, 이 예에서, 보조 전류 라인 바이어스의 후미 또는 하강 에지는 비트 라인 또는 감지 라인 바이어스의 후미 또는 하강 바이어스의 이전에 발생한다.
상기 예에서 나타낸 바와 같이, 보조 자계 HA의 방향은 스위칭 전류 IMTJ의 방향에 의존하여 자유층(83)의 자화 곤란축에 평행한 2개의 방향 중 어느 한 방향으로 정렬될 수 있다. 스위칭 전류 IMTJ는 자유층(83) 내에 전계(Ampere field)를 유발시키고, 자유층(83) 내의 전계를 제거하기 위한 보조 자계 HA의 정렬은 STT 스위칭에 대해 자유층(83) 내의 더욱 알맞은(예를 들어, 더욱 안정된) 도메인 구조를 초래할 수 있다. 그러므로, AP에서 P로의 스위칭을 위한 보조 자계 HA는 P에서 AP로의 스위칭에 대한 보조 자계 HA와 반대 방향이 되게 배열될 수 있다. 그러나, 전계의 효과는 중요하지 않으므로, 보조 자계 HA는 STT 스위칭을 위해, 반대 방향으로, 즉 전계를 약화시키지 않고, 정렬될 수 있다.
더욱 상세하게 후술되는 바와 같이, 보조 전류 IA의 턴온과 스위칭 전류 IMTJ의 턴온 사이의 시간 간격 Δt가 충분히 짧으면(예를 들어, Δt≤5ns), 스위칭 전류는 더욱 감소될 수 있다.
도 10a 및 10b를 참조하면, 보조 자계가 있는 경우와 없는 경우의 STT 스위칭에 대한 각각의 시뮬레이션 결과가 도시된다. 시뮬레이션은 0.5의 분극화를 갖는 스핀-분극된 전류를 사용하는 300 K 온도에서의 STT 스위칭을 나타낸다. 시뮬레이션 결과는 펄스 지속시간의 역 tP -1에 대한 STT 스위칭에 요구된 정규화 전류 I/Ic0 -1을 나타낸다.
특히 도 10a를 참조하면, AP에서 P로의 스위칭의 경우에, 크기 80 Oe의 보조 자계 펄스가 사용될 때 주어진 펄스 지속시간 동안의 스위칭 전류(127)는 보조 자계가 전혀 사용되지 않을 때의 스위칭 전류(129)보다 50% 미만까지 이를 수 있다.
특히 도 10b를 참조하면, P에서 AP로의 스위칭의 경우에, 크기 80 Oe의 보조 자계 펄스가 사용될 때 주어진 펄스 지속시간 동안의 스위칭 전류(131)는 보조 자계가 전혀 사용되지 않을 때의 스위칭 전류(133)보다 100% 미만까지 이를 수 있다.
장치 제조
도 10a 내지 10g를 참조하여, 도 3a 내지 3d에 도시된 메모리 어레이를 제조하는 방법이 설명된다. 도 11a, 11c, 11e 및 11g는 제조 공정의 단계 동안 B-B'선을 따라 절취하여 도 3a에 도시된 메모리 어레이의 단면을 도시한 것이다. 도 11b, 11d, 11f 및 11h는 제조 공정의 단계 동안 C-C'선을 따라 절취하여 도 3a의 메모리 어레이의 단면을 도시한 것이다.
먼저 도 11a 및 11b를 참조하면, STI 에칭 공정은 유전체로 채워지는 실리콘 기판(45) 내의 얕은 트렌치(47)를 만들기 위해 사용된다. STI 영역을 포함하지 않는 기판의 영역은 활성 영역(43)을 정한다.
게이트 절연층(53a) 및 워드 라인(53)은 기판 및 STI 영역 상에 게이트 적층을 형성하기 위해 차례로 적층된다. 게이트 스페이서(53b)는 측벽 위 및 게이트 스택의 상부 위에 형성된다. 불순물 이온은 분리 트랜지스터용의 소스 영역(61) 및 드레인 영역(63)을 형성하기 위해 기판(45) 내로 주입된다.
이제 도 11c 및 11d를 참조하면, 제1 절연 매트릭스(55)는 기판의 전체 표면 상에 형성된다. 제1 절연 매트릭스(55)는 각각의 드레인 영역(63)의 일부를 노출시키는 비아(51)를 오픈하기 위해 연속적으로 패터닝되고 에칭된다. 그 다음, 하나 이상의 도전층은 기판 상에 형성되고, 비아(51)를 채운다. 그 다음, 도전층의 상부 부분은 비아(51) 내에 형성된 것 이외의 모든 도전층을 제거하여, 제1 절연 매트릭스(55)의 상부 표면을 노출시키기 위해, 전형적으로 평탄화 공정을 사용하여 제거된다.
그 다음, 다른 도전층이 제1 절연 매트릭스(55) 상에 형성된다. 도전층은 워드 라인에 수직으로 뻗어서 비아(51) 내의 도전층에 접촉하는 감지 라인(49)을 형성하기 위해 패터닝된 다음에 에칭된다. 그 다음, 제2 절연 매트릭스(50)가 기판 상에 형성된다. 비아(51)와 관련하여 전술한 것과 유사한 방식으로, 비아(41) 는 각각의 소스 영역(61)의 표면에 접촉하도록 제1 절연 매트릭스 및 제2 절연 매트릭스 내에 형성된다.
이제 도 11e 및 11f를 참조하면, 도전층이 기판 상에 형성된다. 그 다음, 도전층은 비아(41)에 접촉하는 하부 전극(39)을 형성하기 위해 패터닝되고 에칭된다.
그 다음, MTJ(37)는 다음 단계에 따라 제조된다.
버퍼층(89) 및 반강자성의 고정하는 층(87)이 연속으로 증착된다. 고정하는 층(87)의 자화는 그 고정하는 층(87)을 가열하여 그 층에 외부 자계를 인가함으로써 설정되는데, 고정하는 층(87)이 식을 때 유지된다. 그 다음, 제1 강자성 서브층(91), 반강자성 결합층(95) 및 제2 강자성 서브층(93)은 고정하는 층(87) 위에 연속으로 증착된다.
그 다음, 장벽 재료가 증착된다. 그것은 재료를 r-f 스퍼터링하거나, 또는 마그네슘을 증착한 다음에, 플라즈마 산화와 같은 공정에 의해 마크네슘을 산화시킴으로써 달성될 수 있다.
그 다음, 강자성 자유층(83)이 증착된다. 캐핑층(82)은 강자성 자유층(83) 상에 증착된다.
그 다음, 이렇게 생성된 적층은 MTJ(37)를 형성하기 위해 셀 내로 패터닝된다. 패터닝은 보호 캐핑층 상에 포토레지스트 층을 증착하고, 포토리소그래피를 패터닝하기 위해 포토리소그래피를 사용하며, 비보호 재료를 제거함으로써 실행될 수 있다.
이제 도 11g 및 11h를 참조하면, 제3 절연 매트릭스는 그 다음, MTJ(37)를 포함하는 기판의 상부 표면 위에 형성된다. 제3 절연 매트릭스(123)는 캐핑층(82)의 표면을 노출시키는 비트 라인 접촉 홀(125)을 형성하기 위해 패터닝된다. 도전층은 그 다음, 기판 위 및 비트 라인 접촉 홀(125) 내에 형성된다. 그 다음, 도전층은 비트 라인 접촉 홀(125)을 덮고 감지 라인(49)에 평행한 비트 라인(31)을 형성하기 위해 패터닝되고 에칭된다.
제4 절연 매트릭스(35)는 기판의 전체 표면 상에 형성된다. 도전층은 기판 상에 형성되고, 그 후 비트 라인(31) 위에 비트 라인(31)에 평행한 보조 전류 라인(33)을 형성하기 위해 패터닝되고 에칭된다.
전술한 제조 공정에서, 도전층은 화학적 기상 증착, 물리적 기상 증착, 플라즈마 증강 화학적 기상 증착 또는 스퍼터링과 같은 본 분야에 널리 공지된 방법을 사용하여 형성될 수 있다.
제2 실시예
장치 레이아웃
도 12a 내지 12c를 참조하면, 본 발명에 따른 메모리 어레이의 제2 실시예가 도시된다. 메모리 어레이는 MRAM이다.
특히 도 12a를 참조하면, 다수의 비트 라인(201)은 여기에서 x축으로 정해진 제1 방향으로 배열된다. 비트 라인(201)은 어레이의 제1 크기, 이 예에서 어레이의 행을 정한다. 보조 전류 라인(203)은 각각의 비트 라인(201) 위에 놓이고, 절연 매트릭스(205)에 의해 각각의 비트 라인(201)으로부터 전기적으로 절연된다.
다수의 MTJ(207)가 제공된다. MTJ(207)는 제1 실시예와 관련하여 전술한 MTJ(37)와 동일한 구조를 갖는다. MTJ(207)는 자화 용이축이 비트 라인(201)에 평행하게, 즉 x축에 평행하게 배열된다.
특히 도 12b를 참조하면, 각각의 MTJ(207)는 비트 라인(201)의 아래쪽에 접속된다. 그러므로, MTJ(207)는 보조 전류 라인(203)으로부터 전기적으로 절연된다.
특히 도 12a를 참조하면, 각각의 MTJ는 하부 전극(209)에 접속된다. 하부 전극(209)은 장변과 단변을 갖는 x-y평면의 직사각형이다. 하부 전극(209)의 장변 및 단변은 MTJ(207)의 장축 및 단축과 거의 동일한 크기이다.
특히 도 12b를 참조하면, 비아(211)는 각각의 하부 전극(209)을 기판(215) 상의 활성 영역(213)에 접속한다.
활성 영역(213)들은 STI 영역(216)에 의해 기판(215) 상에서 서로 전기적으로 분리된다.
특히 도 12b를 참조하면, 감지 라인(217)은 각 비트 라인의 아래로 뻗어있다. 감지 라인(217)은 비트 라인(201), MTJ 또는 하부 전극(209)과 접촉하지 않는다. 비아(219)는 감지 라인(217)을 활성 영역(213)에 접속한다.
특히 도 12a를 참조하면, 각각의 감지 라인(217)은 세로축 주위를 나란히 위빙(weaving)한다. 세로축은 x축에 평행하다. 각각의 활성 영역(213)은 또한 x축에 평행한 세로축 주위를 나란히 위빙한다.
감지 라인(217)의 위브(weave)의 피치(pitch)는 활성 영역(213)의 위브의 피 치와 동일하다. 위브는 감지 라인(217)의 위브 및 활성 영역(213)의 위브가 비아(219)에서 일치하고 비아(219)에 의해 접촉되도록 180°차이난다.
감지 라인(217)과 활성층(213)이 서로로부터 가장 멀리 떨어져 있는 경우, 하부 전극(209)을 활성 영역(213)에 접속하는 비아(211)가 제공된다. 그러므로, 감지 라인(217)은 하부 전극(209)을 활성 영역(213)에 접속하는 비아(211)로부터 간격을 두고 떨어져 있다.
특히 도 12c를 참조하면, 다수의 워드 라인(221)은 기판(215) 상에 제공되고, 게이트 산화물(221a)에 의해 그곳으로부터 분리된다. 워드 라인(221)은 비트 라인(201)에 수직이다. 워드 라인(221)은 여기에서 y축으로 정해진 제2 방향으로 배열된다. 워드 라인(221)은 절연 매트릭스(223)에 의해 감지 라인으로부터 분리된다. 각각의 워드 라인(221)은 감지 라인(217)을 활성 영역(213)에 접속하는 비아(219)와 하부 전극(209)을 활성 영역(213)에 접속하는 비아(211) 사이에 제공된다.
워드 라인(221)은 어레이의 제2 크기, 이 예에서 어레이의 열을 정한다. 2개의 워드 라인(221)은 각각의 MTJ(207)마다 제공된다.
그러므로, 어레이의 각 열은 MTJ(207) 열의 어느 한쪽 위의 2개의 워드 라인(221)에 의해 정해진다.
특히 도 12c를 참조하면, 소스 영역(227)은 하부 전극(209)을 활성 영역(213)에 접속하는 각각의 비아(211) 아래의 활성 영역(213) 내에 제공된다. 드레인 영역(229)은 감지 라인(217)을 활성 영역(213)에 접속하는 각각의 비아(219) 아래의 활성 영역(213) 내에 제공된다. 각각의 소스 영역(227)과 드레인 영역(229) 사이의 도통은 상기 영역들 사이의 워드 라인(221)을 통해 발생한다. 그러므로, 상기 워드 라인(221)은 분리 트랜지스터(233)의 게이트(231)로서 작용한다.
2개의 트랜지스터(233)가 각각의 MTJ(207)마다 제공되므로, 각각의 메모리 셀(235)은 하나의 MTJ(207) 및 2개의 트랜지스터(233)에 의해 정해진다. 각 트랜지스터(233)의 드레인 영역(229)은 이웃하는 메모리 셀(235) 사이에서 공유된다. 각 메모리 셀(235)의 면적은 8F2이다.
메모리 어레이의 피처 크기 F는 50nm와 100nm 사이이다.
도 13을 참조하면, 메모리 어레이용 제어 회로가 도시된다.
기입 구동기(236) 및 감지 증폭기(237)는 메모리 어레이의 각 행마다 제공된다. 각각의 비트 라인(201)은 각각의 기입 구동기(236)의 제1 출력(238)에 접속된다. 각각의 감지 라인(217)은 각각의 기입 구동기(237)의 제2 출력(239)에 접속된다. 각각의 비트 라인(201)은 또한 각각의 감지 증폭기(237)의 제1 입력/출력 포트(240)에 접속된다.
접속부(241)는 감지 증폭기(237)의 제2 출력과 각각의 기입 구동기(236)의 제1 입력 사이에 제공된다.
기입 구동기(236)는 기입 증폭기 인에이블(WAE) 전압을 인가하기 위한 제2 입력(242)을 갖는다.
감지 증폭기(237)는 감지 증폭기 인에이블(SAE) 전압을 인가하기 위한 제2 입력(243)을 갖는다. 감지 증폭기(237)는 감지 증폭기 입력/출력(SAIO) 전압을 인가하기 위한 제3 입력/출력 포트(244)를 갖는다.
보조 구동기(246)는 어레이의 각 행마다 제공된다. 각각의 보조 구동기(246)는 보조 전류 라인(203)에 접속된 제1 입력을 갖는다.
단일 워드 라인 구동기(245)가 제공된다. 각각의 워드 라인(221)은 워드 라인 구동기(245)의 각각의 출력에 접속된다.
각각의 MTJ(207)는 비트 라인(201)을 MTJ(207)의 어느 한쪽의 2개의 분리 트랜지스터(233) 중의 하나를 통해 동일한 행 내의 감지 라인(217)에 접속한다. 각각의 분리 트랜지스터(233)의 베이스는 단일 워드 라인(221)에 접속된다. 전류는 바이어스가 메모리 셀(235)의 열을 정하는 2개의 워드 라인(221)에 인가될 때, 및 바이어스가 MTJ(207)의 행을 정하는 비트 라인(201) 또는 감지 라인(203)에 인가될 때, MTJ(207)를 통해 흐를 것이다. 이러한 방식으로, 각각의 MTJ(207)는 2개의 워드 라인(221) 및 단일 비트 라인(201) 또는 감지 라인(217)에 의해 어드레스가능하다.
2개의 워드 라인(221)에 의한 각 MTJ(207)의 어드레싱은 분리 트랜지스터(233)를 통하는 전류를 감소시킨다. 이것은 분리 트랜지스터(233)의 최대 통과 전류가 STT 스위칭에서 사용될 수 있는 전류에 상한을 두기 때문에 유리해질 수 있다.
장치 동작
도 12a 내지 12c에 도시된 메모리 셀(66)의 판독 및 기입은 도 3a 내지 3d에 도시된 메모리 셀과 관련하여 전술한 것과 동일하다.
장치 제조
도 12a 내지 12c에 도시된 메모리 셀의 제조 공정 단계는 도 3a 내지 도 3d에 도시된 메모리 셀과 관련하여 전술한 것과 동일하다.
대안적인 MTJ 구조
도 14를 참조하면, x-z 평면을 통해 취해진 대안적인 MTJ(247)의 단면이 도시된다. MTJ(247)는 제1 실시예에서의 MTJ(37) 또는 제2 실시예에서의 MTJ(207) 대신에 사용될 수 있다.
MTJ(247)는 자유층(249), 터널 장벽층(251) 및 고정층(253)을 포함하는 일련의 층들로 이루어진다. 이 예에서, 자유층은 기판으로부터 가장 멀고, 고정하는 층은 기판에 가장 가깝다.
자유층(249)은 강자성체로 이루어진다. 자유층(249)은 상대적으로 낮은 항자기성을 가지므로, 스위칭 전류 또는 자계의 인가시에 스위칭될 수 있다.
터널 장벽층(251)은 마그네슘(MgO)과 같은 절연체로 형성되고, 전자가 그것을 통해 터널링할 수 있을 만큼 충분히 얇다.
고정층(253)은 강자성체로 이루어진다. 고정층(253)은 자유층(249)보다 두껍다. 이것은 자유층(249)보다 높은 항자기성을 제공한다. 그러므로, 자유층(249)은 스위칭 전류 및 보조 자계의 인가시에 스위칭할 수 있고, 고정층(253)은 스위칭 전류 및 보조 자계의 인가시에 스위칭할 수 없다.
도 15를 참조하면, 다른 대안적인 MTJ(255)의 x-z 평면에서의 단면이 도시된다. MTJ(255)는 제1 실시예에서의 MTJ(37) 또는 제2 실시예에서의 MTJ(207) 대신에 사용될 수 있다.
MTJ(255)는 자유층(257), 터널 장벽층(259), 고정층(261) 및 고정하는 층(263)을 포함하는 일련의 층들로 이루어진다. 이 예에서, 자유층은 기판으로부터 가장 멀고, 고정하는 층은 기판에 가장 가깝다.
자유층(257)은 강자성체로 이루어진다. 자유층(257)은 상대적으로 낮은 항자기성을 가지므로, 스위칭 전류 또는 자계의 인가시에 스위칭될 수 있다.
터널 장벽층(259)은 마그네슘(MgO)과 같은 절연체로 형성되고, 전자가 그것을 통해 터널링할 수 있을 만큼 충분히 얇다.
고정층(261)은 강자성체로 이루어진다. 고정층(261)은 상대적으로 높은 항자기성을 가지므로, 스위칭 전류 또는 보조 자계의 인가시에 스위칭될 수 없다.
고정하는 층(263)은 반강자성체로 이루어진다. 고정하는 층(263)은 고정층(261)의 자화가 자계 또는 스위칭 전류의 인가시에 스위칭하지 못하도록, 고정층(261)의 자화를 고정시킨다.
대안적인 MTJ(247, 255)는 제1 실시예에서 사용된 MTJ(37) 및 제2 실시예에서 사용된 MTJ(207)보다 단순한 구조라는 장점을 갖는다. 그러므로, 대안적인 MTJ(247, 255)는 제조가 더욱 간단하다. 그러나, 대안적인 MTJ(247, 255)는 MTJ(37) 및 MTJ(207)가 나타내는 것만큼 높은 자기저항 비를 나타내진 않는다.
향상된 스위칭
전술한 바와 같이, 보조 자계 HA는 자유층(83)(도 9a 및 9b) 내의 자화 M1(도 9a 및 9b)를 스위칭하는데 필요한 전류 IMTJ를 낮추기 위해 사용될 수 있다.
스위칭 전류 IMTJ는 스위칭 전류가 턴온되는 것과 동시에 또는 그보다 조금 전에(예를 들어, 약 5 ns 이하) 보조 자계 HA(도 9a 및 9b)가 턴온되면 더욱 감소될 수 있다. 더욱 상세하게 후술되는 바와 같이, 알맞은 보조 자계(예를 들어, 80 Oe 이상)의 경우라도, 보조 자계가 스위칭 온되고 충분히 조금 지나서 전류가 스위칭 온되면, 스위칭 전류는 dc 임계 전류 Ic0 아래로 감소될 수 있다.
다음 설명에서, 평행에서 반평행(P에서 AP)으로의 스위칭이 설명된다. 그러나, 다음 설명은 반평행에서 평행(AP에서 P)으로의 스위칭에도 적용할 수 있다는 것을 알 수 있을 것이다.
도 16을 참조하면, 보조 자계 HA가 턴온된 후, 자유층의 자화 M1은 각도 θ0에서 용이축(207)에 대해 기울어지는 축(265) 주위에서 세차운동을 하기 시작하는데, θ0= arcsin(HA/Hk)이고, HA는 보조 자계(또는 곤란축을 따른 자계의 성분)이며, Hk는 자유층(83)의 이방성 자계이다.
자화 M1이 자신의 처음 몇 회전을 할 때의 초기 기간 동안에, 자유층의 자화 M1과 용이축(267) 사이의 각도 θ는 약 2θ0에 도달한다. 그러나, 자화 M1의 운동은 축(265)과 얼라인될 때까지 감쇠된다.
세차운동 기간 tprecess는 다음 수학식 4를 사용하여 얻어질 수 있다.
Figure 112006092984169-pat00005
여기서, g는 회전자기 상수(2.2x105 m A-1s-1)이고, HA는 외부 자계(즉, 보조 자계)이며, MS는 포화 자화이고, μ0은 자유 공간에서의 투자율이다. 이 예에서, tpress는 약 250 ps이다.
감쇠 시간 tdamp는 다음 수학식 5를 사용하여 얻어질 수 있다.
Figure 112006092984169-pat00006
여기서, α는 감쇠 상수이고, f는 자계를 턴온함으로써 야기된 세차운동의 주파수(즉, f=fprecess)이다. 이 예에서, α∼0.01 및 tdamp∼4ns이다.
란다우-리프쉬츠-길버트(Landau-Lifshitz-Gilbert) 감쇠 상수 α(일반적으로 간단하게 "감쇠 상수"라 함)는 일상적인 실험에 의해 얻어질 수 있다. 예를 들어, 자화율의 공명 곡선은 자계를 인가하고 (예를 들어, 전달된 또는 반사된) 마이크로파 강도를 측정하면서, 마이크로파를 사용하여 재료를 여자시킴으로써 자유층을 형 성하는 재료의 샘플에 대해 얻어질 수 있다. 고정된 자계의 경우, 주파수가 스위프(sweep)되면, 공명은 주파수 ω0, 및 Δω의 반치폭(full width at half maximum: FWHM)에서 최대치를 갖는 것으로 관찰되었으며, 감쇠 상수 α는 α= Δω/2ω0를 사용하여 얻어진다. 부수적으로 또는 대안적으로, 고정된 주파수의 경우, 자계가 스위프되면, 공명은 주파수 H0, 및 ΔH의 반치폭(FWHM)에서 최대치를 갖는 것으로 관찰되었으며, 감쇠 상수 α는 α= ΔH.γ/2ω0를 사용하여 얻어지는데, ω0는 (이전에 얻어진) 공명 주파수이고, γ는 회전자기 상수이다.
스핀 전달 토크는 θ에 따라 증가하고, θ=90°에서 최대치를 갖는다. 그러므로, 스핀 전달 토크는 보조 자계 HA가 턴온된 후의 초기 기간 동안에 크다. 그러므로, 양호하게 STT 스위칭 전류가 초기 기간의 종료 전에 상승을 끝내도록, 자화 M1의 세차 운동이 감쇠되기 전(즉, Δt < tdamp)의 초기 기간 동안에 STT 스위칭 전류가 턴온되면, 스핀 전달 토크는 매우 효과적일 수 있다.
STT 스위칭 프로세스 동안(즉, STT 스위칭 전류가 상승을 끝낸 후), 보조 전류 IA는 STT 스위칭 후의 자화 M1의 운동 안정화를 돕도록 스위칭 오프된다. STT 스위칭 프로세스가 끝난 후, STT 스위칭 전류는 또한 스위칭 오프된다.
전형적으로, STT 스위칭 전류 및 그것의 분포는 보조 자계 HA가 사용되지 않을 때의 절반 아래로 떨어질 수 있다.
그러므로, 기입 프로세스는 100 MHz의 프로그래밍 주파수를 갖고 이용될 수 있고, tW1 = tW3 = 1ns, tW2 = 0, tW4 = 3ns, tW6 = 9ns, tW7 = 10ns이다. 양호하게, 0 ≤ tW2 < tW3 < 5ns(또는 tdamp)이다.
세차운동-향상 스위칭(precession-enhanced switching)을 달성하기 위한 시간 간격 Δt는 tprecess 및 tdamp에 의존하여 5ns보다 작거나 크게 될 수 있고, 시간 간격은 감쇠 시간과 거의 동일하다는 것, 즉,
Figure 112006092984169-pat00007
라는 것을 알 수 있을 것이다.
보조 전류와 스위칭 전류의 턴온 사이의 시간 간격 Δt는 보조 및 스위칭 전류의 피트(feet)(예를 들어, 최대치의 10%로 정해질 수 있음) 또는 숄더(shoulders)(예를 들어, 최대치의 90%로 정해질 수 있음)를 사용하여 정해질 수 있다. 도 8a 및 8b에 도시된 바와 같이, 이 실시예에서, 보조 및 스위칭 전류의 피트는 시간 간격 Δt를 정하기 위해 사용된다.
AP에서 P로의 스위칭 상태의 경우에, 전류 방향은 반대로 된다는 것을 알 수 있을 것이다.
도 17을 참조하면, 자유층의 자화가 여전히 절대치 0에서 세차운동하고 있는 동안에(즉, Δt < tdamp 동안에) 전류가 인가될 때 상이한 보조 자계(HA=0, 40, 60, 80 및 120 Oe)에 대한 평행에서 반평행으로의 스위칭에 요구된 시뮬레이트된 최소 전류의 플롯이 도시된다.
도 17에 도시된 바와 같이, 스위칭을 위해 요구된 전류 Ipusle는 보조 자계 HA 가 증가함에 따라 감소한다. HA = 120 Oe에서 요구된 Ipusle는 dc에서의 약 절반이고, 펄스 지속시간 τP(도 8a 및 8b)에 무관한다. 도 17에 도시된 결과는 상기 수학식 1을 구하기 위해 사용된 작은 진폭 근사법이 이들 조건(즉, Δt < tdamp) 하에서 STT 스위칭에 이용할 수 없다는 것을 나타낸다.
도 18을 참조하면, 자유층의 자화가 세차운동하고 있는 동안에(즉, Δt < tdamp) 스위칭 전류가 인가되는 경우, 및 일단 자화가 안정되면(즉, Δt >> tdamp) 스위칭 전류가 인가되는 경우에서의 평행에서 반평행으로의 스위칭에 요구된 시뮬레이트된 최소 전류를 나타내는 플롯이 도시된다.
도 18에 도시된 바와 같이, 보조 전류가 스위칭 온되고 조금 지나서 스위칭 전류가 턴온되면(즉, Δt가 "작음", 다시 말해 Δt < tdamp), 자화를 스위칭하는데 필요한 전류는 스위칭 전류와 보조 전류의 턴온 사이에 더 긴 지연이 있는 경우(즉, Δt가 "큼", 다시 말해 Δt >> tdamp)에 비해 감소될 수 있다.
이 예에서, 자유층의 이방성 자계 Hk는 약 800 Oe이다. 이방성 자계 Hk의 약 10분의 1인 보조 자계 HA에 기초하여, 수백 μA의 보조 전류 IA는 스위칭 전류를 Ic0 아래로 감소시킬 만큼 충분히 큰 약 100 Oe의 보조 자계 HA를 생성할 수 있다.
보조 자계의 턴온 조금 후에 스위칭 전류가 턴온되는 기입 프로세스의 사용은 MRAM의 전력 소비를 더욱 감소시키는 것을 도울 수 있다.
이 프로세스는 또한 나노초 방식에서의 스위칭의 확률 분포를 감소시키는 것을 돕는다. 스위칭 전류에 내재하는 확률 분포의 원인은 열 변동으로 인한 자유층의 초기 자화 방향의 분포이다. 보조 자계는 자유층의 자화 방향을 고정시키는 것을 돕는다. 그러므로, 보조 자계 펄스를 사용함으로써, 스위칭 전류의 분포는 감소될 수 있다. 이것은 MRAM 내의 기입 전류 마진을 넓히는 것을 돕는다.
양호하게, 상승 시간(예를 들어, tW1 및 tW3-tW2)은 예를 들어, 수백 피코초 이하로, 가능한 한 짧아져야 한다.
다른 예(도시되지 않음)에서, MTH는 자유층 위에 놓인 추가 강자성 층이 구비된다. 추가 강자성 층은 비자기 도체에 의해 강자성 층으로부터 분리된다. 추가 강자성 층은 전류가 고정층에서 자유층으로 흐를 때 자유층 내로 주입된 스핀-분극 전자의 비를 증가시킬 수 있다.
또 다른 예(도시되지 않음)에서, 스핀 값은 MTJ 대신에 제공된다. 스핀 값은 강자성 자유층, 및 비자기 도체에 의해 분리된 강자성 고정층을 포함하는 일련의 층으로 이루어진다.
전술한 실시예에 대하여 많은 변경이 행해질 수 있다는 것을 알 수 있을 것이다. 예를 들어, 보조 전류 펄스의 세기 및 폭은 자유층의 자기적 성질에 의존하여 조정될 수 있다. 또한, 비트 라인 및 감지 라인에 대한 MTJ의 방향은 변화될 수 있다. 그러나, 보조 전류 라인은 MTJ의 자화 용이축에 평행하게 되어야 한다.
본 발명에 따르면, 주어진 전류에 대한 기입 속도의 증가를 가져올 수 있고, 상대적으로 높은 저항 상태 및 상대적으로 낮은 저항 상태의 자기저항의 비를 증가시킬 수 있다.

Claims (38)

  1. 메모리 장치로서,
    제1(31; 201) 및 제2(49; 217) 도선들(leads);
    자기저항 다층 구조물(37; 207; 247; 255)로서, 상기 자기저항 다층 구조물은, 전류가 상기 다층 구조물의 층들을 통해 상기 제1 도선에서 상기 제2 도선으로 전도되도록 상기 도선들 사이에 배열되며, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축(magnetic hard axis) 및 자화 용이축(magnetic easy axis)을 갖는 제1 강자성 층(83; 249; 257)을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물(37; 207; 247; 255); 및
    상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물의 스핀 전달 스위칭(spin-transfer switching)을 유도하기(inducing) 위해 상기 다층 구조물을 통해 흐르는 전류에 무관하게, 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스(33; 203)
    를 포함하는 자기 메모리 장치.
  2. 제1항에 있어서, 상기 다층 구조물(37; 207)은 자기 터널 접합을 포함하고, 상기 자기 터널 접합은 상기 제1 강자성 층(83; 249; 257), 제2 영역(85; 253; 261), 및 상기 제1 강자성 층과 상기 제2 영역을 분리하는 절연층(84; 251; 259)을 포함하는 자기 메모리 장치.
  3. 제2항에 있어서, 상기 제1 강자성 층(83)은 상기 제2 영역(85)보다 낮은 항자기성을 갖고, 상기 제2 영역(85)은 상기 제1 강자성 층(83)보다 높은 항자기성을 갖는 합성형 반강자성(synthetic anti-ferromagnetic: SAF) 층을 포함하며,
    상기 SAF 층은,
    제1 강자성 서브층(sub-layer)(91);
    제1 강자성 층의 자화와 실질적으로 동일한 크기 및 반평행(anti-parallel)의 자화를 갖는 제2 강자성 서브층(93); 및
    상기 제1 강자성 서브층 및 제2 강자성 서브층을 분리하는 반강자성 결합 서브층(95)을 포함하고,
    상기 다층 구조물은 상기 SAF 층의 자화를 고정하기 위해 상기 SAF 층(85)에 결합된 반강자성 층(87)을 더 포함하고, 상기 SAF 층은 상기 절연층과 상기 고정하는 층을 분리하는 자기 메모리 장치.
  4. 제2항에 있어서, 상기 제1 강자성 층(249; 257)은 상기 제2 영역(253; 261)보다 낮은 항자기성을 갖고, 상기 제2 영역(253; 261)은 상기 제1 강자성 층(249; 257)보다 높은 항자기성을 갖는 제2 강자성 층을 포함하는 자기 메모리 장치.
  5. 제4항에 있어서, 상기 제2 강자성 층(253)은 상기 제1 강자성 층(249)보다 두꺼운 자기 메모리 장치.
  6. 제4항 또는 제5항에 있어서, 상기 다층 구조물(37; 255)은 상기 제2 강자성 층의 자화를 고정하기 위해 상기 제2 강자성 층(85; 261)에 결합된 반강자성 층(87; 263)을 더 포함하고, 상기 제2 강자성 층(85; 261)은 상기 절연층과 상기 반강자성 층을 분리하는 자기 메모리 장치.
  7. 제1항에 있어서, 상기 다층 구조물(37; 207; 247; 255)은, 전류가 제2 강자성 층(85; 253; 261)에서 상기 제1 강자성 층으로 흐를 때 전자들을 스핀-분극(spin-polarising)하기 위해, 상기 제1 강자성 층(83; 249; 257)으로부터 간격을 두고 배치된, 제3 강자성 층을 더 포함하는 자기 메모리 장치.
  8. 제1항에 있어서, 상기 다층 구조물(37; 207; 247; 255)은 직립 기둥(upstanding pillar)으로 형성되는 자기 메모리 장치.
  9. 제8항에 있어서, 상기 기둥은 단축(L1) 및 장축(L2)을 갖는 타원형 베이스(base)를 갖고, 상기 제1 강자성 층(83; 249; 257)의 상기 자화 곤란축은 상기 단축을 따라 향해져 있는 자기 메모리 장치.
  10. 제9항에 있어서, 상기 축들의 비는 1:1.5 내지 1:2.5의 범위에 있는 자기 메 모리 장치.
  11. 제10항에 있어서, 상기 축들의 비는 1:2인 자기 메모리 장치.
  12. 제1항에 있어서, 상기 자계 소스(33; 203)는 상기 제1 강자성 층(83; 249; 257)의 상기 용이축에 평행하게 배열된 세로축을 갖는 긴 도체를 포함하는 자기 메모리 장치.
  13. 제12항에 있어서, 상기 긴 도체(33; 203)는 와이어(wire)인 자기 메모리 장치.
  14. 제12항에 있어서, 상기 긴 도체(33; 203)는 금속으로 형성되는 자기 메모리 장치.
  15. 제12항에 있어서, 상기 긴 도체(33; 203)는 합금으로 형성되는 자기 메모리 장치.
  16. 제12항에 있어서, 상기 긴 도체(33; 203)는 10nm와 100nm 사이의 두께를 갖는 자기 메모리 장치.
  17. 제12항에 있어서, 상기 긴 도체(33; 203)는 10nm와 100nm 사이의 폭을 갖는 자기 메모리 장치.
  18. 제12항에 있어서, 상기 긴 도체(33; 203)는 상기 제1 강자성 층(83; 249; 257)으로부터 200nm 미만을 통과하는 자기 메모리 장치.
  19. 제18항에 있어서, 상기 긴 도체(33; 203)는 상기 제1 강자성 층(83; 249; 257)으로부터 20nm와 100nm 사이를 통과하는 자기 메모리 장치.
  20. 제12항에 있어서, 상기 도체(33; 203)는, 전류가 상기 도체 양단에 인가된 1V의 바이어스에 응답하여 그 도체를 통해 흐를 때, 상기 제1 강자성 층(83; 249; 257)의 이방성 자계의 0.1 내지 0.2 사이의 자계가 상기 제1 강자성 층 내에서 발생되도록 구성되는 자기 메모리 장치.
  21. 제12항에 있어서, 상기 도체(33; 203)는, 전류가 상기 도체 양단에 인가된 1V의 바이어스에 응답하여 그 도체를 통해 흐를 때, 적어도 20 Oe의 자계가 상기 제1 강자성 층(83; 249; 257) 내에서 발생되도록 구성되는 자기 메모리 장치.
  22. 제12항에 있어서, 상기 도체(33; 203)는, 전류가 상기 도체 양단에 인가된 1V의 바이어스에 응답하여 그 도체를 통해 흐를 때, 20 Oe 내지 50 Oe 사이의 자계가 상기 제1 강자성 층(83; 249; 257) 내에서 발생되도록 구성되는 자기 메모리 장치.
  23. 자기 랜덤 액세스 메모리(magnetic random access memory: MRAM)로서,
    제1항의 자기 메모리 장치들의 어레이로서, 각각의 다층 구조물(37; 207; 247; 255)이 상기 제1 도선들(31; 201) 중의 하나를 상기 제2 도선들(49; 217) 중의 하나와 접속시키는 자기 메모리 장치들의 어레이; 및
    제3 세트의 도선들(53; 221)
    을 포함하고,
    각각의 다층 구조물이 상기 제1 또는 제2 도선들 중의 하나 및 상기 제3 세트의 도선들 중의 하나에 의해 어드레스가능하게 되어 있는 MRAM.
  24. 자기 랜덤 액세스 메모리(MRAM)로서,
    제1(31; 201), 제2(49; 217) 및 제3(53; 221) 세트의 도선들;
    자기저항 다층 구조물들(37; 207; 247; 255)의 어레이로서, 각각의 자기저항 다층 구조물은 상기 제1 세트의 도선들 중의 하나를 상기 제2 세트의 도선들 중의 하나와 접속하여, 각각의 다층 구조물이 상기 제1 또는 제2 세트의 도선들 중의 하나 및 상기 제3 세트의 도선들 중의 하나에 의해 어드레스가능하게 하고, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내며, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층(83; 249; 257)을 포함하고, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물들(37; 207; 247; 255)의 어레이; 및
    상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물들의 스핀 전달 스위칭을 유도하기 위해 상기 다층 구조물들을 통해 흐르는 전류에 무관하게, 상기 어레이의 상기 자기저항 다층 구조물들 중 적어도 하나의 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계 펄스를 각각이 제어가능하게 인가하기 위한 다수의 자계 소스(33; 203)
    를 포함하는 MRAM.
  25. 제23항 또는 제24항에 있어서, 상기 제1 도선들(31; 201)의 각각 및 상기 제2 도선들(49; 217)의 각각은 상기 어레이의 열 사이에서 공유되는 MRAM.
  26. 제23항에 있어서, 상기 제3 도선들(53; 221)의 각각은 상기 어레이의 행 사이에서 공유되는 MRAM.
  27. 제26항에 있어서, 분리 트랜지스터들(81; 223)의 어레이를 더 포함하고, 상기 다층 구조물들(37; 207; 247; 255)의 각각은 상기 제1 도선들(31; 201) 중의 하나 또는 상기 제2 도선들(49; 217) 중의 하나에 의해 상기 분리 트랜지스터들 중의 하나의 소스 또는 드레인에 접속되고, 상기 제3 도선들(53; 221)의 각각은 상기 어레이의 행 내의 상기 분리 트랜지스터들의 베이스에 접속되는 MRAM.
  28. 제23항에 있어서, 자계 소스(33; 203)는 상기 어레이의 각 열마다 제공되고, 각각의 자계 소스는 상기 강자성 층들(83; 249; 257)의 상기 자화 용이축에 평행하게 배열된 세로축을 갖는 긴 도체를 포함하는 MRAM.
  29. 제1(31; 201) 및 제2(49; 217) 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물(37; 207; 247; 255)로서, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층(83; 249; 257)을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물(37; 207; 247; 255); 및 상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 상기 다층 구조물을 통해 흐르는 전류에 무관하게, 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스(33; 203)를 포함하는 자기 메모리 장치를 동작시키는 방법으로서,
    상기 자계 소스를 사용하여 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 턴온하는 단계; 및
    상기 자계를 턴온한 후 0 내지 5 ns 이내에 상기 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계
    를 포함하는 자기 메모리 장치를 동작시키는 방법.
  30. 제1(31; 201) 및 제2(49; 217) 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물(37; 207; 247; 255)로서, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층(83; 249; 257)을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물(37; 207; 247; 255); 및 상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 상기 다층 구조물을 통해 흐르는 전류에 무관하게, 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스(33; 203)를 포함하는 자기 메모리 장치를 동작시키는 방법으로서,
    상기 자계 소스를 사용하여 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 턴온하는 단계; 및
    Δt < tdamp와 같이 되는 시간 Δt 이내에 상기 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계
    를 포함하며,
    여기서,
    Figure 112008012711284-pat00008
    이고, α는 감쇠 상수이고, f는 상기 자계를 턴온함으로써 야기되는 세차운동(precession)의 주파수인 자기 메모리 장치를 동작시키는 방법.
  31. 제29항 또는 제30항에 있어서,
    상기 자계를 턴온한 후 0 내지 3 ns 이내에 상기 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계를 포함하는 방법.
  32. 제29항에 있어서,
    상기 자계를 턴온한 후 0 내지 2 ns 이내에 상기 자기저항 다층 구조물을 통하는 전류를 턴온하는 단계를 포함하는 방법.
  33. 제1(31; 201) 및 제2(49; 217) 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물(37; 207; 247; 255)로서, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층(83; 249; 257)을 포함하며, 상기 다층 구조물은 상기 제1 상태와 제2 상태 사이에서 스위칭가능한 자기저항 다층 구조물(37; 207; 247; 255); 및 상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 상기 다층 구조물을 통해 흐르는 전류에 무관하게, 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스(33; 203)를 포함하는 자기 메모리 장치에 기입하는 방법으로서,
    상기 자계 소스를 사용하여 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 인가하는 단계;
    상기 자기저항 다층 구조물을 통하는 전류를 구동하기 위해 상기 제1 도선과 상기 제2 도선 사이에 바이어스를 인가하는 단계;
    상기 자계를 제거하는 단계; 및
    상기 바이어스를 제거하는 단계
    를 포함하고,
    상기 자계를 인가하는 단계는 상기 바이어스를 인가하는 단계 전에 발생하는 자기 메모리 장치에 기입하는 방법.
  34. 제33항에 있어서, 상기 자계를 인가하는 단계는 상기 바이어스를 인가하는 단계 전 적어도 1ns에 발생하는 방법.
  35. 제33항 또는 제34항에 있어서, 상기 자계를 제거하는 단계는 상기 바이어스를 제거하는 단계 전에 발생하는 방법.
  36. 제33항에 있어서,
    상기 바이어스를 인가하는 단계는 상기 자계를 인가하는 단계 후 2ns에 발생하고;
    상기 자계를 제거하는 단계는 상기 자계를 인가하는 단계 후 3ns에 발생하며;
    상기 바이어스를 제거하는 단계는 상기 자계를 인가하는 단계 후 6ns에 발생하는 방법.
  37. 제29항에 있어서, 상기 강자성 층(83; 249; 257) 내의 인가된 자계의 크기는 상기 강자성 층의 이방성 자계의 0.1 내지 0.2인 방법.
  38. 메모리로서,
    제1(31; 201) 및 제2(49; 217) 도선들; 상기 도선들 사이에 배열된 자기저항 다층 구조물(37; 207; 247; 255)로서, 상기 다층 구조물은 제1의 높은 저항 상태 및 제2의 낮은 저항 상태를 나타내고, 상기 다층 구조물은 자화 곤란축 및 자화 용이축을 갖는 강자성 층을 포함하는 자기저항 다층 구조물(37; 207; 247; 255); 및 상기 제1 상태와 제2 상태 사이에서의 상기 다층 구조물의 스핀 전달 스위칭을 유도하기 위해 상기 다층 구조물을 통해 흐르는 전류에 무관하게, 상기 강자성 층 내의 상기 자화 곤란축을 따라 자계를 제어가능하게 인가하기 위한 자계 소스(33; 203)를 포함하는 자기 메모리 장치; 및
    제29항의 방법을 실행하도록 구성된 상기 자기 메모리 장치를 제어하는 회로
    를 포함하는 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160137968A (ko) * 2014-03-28 2016-12-02 인텔 코포레이션 6f2 비휘발성 메모리 비트셀

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4384196B2 (ja) * 2007-03-26 2009-12-16 株式会社東芝 スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ
FR2918762B1 (fr) * 2007-07-10 2010-03-19 Commissariat Energie Atomique Capteur de champ magnetique a faible bruit utilisant un transfert de spin lateral.
US8100228B2 (en) * 2007-10-12 2012-01-24 D B Industries, Inc. Portable anchorage assembly
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
TWI412035B (zh) 2008-04-17 2013-10-11 Sony Corp Recording method of magnetic memory element
US8659852B2 (en) * 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7804709B2 (en) 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8274818B2 (en) * 2008-08-05 2012-09-25 Tohoku University Magnetoresistive element, magnetic memory cell and magnetic random access memory using the same
US8223532B2 (en) 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7830726B2 (en) 2008-09-30 2010-11-09 Seagate Technology Llc Data storage using read-mask-write operation
US7746687B2 (en) 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US20100091564A1 (en) * 2008-10-10 2010-04-15 Seagate Technology Llc Magnetic stack having reduced switching current
US8217478B2 (en) * 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US8053255B2 (en) * 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US7863060B2 (en) * 2009-03-23 2011-01-04 Magic Technologies, Inc. Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
KR20110029811A (ko) 2009-09-16 2011-03-23 삼성전자주식회사 수직 나노 와이어를 포함하는 정보 저장 장치
US8422277B2 (en) * 2010-11-04 2013-04-16 Seagate Technology Llc Field assisted switching of a magnetic memory element
JP5702177B2 (ja) * 2011-02-04 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
US8525602B2 (en) 2011-03-23 2013-09-03 Honeywell International Inc. Magnetic device with weakly exchange coupled antiferromagnetic layer
US8933521B2 (en) * 2011-03-30 2015-01-13 Intel Corporation Three-dimensional magnetic circuits including magnetic connectors
JP5990130B2 (ja) * 2013-05-15 2016-09-07 富士通株式会社 半導体記憶装置
US10536281B2 (en) * 2014-07-30 2020-01-14 University Of South Florida Magnetic memory physically unclonable functions
US10277227B2 (en) * 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device layout
US10876839B2 (en) 2018-09-11 2020-12-29 Honeywell International Inc. Spintronic gyroscopic sensor device
US10871529B2 (en) 2018-09-11 2020-12-22 Honeywell International Inc. Spintronic mechanical shock and vibration sensor device
US10802087B2 (en) 2018-09-11 2020-10-13 Honeywell International Inc. Spintronic accelerometer
US10797225B2 (en) * 2018-09-18 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction (DMTJ) stack design
US11205679B2 (en) * 2019-07-22 2021-12-21 Samsung Electronics Co., Ltd. Magnetic memory device including a free layer and a pinned layer
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
JP7054284B1 (ja) 2021-12-07 2022-04-13 エスケー・プロダクト株式会社 つなぎ服

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343077A (ja) 2001-05-16 2002-11-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US20030007398A1 (en) * 2001-05-15 2003-01-09 Nve Corporation Current switched magnetoresistive memory cell
JP2003133530A (ja) 2001-10-24 2003-05-09 Nec Corp Ｍｒａｍ及びｍｒａｍの書き込み方法
US20030214862A1 (en) * 2002-04-22 2003-11-20 Yoshiaki Asao Magnetic random access memory
JP2004103125A (ja) 2002-09-10 2004-04-02 Toshiba Corp 磁気ランダムアクセスメモリ
US6753562B1 (en) 2003-03-27 2004-06-22 Sharp Laboratories Of America, Inc. Spin transistor magnetic random access memory device
US20040228198A1 (en) * 2003-03-13 2004-11-18 Yuui Shimizu Semiconductor memory device including reference memory cell and control method
KR20060035212A (ko) * 2004-10-21 2006-04-26 삼성전자주식회사 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169689B1 (en) * 1999-12-08 2001-01-02 Motorola, Inc. MTJ stacked cell memory sensing method and apparatus
US6979586B2 (en) * 2000-10-06 2005-12-27 Headway Technologies, Inc. Magnetic random access memory array with coupled soft adjacent magnetic layer
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
US6816402B2 (en) * 2002-06-21 2004-11-09 Micron Technology, Inc. Row and column line geometries for improving MRAM write operations
US6714440B2 (en) * 2002-06-28 2004-03-30 Motorola, Inc. Memory architecture with write circuitry and method therefor
US6711052B2 (en) * 2002-06-28 2004-03-23 Motorola, Inc. Memory having a precharge circuit and method therefor
US6714444B2 (en) * 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6639830B1 (en) * 2002-10-22 2003-10-28 Btg International Ltd. Magnetic memory device
US6667899B1 (en) * 2003-03-27 2003-12-23 Motorola, Inc. Magnetic memory and method of bi-directional write current programming
US6714446B1 (en) * 2003-05-13 2004-03-30 Motorola, Inc. Magnetoelectronics information device having a compound magnetic free layer
US7006375B2 (en) * 2003-06-06 2006-02-28 Seagate Technology Llc Hybrid write mechanism for high speed and high density magnetic random access memory
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6956764B2 (en) * 2003-08-25 2005-10-18 Freescale Semiconductor, Inc. Method of writing to a multi-state magnetic random access memory cell
US6943040B2 (en) * 2003-08-28 2005-09-13 Headway Technologes, Inc. Magnetic random access memory designs with controlled magnetic switching mechanism by magnetostatic coupling
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
US6987692B2 (en) * 2003-10-03 2006-01-17 Hewlett-Packard Development Company, L.P. Magnetic memory having angled third conductor
US7282755B2 (en) * 2003-11-14 2007-10-16 Grandis, Inc. Stress assisted current driven switching for magnetic memory applications
JP2005310840A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 磁気ランダムアクセスメモリ
JP4460965B2 (ja) * 2004-07-22 2010-05-12 株式会社東芝 磁気ランダムアクセスメモリ
JP4487705B2 (ja) * 2004-09-22 2010-06-23 ソニー株式会社 メモリの記録方法
US6992910B1 (en) * 2004-11-18 2006-01-31 Maglabs, Inc. Magnetic random access memory with three or more stacked toggle memory cells and method for writing a selected cell
US6937497B1 (en) * 2004-11-18 2005-08-30 Maglabs, Inc. Magnetic random access memory with stacked toggle memory cells
JP5193419B2 (ja) * 2005-10-28 2013-05-08 株式会社東芝 スピン注入磁気ランダムアクセスメモリとその書き込み方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030007398A1 (en) * 2001-05-15 2003-01-09 Nve Corporation Current switched magnetoresistive memory cell
JP2002343077A (ja) 2001-05-16 2002-11-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003133530A (ja) 2001-10-24 2003-05-09 Nec Corp Ｍｒａｍ及びｍｒａｍの書き込み方法
US20030214862A1 (en) * 2002-04-22 2003-11-20 Yoshiaki Asao Magnetic random access memory
JP2004103125A (ja) 2002-09-10 2004-04-02 Toshiba Corp 磁気ランダムアクセスメモリ
US20040228198A1 (en) * 2003-03-13 2004-11-18 Yuui Shimizu Semiconductor memory device including reference memory cell and control method
US6753562B1 (en) 2003-03-27 2004-06-22 Sharp Laboratories Of America, Inc. Spin transistor magnetic random access memory device
KR20060035212A (ko) * 2004-10-21 2006-04-26 삼성전자주식회사 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160137968A (ko) * 2014-03-28 2016-12-02 인텔 코포레이션 6f2 비휘발성 메모리 비트셀
KR102249876B1 (ko) * 2014-03-28 2021-05-11 인텔 코포레이션 6f2 비휘발성 메모리 비트셀

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