JP2005229099A - 積層可能な構造を有する高密度磁気ランダムアクセスメモリ（ｍｒａｍ）のための方法および装置 - Google Patents

積層可能な構造を有する高密度磁気ランダムアクセスメモリ（ｍｒａｍ）のための方法および装置 Download PDF

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Abstract

【課題】 メモリが要する面積を減らすと共に、メモリ抵抗に於ける限界要件を下げる事によって製造を容易にし、メモリセルの選択性を向上させ、拡張可能にする方法を提供する。
【解決手段】 積層可能な構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）１００であり、第１のワード線１０２は、電流を運ぶように構成されている。第１のメモリ縦列は、ワード線に電気的に結合されるとともに、互いに隣接して電気的に接続された複数のメモリセル１０６から構成される。第１のビット線縦列は、第１のワード線から電気的に絶縁されるとともに、第１のメモリ縦列に磁気的に結合され且つ第１のメモリ縦列から電気的に絶縁されている。第１のビット線縦列は、互いに電気的に絶縁され且つメモリ読み出し及びメモリ書き込み中に電流を運ぶように構成された複数のビット線１１２を備える。第１のビット線縦列は、第１のメモリ縦列と平行である。
【選択図】 図１

Description

発明の分野
[0001]一般に、本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。具体的には、本発明は、磁気記憶要素の垂直なスタックを備える高密度メモリ構造に関する。
関連技術の説明
[0002]一般に、ＭＲＡＭデバイスは、トンネル接合によって分離された２つの磁性層を有するメモリセルの平面配列から構成される。一方の磁性層は、固定された基準層であり、他方の磁性層は、記憶のために変更される磁気分極を有する記憶層である。記憶層は、基準層の磁化と略平行または逆平行な磁気単軸異方性軸に沿う２方向のうちの一方の方向に沿って方向付けることができる。
[0003]メモリセルに対するメモリ書き込みは、記憶層を基準層に対して平行位置または逆平行位置にアライメントする。メモリ読み出しは、読み出されるメモリセルの抵抗を決定するとともに、メモリセルの抵抗に基づいて記憶層のアライメントを決定する。その後、メモリセルの「値」が分かる。
[0004]従来技術に伴う１つの問題は、ＭＲＡＭセルを製造することが難しく、また、ＭＲＡＭがかなりの大きさの空間を必要とし、したがって、ＭＲＡＭ密度が低くなるということである。また、メモリ書き込みは、所定の半分のビットの書き込みを回避し、あるいは、クロストークに起因する隣接ビットの書き込みを回避するため、狭い分布のスイッチング磁場を必要とする。メモリ読み出しは、通常、読み出されるセルの抵抗と基準セルとを比較することによって行なわれる。この場合も同様に、メモリチップにわたるセル抵抗値の許容誤差は比較的厳しい。したがって、ＭＲＡＭを製造することが難しく、また、ＭＲＡＭの密度が低い。
[0005]製造が容易で且つメモリセルの良好な選択性を与える高密度のＭＲＡＭが必要である。本発明は、メモリが要する面積を減らすとともに、メモリ抵抗における限界要件を下げることによって製造を容易にし、また、メモリセルの選択性を向上させて拡張可能にしなければならない。
発明の概要
[0006]本発明は、積層可能な構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）を備える。第１のワード線は、電流を運ぶように構成されている。第１のメモリ縦列は、ワード線に電気的に結合されるとともに、互いに隣接して電気的に接続された複数のメモリセルから構成される。各メモリセルは、メモリセルの磁気的なアライメントによってデータを記憶するように構成されている。第１のビット線縦列は、第１のワード線から電気的に絶縁されるとともに、第１のメモリ縦列に磁気的に結合され且つ第１のメモリ縦列から電気的に絶縁されている。第１のビット線縦列は、互いに電気的に絶縁され且つメモリ読み出し及びメモリ書き込み中に電流を運ぶように構成された複数のビット線を備える。第１のビット線縦列は、第１のメモリ縦列と平行である。
[0007]本発明の利点としては、ワード線の数を減らすことによりＭＲＡＭの面積を減少できる点を挙げることができる。これにより、メモリセル１つ当たりのスイッチ（例えば、トランジスタまたはダイオード）の数が減り、ビット線とメモリセルとの間の幾何学的な関係が向上するとともに、製造の簡略化が図られ、選択性が向上して、密度が増大する。例えば、本発明は、たった１ Ｆ２のセルサイズを有する８層構造を適用することができる。
本発明の詳細な説明
[0017]以下の磁気メモリセルで使用される積層プロセスおよび材料は、材料加工技術において良く知られている。特定の実施形態について説明されているが、当業者であれば分かるように、ここに記載されている材料および積層プロセス以外の他の材料および他の積層プロセスが、本発明にしたがって使用されても良い。
[0018]図１は、ＭＲＡＭ１００の一実施形態の断面を示す概略図である。ＭＲＡＭ１００は、メモリ列（縦列）１０４に接続された導電性のワード線１０２を含む。各メモリ列１０４は、互いに上下に積層されて電気的に接続された１または複数のメモリセル１０６から構成される。
[0019]メモリセル１０６は、２つの層、すなわち、記憶層と読み出し層とから構成される磁気トンネル接合（ＭＴＪ）である。両方の層は、面内磁化または面外磁化を有する磁性体である。記憶層は、読み出し層よりも高い保磁力を有する。面内磁化を有する層は、例えばＮｉ８０Ｆｅ２０合金、Ｃｏ合金、または、ＣｏＦｅ合金をほぼ用いて形成されても良い。面外磁化を有して形成された層は、例えば、Ｃｏ／Ｐｔ積層体または希土類遷移金属合金によって形成されても良い。各メモリ列１０４内には４つのメモリセル１０６が示されているが、それよりも少ないメモリセル、あるいは、それよりも多いメモリセルを含んでいても良い。
[0020]メモリ列１０４には、ワード線１０２と反対側に、スイッチ１０８が設けられている。このスイッチ１０８は、動作中に、１または複数のメモリ列１０４をＯＮする。ワード線１０２は、スイッチ１０８−１が作動される時に例えばメモリ列１０４−１を通じて流れる電流を運ぶ。本発明の一態様では、複数のメモリセル１０６に対してスイッチ１０８が１つだけで済む。一実施形態において、スイッチ１０８はトランジスタである。一般に、従来、各メモリセルは、１つのメモリセル毎に１つのトランジスタを有する。
[0021]ビット線列１１０は、メモリ列１０４と並行して位置されている。図１では、各メモリ列同士の間に１つのビット線列が示されているが、当業者であれば分かるように、本発明においては、更に少ないビット線列が使用されても良い。ビット線列は、複数のビット線１１２を含む。ビット線１１２は、電流を運ぶことによりメモリセル１０６内の記憶層および読み出し層の極性を切り換える磁場を生成する導体である。ビット線１１２をメモリセル１１０の側部に位置させることにより、マスキング層の数が減るとともに、メモリ製造中における処理ステップの数が減少する。本発明は、１ＴｎＭＴＪおよび１ＤｎＭＴＪのそれぞれを得るために、１Ｔ１ＭＴＪおよび１Ｄ１ＭＴＪ構造の両方に適用できる。
[0022]一実施形態において、ＭＲＡＭ１００は、メモリ列１０４にアドレスをとるトランジスタ１０８と、電力を供給し且つアドレスレジスタ等（図示せず）を検出する周辺回路とを有する基板上に組み立てられる。シリコンウエハが基板として使用されても良いが、適当な電気的特性および熱的特性を有する他の材料が基板として使用されても良い。基板は、アドレストランジスタ１０８および全ての周辺エレクトロニクスをその内部に組み込むことができるようになっていなければならない。基板は、ＭＲＡＭセルによって形成される熱を分散できる十分な熱伝導率を有していなければならない。
[0023]図２は、図１に基づく本発明の一実施形態の平面図を示す概略図である。ＭＲＡＭ２００は、メモリ列２２０に接続されたワード線２１０を有する。ビット線２３０は、ワード線２１０に対して垂直であり、図１に示されるように積層されている。各ワード線２１０は、ＭＲＡＭ２００の構造およびアーキテクチャにしたがって、幾つかのメモリ列２２０を作動させる。
[0024]図３は、面外磁化を伴う本発明の一実施形態を示す断面図である。ＭＲＡＭ３００はワード線３０５を含み、このワード線３０５は、メモリセル３１５を有するメモリ列３１０に接続されている。ワード線３０５と反対側には、スイッチ３２０が接続されている。ビット線列３２５は、複数のビット線３３０を有する。
[0025]一実施形態において、ＭＲＡＭ３００のメモリセル３１５およびビット線３３０は、複数の層から構成される。要素３４０は、これらの複数の層を示している。層３４５は、厚さが約３０ｎｍのＮｉ８０Ｆｅ２０を含んでいても良い。作動時にビット線の上下における磁場の漏れを防止するためのクラッド層として、上端および下端のＮｉＦｅ層３４５が含まれていても良い。層３４５の１つの目的は、ビット線３３０の上下ではなく、ビット線の一方側に、磁束を集中させることである。
[0026]層３５０は、３４０において４つの繰り返し層として示される（ＣｕＴａ）から構成される積層体であり、この積層体は、ビット線３３０の導電率を調整するために含まれていても良い。各層のＣｕおよびＴａの厚さはそれぞれ、１０ｎｍおよび５ｎｍであっても良い。
[0027]層３５５は、（ＣｏＰｔ）から構成される積層体（４繰り返し）であり、読み出し層よりも保磁力が高い（硬い）記憶層である。Ｃｏの厚さは約０．５ｎｍであっても良く、また、Ｐｔの厚さは約２ｎｍであっても良い。
[0028]層３６０は、（ＰｔＣｏ）から構成される積層体（２繰り返し）であり、記憶層よりも保磁力が低い（柔らかい）読み出し層である。Ｃｏの厚さは約０．５ｎｍであっても良く、また、Ｐｔの厚さは約２ｎｍであっても良い。ＣｏＰｔ積層体においては、層の厚さ及び繰り返し数を変えることにより、強制磁場（ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ）を調整することができる。一般に、強制磁場は、繰り返し数の増大に伴って大きくなる。読み出し層および記憶層のための強制磁場の値の一例は、読み出し層においては２０Ｏｅであり、記憶層においては６０Ｏｅである。読み出し層および記憶層の両方の磁気分極は、メモリ書き込み中にアライメントされ、一方、読み出し層だけの磁気分極は、メモリ読み出し中に切り換えられる。
[0029]層３６５は、Ａｌ２Ｏ３であり、層３５５，３６０間にトンネルバリアを形成する絶縁層である。Ａｌ２Ｏ３は、約１ｎｍの厚さであっても良い。層３６５は、例えば約０．８ｎｍの金属アルミニウムを堆積させ且つこの金属アルミニウムをプラズマを用いて酸化させることにより或いは自然酸化させることにより形成されても良い。要素３４０中の他の層は、スパッタリングによって堆積されても良い。メモリセル３１５を形成する要素３４０同士は、銅、アルミニウム、または、他の導体によって接続されても良い。ビット線３３０を形成する要素３４０同士は、絶縁体、例えばＳｉＯ２、Ａｌ２Ｏ３、あるいは、他の酸化物によって接続されても良い。当業者であれば分かるように、メモリセル３１５およびビット線３３０は、互いに同じ方法で或いは同じ材料を用いて形成される必要はないが、それらが同じ場合には製造が容易になる。
[0030]面外磁化の場合、磁気記憶層および磁気読み出し層は、Ｃｏ／Ｐｔ積層体、ＣｏＦｅＮｉ／Ｐｔ積層体、Ｃｏ／Ｐｔ合金、Ｃｏ／Ｐｄ積層体、Ｃｏ／Ｐｄ合金、ＣｏＦｅＮｉ／Ｐｄ積層体、Ｃｏ／Ａｕ積層体、ＣｏＦｅＮｉ／Ａｕ積層体、Ｃｏ／Ｎｉ積層体、Ｎｉ／Ｃｕ積層体、または、希土類遷移金属合金によって形成されても良い。選択方法として加熱が使用される場合（後述する）、記憶層は、ブロッキング温度が低い反強磁性層、例えば厚さが６ｎｍのＩｒ２０Ｍｎ８０と交換バイアスされ得る。
[0031]メモリセル間の層３７０は、メモリ列を通じた電流の伝送を容易にするＣｕの蒸着またはスパッタリングによって形成されても良い。層３７０の厚さは、約１００〜３００ｎｍである。層３７０の厚さは、メモリセル間で望まれる選択性にしたがって異なっていても良い。メモリセル間の空間が大きいと、１つのビット線を使用する選択に役立つが、２つのビット線を使用して選択する場合には、メモリセル間の空間を狭くする必要がある。様々な層がメモリセルのための特定の目的を有するが、これらの層は、記憶が成されない場合には、ビット線に関与しない。むしろ、ビット線は、メモリセルを選択するために電流を運ぶ材料を含有していなければならない。メモリセルと同じ材料を用いてビット線を積層すると、ＭＲＡＭの製造が容易になる。
[0032]図４は、ビット線、磁場、メモリセルを示す図である。メモリの書き込みを行なう１つの方法、すなわち、面外磁化の場合にＭＲＡＭ３００内にデータを記憶する１つの方法は、メモリセル４００においては以下の通りである。面内磁化の場合のメモリ書き込み動作は、異なっており、以下において後述する。ビット線４１０，４２０には、反対方向に流れる電流が供給される。ビット線４１０の電流は、図４の面内に入り込む方向で垂直に流れており、ビット線４２０の電流は、図２の面から抜け出す方向で垂直に流れている。電流が反対方向であるため、各ビット線４１０，４２０の周囲の磁場は逆向きである。ビット線４１０の周囲の磁場は、時計回りであり、一方、ビット線４２０の周囲の磁場は、反時計回りである。
[0033]メモリセル４００は、対応するワード線に給電し且つ適切なスイッチをＯＮしてメモリセル４００が属するメモリ列を選択することにより選択される。
[0034]メモリセルを通じて流れる電流は、幾つかの作用のうちの１つによって、スイッチング磁場を低減する。最初に、トンネルバリアを通じて流れる電流に起因する記憶層のサーマルヒーティングにより、スイッチング磁場が低減する。メモリセル４００の加熱により、記憶層および読み出し層の磁極性を、ビット線４１０，４２０の周囲の磁場の蓄積作用にアライメントすることができる。ビット線４１０，４２０を通じて流れる電流のパルスを調整することにより、待機温度にある他のメモリセルではなく、加熱された接合部だけが切り換わるようにすることができる。
[0035]また、メモリセル４００のメモリ列を通じて垂直に流れる電流に起因するエルステッド磁場は、スイッチング磁場を低減する。これは、円筒対称に起因して磁化の反転を助ける面内渦状態の形成にエルステッド磁場が有利に働くからである。
[0036]最後に、スピン分極された電子を、読み出し層から、あるいは、分極する更に別の層から、記憶層内に注入することにより、記憶層磁化のスイッチング磁場を低減することができる。
[0037]ビット線４１０，４２０を通じて流れる電流がメモリセル４００へとリークしないように、メモリセル４００は、ビット線４１０，４２０から十分に離間されていなければならず、また、ビット線４１０，４２０の周囲の磁場がメモリセル４００の磁極性に影響を与えるように、メモリセル４００は、ビット線４１０，４２０に対して十分に接近していなければならない。一実施形態において、メモリセル４００は、ビット線４１０から約１００ｎｍ離間されている。一般に、ビット線４１０，４２０（およびワード線、図１参照）を通じて流れる電流は、１〜５ｍＡの範囲である。当業者であれば分かるように、メモリセルとビット線との間の距離は、従来と異なるが、本発明の限定要因ではない。メモリセル間の距離が短くなると、密度が増大する。これは、通常、メモリ設計における目標である。また、電流レベルは、特定の用途に応じて異なっても良い。
[0038]図５は、面外磁化を伴うメモリセルの記憶層および読み出し層を示す図である。メモリ書き込み後、メモリセル５００は、同じ方向にアライメントされる読み出し層５１０および記憶層５２０の両方における磁気分極を有する。読み出し層５１０は、誘電体層５３０によって、記憶層５２０から分離されている。誘電体層５３０は、読み出し層５１０と記憶層５２０との間にトンネル接合を作成する。図５では、上側が読み出し層になっているが、読み出し層または記憶層のいずれかが上側または下側であっても良い。また、上側（平行）位置および下側（逆平行）位置にある記憶層５２０に対して「１」および「０」の記憶値が任意に割り当てられても良い。
[0039]メモリ読み出しを行なう１つの方法、すなわち、メモリセルからデータを検索する１つの方法は、面外磁化を成すメモリセル１０６−２においては以下の通りである。１つのワード線とトランジスタとの間で複数のメモリセルを接続することに伴う１つの問題は、個々のメモリセルの抵抗、したがって、メモリセル内の記憶層の分極を検出することが非常に難しいということである。本発明は、差動読み出しを用いて、この困難を克服する。
[0040]メモリ書き込みに類似した方法においては、各ビット線１１２−１，１１２−２を通じて逆方向の電流が流れる（図４も参照）。メモリセル１０６−２（４００も参照）を貫く磁場の強度は、ビット線１１２−１，１１２−２（４１０，４２０も参照）を通じて流れる電流の強度に直接に関連している。メモリセル１０６−２（４００も参照）を貫く磁場は、記憶層５２０よりも保磁力が低いことからその磁極性を切り換えることが容易な読み出し層５１０（図５参照）を切り換えられる程度に十分に強いが、記憶層５２０を切り換えられるほど強くは無い。読み出し層５１０での磁気分極が実際に切り換わっているか否かは問題ではなく、むしろ、それは、ビット線１１２−１，１１２−２（４１０，４２０も参照）を通じて流れる電流に基づいて所定の状態に入る。
[0041]その後、良く知られた方法によって、メモリ列１０４−１の抵抗が決定される。その後、ビット線１１２−１，１１２−２を通じて流れる電流の方向が切り換えられ、各磁場は、この場合も記憶層５２０を切り換えることなく、読み出し層５１０における磁気分極のアライメントを切り換える。メモリ列１０４−１の抵抗が再び決定される。第１の読み出しと第２の読み出しとの間の抵抗差と、第１および第２の読み出し中における読み出し層５１０の周知の磁気分極とに基づいて、記憶層３２０の磁気分極が分かってくる。メモリセルの抵抗は、記憶層および読み出し層の両方が同じ方向にアライメントされている場合には低く、上記両方の層が反対方向にアライメントされている場合には高い。
[0042]例えば、読み出し層５１０が最初に上方向にアライメントされた後に下方向にアライメントされ且つ第２の読み出し中の抵抗が増大する場合には、記憶層５２０が上方向にアライメントされる（平行）。逆に、読み出し層５１０が最初に上方向にアライメントされた後に下方向にアライメントされ且つ第２の読み出し中の抵抗が減少する場合には、記憶層５２０が下方向にアライメントされる（逆平行）。２点メモリ読み出しは、１点メモリ読み出しよりも多くの時間を要する場合があるが、ＮＡＮＤモードで使用される場合には、積層可能な配置によって、読み出しプロセスが簡略化されるとともに、性能が向上する。
[0043]不揮発性メモリセルには、一般に使用される２つの構造（アーキテクチャ）、すなわち、ＮＯＲおよびＮＡＮＤが存在する。ＮＯＲ構造において、各ビットセルは、別個のワード線および別個のビット線によって個別にアドレス指定される。ＮＡＮＤ構造においては、例えば１つの共通のワード線に対して複数のメモリセルが直列に接続される。接続された各セルを個々のビット線がアドレス指定する間、共通のワード線が「ＯＮ」状態を保つ。ＮＯＲ構造は、多くの場合、プログラミングのために使用され、一方、一般に、ＮＡＮＤメモリは、記憶用途のために使用される。ここで説明した積層可能な構造は、ＮＡＮＤ構成での使用に適している。
[0044]他の実施形態においては、読み出し層の磁化の待機方向が常に例えば上向き方向に固定されるように、読み出し層にバイアスがかけられる（例えば、交換層を用いて）。その後、読み出し方式は、隣り合うビット線に逆向きの電流パルスを加えて、読み出し層の磁化を一時的に下向きに切り換える（記憶層を切り換えることなく）とともに、それに伴って生じるメモリスタックの両端の電圧を測定することを含む。パルスがスタックの抵抗の一時的な増大に対応する場合には、記憶層が上向きに磁化される。逆に、パルスがスタックの抵抗の一時的な減少に対応する場合には、記憶層が下向きに磁化される。この実施形態において、読み出しプロセスは、記憶層の磁化の状態を決定するための１つのステップだけから構成される。
[0045]他の実施形態において、メモリセルの選択は、両方のビット線ではなく、１つのビット線を通じて流れる電流を用いて行なわれる。当業者であれば分かるように、本発明は、メモリセルおよびワード線に対するビット線の位置も包含する。電流を運ぶ２つのビット線は、選択性を向上させるが、本発明を実行するために必ずしも必要なものではない。これは、メモリ読み出し及びメモリ書き込みの両方に当てはまる。
[0046]図６は、面内磁化を伴う本発明の一実施形態を示す断面図である。ＭＲＡＭ６００はワード線６０５を含み、このワード線６０５は、メモリセル６１５を有するメモリ列６１０に接続されている。ワード線６０５と反対側には、スイッチ６２０が接続されている。ビット線列６２５は、複数のビット線６３０を含む。一実施形態において、ＭＲＡＭ６００のメモリセル６１５およびビット線６３０は、後述する複数の層から構成される。要素６４０は、これらの複数の層を示している。層６４５は、厚さが約１０ｎｍのＣｕと厚さが約３ｎｍのＴａとを有する（Ｃｕ／Ｔａ）（４繰り返し）から構成される積層体を含んでいても良い。層６４５を使用することにより、線の長さおよび幅によって決まるビット線の導電率を、適当な値に調整しても良い。層６４５の抵抗は、ＭＴＪに対してあまり影響を与えない。これは、トンネルバリアが非常に大きな抵抗を有するからである。
[0047]層６５０は、ＩｒＭｎの厚さが約５ｎｍのＩｒ２０Ｍｎ８０の結晶格子である。層６５５は、ＩｒＭｎ（層６５０）とともに記憶層を構成する、Ｃｏ９０Ｆｅ１０である。層６５５の厚さは、約１０〜５０ｎｍである。
[0048]層６６０は、厚さが約１．２ｎｍのＡｌ２Ｏ３である。層６６０は、記憶層と読み出し層との間にトンネルバリアを形成する。層６６０は、例えば、約０．８ｎｍの金属アルミニウムを堆積させ且つその金属アルミニウムをプラズマを用いて或いは自然酸化により酸化させることによって形成されても良い。要素６４０中の他の層は、スパッタリングによって堆積されても良い。
[0049]層６７０は、厚さが約２５ｎｍのＮｉ８０Ｆｅ２０である。層６７０は、隣り合うビット線の一番上にあるＮｉＦＥ層の磁化と平行に静磁気的に結合されるフリー層を形成する。
[0050]ビット線６３０を作り出す要素６４０同士は、絶縁体、例えばＳｉＯ２、Ａｌ２Ｏ３、あるいは、他の酸化物によって接続されても良い。当業者であれば分かるように、メモリセル６１５およびビット線６３０は、互いに同じ方法で或いは同じ材料を用いて形成される必要はないが、それらが同じ場合には製造が容易になる。
[0051]メモリセル間の層６８０は、メモリ列を通じた電流の伝送を容易にするＣｕである。様々な層がメモリセルのための特定の目的を有するが、これらの層は、記憶が成されない場合には、ビット線に関与しない。むしろ、ビット線は、メモリセルを選択するために電流を運ぶ材料を含有していなければならない。メモリセルと同じ材料を用いてビット線を積層すると、ＭＲＡＭの製造が容易になる。
[0052]メモリ書き込みを行なう１つの方法、すなわち、面外磁化においてＭＲＡＭ６００内にデータを記憶する１つの方法は、メモリセル６１５においては以下の通りである。同じ方向で流れる電流（または、パルス電流）がビット線６３０−１，６３０−２に対して供給される。ビット線６３０−１，６３０−２の電流は、図６の面内に垂直に入り込んで流れるように示されている。各ビット線６３０−１，６３０−２上の層６７０は、クラッド層としての機能を果たす。層６７０は、ビット線６３０−１，６３０−２を通じて流れる電流によって生成されるエルステッド磁場内で分極される。ビット線６３０−１，６３０−２上のこれらの層６７０とメモリセル６１５上の層６７０との間の平行な静磁気結合により、メモリセル６１５内の層６７０の磁化は、ビット線６３０−１，６３０−２の磁場に対して平行にアライメントされる。
[0053]メモリセル６１５を選択するために、電流は、ワード線６０５、メモリ列６１０−１、スイッチ６２０−１を通じて流れる。その後、記憶層との逆平行な静磁気結合により、記憶層が逆平行方向に切り換わる。
[0054]メモリセルを通じて流れる電流は、幾つかの作用のうちの１つによって、スイッチング磁場を低減する。最初に、トンネルバリアを通じて流れる電流に起因する記憶層のサーマルヒーティングにより、スイッチング磁場が低減する。電流が十分に大きい場合、記憶層は、そのブロッキング温度を超えて加熱される。Ｉｒ２０Ｍｎ８０においては、この層の厚さを変えることにより、ブロッキング温度を１５０℃〜３００℃まで調整できることが知られている。Ｃｏ磁化は、ＮｉＦｅ層に対して逆平行になるとともに、温度が待機温度まで下がると、この方向で固定される。したがって、ビット線の電流パルスによって作成される磁場の方向は、記憶層の磁化のアライメントを決定する。
[0055]また、メモリセルのメモリ列を通じて垂直に流れる電流に起因するエルステッド磁場は、スイッチング磁場を低減する。これは、円筒対称に起因して磁化の反転を助ける面内渦状態の形成にエルステッド磁場が有利に働くからである。一実施形態において、記憶層は、Ｃｏ５０Ｆｅ５０またはＩｒＭｎの厚さが例えば４ｎｍ減少したＣｏＦｅ／ＩｒＭｎバリアを用いて作られ、それにより、高い保磁力を有するが、ループシフトがない。
[0056]最後に、スピン分極された電子を、読み出し層から、あるいは、分極する更に別の層から、記憶層内に注入することにより、記憶層磁化のスイッチング磁場を低減することができる。
[0057]面内磁化におけるメモリ読み出しは、読み出し層の初期設定中および読み出し層の切り換え中にビット線を通じて運ばれる電流が反対方向ではなく同じ方向に流れる点を除き、面外磁化における場合と同じ態様で行なわれる。
[0058]他の実施形態において、メモリセルの選択は、両方のビット線ではなく、１つのビット線を通じて流れる電流を用いて行なわれる。当業者であれば分かるように、本発明は、メモリセルおよびワード線に対するビット線の位置も包含する。電流を運ぶ２つのビット線は、選択性を向上させるが、本発明を実行するために必ずしも必要なものではない。これは、メモリ読み出し及びメモリ書き込みの両方に当てはまる。
[0059]図７は、本発明における製造およびプロセスの流れを示す図である。ブロック７００においては、メモリセルに接続するために埋め込まれた導体パッドを用いて誘電面７０５を平坦化することにより始まる。ブロック７１０においては、バッファ／センサ／導体スタック７１５を堆積させるとともに、フォトレジスト７２０をスピンコーティングする。ブロック７２５においては、メモリセルおよびビット線のパターン７３０を露光して現像する。ブロック７３５においては、センサスタック７４０を貫通するようにイオンビームを用いてエッチングを行なうとともに、誘電体７４０を充填し、フォトレジストを離昇する。ブロック７５０においては、バッファ７５５を平坦化し、ブランクを誘電体で埋めて、レジストを回転させるとともに、フォトレジストにより次の導体スタックのための導体パッドを露光して現像する。ブロック７６０においては、バッファに至るまでエッチングし、レジストを除去して、ブランクを導体７６５で埋めるとともに、誘電体７７０に合わせて平坦化し、レジストを除去する。この方法では、１つのセンサ層毎に、２つのフォトマスキングおよび１つの平坦化しか必要ない。
[0060]図８は、ワード線と、ワード線に電気的に結合されたメモリセルと、メモリセルに結合されて隣接し且つメモリセルから電気的に絶縁されたビット線とを用いて、ＭＲＡＭに対するメモリ書き込みを実行する１つの方法を示すフローチャートである。ブロック８００においては、ワード線内で電流を生成させる。ブロック８１０においては、メモリセルで電流を受ける。ブロック８２０においては、ビット線の周囲に磁場を生成する。ブロック８３０においては、磁場の方向にしたがってメモリセルの読み出し層内で磁気分極をアライメントする。ブロック８４０においては、磁場の方向にしたがって記憶層内で磁気分極をアライメントする。この場合、記憶層は、読み出し層に結合されており、読み出し層よりも高い保磁力を有する。
[0061]図９は、ワード線と、ワード線に電気的に結合されたメモリセルと、メモリセルに結合されて隣接し且つメモリセルから電気的に絶縁されたビット線とを用いて、ＭＲＡＭにおいてメモリ読み出しを実行する１つの方法を示すフローチャートである。ブロック９００においては、ビット線の周囲に磁場を生成する。ブロック９１０においては、ワード線内で電流を生成させる。ブロック９２０においては、メモリセルで電流を受ける。ブロック９３０においては、磁場の方向にしたがってメモリセルの読み出し層内で磁気分極をアライメントする。ブロック９４０においては、メモリセルの抵抗を測定する。ブロック９５０においては、ビット線の周囲の磁場を反転させる。ブロック９６０においては、読み出し層内で磁気分極を反転させる。ブロック９７０においては、メモリセルの抵抗を測定する。
[0062]本発明の利点としては、積層構造によってＭＲＡＭセルの面積を減らすことができる点を挙げることができる。これにより、ワード線の数が減り、ビット線とメモリセルとの間の幾何学的な関係が向上するとともに、１つのセル毎に１つのトランジスタを使用するのではなく、メモリスタック毎に１つのトランジスタだけを使用することができる。また、読み出しプロセスが簡略化され、１つのセルの磁性状態を変える時に極性の決定だけを必要とする。一方、従来技術は、セルの抵抗と明確な基準セルとを比較し、狭い分布抵抗値を必要とする。ビット線および記憶セルの共面メタライゼーションプロセスによって、また、層毎にたった２つのマスクを繰り返し適用することにより、製造プロセスが簡略化される。他の利点としては、隣り合う２つのビット線を使用することにより、書き込みの選択性が向上するとともに、メモリ密度が増大する点を挙げることができる。例えば、本発明は、たった１ Ｆ２のセルサイズを有する８層構造を適用することができる。
[0063]当業者であれば分かるように、本発明から逸脱することなく、様々な材料から構成される構成を使用することができる。本発明の図示の実施形態は、例えばトランジスタを含むが、当業者であれば分かるように、これらのトランジスタを、同様の機能を有する構成要素、例えばダイオードと交換し及び／又は取って代えることにより、適切な回路リルーティングを適用しても良い。また、特定の厚さ又は特定の比率で要素の特定の組み合わせを開示してきた。しかしながら、当業者であれば分かるように、他の比率に設定され、他の厚さおよび他の材料が使用されても良い。ここに記載された実施形態は、単に可能な開示内容を提供するように意図されているだけであり、本発明の特徴を制限しようとするものではない。先の説明、図面、請求項から当業者であれば分かるように、以下の請求項に規定された本発明の範囲から逸脱することなく、本発明に対して改良および変更を行なうことができる。
本発明の一実施形態の概略断面図である。 図１における本発明の一実施形態の概略平面図である。 面外磁化を伴う本発明の一実施形態を示す図である。 ビット線、磁場、メモリセルを示す図である。 記憶層、読み出し層、メモリセルを示す図である。 面内磁化を伴う本発明の一実施形態を示す図である。 本発明におけるセンサビット線の製造およびプロセスの流れを示す図である。 メモリ書き込みを実行する１つの方法を示すフローチャートである。 メモリ読み出しを実行する１つの方法を示すフローチャートである。
符号の説明
１００…ＭＲＡＭ、１０２…ワード線、１０４…メモリ列、１０６…メモリセル、１０８…スイッチ、１１０…ビット線列、１１２…ビット線。

Claims (47)

  1. 積層可能な構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）であって、
    互いに電気的に結合され且つ互いに上下に積層された複数の磁気メモリセルを備え、各磁気メモリセルがデータを記憶するように構成された第１のメモリ縦列と、
    前記第１のメモリ縦列に電気的に結合された導電性の第１のワード線と、
    前記第１のメモリ縦列から水平に配置され且つ前記第１のメモリ縦列と平行に配置されるとともに、前記第１のワード線から電気的に絶縁された第１のビット線縦列であり、前記第１のメモリ縦列から電気的に絶縁され且つ互いに電気的に絶縁された導電性の複数のビット線を備え、これらの複数のビット線のうちの１つを通じて流れる電流が複数の磁気メモリセルのうちの１つに影響を与える磁場を形成するように、十分に近接して位置されている第１のビット線縦列と、
    を備えるＭＲＡＭ。
  2. 複数の前記各ビット線が、複数の前記各磁気メモリセルのうちの１つと垂直にアライメントされる、請求項１に記載のＭＲＡＭ。
  3. 複数の前記各ビット線が、前記第１のメモリ縦列に対して垂直である、請求項１に記載のＭＲＡＭ。
  4. 前記ビット線縦列と前記メモリ縦列との間に位置された絶縁体を更に備える、請求項１に記載のＭＲＡＭ。
  5. 前記第１のワード線から電気的に絶縁されるとともに、互いに電気的に絶縁され且つメモリ読み出し及びメモリ書き込み中に電流を運ぶように構成された導電性の複数のビット線を備える第２のビット線縦列を更に備える、請求項１に記載のＭＲＡＭ。
  6. 前記第２のビット線縦列が、前記第１のメモリ縦列から電気的に絶縁されている、請求項５に記載のＭＲＡＭ。
  7. 前記第２のビット線縦列が、前記第１のビット線縦列と平行である、請求項６に記載のＭＲＡＭ。
  8. 前記第１および第２のビット線縦列が、前記第１のワード線に対して垂直である、請求項７に記載のＭＲＡＭ。
  9. 前記第１および第２のビット線縦列が前記第１のメモリ縦列の両側にある、請求項７に記載のＭＲＡＭ。
  10. 前記第１のワード線に対して電気的に結合されるとともに、互いに隣接して電気的に結合され且つそれぞれがデータを記憶するように構成された複数の磁気メモリセルを備える第２のメモリ縦列であり、前記第１のメモリ縦列と平行で且つ前記第１のビット線縦列に隣接する第２のメモリ縦列を更に備える、請求項９に記載のＭＲＡＭ。
  11. 前記第１のワード線と平行な導電性の第２のワード線と、
    前記第２のワード線に対して電気的に結合されるとともに、互いに隣接して電気的に結合され且つそれぞれがデータを記憶するように構成された複数の磁気メモリセルを備える第３のメモリ縦列と、
    を更に備える、請求項１０に記載のＭＲＡＭ。
  12. 前記第３のメモリ縦列が前記第１のメモリ縦列と平行である、請求項１１に記載のＭＲＡＭ。
  13. 前記第３のメモリ縦列が、前記第１のビット線縦列と前記第２のビット線縦列との間に位置されている、請求項１２に記載のＭＲＡＭ。
  14. 前記第１のメモリ縦列内の複数のメモリセルのうちの１つが、前記第１のワード線を介して前記第１のメモリ縦列へと電流が流れ且つ前記第２のビット線縦列内の複数のビット線のうちの１つを通じて電流が流れる際に、データを記憶するように構成されている、請求項１１に記載のＭＲＡＭ。
  15. 前記第１のメモリ縦列内の複数のメモリセルのうちの１つが、前記第１のビット線縦列内の複数のビット線のうちの１つを通じて電流が流れる際に、データを記憶するように更に構成されている、請求項１４に記載のＭＲＡＭ。
  16. 前記第１のビット線縦列内の複数のビット線のうちの１つを通じて流れる電流の方向が、前記第２のビット線縦列内の複数のビット線のうちの１つを通じて流れる電流の方向と反対である、請求項１５に記載のＭＲＡＭ。
  17. 前記第１のビット線縦列内の複数のビット線のうちの１つを通じて流れる電流の方向が、前記第２のビット線縦列内の複数のビット線のうちの１つを通じて流れる電流の方向と同じである、請求項１５に記載のＭＲＡＭ。
  18. 前記第１のメモリ縦列内の複数のメモリセルのそれぞれが、
    磁気分極を有するように構成された読み出し層と、
    前記読み出し層に結合され、磁気分極を有するように構成されるとともに、前記読み出し層よりも高い保磁力を有する記憶層と、
    を更に備える、請求項１に記載のＭＲＡＭ。
  19. 前記読み出し層および前記記憶層が、その磁気分極が、メモリ書き込み中に複数のビット線のうちの１つを流れる電流によって生成される磁場に合わせられるように構成され、前記読み出し層が、その磁気分極が、メモリ読み出し中に複数のビット線のうちの１つを流れる電流によって生成される磁場に合わせられるように構成されている、請求項１８に記載のＭＲＡＭ。
  20. 積層可能な構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）であって、
    電流を運ぶように構成されたワード線と、
    前記ワード線に対して電気的に結合されるとともに、データを記憶するように構成された磁気メモリセルと、
    前記メモリセルに対して磁気的に結合されるとともに、前記ワード線から電気的に絶縁されたビット線であって、メモリ書き込み動作中に前記磁気メモリセル内を所定の磁気分極に設定するとともに、メモリ読み出し動作中に前記磁気メモリセル内を所定の磁気分極に設定するように構成されたビット線と、
    を備えるＭＲＡＭ。
  21. 前記ビット線が、メモリ読み出し動作中に前記磁気メモリセル内の磁気分極を反転させるように更に構成されている、請求項２０に記載のＭＲＡＭ。
  22. ワード線と、ワード線に電気的に結合された磁気メモリセルと、メモリセルに磁気的に結合されて隣接し且つメモリセルから電気的に絶縁されたビット線とを用いて、磁気ランダムアクセスメモリ（ＭＲＡＭ）に対して書き込む方法であって、
    前記ワード線内で電流を生成させるステップと、
    前記磁気メモリセル内で電流を受けるステップと、
    前記ビット線の周囲に磁場を生成するステップと、
    前記磁場の方向にしたがって、前記磁気メモリセル内の磁気分極をアライメントする棄てプと、
    を含む方法。
  23. 前記磁場の方向にしたがって、前記磁気メモリセルの読み出し層内の磁気分極をアライメントするステップと、
    前記磁場の方向にしたがって、前記読み出し層に結合され且つ前記読み出し層よりも高い保磁力を有する記憶層内の磁気分極をアライメントするステップと、
    を更に含む、請求項２２に記載の方法。
  24. 電流を生成させるステップと、
    前記メモリセルのスイッチング磁場を電気的に低減させるステップと、
    を更に含む、請求項２３に記載の方法。
  25. 前記メモリセルを加熱するステップと、
    前記メモリセルのスイッチング磁場を低減するステップと、
    を更に含む、請求項２３に記載の方法
  26. 電流を生成させるステップと、
    前記メモリセルのスイッチング磁場を磁気的に低減するステップと、
    を更に含む、請求項２３に記載の方法。
  27. ワード線と、ワード線に電気的に結合された磁気メモリセルと、磁気メモリセルに磁気的に結合されて隣接し且つ磁気メモリセルから電気的に絶縁されたビット線とを用いて、磁気ランダムアクセスメモリ（ＭＲＡＭ）から読み出す方法であって、
    前記ビット線の周囲に磁場を生成するステップと、
    前記磁場の方向にしたがって、前記メモリセル内の磁気分極をアライメントするステップと、
    前記メモリセルの抵抗を測定するステップと、
    前記磁気メモリセル内の磁気分極を反転させるステップと、
    前記磁気メモリセルの抵抗を測定するステップと、
    を含む方法。
  28. 前記ワード線内で電流を生成させるステップと、
    前記磁気メモリセル内で電流を受けるステップと、
    を更に含む、請求項２７に記載の方法。
  29. 前記ビット線の周囲の磁場を反転させるステップを更に含む、請求項２７に記載の方法。
  30. 前記磁場の方向にしたがって、前記磁気メモリセルの読み出し層内の磁気分極をアライメントするステップと、
    前記読み出し層内の磁気分極を反転させるステップと、
    を更に含む、請求項２７に記載の方法。
  31. ワード線と、ワード線に電気的に結合された磁気メモリセルと、メモリセルに磁気的に結合されて隣接し且つメモリセルから電気的に絶縁されたビット線とを用いて、磁気ランダムアクセスメモリ（ＭＲＡＭ）から読み出す方法であって、
    前記磁気メモリセルの抵抗を測定するステップと、
    前記ビット線の周囲に磁場を形成するステップと、
    前記磁場の方向にしたがって、前記磁気メモリセル内の既存の分極を磁気的に反転させるステップと、
    前記メモリセルの抵抗を測定するステップと、
    を含む方法。
  32. ワード線と、メモリ縦列を形成し且つ前記ワード線に電気的に結合された複数の磁気メモリセルと、前記メモリ縦列に磁気的に結合されて隣接し且つメモリ縦列から電気的に絶縁されたビット線と、前記メモリ縦列に結合されたスイッチとを用いて、磁気ランダムアクセスメモリ（ＭＲＡＭ）を選択する方法であって、
    前記ワード線内で電流を生成させるステップと、
    前記スイッチしか作動させないステップと、
    を含む方法。
  33. 積層可能な構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）であって、
    メモリセルを備え、このメモリセルが、
    情報を記憶するように構成された保磁力が高い記憶層と、
    前記記憶層に結合され且つ磁気トンネル接合（ＭＴＪ）を形成するように構成された薄い絶縁層と、
    前記薄い絶縁層に結合された保磁力が低い読み出し層であって、前記記憶層の磁化を決定するために対応する読み出しを行なうように構成された読み出し層と、
    を備えるＭＲＡＭ。
  34. 前記記憶層および前記読み出し層が、複数のＣｏＰｔ層を更に備え、ＣｏＰｔ層の数が、前記記憶層と前記読み出し層との間の相対保磁力を決定する、請求項３３に記載のＭＲＡＭ。
  35. 前記磁気メモリセルに対して磁気的に結合されるとともに、前記磁気メモリセルから電気的に絶縁された第１のビット線と、
    前記磁気メモリセルに対して磁気的に結合され、前記磁気メモリセルから電気的に絶縁されるとともに、前記第１のビット線と平行を成す第２のビット線と、
    を更に備え、
    前記第１および第２のビット線が、反対方向に電流を運ぶことにより前記磁気メモリセルの場所に磁場を生成するように構成されている、請求項３４に記載のＭＲＡＭ。
  36. 前記磁気メモリセルに対して磁気的に結合されるとともに、前記磁気メモリセルから電気的に絶縁された第１のビット線と、
    前記磁気メモリセルに対して磁気的に結合され、前記磁気メモリセルから電気的に絶縁されるとともに、前記第１のビット線と平行を成す第２のビット線と、
    を更に備え、
    前記第１および第２のビット線が、同じ方向に電流を運ぶことにより前記磁気メモリセルの場所に磁場を生成するように構成されている、請求項３４に記載のＭＲＡＭ。
  37. 前記磁気メモリセルが第１のビット線と第２のビット線との間に設けられている、請求項３６に記載のＭＲＡＭ。
  38. 前記記憶層に結合され且つ前記第１および第２のビット線を前記磁気メモリに対して磁気的に結合するように構成されたクラッド層を更に備え、前記記憶層の磁化が、前記記憶層および前記クラッド層の逆平行な磁気結合により切り換わる、請求項３６に記載のＭＲＡＭ。
  39. 前記メモリセルに結合された第１のＣｕＴａ層と、
    前記第１のビット線に結合された第２のＣｕＴａ層と、
    前記第２のビット線に結合された第３のＣｕＴａ層と、
    を更に備え、
    前記第１、第２、第３のＣｕＴａ層が、前記磁気メモリセル、前記第１のビット線、前記第２のビット線の抵抗を制御するように構成されている、請求項３８に記載のＭＲＡＭ。
  40. 積層可能な複数の層を有するとともに、導電性の複数のワード線を有する磁気ランダムアクセスメモリ（ＭＲＡＭ）であって、
    第１の層が、
    第１の横列に沿ってアライメントされる複数の第１の磁気メモリセルであって、それぞれが絶縁体によって互いに分離されて互いに電気的に絶縁されるとともに情報を記憶するように構成され、それぞれが複数のワード線のうちの対応する１つに結合されている第１の磁気メモリセルと、
    第１の横列から平行且つ水平に配置されるとともに第１の横列から電気的に絶縁される導電性の第１のビット線であって、複数の前記第１の磁気メモリセルから選択するように構成されるとともに、第１の横列に対して磁気的に結合できるように十分に近接して位置されている第１のビット線と、
    を備えるＭＲＡＭ。
  41. 前記第１の横列と平行な導電性の第２のビット線を更に備え、前記第１の横列が、前記第１のビット線と前記第２のビット線との間に位置するとともに、前記第１の横列から電気的に絶縁され、前記第２のビット線が、前記第１のビット線と共に、複数の第１の磁気メモリセルから選択するように構成され、前記第２のビット線が、第１の横列に対して磁気的に結合できるように十分に近接して位置されている、請求項４０に記載のＭＲＡＭ。
  42. 第２の横列に沿ってアライメントされ、それぞれが互いに電気的に絶縁されるとともに情報を記憶するように構成された複数の第２の磁気メモリセルを更に備え、前記第２の横列が、前記第１の横列から平行且つ水平に配置され、前記第２のビット線が、前記第１の横列と前記第２の横列との間に設けられ、複数の前記ワード線のそれぞれが、複数の前記第１および第２の磁気メモリセルのうちの対応する１つに結合されている、請求項４１に記載のＭＲＡＭ。
  43. 前記第１、第２のビット線および前記第１、第２の横列が、互いに垂直にアライメントされている、請求項４２に記載のＭＲＡＭ。
  44. 第２の層が、
    第３の横列に沿ってアライメントされる複数の第３の磁気メモリセルであり、それぞれが互いに電気的に絶縁されるとともに情報を記憶するように構成され、それぞれが複数の前記第１の磁気メモリセルのうちの対応する１つに対して電気的に結合され、前記第３の横列が前記第１の横列の下側に垂直に配置されている第３の磁気メモリセルと、
    第３の横列から平行且つ水平に配置されるとともに第３の横列から電気的に絶縁される導電性の第３のビット線であり、複数の前記第３の磁気メモリセルから選択するように構成されるとともに、第３の横列に対して磁気的に結合できるように十分に近接して位置されており、前記第１のビット線の下側に垂直に配置されている第３のビット線と、
    を備える、請求項４２に記載のＭＲＡＭ。
  45. 前記第３の横列と平行な導電性の第４のビット線を更に備え、磁気メモリセルの前記第３の横列が、前記第３のビット線と前記第４のビット線との間に位置され、前記第４のビット線が、前記第２のビット線と共に、複数の第３の磁気メモリセルから選択するように構成され、前記第４のビット線が、第１の横列に対して磁気的に結合できるように十分に近接して位置されている、請求項４４に記載のＭＲＡＭ。
  46. 第２の横列に沿ってアライメントされた複数の第２の磁気メモリセルを更に備え、第２の横列の各メモリセルが、第２の横列の他の全てのメモリセルから電気的に絶縁されるとともに情報を記憶するように構成され、前記第２の横列が、前記第１の横列から平行且つ水平に配置され、前記第２のビット線が、前記第２の横列と前記第１の横列との間に位置され、複数の前記ワード線のそれぞれが、複数の前記第１および第２の磁気メモリセルのうちの対応する１つに結合されている、請求項４５に記載のＭＲＡＭ。
  47. 共面磁気ランダムアクセスメモリセル（ＭＲＡＭ）を製造する方法であって、
    誘電面上に複数の磁気メモリセルを堆積させるステップと、
    複数のメモリセルを堆積させると同時に、誘電面上に複数のビット線を堆積させるステップと、
    を含む方法。
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