JP2003197880A - ショットキーダイオードを用いたマグネチックｒａｍ - Google Patents
ショットキーダイオードを用いたマグネチックｒａｍInfo
- Publication number
- JP2003197880A JP2003197880A JP2002280933A JP2002280933A JP2003197880A JP 2003197880 A JP2003197880 A JP 2003197880A JP 2002280933 A JP2002280933 A JP 2002280933A JP 2002280933 A JP2002280933 A JP 2002280933A JP 2003197880 A JP2003197880 A JP 2003197880A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- schottky diode
- bit line
- magnetic ram
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000010410 layer Substances 0.000 claims description 112
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 20
- 230000008859 change Effects 0.000 claims description 18
- 238000005137 deposition process Methods 0.000 claims description 7
- 230000010354 integration Effects 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 20
- 239000000758 substrate Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【課題】 メモリ素子の高集積化を可能にするショット
キーダイオードを用いたマグネチックＲＡＭを提供す
る。 【解決手段】 ワードライン、抵抗変化素子パターン、
半導体層パターン及びビットラインの積層構造を含み、
抵抗変化素子パターンと半導体層パターン又は半導体層
パターンとビットラインはショットキーダイオードを形
成することを特徴とするショットキーダイオードを用い
たマグネチックＲＡＭである。ショットキーダイオード
を形成することにより、素子の構造を単純化させて多数
積層することができ、素子の高集積化を可能にする。
キーダイオードを用いたマグネチックＲＡＭを提供す
る。 【解決手段】 ワードライン、抵抗変化素子パターン、
半導体層パターン及びビットラインの積層構造を含み、
抵抗変化素子パターンと半導体層パターン又は半導体層
パターンとビットラインはショットキーダイオードを形
成することを特徴とするショットキーダイオードを用い
たマグネチックＲＡＭである。ショットキーダイオード
を形成することにより、素子の構造を単純化させて多数
積層することができ、素子の高集積化を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明はマグネチックＲＡＭ
に関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのよう
な集積度、そして、フラッシュメモリ（flash memory）
のような非揮発性メモリの特性を有し、一つのダイオー
ドに多数の抵抗変化素子（resistance-transfer devic
e）が接続されるマグネチックＲＡＭ（magnetic RAM、
以下、ＭＲＡＭとする）に関する。
に関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのよう
な集積度、そして、フラッシュメモリ（flash memory）
のような非揮発性メモリの特性を有し、一つのダイオー
ドに多数の抵抗変化素子（resistance-transfer devic
e）が接続されるマグネチックＲＡＭ（magnetic RAM、
以下、ＭＲＡＭとする）に関する。
【０００２】
【従来の技術】ほとんどの半導体メモリ製造企業などは
次世代記憶素子の一つとして強磁性体物質を用いるＭＲ
ＡＭの開発をしている。上記ＭＲＡＭは強磁性薄膜を多
層に形成し、各薄膜の磁化方向による電流変化を感知す
ることにより情報を読み書きできる記憶素子であって、
磁性薄膜固有の特性によって高速、低電力及び高集積化
を可能にするだけでなく、フラッシュメモリのように非
揮発性メモリ動作が可能な素子である。
次世代記憶素子の一つとして強磁性体物質を用いるＭＲ
ＡＭの開発をしている。上記ＭＲＡＭは強磁性薄膜を多
層に形成し、各薄膜の磁化方向による電流変化を感知す
ることにより情報を読み書きできる記憶素子であって、
磁性薄膜固有の特性によって高速、低電力及び高集積化
を可能にするだけでなく、フラッシュメモリのように非
揮発性メモリ動作が可能な素子である。
【０００３】上記ＭＲＡＭには、スピンが電子の伝達現
像に至大な影響を及ぼすために生じる巨大磁気抵抗（gi
ant magnetoresistive、ＧＭＲ）現像や、スピン偏極磁
気透過現像を用いてメモリ素子を具現する方法がある。
像に至大な影響を及ぼすために生じる巨大磁気抵抗（gi
ant magnetoresistive、ＧＭＲ）現像や、スピン偏極磁
気透過現像を用いてメモリ素子を具現する方法がある。
【０００４】上記巨大磁気抵抗（ＧＭＲ）現像を用いた
ＭＲＡＭは、非磁性層を隔てた二つの磁性層でスピン方
向が同じ場合と異なる場合の抵抗が非常に異なる現像を
用いてＧＭＲ磁気メモリ素子を具現するものである。
ＭＲＡＭは、非磁性層を隔てた二つの磁性層でスピン方
向が同じ場合と異なる場合の抵抗が非常に異なる現像を
用いてＧＭＲ磁気メモリ素子を具現するものである。
【０００５】上記スピン偏極磁気透過現像を用いたＭＲ
ＡＭは、絶縁層を隔てた二つの磁性層でスピン方向が同
じ場合が異なる場合より電流透過がもっとよく起こると
いう現像を用いて磁気透過接合メモリ素子を具現するも
のである。
ＡＭは、絶縁層を隔てた二つの磁性層でスピン方向が同
じ場合が異なる場合より電流透過がもっとよく起こると
いう現像を用いて磁気透過接合メモリ素子を具現するも
のである。
【０００６】しかし、上記ＭＲＡＭに対する研究は現在
初期段階にあり、主に多層磁性薄膜の形成に集中されて
いて、単位セル構造及び周辺感知回路などに対する研究
は未だ不備なのが実情である。
初期段階にあり、主に多層磁性薄膜の形成に集中されて
いて、単位セル構造及び周辺感知回路などに対する研究
は未だ不備なのが実情である。
【０００７】図１及び図２は従来の技術実施例によるマ
グネチックＲＡＭを示した断面図及び平面図であって、
米国特許番号第５、６４０、３４３号を引用して示した
ものである。ここで、上記図２はＭＲＡＭアレイの動作
原理を概略的に示した平面図である。
グネチックＲＡＭを示した断面図及び平面図であって、
米国特許番号第５、６４０、３４３号を引用して示した
ものである。ここで、上記図２はＭＲＡＭアレイの動作
原理を概略的に示した平面図である。
【０００８】図１を参照すると、ＭＲＡＭは、半導体基
板１１上に設けられるワードライン１３と、上記ワード
ライン１１の上部にｎ／ｐ型不純物層１５、１７から構
成されるダイオード１９と、上記ダイオード１９上に形
成されている連結層２１と、上記連結層２１上に設けら
れるＭＴＪ（Magnetic Tunnel Junction）セル２５を有
する。
板１１上に設けられるワードライン１３と、上記ワード
ライン１１の上部にｎ／ｐ型不純物層１５、１７から構
成されるダイオード１９と、上記ダイオード１９上に形
成されている連結層２１と、上記連結層２１上に設けら
れるＭＴＪ（Magnetic Tunnel Junction）セル２５を有
する。
【０００９】ここで、上記ＭＲＡＭの形成方法は次の通
りである。まず、半導体基板１１の上部にワードライン
１３を形成し、その上部にダイオード１９を形成する。
この時、上記ダイオード１９はｎ／ｐ型不純物層１５、
１７から形成されたものであって、ポリシリコン層の蒸
着後、イオン注入して形成したり、ドープドポリシリコ
ン層として蒸着して形成したものである。
りである。まず、半導体基板１１の上部にワードライン
１３を形成し、その上部にダイオード１９を形成する。
この時、上記ダイオード１９はｎ／ｐ型不純物層１５、
１７から形成されたものであって、ポリシリコン層の蒸
着後、イオン注入して形成したり、ドープドポリシリコ
ン層として蒸着して形成したものである。
【００１０】ここで、上記イオン注入工程を用いる場合
は後続に高温熱処理工程が必要となり、上記ドープドポ
リシリコン層を用いる場合はある限界以上の温度で熱を
加える工程が必要となるが、熱に弱いＭＴＪセル２５が
これらの工程で劣化して熱的安定性を損なわないよう
に、連結層を形成して後続工程を実施する。このため、
素子の構造や工程が複雑になり、高集積化を難しくす
る。
は後続に高温熱処理工程が必要となり、上記ドープドポ
リシリコン層を用いる場合はある限界以上の温度で熱を
加える工程が必要となるが、熱に弱いＭＴＪセル２５が
これらの工程で劣化して熱的安定性を損なわないよう
に、連結層を形成して後続工程を実施する。このため、
素子の構造や工程が複雑になり、高集積化を難しくす
る。
【００１１】その後、上記ダイオード１９の上部を平坦
化させる第１の層間絶縁膜２３を形成し、上記ダイオー
ド１９上部の第１の層間絶縁膜２３を除去してダイオー
ド１９を露出させるコンタクトホール（図示せず）を形
成する。そして、上記コンタクトホールを介して上記ダ
イオード１９に接続される連結層２１を形成する。この
時、上記連結層２１は、上記コンタクトホールに埋め込
まれるタングステン層を全体表面の上部に形成し、これ
を平坦になるようにエッチングして形成したものであ
る。
化させる第１の層間絶縁膜２３を形成し、上記ダイオー
ド１９上部の第１の層間絶縁膜２３を除去してダイオー
ド１９を露出させるコンタクトホール（図示せず）を形
成する。そして、上記コンタクトホールを介して上記ダ
イオード１９に接続される連結層２１を形成する。この
時、上記連結層２１は、上記コンタクトホールに埋め込
まれるタングステン層を全体表面の上部に形成し、これ
を平坦になるようにエッチングして形成したものであ
る。
【００１２】その後、上記連結層２１に接続されるＭＴ
Ｊセル２５を形成する。そして、全体表面の上部を平坦
化させる第２の層間絶縁膜２７を形成し、後続工程を実
施してＭＲＡＭを形成する。
Ｊセル２５を形成する。そして、全体表面の上部を平坦
化させる第２の層間絶縁膜２７を形成し、後続工程を実
施してＭＲＡＭを形成する。
【００１３】また、上記ＭＲＡＭの動作は次の通りであ
る。上記ＭＲＡＭのライト（write）動作は、ＩEとＩW
の電流を各々ビットラインとワードラインに流して磁気
場を形成し、ＩEとＩWが交差するセルのみ選択されてラ
イト動作が行われる。
る。上記ＭＲＡＭのライト（write）動作は、ＩEとＩW
の電流を各々ビットラインとワードラインに流して磁気
場を形成し、ＩEとＩWが交差するセルのみ選択されてラ
イト動作が行われる。
【００１４】上記ＭＲＡＭのリード（read）動作は、選
択されたセルのビットラインに電圧を加えると、ＭＴＪ
セルとＰＮ接合ダイオードとの抵抗を介してワードライ
ンに電流が流れることになり、これをセンシング（sens
ing）して行う。
択されたセルのビットラインに電圧を加えると、ＭＴＪ
セルとＰＮ接合ダイオードとの抵抗を介してワードライ
ンに電流が流れることになり、これをセンシング（sens
ing）して行う。
【００１５】図２を参照すると、上記ＭＲＡＭは、ワー
ドライン１（３３）、ワードライン２（３５）及びワー
ドライン３（３７）の両側端部分が接続されるワードラ
イン調節回路３１、３１を備え、上記ワードライン１、
２、３（３３、３５、３７）に交差するビットライン１
（４３）、ビットライン２（４５）及びビットライン３
（４７）の両側端部分が接続されるビットライン調節回
路４１、４１を備えたものである。特に、上記ワードラ
インとビットラインとが交差される部分にＭＴＪセルで
あるｂとＰＮ接合ダイオードｃとから構成された単位セ
ルを備える。ここで、上記ビットライン１、２、３（４
３、４５、４７）に流れる電流であるＩEと、ワードラ
イン１、２、３（３３、３５、３８）に流れる電流であ
るＩWの電流流れによって磁気場が形成され、ＩEとＩW
の電流が交差するセルのみが選択されてライト（writ
e）動作が実施される。
ドライン１（３３）、ワードライン２（３５）及びワー
ドライン３（３７）の両側端部分が接続されるワードラ
イン調節回路３１、３１を備え、上記ワードライン１、
２、３（３３、３５、３７）に交差するビットライン１
（４３）、ビットライン２（４５）及びビットライン３
（４７）の両側端部分が接続されるビットライン調節回
路４１、４１を備えたものである。特に、上記ワードラ
インとビットラインとが交差される部分にＭＴＪセルで
あるｂとＰＮ接合ダイオードｃとから構成された単位セ
ルを備える。ここで、上記ビットライン１、２、３（４
３、４５、４７）に流れる電流であるＩEと、ワードラ
イン１、２、３（３３、３５、３８）に流れる電流であ
るＩWの電流流れによって磁気場が形成され、ＩEとＩW
の電流が交差するセルのみが選択されてライト（writ
e）動作が実施される。
【００１６】そして、リード（read）動作は、選択され
たセルのビットラインに加えられた電圧と基準電圧との
差によって生じる電流がＭＴＪセルとダイオードとの抵
抗を介してワードラインに流れることになり、これをセ
ンシング（sensing）して実施するものである。
たセルのビットラインに加えられた電圧と基準電圧との
差によって生じる電流がＭＴＪセルとダイオードとの抵
抗を介してワードラインに流れることになり、これをセ
ンシング（sensing）して実施するものである。
【００１７】
【発明が解決しようとする課題】上記したように、従来
の技術によるマグネチックＲＡＭは、一つのＰＮ接合ダ
イオードと一つの抵抗変化素子であるＭＴＪセルとを用
いてマグネチックＲＡＭを形成することにより一つのセ
ルに２個のビットのみを貯蔵するしかないため素子の高
集積化を困難にする問題点があり、素子の製造工程時に
用いられる高温熱処理工程による素子の特性劣化を防止
するために連結層を形成しなければならず、そのため
に、素子の構造が複雑になり、それによる素子の特性劣
化が発生する可能性があり、高集積化を難くする問題点
がある。
の技術によるマグネチックＲＡＭは、一つのＰＮ接合ダ
イオードと一つの抵抗変化素子であるＭＴＪセルとを用
いてマグネチックＲＡＭを形成することにより一つのセ
ルに２個のビットのみを貯蔵するしかないため素子の高
集積化を困難にする問題点があり、素子の製造工程時に
用いられる高温熱処理工程による素子の特性劣化を防止
するために連結層を形成しなければならず、そのため
に、素子の構造が複雑になり、それによる素子の特性劣
化が発生する可能性があり、高集積化を難くする問題点
がある。
【００１８】本発明は上記したような従来の技術の問題
点を解消するために、素子の高集積化を可能にするショ
ットキーダイオードを用いたマグネチックＲＡＭを提供
することにその目的がある。
点を解消するために、素子の高集積化を可能にするショ
ットキーダイオードを用いたマグネチックＲＡＭを提供
することにその目的がある。
【００１９】
【課題を解決するための手段】本発明は、ショットキー
ダイオードを用いて多数のダイオードと多数の抵抗変化
素子としてメモリ素子を構成することにより前記課題を
解決している。すなわち、請求項１に記載の発明は、ワ
ードライン、抵抗変化素子（resistance-transfer devi
ce）パターン、半導体層パターン及びビットラインの積
層構造を含み、前記抵抗変化素子パターンと前記半導体
層パターン又は前記半導体層パターンと前記ビットライ
ンはショットキーダイオードを形成することを特徴とす
るショットキーダイオードを用いたマグネチックＲＡＭ
である。
ダイオードを用いて多数のダイオードと多数の抵抗変化
素子としてメモリ素子を構成することにより前記課題を
解決している。すなわち、請求項１に記載の発明は、ワ
ードライン、抵抗変化素子（resistance-transfer devi
ce）パターン、半導体層パターン及びビットラインの積
層構造を含み、前記抵抗変化素子パターンと前記半導体
層パターン又は前記半導体層パターンと前記ビットライ
ンはショットキーダイオードを形成することを特徴とす
るショットキーダイオードを用いたマグネチックＲＡＭ
である。
【００２０】請求項２に記載の発明は、前記抵抗変化素
子パターンの最上層又は前記ビットラインをショットキ
ーバリヤー金属で形成することにより、前記ショットキ
ーダイオードを形成することを特徴とする請求項１に記
載のショットキーダイオードを用いたマグネチックＲＡ
Ｍである。
子パターンの最上層又は前記ビットラインをショットキ
ーバリヤー金属で形成することにより、前記ショットキ
ーダイオードを形成することを特徴とする請求項１に記
載のショットキーダイオードを用いたマグネチックＲＡ
Ｍである。
【００２１】請求項３に記載の発明は、前記半導体層パ
ターンと前記ビットラインとの間に、又は前記抵抗変化
素子パターンと前記半導体層パターンとの間にショット
キーバリヤー金属層パターンを形成することにより前記
ショットキーダイオードを形成することを特徴とする請
求項１に記載のショットキーダイオードを用いたマグネ
チックＲＡＭである。
ターンと前記ビットラインとの間に、又は前記抵抗変化
素子パターンと前記半導体層パターンとの間にショット
キーバリヤー金属層パターンを形成することにより前記
ショットキーダイオードを形成することを特徴とする請
求項１に記載のショットキーダイオードを用いたマグネ
チックＲＡＭである。
【００２２】請求項４に記載の発明は、前記半導体層パ
ターンは、前記抵抗変化素子パターンの熱的安定性を維
持できる温度以下で低温蒸着工程で形成されることを特
徴とする請求項１に記載のショットキーダイオードを用
いたマグネチックＲＡＭである。
ターンは、前記抵抗変化素子パターンの熱的安定性を維
持できる温度以下で低温蒸着工程で形成されることを特
徴とする請求項１に記載のショットキーダイオードを用
いたマグネチックＲＡＭである。
【００２３】請求項５に記載の発明は、前記ワードライ
ン抵抗変化素子パターン、半導体層パターン及びビット
ラインの積層構造を、層間絶縁膜を介在した状態でｎ
（ｎ＝１、２、３、…）個以上積層させた構造を有する
ことを特徴とする請求項１〜請求項３のうちいずれか１
項に記載のショットキーダイオードを用いたマグネチッ
クＲＡＭである。
ン抵抗変化素子パターン、半導体層パターン及びビット
ラインの積層構造を、層間絶縁膜を介在した状態でｎ
（ｎ＝１、２、３、…）個以上積層させた構造を有する
ことを特徴とする請求項１〜請求項３のうちいずれか１
項に記載のショットキーダイオードを用いたマグネチッ
クＲＡＭである。
【００２４】請求項６に記載の発明は、ワードライン、
第１半導体層パターン、抵抗変化素子パターン、第２半
導体層パターン及びビットラインの積層構造を含み、前
記ワードラインと第１半導体層パターン又は第１半導体
層パターンと抵抗変化素子パターンがショットキーダイ
オードを形成することを特徴とするショットキーダイオ
ードを用いたマグネチックＲＡＭである。
第１半導体層パターン、抵抗変化素子パターン、第２半
導体層パターン及びビットラインの積層構造を含み、前
記ワードラインと第１半導体層パターン又は第１半導体
層パターンと抵抗変化素子パターンがショットキーダイ
オードを形成することを特徴とするショットキーダイオ
ードを用いたマグネチックＲＡＭである。
【００２５】請求項７に記載の発明は、前記積層構造を
層間絶縁膜を介在した状態でｎ（ｎ＝１、２、３、…）
個以上積層させた構造を有することを特徴とする請求項
６に記載のショットキーダイオードを用いたマグネチッ
クＲＡＭである。
層間絶縁膜を介在した状態でｎ（ｎ＝１、２、３、…）
個以上積層させた構造を有することを特徴とする請求項
６に記載のショットキーダイオードを用いたマグネチッ
クＲＡＭである。
【００２６】請求項８に記載の発明は、前記ワードライ
ン又は前記抵抗変化素子パターンの最下層をショットキ
ーバリヤー金属で形成し、前記抵抗変化素子パターンの
最上層又は前記ビットラインをショットキーバリヤー金
属で形成して前記ショットキーダイオードを形成するこ
とを特徴とする請求項６に記載のショットキーダイオー
ドを用いたマグネチックＲＡＭである。
ン又は前記抵抗変化素子パターンの最下層をショットキ
ーバリヤー金属で形成し、前記抵抗変化素子パターンの
最上層又は前記ビットラインをショットキーバリヤー金
属で形成して前記ショットキーダイオードを形成するこ
とを特徴とする請求項６に記載のショットキーダイオー
ドを用いたマグネチックＲＡＭである。
【００２７】請求項９に記載の発明は、ワードライン、
抵抗変化素子パターン、ドープドポリシリコンパターン
及びビットラインの積層構造を含み、前記抵抗変化素子
パターンと前記ドープドポリシリコンパターン又は前記
ドープドポリシリコンパターンと前記ビットラインはシ
ョットキーダイオードを形成し、前記積層構造を層間絶
縁膜を介在した状態でｎ（ｎ＝１、２、３、…）個以上
積層させることを特徴とするショットキーダイオードを
用いたマグネチックＲＡＭである。
抵抗変化素子パターン、ドープドポリシリコンパターン
及びビットラインの積層構造を含み、前記抵抗変化素子
パターンと前記ドープドポリシリコンパターン又は前記
ドープドポリシリコンパターンと前記ビットラインはシ
ョットキーダイオードを形成し、前記積層構造を層間絶
縁膜を介在した状態でｎ（ｎ＝１、２、３、…）個以上
積層させることを特徴とするショットキーダイオードを
用いたマグネチックＲＡＭである。
【００２８】請求項１０に記載の発明は、前記抵抗変化
素子パターンの最上層又は前記ビットラインをショット
キーバリヤー金属で形成することにより、前記ショット
キーダイオードが形成されることを特徴とする請求項９
に記載のショットキーダイオードを用いたマグネチック
ＲＡＭである。
素子パターンの最上層又は前記ビットラインをショット
キーバリヤー金属で形成することにより、前記ショット
キーダイオードが形成されることを特徴とする請求項９
に記載のショットキーダイオードを用いたマグネチック
ＲＡＭである。
【００２９】請求項１１に記載の発明は、前記ドープド
ポリシリコンパターンと前記ビットラインとの間に、又
は前記ドープドポリシリコンパターンと前記抵抗変化素
子パターンとの間にショットキーバリヤー金属層パター
ンを形成することにより前記ショットキーダイオードが
形成されることを特徴とする請求項９に記載のショット
キーダイオードを用いたマグネチックＲＡＭである。
ポリシリコンパターンと前記ビットラインとの間に、又
は前記ドープドポリシリコンパターンと前記抵抗変化素
子パターンとの間にショットキーバリヤー金属層パター
ンを形成することにより前記ショットキーダイオードが
形成されることを特徴とする請求項９に記載のショット
キーダイオードを用いたマグネチックＲＡＭである。
【００３０】請求項１２に記載の発明は、前記ドープド
ポリシリコンパターンは、前記抵抗変化素子パターンの
熱的安定性を維持できる温度以下で低温蒸着工程で形成
されることを特徴とする請求項９に記載のショットキー
ダイオードを用いたマグネチックＲＡＭである。
ポリシリコンパターンは、前記抵抗変化素子パターンの
熱的安定性を維持できる温度以下で低温蒸着工程で形成
されることを特徴とする請求項９に記載のショットキー
ダイオードを用いたマグネチックＲＡＭである。
【００３１】本発明の原理は次の通りである。従来の技
術において、一つのダイオードと一つの抵抗変化素子
（resistance-transfer device）とからなったマグネチ
ックＲＡＭでは、リード／ライト（read/write）動作が
１秒間に１０5〜１０6程度の回数のみ可能で、使用に制
限を受けることになるため、素子の性能を向上させるた
めに本発明は、金属と半導体の接触面から発生するショ
ットキー障壁（schottky diode）の整流作用を用いたシ
ョットキーダイオードを適用してワードライン、ＭＴＪ
セル、ドープドポリシリコン層及びビットラインの積層
構造としてＭＲＡＭを形成することにより構造を単純化
させ、一層以上の多層にも形成でき、半導体素子の高集
積化を可能にし、それによる素子の製造工程を単純化さ
せることができるようにするものである。
術において、一つのダイオードと一つの抵抗変化素子
（resistance-transfer device）とからなったマグネチ
ックＲＡＭでは、リード／ライト（read/write）動作が
１秒間に１０5〜１０6程度の回数のみ可能で、使用に制
限を受けることになるため、素子の性能を向上させるた
めに本発明は、金属と半導体の接触面から発生するショ
ットキー障壁（schottky diode）の整流作用を用いたシ
ョットキーダイオードを適用してワードライン、ＭＴＪ
セル、ドープドポリシリコン層及びビットラインの積層
構造としてＭＲＡＭを形成することにより構造を単純化
させ、一層以上の多層にも形成でき、半導体素子の高集
積化を可能にし、それによる素子の製造工程を単純化さ
せることができるようにするものである。
【００３２】この時、上記ドープドポリシリコン層はＭ
ＴＪセルの熱的安定性を維持できる限界温度以下で低温
蒸着工程で形成する。そして、ＭＴＪセル自体の最上部
の金属層またはビットラインをなす金属層自体をショッ
トキーバリヤーの金属電極として用いることができ、上
記ドープドポリシリコン層のすぐ上またはすぐ下に金属
電極を挿入することもできる。
ＴＪセルの熱的安定性を維持できる限界温度以下で低温
蒸着工程で形成する。そして、ＭＴＪセル自体の最上部
の金属層またはビットラインをなす金属層自体をショッ
トキーバリヤーの金属電極として用いることができ、上
記ドープドポリシリコン層のすぐ上またはすぐ下に金属
電極を挿入することもできる。
【００３３】もし、ＭＴＪセル側にショットキーバリヤ
ー（Shottky barrier）が形成されると、その反対側で
あるビットライン側にはオーミックコンタクト(ohmic c
ontact)が形成され、その反対の場合はビットライン側
にショットキーバリヤーが形成され、ＭＴＪセル側には
オーミックコンタクトが形成される。従って、ショット
キーバリヤーの形成方法と構造によってＭＴＪセルから
ビットライン側に順方向バイアス性質を有するショット
キーダイオードが形成される可能性があり、その反対方
向の順方向バイアス性質を有するショットキーダイオー
ドが形成される可能性もある。
ー（Shottky barrier）が形成されると、その反対側で
あるビットライン側にはオーミックコンタクト(ohmic c
ontact)が形成され、その反対の場合はビットライン側
にショットキーバリヤーが形成され、ＭＴＪセル側には
オーミックコンタクトが形成される。従って、ショット
キーバリヤーの形成方法と構造によってＭＴＪセルから
ビットライン側に順方向バイアス性質を有するショット
キーダイオードが形成される可能性があり、その反対方
向の順方向バイアス性質を有するショットキーダイオー
ドが形成される可能性もある。
【００３４】そして、上記ショットキーダイオードを使
用する場合は、ＰＮ接合ダイオードを使用する場合より
ダイオード接合面に貯蔵される電荷量が少なく、リーデ
ィング(reading)速度を向上させる効果がある。また、
上記ＭＴＪセルの特性を劣化させるイオン注入後の高温
熱処理工程が省略されるので、上記ショットキーダイオ
ードとＭＴＪセルとから形成される連結組を多数積層す
ることができ、原理的に無限大の高集積化が可能なメモ
リ素子を提供することができる。
用する場合は、ＰＮ接合ダイオードを使用する場合より
ダイオード接合面に貯蔵される電荷量が少なく、リーデ
ィング(reading)速度を向上させる効果がある。また、
上記ＭＴＪセルの特性を劣化させるイオン注入後の高温
熱処理工程が省略されるので、上記ショットキーダイオ
ードとＭＴＪセルとから形成される連結組を多数積層す
ることができ、原理的に無限大の高集積化が可能なメモ
リ素子を提供することができる。
【００３５】ここで、上記抵抗変化素子はＭＴＪセル、
ＡＭＲ（Anisotropic Magnetoresistance）、ＧＭＲ、
スピンバルブ(spin valve)、強磁性体／金属・半導体ハ
イブリッド構造、III−Ｖ族磁性半導体複合構造、金属
（準金属）／半導体複合構造、ＣＭＲ(Colossal Magnet
o-Resistance)などのような磁化または磁性によって抵
抗値が変わる磁気抵抗素子と、電気信号による物質相変
換によって抵抗値が変わる相変換素子から形成したもの
である。
ＡＭＲ（Anisotropic Magnetoresistance）、ＧＭＲ、
スピンバルブ(spin valve)、強磁性体／金属・半導体ハ
イブリッド構造、III−Ｖ族磁性半導体複合構造、金属
（準金属）／半導体複合構造、ＣＭＲ(Colossal Magnet
o-Resistance)などのような磁化または磁性によって抵
抗値が変わる磁気抵抗素子と、電気信号による物質相変
換によって抵抗値が変わる相変換素子から形成したもの
である。
【００３６】
【発明の実施の形態】以下、添付された図面を参照して
本発明を詳しく説明する。図３〜図６は本発明の第１実
施例〜第４実施例に従ってショットキーダイオードと抵
抗変化素子とを備えるマグネチックＲＡＭを示した断面
図であって、抵抗変化素子としてＭＴＪセルを使用した
場合を示したものである。
本発明を詳しく説明する。図３〜図６は本発明の第１実
施例〜第４実施例に従ってショットキーダイオードと抵
抗変化素子とを備えるマグネチックＲＡＭを示した断面
図であって、抵抗変化素子としてＭＴＪセルを使用した
場合を示したものである。
【００３７】図３は本発明の第１実施例によるマグネチ
ックＲＡＭを示した断面図である。図３を参照すると、
マグネチックＲＡＭは、半導体基板５１上にワードライ
ン５３が備えられ、上記ワードライン５３の上部にＭＴ
Ｊセル５５、ドープドポリシリコン（doped polysilico
n）層５７及びビットライン５９が順次積層される構造
で形成されている。この時、上記ドープドポリシリコン
層５７の上部のビットライン５９をなす金属又は上記ド
ープドポリシリコン５７の下部のＭＴＪセル５５の最上
層の金属層（図示せず）がショットキー障壁を形成する
金属電極として使用される。
ックＲＡＭを示した断面図である。図３を参照すると、
マグネチックＲＡＭは、半導体基板５１上にワードライ
ン５３が備えられ、上記ワードライン５３の上部にＭＴ
Ｊセル５５、ドープドポリシリコン（doped polysilico
n）層５７及びビットライン５９が順次積層される構造
で形成されている。この時、上記ドープドポリシリコン
層５７の上部のビットライン５９をなす金属又は上記ド
ープドポリシリコン５７の下部のＭＴＪセル５５の最上
層の金属層（図示せず）がショットキー障壁を形成する
金属電極として使用される。
【００３８】一般的に、上記ＭＴＪセル５５は、固定強
磁性層（pinned ferromagnetic）（図示せず）、トンネ
ル酸化膜（図示せず）及び自由強磁性層（free ferroma
gnetic）（図示せず）の積層構造から形成され、上記ト
ンネル酸化膜はアルミナＡｌ 2Ｏ3から形成され、上記固
定強磁性層と自由強磁性層とは白金Ｐｔ、ニッケルＮ
ｉ、マンガンＭｎ、コバルトＣｏ又は鉄Ｆｅなどを主成
分とする合金で形成される。そして、上記ＭＴＪセル５
５、ドープドポリシリコン層５７及びビットライン５９
の積層構造を被う平坦化された層間絶縁膜６１が形成さ
れた構造を有する。
磁性層（pinned ferromagnetic）（図示せず）、トンネ
ル酸化膜（図示せず）及び自由強磁性層（free ferroma
gnetic）（図示せず）の積層構造から形成され、上記ト
ンネル酸化膜はアルミナＡｌ 2Ｏ3から形成され、上記固
定強磁性層と自由強磁性層とは白金Ｐｔ、ニッケルＮ
ｉ、マンガンＭｎ、コバルトＣｏ又は鉄Ｆｅなどを主成
分とする合金で形成される。そして、上記ＭＴＪセル５
５、ドープドポリシリコン層５７及びビットライン５９
の積層構造を被う平坦化された層間絶縁膜６１が形成さ
れた構造を有する。
【００３９】ここで、上記ドープドポリシリコン層５７
は上記ＭＴＪセル５５の熱的安定性を維持できる限界温
度以下で低温蒸着工程を使用して形成したものである。
は上記ＭＴＪセル５５の熱的安定性を維持できる限界温
度以下で低温蒸着工程を使用して形成したものである。
【００４０】図４は本発明の第２実施例によるマグネチ
ックＲＡＭを示した断面図であって、上記第１実施例に
よる上記図３の構造を複数積層して形成したものであ
る。図４を参照すると、マグネチックＲＡＭは、半導体
基板７１上に接続される第１のワードライン７３を備
え、上記第１のワードライン７３の上部に第１のＭＴＪ
セル７５、第１のドープドポリシリコン層７７及び第１
のビットライン７９が積層される。この時、上記第１の
ドープドポリシリコン層７７の上部の第１のビットライ
ン７９をなす金属又は上記第１のドープドポリシリコン
層７７の下部の第１のＭＴＪセル７５の最上層の金属層
（図示せず）がショットキー障壁を形成するための金属
電極として使用される。
ックＲＡＭを示した断面図であって、上記第１実施例に
よる上記図３の構造を複数積層して形成したものであ
る。図４を参照すると、マグネチックＲＡＭは、半導体
基板７１上に接続される第１のワードライン７３を備
え、上記第１のワードライン７３の上部に第１のＭＴＪ
セル７５、第１のドープドポリシリコン層７７及び第１
のビットライン７９が積層される。この時、上記第１の
ドープドポリシリコン層７７の上部の第１のビットライ
ン７９をなす金属又は上記第１のドープドポリシリコン
層７７の下部の第１のＭＴＪセル７５の最上層の金属層
（図示せず）がショットキー障壁を形成するための金属
電極として使用される。
【００４１】そして、上記第１のＭＴＪセル７５、第１
のドープドポリシリコン層７７及び第１のビットライン
７９の積層構造を被う平坦化された第１の層間絶縁膜８
１が形成される。
のドープドポリシリコン層７７及び第１のビットライン
７９の積層構造を被う平坦化された第１の層間絶縁膜８
１が形成される。
【００４２】また、上記第１の層間絶縁膜８１の上部に
第２のワードライン８３が設けられる。この時、上記第
２のワードライン８３は第１ワードライン７３とは別途
の電源線に接続されたものである。上記第１のＭＴＪセ
ル７５、第１のドープドポリシリコン層７７及び第１の
ビットライン７９の積層構造の上側の上記第２のワード
ライン８３の上部に接続される第２のＭＴＪセル８５、
第２のドープドポリシリコン層８７及び第２のビットラ
イン８９の積層構造が設けられる。そして、その上部を
平坦化させる第２の層間絶縁膜９１が設けられる。
第２のワードライン８３が設けられる。この時、上記第
２のワードライン８３は第１ワードライン７３とは別途
の電源線に接続されたものである。上記第１のＭＴＪセ
ル７５、第１のドープドポリシリコン層７７及び第１の
ビットライン７９の積層構造の上側の上記第２のワード
ライン８３の上部に接続される第２のＭＴＪセル８５、
第２のドープドポリシリコン層８７及び第２のビットラ
イン８９の積層構造が設けられる。そして、その上部を
平坦化させる第２の層間絶縁膜９１が設けられる。
【００４３】また、上記第２の層間絶縁膜９１の上部
に、上記第２のワードライン８３、第２のＭＴＪセル８
５、第２のドープドポリシリコン層８７及び第２のビッ
トライン８９同様の積層構造を多数積層して最上層に上
記第ｎのワードライン９３、第ｎのＭＴＪセル９５、第
ｎのドープドポリシリコン層９７及び第ｎのビットライ
ン９９の積層構造が設けられ、これを平坦化させる第ｎ
の層間絶縁膜１０１が形成される。ここで、上記ドープ
ドポリシリコン層７７、８７、９７は上記ＭＴＪセル５
５の熱的安定性を維持できる限界温度以下で低温蒸着工
程を使用して形成したものである。
に、上記第２のワードライン８３、第２のＭＴＪセル８
５、第２のドープドポリシリコン層８７及び第２のビッ
トライン８９同様の積層構造を多数積層して最上層に上
記第ｎのワードライン９３、第ｎのＭＴＪセル９５、第
ｎのドープドポリシリコン層９７及び第ｎのビットライ
ン９９の積層構造が設けられ、これを平坦化させる第ｎ
の層間絶縁膜１０１が形成される。ここで、上記ドープ
ドポリシリコン層７７、８７、９７は上記ＭＴＪセル５
５の熱的安定性を維持できる限界温度以下で低温蒸着工
程を使用して形成したものである。
【００４４】図５は本発明の第３実施例によるマグネチ
ックＲＡＭを示した断面図である。図５を参照すると、
マグネチックＲＡＭは半導体基板１１１上にワードライ
ン１１３が備えられ、上記ワードライン１１３の上部に
第１のＭＴＪセル１１５、半導体層１１７及びビットラ
イン１１９が積層される。この時、上記半導体層１１７
の上部のビットライン１１９をなす金属又は上記半導体
層１１７の下部のＭＴＪセル１１５の最上層の金属層
（図示せず）がショットキー障壁を形成するための金属
電極として使用される。
ックＲＡＭを示した断面図である。図５を参照すると、
マグネチックＲＡＭは半導体基板１１１上にワードライ
ン１１３が備えられ、上記ワードライン１１３の上部に
第１のＭＴＪセル１１５、半導体層１１７及びビットラ
イン１１９が積層される。この時、上記半導体層１１７
の上部のビットライン１１９をなす金属又は上記半導体
層１１７の下部のＭＴＪセル１１５の最上層の金属層
（図示せず）がショットキー障壁を形成するための金属
電極として使用される。
【００４５】ここで、上記半導体層１１７は上記ＭＴＪ
セル１１５の熱的安定性を維持できる限界温度以下で低
温蒸着工程を使用して形成したものである。
セル１１５の熱的安定性を維持できる限界温度以下で低
温蒸着工程を使用して形成したものである。
【００４６】そして、上記ＭＴＪセル１１５、半導体層
１１７及びビットライン１１９の積層構造を被う平坦化
された層間絶縁膜１２１が形成される。
１１７及びビットライン１１９の積層構造を被う平坦化
された層間絶縁膜１２１が形成される。
【００４７】図６は本発明の第４実施例によるマグネチ
ックＲＡＭを示した断面図である。図６を参照すると、
マグネチックＲＡＭは、半導体基板１３１上にワードラ
イン１３３を備え、上記ワードライン１３３の上部に第
１の半導体層１３５、ＭＴＪセル３３７、第２の半導体
層１３９及びビットライン１４１が積層される。
ックＲＡＭを示した断面図である。図６を参照すると、
マグネチックＲＡＭは、半導体基板１３１上にワードラ
イン１３３を備え、上記ワードライン１３３の上部に第
１の半導体層１３５、ＭＴＪセル３３７、第２の半導体
層１３９及びビットライン１４１が積層される。
【００４８】この時、上記第１の半導体層１３５の上部
のＭＴＪセル１３７の最下層をなす金属又は上記第１の
半導体層１３５の下部のワードラインをなす金属がショ
ットキー障壁を形成するための金属電極として使用され
る。そして、上記第２の半導体層１３９の上部のビット
ライン１４１をなす金属又は上記第２の半導体層１３９
の下部の上記ＭＴＪセル１３７の最上層の金属層（図示
せず）がショットキー障壁を形成するための金属電極と
して使用される。
のＭＴＪセル１３７の最下層をなす金属又は上記第１の
半導体層１３５の下部のワードラインをなす金属がショ
ットキー障壁を形成するための金属電極として使用され
る。そして、上記第２の半導体層１３９の上部のビット
ライン１４１をなす金属又は上記第２の半導体層１３９
の下部の上記ＭＴＪセル１３７の最上層の金属層（図示
せず）がショットキー障壁を形成するための金属電極と
して使用される。
【００４９】そして、上記第１の半導体層１３５、ＭＴ
Ｊセル１３７、第２半導体層１３９及びビットライン１
４１の積層構造を被う平坦化された層間絶縁膜１４３が
形成される。
Ｊセル１３７、第２半導体層１３９及びビットライン１
４１の積層構造を被う平坦化された層間絶縁膜１４３が
形成される。
【００５０】ここで、上記第１、２の半導体層１３５、
１３９は上記ＭＴＪセル１３７の熱的安定性を維持でき
る限界温度以下で形成し、低温蒸着工程を使用して形成
したものである。
１３９は上記ＭＴＪセル１３７の熱的安定性を維持でき
る限界温度以下で形成し、低温蒸着工程を使用して形成
したものである。
【００５１】本発明の他実施例は、上記第３実施例また
は第４実施例によるマグネチックＲＡＭを第２実施例の
ように積層して形成されたものである。
は第４実施例によるマグネチックＲＡＭを第２実施例の
ように積層して形成されたものである。
【００５２】このように、メモリ素子の高集積化を可能
にするために、連結層なしに半導体基板上にワードライ
ンを形成し、その上部にＭＴＪセル、半導体層及びビッ
トラインの積層構造を形成し、前記ＭＴＪセルとビット
ラインとの間にショットキーダイオードを形成され得る
ようにすることにより、素子の構造を単純化させて反復
的に積層することができ、素子の高集積化を可能にす
る。
にするために、連結層なしに半導体基板上にワードライ
ンを形成し、その上部にＭＴＪセル、半導体層及びビッ
トラインの積層構造を形成し、前記ＭＴＪセルとビット
ラインとの間にショットキーダイオードを形成され得る
ようにすることにより、素子の構造を単純化させて反復
的に積層することができ、素子の高集積化を可能にす
る。
【００５３】
【発明の効果】以上から説明したように、本発明による
ショットキーダイオードを用いたマグネチックＲＡＭ
は、半導体基板に接続されたワードラインとその上部に
形成されるＭＴＪセルとビットラインとの積層構造から
なるＭＲＡＭであって、上記ＭＴＪセルとビットライン
との間にショットキーダイオードが設けるようにドープ
ドポリシリコン層や半導体層を介在することにより素子
の構造を単純化させ、多数積層を可能にして素子の高集
積化を可能にする効果を提供する。
ショットキーダイオードを用いたマグネチックＲＡＭ
は、半導体基板に接続されたワードラインとその上部に
形成されるＭＴＪセルとビットラインとの積層構造から
なるＭＲＡＭであって、上記ＭＴＪセルとビットライン
との間にショットキーダイオードが設けるようにドープ
ドポリシリコン層や半導体層を介在することにより素子
の構造を単純化させ、多数積層を可能にして素子の高集
積化を可能にする効果を提供する。
【図１】従来の技術実施例によるマグネチックＲＡＭを
示す断面図である。
示す断面図である。
【図２】従来の技術実施例によるＭＲＡＭアレイの動作
原理を示す平面図である。
原理を示す平面図である。
【図３】本発明の第１実施例によるマグネチックＲＡＭ
を示す断面図である。
を示す断面図である。
【図４】本発明の第２実施例によるマグネチックＲＡＭ
を示す断面図である。
を示す断面図である。
【図５】本発明の第３実施例によるマグネチックＲＡＭ
を示す断面図である。
を示す断面図である。
【図６】本発明の第４実施例によるマグネチックＲＡＭ
を示す断面図である。
を示す断面図である。
１１、５１、７１、１１１、１３１：半導体基板
１３、５３、１１３、１３３：ワードライン
１５：ｎ型不純物層
１７：ｐ型不純物層
１９：ＰＮ接合ダイオード
２１：連結層
２３、８１：第１の層間絶縁膜
２５、５５、１１５、３３７：ＭＴＪセル
２７、９１：第２の層間絶縁膜
３１、３１：ワードライン調節回路
３３：ワードライン１
３５：ワードライン２
３７：ワードライン３
４１、４１：ビットライン調節回路
４３：ビットライン１
４５：ビットライン２
４７：ビットライン３
５７：ドープドポリシリコン層
５９、１１９、１４１：ビットライン
６１、１２１、１４３：層間絶縁膜
７３：第１のワードライン
７５：第１のＭＴＪセル
７７：第１のドープドポリシリコン層
７９：第１のビットライン
８３：第２のワードライン
８５：第２のＭＴＪセル
８７：第２のドープドポリシリコン層
９３：第ｎのワードライン
９５：第ｎのＭＴＪセル
９７：第ｎのドープドポリシリコン層
９９：第ｎのビットライン
１０１：第ｎの層間絶縁膜
１３５：第１の半導体層
１３９：第２の半導体層
Claims (12)
- 【請求項１】ワードライン、抵抗変化素子パターン、半
導体層パターン及びビットラインの積層構造を含み、前
記抵抗変化素子パターンと前記半導体層パターン又は前
記半導体層パターンと前記ビットラインはショットキー
ダイオードを形成することを特徴とするショットキーダ
イオードを用いたマグネチックＲＡＭ。 - 【請求項２】前記抵抗変化素子パターンの最上層又は前
記ビットラインをショットキーバリヤー金属で形成する
ことにより、前記ショットキーダイオードを形成するこ
とを特徴とする請求項１に記載のショットキーダイオー
ドを用いたマグネチックＲＡＭ。 - 【請求項３】前記半導体層パターンと前記ビットライン
との間に、又は前記抵抗変化素子パターンと前記半導体
層パターンとの間にショットキーバリヤー金属層パター
ンを形成することにより前記ショットキーダイオードを
形成することを特徴とする請求項１に記載のショットキ
ーダイオードを用いたマグネチックＲＡＭ。 - 【請求項４】前記半導体層パターンは、前記抵抗変化素
子パターンの熱的安定性を維持できる温度以下で低温蒸
着工程で形成されることを特徴とする請求項１に記載の
ショットキーダイオードを用いたマグネチックＲＡＭ。 - 【請求項５】前記ワードライン、抵抗変化素子パター
ン、半導体層パターン及びビットラインの積層構造を、
層間絶縁膜を介在した状態でｎ（ｎ＝１、２、３、…）
個以上積層させた構造を有することを特徴とする請求項
１〜請求項３のうちいずれか１項に記載のショットキー
ダイオードを用いたマグネチックＲＡＭ。 - 【請求項６】ワードライン、第１半導体層パターン、抵
抗変化素子パターン、第２半導体層パターン及びビット
ラインの積層構造を含み、前記ワードラインと第１半導
体層パターン又は第１半導体層パターンと抵抗変化素子
パターンがショットキーダイオードを形成することを特
徴とするショットキーダイオードを用いたマグネチック
ＲＡＭ。 - 【請求項７】前記積層構造を層間絶縁膜を介在した状態
でｎ（ｎ＝１、２、３、…）個以上積層させた構造を有
することを特徴とする請求項６に記載のショットキーダ
イオードを用いたマグネチックＲＡＭ。 - 【請求項８】前記ワードライン又は前記抵抗変化素子パ
ターンの最下層をショットキーバリヤー金属で形成し、
前記抵抗変化素子パターンの最上層又は前記ビットライ
ンをショットキーバリヤー金属で形成して前記ショット
キーダイオードを形成することを特徴とする請求項６に
記載のショットキーダイオードを用いたマグネチックＲ
ＡＭ。 - 【請求項９】ワードライン、抵抗変化素子パターン、ド
ープドポリシリコンパターン及びビットラインの積層構
造を含み、前記抵抗変化素子パターンと前記ドープドポ
リシリコンパターン又は前記ドープドポリシリコンパタ
ーンと前記ビットラインはショットキーダイオードを形
成し、前記積層構造を層間絶縁膜を介在した状態でｎ
（ｎ＝１、２、３、…）個以上積層させることを特徴と
するショットキーダイオードを用いたマグネチックＲＡ
Ｍ。 - 【請求項１０】前記抵抗変化素子パターンの最上層又は
前記ビットラインをショットキーバリヤー金属で形成す
ることにより、前記ショットキーダイオードが形成され
ることを特徴とする請求項９に記載のショットキーダイ
オードを用いたマグネチックＲＡＭ。 - 【請求項１１】前記ドープドポリシリコンパターンと前
記ビットラインとの間に、又は前記ドープドポリシリコ
ンパターンと前記抵抗変化素子パターンとの間にショッ
トキーバリヤー金属層パターンを形成することにより前
記ショットキーダイオードが形成されることを特徴とす
る請求項９に記載のショットキーダイオードを用いたマ
グネチックＲＡＭ。 - 【請求項１２】前記ドープドポリシリコンパターンは、
前記抵抗変化素子パターンの熱的安定性を維持できる温
度以下で低温蒸着工程で形成されることを特徴とする請
求項９に記載のショットキーダイオードを用いたマグネ
チックＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0084901A KR100465598B1 (ko) | 2001-12-26 | 2001-12-26 | 쇼트키 다이오드를 이용한 마그네틱 램 |
| KR2001-84901 | 2001-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197880A true JP2003197880A (ja) | 2003-07-11 |
Family
ID=19717579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002280933A Pending JP2003197880A (ja) | 2001-12-26 | 2002-09-26 | ショットキーダイオードを用いたマグネチックｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6750540B2 (ja) |
| JP (1) | JP2003197880A (ja) |
| KR (1) | KR100465598B1 (ja) |
| TW (1) | TWI243451B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8258493B2 (en) | 2006-11-20 | 2012-09-04 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885573B2 (en) * | 2002-03-15 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Diode for use in MRAM devices and method of manufacture |
| JP2004319587A (ja) * | 2003-04-11 | 2004-11-11 | Sharp Corp | メモリセル、メモリ装置及びメモリセル製造方法 |
| US7408212B1 (en) * | 2003-07-18 | 2008-08-05 | Winbond Electronics Corporation | Stackable resistive cross-point memory with schottky diode isolation |
| US6929957B2 (en) * | 2003-09-12 | 2005-08-16 | Headway Technologies, Inc. | Magnetic random access memory designs with patterned and stabilized magnetic shields |
| KR100612854B1 (ko) * | 2004-07-31 | 2006-08-21 | 삼성전자주식회사 | 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법 |
| US7974119B2 (en) | 2008-07-10 | 2011-07-05 | Seagate Technology Llc | Transmission gate-based spin-transfer torque memory unit |
| US9030867B2 (en) * | 2008-10-20 | 2015-05-12 | Seagate Technology Llc | Bipolar CMOS select device for resistive sense memory |
| US7936580B2 (en) * | 2008-10-20 | 2011-05-03 | Seagate Technology Llc | MRAM diode array and access method |
| US7936583B2 (en) * | 2008-10-30 | 2011-05-03 | Seagate Technology Llc | Variable resistive memory punchthrough access method |
| US7825478B2 (en) | 2008-11-07 | 2010-11-02 | Seagate Technology Llc | Polarity dependent switch for resistive sense memory |
| US8178864B2 (en) | 2008-11-18 | 2012-05-15 | Seagate Technology Llc | Asymmetric barrier diode |
| US8203869B2 (en) | 2008-12-02 | 2012-06-19 | Seagate Technology Llc | Bit line charge accumulation sensing for resistive changing memory |
| US8159856B2 (en) | 2009-07-07 | 2012-04-17 | Seagate Technology Llc | Bipolar select device for resistive sense memory |
| US8158964B2 (en) | 2009-07-13 | 2012-04-17 | Seagate Technology Llc | Schottky diode switch and memory units containing the same |
| US8395140B2 (en) | 2010-07-09 | 2013-03-12 | Micron Technology, Inc. | Cross-point memory utilizing Ru/Si diode |
| US8648426B2 (en) | 2010-12-17 | 2014-02-11 | Seagate Technology Llc | Tunneling transistors |
| US8879314B2 (en) | 2011-06-06 | 2014-11-04 | Iii Holdings 1, Llc | Memory cell with Schottky diode |
| US9853053B2 (en) | 2012-09-10 | 2017-12-26 | 3B Technologies, Inc. | Three dimension integrated circuits employing thin film transistors |
| US8952470B2 (en) | 2012-09-10 | 2015-02-10 | James John Lupino | Low cost high density nonvolatile memory array device employing thin film transistors and back to back Schottky diodes |
| US9461094B2 (en) | 2014-07-17 | 2016-10-04 | Qualcomm Incorporated | Switching film structure for magnetic random access memory (MRAM) cell |
| WO2016099580A2 (en) | 2014-12-23 | 2016-06-23 | Lupino James John | Three dimensional integrated circuits employing thin film transistors |
| US11793001B2 (en) | 2021-08-13 | 2023-10-17 | International Business Machines Corporation | Spin-orbit-torque magnetoresistive random-access memory |
| US12020736B2 (en) | 2021-08-13 | 2024-06-25 | International Business Machines Corporation | Spin-orbit-torque magnetoresistive random-access memory array |
| US11915734B2 (en) | 2021-08-13 | 2024-02-27 | International Business Machines Corporation | Spin-orbit-torque magnetoresistive random-access memory with integrated diode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| JP4130488B2 (ja) * | 1996-07-24 | 2008-08-06 | 株式会社東芝 | 磁気記録装置 |
| US5838608A (en) * | 1997-06-16 | 1998-11-17 | Motorola, Inc. | Multi-layer magnetic random access memory and method for fabricating thereof |
| US6072718A (en) * | 1998-02-10 | 2000-06-06 | International Business Machines Corporation | Magnetic memory devices having multiple magnetic tunnel junctions therein |
| US6285581B1 (en) * | 1999-12-13 | 2001-09-04 | Motorola, Inc. | MRAM having semiconductor device integrated therein |
-
2001
- 2001-12-26 KR KR10-2001-0084901A patent/KR100465598B1/ko not_active IP Right Cessation
-
2002
- 2002-09-26 JP JP2002280933A patent/JP2003197880A/ja active Pending
- 2002-12-16 US US10/320,048 patent/US6750540B2/en not_active Expired - Lifetime
- 2002-12-16 TW TW091136256A patent/TWI243451B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8258493B2 (en) | 2006-11-20 | 2012-09-04 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
| US8559205B2 (en) | 2006-11-20 | 2013-10-15 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200411835A (en) | 2004-07-01 |
| US20030116847A1 (en) | 2003-06-26 |
| US6750540B2 (en) | 2004-06-15 |
| TWI243451B (en) | 2005-11-11 |
| KR100465598B1 (ko) | 2005-01-13 |
| KR20030054687A (ko) | 2003-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003197880A (ja) | ショットキーダイオードを用いたマグネチックｒａｍ | |
| US8963222B2 (en) | Spin hall effect magnetic-RAM | |
| US7772630B2 (en) | Magnetic switching element of a magnetic memory cell having a ferromagnetic layer formed between a gate insulating film and a magnetic semiconductor layer | |
| US20160149124A1 (en) | Mram having spin hall effect writing and method of making the same | |
| US7529114B2 (en) | Semiconductor memory device | |
| US8197953B2 (en) | Magnetic stack design | |
| EP1502264B1 (en) | Layout for thermally selected cross-point mram cell | |
| US6909129B2 (en) | Magnetic random access memory | |
| US6657270B2 (en) | Magnetic random access memory using bipolar junction transistor, and method for fabricating the same | |
| US11257862B2 (en) | MRAM having spin hall effect writing and method of making the same | |
| US7741688B2 (en) | Magnetic random access memory and method of manufacturing the same | |
| TW521397B (en) | Magnetic random access memory | |
| JP2005229099A (ja) | 積層可能な構造を有する高密度磁気ランダムアクセスメモリ（ｍｒａｍ）のための方法および装置 | |
| KR20060049394A (ko) | 자기 메모리 장치 및 제조 방법 | |
| KR20180027709A (ko) | 반도체 메모리 장치 | |
| JP2003133533A (ja) | マグネチックｒａｍ | |
| JP4091328B2 (ja) | 磁気記憶装置 | |
| WO2004072979A2 (en) | Mram cells having magnetic write lines with a stable magnetic state at the end regions | |
| TW200307286A (en) | Magnetic storage device and manufacturing method therefor | |
| US20220285609A1 (en) | Memory device | |
| JP5504847B2 (ja) | スピン注入型磁気ランダムアクセスメモリ | |
| JP2007012696A (ja) | 磁気メモリ | |
| US6849466B2 (en) | Method for manufacturing MTJ cell of magnetic random access memory | |
| KR100427716B1 (ko) | 엠.아이.엘.씨.를 이용한 다이오드가 사용된 마그네틱 램및 그 형성방법 |