JP2007012696A - 磁気メモリ - Google Patents

Abstract

【課題】 内部構造を単純化可能な磁気メモリを提供する。
【解決手段】 ＴＭＲ素子４は、スピン注入によって磁化方向が変化する感磁層４４を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、感磁層である第１磁性層４４と、磁化方向が固定された第２磁性層４１，４２と、感磁層４４及び固定層４１，４２に挟まれた非磁性層（絶縁層）４３とを含んで構成される。なお、固定層４１，４２は、厚み方向に垂直なｘ軸方向に沿って磁化されたピンド層４２と、ピンド層４２に結合する反強磁性層４１とから構成されている。感磁層４４の非磁性層４３とは反対側の面には、非磁性導電層４５、軟磁性層４６が順次設けられている。
【選択図】 図１

Description

本発明は、磁気メモリに関する。

ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、格子状に配線されたビット線とワード線の交点にＴＭＲ素子（ＴＭＲ；Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）を配置した構造を有する。ＴＭＲ素子は、２つの強磁性層間に非磁性層を有する強磁性層／非磁性絶縁層／強磁性層の三層構造からなる。強磁性層は、通常は厚さ１０ｎｍ以下の遷移金属磁性元素（Ｆｅ、Ｃｏ、Ｎｉ）又は遷移金属磁性元素の合金（ＣｏＦｅ、ＣｏＦｅＮｉ、ＮｉＦｅ等）からなり、非磁性絶縁層は、Ａｌ_２Ｏ_３やＭｇＯ等からなる。

ＴＭＲ素子を構成する一方の強磁性層（固定層）は、磁化の向きを固定しており、他方の強磁性層（感磁層又は自由層）は磁化の向きが外部磁界に応じて回転する。なお、固定層の構造としては、反強磁性層（ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎ、ＮｉＭｎ等）を一方の強磁性層に付与した交換結合型が良く用いられる。

メモリ情報の「１」、「０」は、ＴＭＲ素子を構成する２つの強磁性体の磁化の向きの状態に応じて、すなわち、磁化の方向が平行であるか、反平行であるかに依存して規定される。これら２つの強磁性体の磁化の向きが反平行の時、磁化の向きが平行の時に比べて、厚み方向の電気抵抗の値が大きい。

したがって、「１」、「０」の情報の読出しは、ＴＭＲ素子の厚み方向に電流を流し、ＭＲ（磁気抵抗）効果によるＴＭＲ素子の抵抗値又は電流値を測定することで行う。

「１」、「０」の情報の書き込みは、ＴＭＲ素子近傍に配置した配線に電流を流すことで形成される磁界の作用によって、ＴＭＲ素子の自由層の磁化の向きを回転させることで行う。

このようなＭＲＡＭは、幾つか知られている。

特許文献１は、ＭＲＡＭアレイの磁気メモリセルからの熱伝導を低減するＭＲＡＭの作製方法を開示している。この方法は、磁気メモリセルのアレイ内のデータに選択的にアクセスするためのビット線及びワードのグリッドを使用する。グリッドは、磁気メモリセルに接続を行う複数の熱的及び電気的抵抗性部分を有する。動作中、抵抗性部分は、各メモリセルにより生成される熱に対する熱抵抗を高め、かつ活動中のメモリセルの局所的な加熱を行って、セルの状態の切り換えを容易化する。

特許文献２は、ＭＲＡＭセルの磁気抵抗素子の抵抗値のばらつきや、メモリセルアレイ内のＭＲＡＭセルの位置に拘らず、ＭＲＡＭセルの読み出し信号量が安定になり、ＭＲＡＭの読み出し動作速度の増加を防ぎつつ、大規模なメモリセルアレイ構成を可能とし、チップ面積の低減およびチップコストの低減を図る手法を開示している。このＭＲＡＭは、磁気メモリセルの両端にそれぞれ接続された第１及び第２のビット線と、磁気メモリセルに隣接して設けられた書き込み用ワード線と、磁気メモリセルに接続されたデータ読み出し用ビット線とを具備している。

特許文献３は、書き込みワード線をビット線の上方に形成するＭＲＡＭメモリセル構造及びその製造方法を提案している。この手法では、メモリセルプラグ形成時のプロセスが従来に比べ容易になり、書き込みワード線を上部に形成することにより、書き込みワード線からの磁場が磁気抵抗素子に効果的に作用するようなレイアウトとし、安定した書き込みを行うことができるとされている。

特許文献４は、スピン注入素子を開示している。同文献によれば、スピン注入が生じる強磁性金属／非磁性金属からなる系において、この非磁性金属に接して第２の強磁性体を配置すると、非磁性金属にスピンが溜まっている場合、非磁性金属と第２の強磁性金属の間に電圧が誘起され、この電圧は、第１の強磁性体と第２の強磁性体の磁化を互いに平行あるいは反平行に制御することで、電圧の極性が正と負に反転することが記載されている。

非特許文献１では、電流方向によって磁化方向（“0”、“1”情報）を規定できることが記載されている。スピン注入素子を用いたＭＲＡＭでは、電流注入のみで書き込みが可能であり、電流量によって書き込み、読み出しを制御することができるとされている。
特開２００５−１３６４１９号公報 特開２００４−２２０７５９号公報 特開２００２−２０８６８２号公報 特開２００５−０１９５６１号公報 「スピン注入磁化反転の現状と課題」、「まてりあ Ｖｏｌ．４２ Ｎｏ．９」、２００３年９月２０日、屋上公二郎、鈴木義茂著、社団法人日本金属学会発行、６４０−６４７頁

しかしながら、上記特許文献１、２、３に記載の磁気メモリでは、複数のビット線に加えて、データ書き込み用ワード線、データ読み出し用のビット線が必要となり、内部構造が複雑化するという問題があった。内部構造が複雑な場合には、小型化や薄型化が妨げられ、磁気メモリの集積度を向上させることができない。

特許文献４、非特許文献１に関連するスピン注入磁化反転技術は、ＭＲＡＭの大容量化の基幹技術になると考えられている。すなわち、電流磁界書き込み方法では、メモリセルサイズにほぼ反比例して書き込み電流が増加するのに対し、スピン注入磁化反転では、メモリセルの微細化により電流を下げることができる。スピン注入磁化反転技術では、電流方向によって磁化方向（“0”、“1”情報）を規定できる。

したがって、スピン注入磁化反転技術によれば、書き込み用の磁界発生用の電流線（ワード線）が不要であり、ＭＲＡＭの構造が簡素化するとともに、メモリセル面積を１個のトランジスタ、１個のＴＭＲ素子からなる最小面積に縮小することもできるものと考えられている。しかしながら、そのようなＭＲＡＭ構造は考えられておらず、内部構造を単純化することはできていない。

本発明は、このような問題に鑑みてなされたものであり、内部構造を単純化可能な磁気メモリを提供することを目的とする。

上述の課題を解決するため、本発明に係る磁気メモリは、二次元配列した複数の記憶領域を備える磁気メモリにおいて、個々の記憶領域は、半導体層と、半導体層上に設けられた絶縁体層と、絶縁層上に設けられた磁気抵抗効果素子と、絶縁層内を通る第１ビット線と、絶縁層内を通る第２ビット線と、第１ビット線と磁気抵抗効果素子の一方面とを電気的に接続する接続配線と、第２ビット線と磁気抵抗効果素子の他方面とを電気的に接続し半導体層内に形成されたトランジスタと、トランジスタの制御端子に電気的に接続されたワード線とを備え、個々の磁気抵抗効果素子は、強磁性体からなりスピン注入磁化反転する感磁層と、感磁層の一方面側に設けられ強磁性体からなる軟磁性層と、感磁層と軟磁性層との間に介在する非磁性導電層と、感磁層の他方面側に設けられた固定層と、感磁層と固定層との間に介在するトンネルバリア層とを備えることを特徴とする。

本発明の磁気メモリでは、制御端子に電気的に接続されたワード線の電位を制御し、トランジスタをＯＮさせると、第１及び第２ビット線間が導通する。磁気抵抗効果素子の感磁層はスピン注入磁化反転可能であるので、第１及び第２ビット線間に書き込み電流を供給すると、現在の感磁層の磁化の向きが、注入によって蓄積されるスピンの向きと逆向きであれば、書き込み電流の供給によって磁化の向きが反転し、データが書き込まれる。一方、読み出し電流を供給すると、磁気抵抗効果素子に書き込まれたデータに応じて、磁気抵抗効果素子を電流が流れ、データが読み出されることとなる。

すなわち、磁気抵抗効果素子は、上述の軟磁性層、非磁性導電層、感磁層、トンネルバリア層、固定層をこの順番で備えており、軟磁性層から電子を注入した場合、一方のスピンは軟磁性層を通過できず、他方のスピンが感磁層に至ることになる。ここで、感磁層の磁化の向きが、通過したスピンの向きと逆向きであれば、感磁層の磁化の向きが反転する。注入された電子は、感磁層の通過後、トンネルバリア層、固定層を介して磁気抵抗効果素子から出力される。この通過率は、固定層と感磁層の磁化の向きに依存する。

固定層から電子を注入した場合、一方のスピンは非磁性導電層を通過できず、トンネルバリア層の近辺で反射され、感磁層内に蓄積されることになる。ここで、感磁層の磁化の向きが、蓄積されるスピンの向きと逆向きであれば、感磁層の磁化の向きが反転する。注入された電子は、感磁層の通過後、非磁性導電層、軟磁性層を介して磁気抵抗効果素子から出力される。この通過率は、固定層と感磁層の磁化の向きに依存する。

かかる構造によれば、記憶領域内のビット線やワード線などの内部構造は単純化することができ、したがって、小型化、薄型化を達成し、磁気メモリの集積度の向上させることができる。

記憶領域内における、ワード線の面積は、第１及び第２ビット線の面積和の５０％以下であることが好ましい。すなわち、ワード線は１本でよいため、ビット線に比して面積が少なくてすむことになる。

また、本発明に係る磁気メモリは、第１及び第２ビット線間に書き込み電流を供給する書き込み電流供給回路と、第１及び第２ビット線間に読み出し電流を供給する読み出し電流供給回路と、書き込み電流と読み出し電流の第１及び第２ビット線への供給を切り替える切換回路とを備えることが好ましい。

すなわち、書き込み電流供給回路からは磁気抵抗効果素子に書き込み電流が供給されるが、読み出し電流供給時には、書き込み電流は切換回路によって切断してから、読み出し電流を供給すれば、電流の混合の恐れがない。

なお、スピン注入磁化反転が生じる書き込み電流は、読み出し電流よりも大きくすることが好ましく、この場合に反転をしやすくする。

本発明によれば、磁気メモリの内部構造は単純化される。

図１は、本実施形態による磁気メモリ１の回路図、図２は図１に示した記憶領域３の概略斜視図である。

磁気メモリ１は、記憶部２、ビット選択回路１１、ワード選択回路１２、ビット配線１３ａ及び１３ｂ、ワード配線１４ｂを備えている。記憶部２は、二次元配列した複数の記憶領域３からなる。複数の記憶領域３は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる二次元状に配列されている。複数の記憶領域３のそれぞれは、磁気抵抗効果素子（ＴＭＲ素子）４、書き込み／読み出し共用配線３３を含む磁性素子部９と、書き込み／読み出し共用トランジスタ３４とを有する。

ビット配線１３ａ及び１３ｂは、記憶領域３の各列に対応して配設されている。共用配線３３には、ＴＭＲ素子４からの電流が流れ、この電流量（抵抗値）は感磁層４４の磁化の向きに依存するので、共用配線３３を介して記憶されたデータを読み出すことができる。

共用配線３３は、データの書き込み時においては、書き込み電流によってＴＭＲ素子４の感磁層４４に電子を注入するための配線として機能する。共用配線３３の一端は、電極Ｄ２及び垂直配線Ｃ１を介して、ビット配線１３ａに電気的に接続されている。共用配線３３の他端は、トランジスタ３４のソースまたはドレインに電気的に接続されている。トランジスタ３４は、共用配線３における書き込み電流の導通を制御するためのスイッチである。トランジスタ３４は、ドレイン及びソースの一方が書き込み配線３３に電気的に接続されており、他方がビット配線１３ｂに電気的に接続されている。トランジスタ３４のゲートは、ワード配線１４ｂに電気的に接続されている。

なお、共用配線３３を構成する下部電極は、半導体基板上に形成された絶縁層を厚み方向に貫通する垂直電極Ａ１を介して、読み出しトランジスタ３４のソース又はドレイン電極３４ａに接続されている。ここでは、ドレイン電極３４ａとする。読み出しトランジスタ３４のゲート電極３４ｇは、ワード配線１４ｂに電気的に接続されている。本例では、ワード配線１４ｂは、ゲート電極３４ｇを共用されている。

トランジスタ３４は、ドレイン電極３４ａ，ソース電極３４ｂと、ゲート電極３４ｇと、ドレイン電極３４ａ，ソース電極３４ｂ直下に形成されたドレイン領域，ソース領域からなり、ゲート電極３４ｇの電位に応じてドレイン電極３４ａ，ソース電極３４ｂは接続される。ソース電極３４ｂは、ビット配線１３ｂに接続されている。

なお、ビット配線１３ａ，１３ｂやワード配線１４ｂは、半導体基板上に形成された下部絶縁層(図示せず)内に埋設されており、下部絶縁層上には上部絶縁層(図示せず)が形成されている。また、下部絶縁層内には必要に応じて複数の配線が設けられる。垂直配線Ａ１は、半導体基板の表面から下部絶縁層を貫通する配線である。半導体基板は例えばＳｉからなり、ソース領域及びドレイン領域には半導体基板とは異なる導電型の不純物が添加されている。なお、下部絶縁層はＳｉＯ₂等からなる。

ビット選択回路１１は、磁気メモリ１の内部または外部からデータ書き込み時に指示されたアドレスに応じて、該アドレスに該当する列を選択するアドレスデコーダ回路と、選択した列に対応するビット配線１３ａとビット配線１３ｂとの間に、正または負の書き込み電流を供給する電流駆動回路とを含んで構成されている。

ここで、電流駆動回路は、書き込み用の比較的大きな電流を形成するための書き込み電流生成部と、読み出し用の比較的小さな電流を形成するための読み出し電流生成部とを備えている。

ワード選択回路１２は、磁気メモリ１の内部または外部からデータ書き込み時に指示されたアドレスに応じて、該アドレスに該当する行を選択し、選択した行に対応するワード配線１４ｂに制御電圧を提供する機能を備える。

以上の構成を備える磁気メモリ１は、次のように動作する。

磁気メモリ１の内部または外部からデータ書込みを行うアドレス（ｉ行ｊ列／１≦ｉ≦ｍ、１≦ｊ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｊ列及びｉ行を選択する。

ワード選択回路１２に選択されたｉ行に含まれる記憶領域３のトランジスタ３４においては、制御電圧がワード線１４ｂを通じてゲートに印加され、電流が導通可能な状態となる。ビット選択回路１１に選択されたｊ列に含まれる記憶領域３においては、ビット配線１３ａとビット配線１３ｂとの間に、データに応じた正または負の電圧が印加される。したがって、ビット選択回路１１及びワード選択回路１２に選択されたｊ列、ｉ行の記憶領域３においては、共用配線３３に電流が流れ、書き込み電流生成部からの電流量が閾値以上の場合には、指示されたアドレス（ｉ，ｊ）の記憶領域３に二値データが書き込まれる。

また、磁気メモリ１の内部または外部からデータ読み出しを行うアドレス（ｋ行ｌ列／１≦ｋ≦ｍ、１≦ｌ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｌ列及びｋ行を選択する。ワード選択回路１２に選択されたｋ行に含まれる記憶領域３の読み出しトランジスタ３４においては、制御電圧がワード配線１４ｂを通じてゲートに印加され、読み出し電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｌ列に対応するビット配線１３ａとビット配線１３ｂの間には、読み出し電流を流すための電圧がビット選択回路１１から印加される。

そして、ビット選択回路１１に選択されたｌ列及びワード選択回路１２に選択されたｋ行の双方に含まれる記憶領域３においては、共通配線３３を流れる読み出し電流はＴＭＲ素子４及び読み出しトランジスタ３４を介してビット配線１３ｂへ流れる。例えばＴＭＲ素子４におけるビット線１３ａ，１３ｂとの間の電圧降下量が判別されることにより、換言すれば、ＴＭＲ素子４の抵抗値が判別されることにより、指示されたアドレス（ｋ行ｌ列）の記憶領域３に記憶された二値データが読み出される。

記憶領域３内における、ワード線１４ｂの面積は、第１及び第２ビット線１３ａ，１３ｂの面積和の５０％以下である。すなわち、ワード線１４ｂは１本でよいため、ビット線１３ａ，１３ｂに比して面積が少なくてすむことになる。

図３は、ＴＭＲ素子４の縦断面図である。

ＴＭＲ素子４は、スピン注入によって磁化方向が変化する感磁層４４を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、感磁層である第１磁性層（自由層）４４と、磁化方向が固定された第２磁性層（固定層）４１，４２と、感磁層４４及び固定層４１，４２に挟まれた非磁性層（絶縁層）４３とを含んで構成される。なお、固定層４１，４２は、厚み方向に垂直なｘ軸方向に沿って磁化されたピンド層４２と、ピンド層４２に結合する反強磁性層４１とから構成されている。感磁層４４の非磁性層４３とは反対側の面には、非磁性導電層４５、軟磁性層４６が順次設けられている。

感磁層４４の磁化方向は基本的にはｘ軸方向に平行であり、感磁層４４の磁化方向と固定層４１，４２の磁化方向との関係に応じて、感磁層４４と強磁性層４１，４２との間の抵抗値が変化する。磁化の向きがｘ軸方向を向いた軟磁性層４６上には、上部電極Ｅ１が設けられており、反強磁性層４１の下面には下部電極Ｅ２が設けられている。

各層の好適な材料は以下の通りである。

すなわち、ＴＭＲ素子４は、強磁性体からなりスピン注入磁化反転する感磁層４４と、感磁層４４の一方面側に設けられ強磁性体からなる軟磁性層４６と、感磁層４４と軟磁性層４６との間に介在する非磁性導電層４５と、感磁層４４の他方面側に設けられた固定層４１，４２と、感磁層４４と固定層４１．４２との間に介在するトンネルバリア層（非磁性絶縁層）４３とを備えている。

図４は、図３に示したＴＭＲ素子４のスピン注入について説明するため、ＴＭＲ素子４を部分的に示す図である。図中の上下の矢印は磁化の向きと、これに対応するスピンの向きを示す。

感磁層４４が軟磁性層４６と同じ磁化の向きＪＭを有する場合、共用配線３３を介して、ＴＭＲ素子４内に固定層側から電子ｅ２（図３参照）が注入された場合（電流は電子と逆向き）、図４（Ａ）に示すように、電子ｅ２のうち、アップスピンの状態を有する電子ｅ２_ｕｐは、感磁層４４、非磁性導電層４５、軟磁性層４６を通過する。一方、ダウンスピンの状態を有する電子ｅ２_ｄｏｗｎは、感磁層４４の後段にある非磁性導電層４５で反射され、また、右側にあるトンネルバリア層や固定層で左側に反射されることで、多重反射し、軟磁性素４４内に蓄積される。感磁層４４内におけるダウンスピンの電子密度が閾値を超えると、図４（Ｂ）に示すように、感磁層４４の磁化の向きＪＭが反転する。

このように、固定層から電子を注入した場合、一方のスピンは非磁性導電層４５を通過できず、トンネルバリア層の近辺で反射され、感磁層４４内に蓄積されることになる。感磁層の磁化の向きＪＭが、蓄積されるスピンの向きと逆向きであれば、感磁層４４の磁化の向きＪＭが反転する。注入された電子は、感磁層４４の通過後、非磁性導電層４５、軟磁性層４６を介してＴＭＲ素子４から出力される。この通過率（導電率）は、固定層と感磁層の磁化の向きに依存する。

感磁層４４が軟磁性層４６と逆の磁化の向きＪＭを有する場合、共用配線３３を介して、ＴＭＲ素子４内に軟磁性層側から電子ｅ１（図３参照）が注入された場合（電流は電子と逆向き）、図４（Ｃ）に示すように、電子ｅ１のうち、アップスピンの状態を有する電子ｅ１_ｕｐは、軟磁性層４６、非磁性導電層４５、感磁層４４内に入り込む。一方、ダウンスピンの状態を有する電子ｅ１_ｄｏｗｎは、軟磁性層４６で反射される。感磁層４４内におけるアップスピンの電子密度が閾値を超えると、図４（Ｃ）に示すように、感磁層４４の磁化の向きＪＭが反転する。

このように、軟磁性層４６から電子を注入した場合、一方のスピンは軟磁性層４６を通過できず、他方のスピンが感磁層４４に至ることになる。感磁層４４の磁化の向きＪＭが、通過したスピンの向きと逆向きであれば、感磁層４４の磁化の向きＪＭが反転する。注入された電子は、感磁層４４の通過後、トンネルバリア層、固定層を介してＴＭＲ素子４から出力される。この通過率は、固定層と感磁層の磁化の向きに依存する。

なお、データの読み出し時には、電流の大きさを書き込み時よりも小さくする。

次に、電流制御を行うビット選択回路１１の一例について説明する。

図５は、ビット選択回路１１の一例を示す回路図である。

データの書き込み時においては、書き込み制御端子ＷＲＩＴＥにＯＮ情報を入力して、スイッチＳＷ１をＯＮし、高電圧源ＨＩＧＨとグランド電位ＧＮＤをビット線１３ａ，１３ｂ間に印加できる状態とする。この状態で、列アドレススイッチＳＷＣ１，ＳＷＣ２・・・を、アドレス指定データＤＡＴＡ１，ＤＡＴＡ２の入力に応じて順次ＯＮすると、高バイアス電圧がＴＭＲ素子４に印加され、大きな電流がＴＭＲ素子４に供給される。

アドレス指定データＤＡＴＡ１，ＤＡＴＡ２に対応して、書き込み情報「０」、「１」が作られており、この情報ＤＡＴＡは、切換回路ＳＥＬに入力される。切換回路ＳＥＬは、高電圧源ＨＩＧＨとグランド電位ＧＮＤのビット線１３ａ．１３ｂに対する位置関係を入れ替えるものである。すなわち、ＴＭＲ素子４の電流を流れる方向によって、書き込まれる情報が異なるためである。なお、書き込みを高速に行うためには、切換回路ＳＥＬは、記憶領域列毎に設けた方が好ましい。

データの読み出し時においては、読み出し制御端子ＲＥＡＤにＯＮ情報を入力して、スイッチＳＷ２をＯＮし、低電圧源ＬＯＷとグランド電位ＧＮＤをビット線１３ａ，１３ｂ間に印加できる状態とする。この状態で、列アドレススイッチＳＷＣ１，ＳＷＣ２・・・を、アドレス指定データＤＡＴＡ１，ＤＡＴＡ２の入力に応じて順次ＯＮすると、低バイアス電圧がＴＭＲ素子４に印加され、小さな電流がＴＭＲ素子４に供給される。ＴＭＲ素子４を電流が流れた場合には、低電圧源ＬＯＷのスイッチＳＷ２側に設けられた抵抗Ｒにおいて電圧降下が生じ、流れない場合には電圧降下は生じない。例えば、抵抗Ｒの上流側に比較器ＣＯＭＰの入力端子を接続すれば、データを読み出すことができる。読み出しを高速に行うためには、比較器ＣＯＭＰは記憶領域列毎に設けた方が好ましい。

このように、ビット選択回路１１の電流駆動回路は、書き込み用の比較的大きな電流を形成するための書き込み電流生成部ＷＲと、読み出し用の比較的小さな電流を形成するための読み出し電流生成部ＲＥとを備え、制御入力によって、これらの電流を発生するための電圧を選択している。また、書き込み時の電流方向は、切換回路ＳＥＬによって変更されるが、切換回路ＳＥＬの一例を示す。

図６は、切換回路ＳＥＬの回路図である。

高電圧源ＨＩＧＨとグランド電位ＧＮＤとの間には、トランジスタＱ１，Ｑ２が直列に設けられており、これらのトランジスタＱ１，Ｑ２間にビット線を介してＴＭＲ素子４が位置する。入力データＤＡＴＡがハイレベルＨの場合、トランジスタＱ１，Ｑ２がＯＮし、右回りの電流経路Ｄ_Ａを通って電流が流れる。なお、トランジスタＱ３，Ｑ４は、ゲートへのデータ入力経路内にＮＯＴ回路ｉｖを備えるため、ＯＦＦしている。

トランジスタＱ３は、トランジスタＱ２のグランド側の節点と、トランジスタＱ１のＴＭＲ素子４側の節点との間に設けられ、トランジスタＱ４は、トランジスタＱ１の高電圧電源ＨＩＧＨ側の節点と、トランジスタＱ２のＴＭＲ素子４側の節点との間に設けられている。

入力データＤＡＴＡがローレベルＬの場合、トランジスタＱ３，Ｑ４がＯＮし、左回りの電流経路Ｄ_Ｂを通って電流が流れる。なお、トランジスタＱ１，Ｑ２は、ゲートへの入力がローレベルＬであるため、ＯＦＦしている。

このように、磁気メモリは、第１及び第２ビット線１３ａ，１３ｂ間に書き込み電流Ｉｗを供給する書き込み電流供給回路（書き込み電流生成部）ＷＲと、第１及び第２ビット線１３ａ，１３ｂ間に読み出し電流Ｉｒを供給する読み出し電流供給回路（読み出し電流生成部）ＲＥと、書き込み電流Ｉｗと読み出し電流Ｉｒの第１及び第２ビット線１３ａ，１３ｂへの供給を切り替える切換回路ＳＥＬとを備えている。

書き込み電流供給回路ＷＲからはＴＭＲ４に書き込み電流Ｉｗが供給されるが、読み出し電流供給時には、書き込み電流Ｉｗは切換回路ＳＥＬによって切断してから、読み出し電流Ｉｒを供給すれば、電流の混合の恐れがない。

なお、スピン注入磁化反転が生じる書き込み電流Ｉｗは、読み出し電流Ｉｒよりも大きくすることが好ましく、この場合に反転をしやすくする。上述のように、スピン注入磁化反転は、微小な強磁性層／非磁性層／強磁性層からなる積層体の膜面に垂直な方向に電流を流すと強磁性層に磁化反転が生じる現象である。強磁性層と非磁性層の接合面において、アップスピンとダウンスピンの電子のエネルギー状態が異なるため、それぞれの電子の透過率や反射率が異なり、スピン分極電流が流れる。

強磁性層に流れ込んだスピン分極電流のスピン偏極電子は強磁性層の電子に作用し、トルクが発生して磁化反転が起きる。このように、スピン注入磁化反転を生じさせる書き込みは、積層体膜面に対して垂直に電流を流すことで行い、その電流Ｉｗは、１×１０^７Ａ／ｃｍ^２以上である。すなわち、トランジスタ３４に所定値以上の電流Ｉｗを流すことで書き込みを行い、所定値未満の電流を流すことで読出しを行う。この場合、回路構成が簡単となるので、高集積化が可能である。なお、書き込み電流Ｉｗは、１×１０^７Ａ／ｃｍ^２以上５×１０^７Ａ／ｃｍ^２以下であることが好ましく、書き込み電流Ｉｗ＞読出し電流Ｉｒの関係が成立することが必要である。誤動作を生じさせないためには、書き込み電流Ｉｗは読出し電流Ｉｒの５倍以上であることが好ましく、１０倍以上であることが更に好ましい。

次に、磁気メモリの縦断面構造について説明しておく。

図７は図２に示した磁気メモリのVII-VII矢印断面図であり、図８は図２に示した磁気メモリのVIII-VIII矢印断面図である。

半導体基板Ｓの表面には、フィールド酸化膜Ｆが形成されており、フィールド酸化膜Ｆで囲まれた領域内にトランジスタ３４が形成されている。トランジスタ３４は、ドレイン電極３４ａの直下に不純物が添加されたドレイン領域３４ａを備え、ソース領域３４の直下に不純物が添加されたソース領域３４ｂを備えている。

垂直配線Ａ１、Ｃ１，ビット線１３ａ，１３ｂ、ワード線（ゲート電極）１４ｂは、半導体基板Ｓ上に形成された絶縁層１００内に埋設されている。

絶縁層１００上には、下部電極Ｅ２と上部電極Ｅ１との間にＴＭＲ素子４が形成され、ＴＭＲ素子４は、上部絶縁層２００によって被覆されている。

次に、上述の磁気センサの製造方法について説明する。

まず、Ｐ型のシリコン基板Ｓを用意し、この上にスパッタ法やＣＶＤ法などでＳｉＯ_２膜１０１、Ｓｉ_３Ｎ_４膜１０２を順次形成する（図９（ａ））。

次に、Ｓｉ_３Ｎ_４膜１０２上にホトレジスト１０３を塗布し、トランジスタ形成予定領域の周囲が開口するようにパターニングを行い、これをマスクとして半導体基板Ｓの表面が露出するまでドライエッチングを行う（図９（ｂ））。

次に、ホトレジストを除去した後、基板を熱酸化することで、絶縁膜１０１，１０２の開口内にＳｉＯ_２からなるフィールド酸化膜Ｆを形成する（図９（ｃ））。

次に、ＳｉＯ_２膜１０１、Ｓｉ_３Ｎ_４膜１０２をエッチングして除去し、熱酸化によってゲート酸化膜１０４を形成する（図９（ｄ））。

次に、ゲート酸化膜１０４上に、多結晶シリコン膜１０５をスパッタ法で形成する（図９（ｅ））。

次に、ゲート酸化膜１０４上の所定部位にゲート電極３４ｇが残留するように、多結晶膜１０５のホトレジストによるパターニングを行い、続いて、露出したゲート酸化膜１０４をエッチングして除去する。しかる後、ゲート電極１０５（３４ｇ）をマスクとして、Ａｓイオンを半導体基板Ｓ内に注入し、Ｎ型のドレイン領域３４ａ’及びゲート領域３４ｂ’を形成する（図９（ｆ））。

次に、基板表面上にスパッタ法等でＳｉＯ_２からなる層間絶縁膜１０６を形成する（図１１（ｇ））。

ゲート電極３４ｇ（１０５）上の層間絶縁膜１０６にコンタクトホールＨ１を、ドレイン領域３４ａ’上の層間絶縁膜１０６にコンタクトホールＨ２を、ソース領域３４ｂ’上の層間絶縁膜１０６にコンタクトホールＨ３を形成し（図１１（ｈ））、続いて、層間絶縁膜１０６上に金属層（Ａｌ）１０７を形成する（図１１（ｉ））。なお、ゲート電極用のコンタクトホールを形成しないで、ゲート電極３４ｇ自体をワード線１４ｂとしてもよい。

更に、金属層１０７をパターニングして、ドレイン電極３４ａ、ソース電極３４ｂ、ゲート電極３４ｇ’を形成する（図１１（ｊ））。

次に、基板Ｓ上に下部絶縁層１００を堆積し、その表面からドレイン電極３４ａに至る貫通孔Ｈ４を形成し（図１２（ｋ））、更にその上に金属層（Ｗ）１０８を堆積する。金属層１０８は、貫通孔Ｈ４内を通ってドレイン電極３４ａに至ることとなる（図１２（ｌ））。

次に、金属層１０８の表面から深部に向けて化学機械研磨（ＣＭＰ）を下部絶縁層１００が平坦になるまで行い、貫通孔Ｈ４内の金属材料１０８のみを残して、金属層１０８を除去する（図１２（ｍ））。

次に、水平方向に延びる配線１０９を下部絶縁層１００上に形成し（図１３（ｎ））、各種ビット線等の部分を残してエッチングを行う（図１３（ｏ））。垂直配線Ａ１の長さを延ばすため、さらに（ｋ）〜（ｏ）のプロセスを繰り返し、最後に形成された絶縁層の表面を化学機械研磨（ＣＭＰ）する（図１３（ｐ））。

垂直配線Ａ１の形成後、下部電極Ｅ２を垂直配線Ａ１の頂面上に形成した後、下部電極Ｅ２上にＴＭＲ素子４を形成し、その上に上部絶縁層２００を形成することで、図７及び図８に示した構造の磁気メモリが完成する。

以上、説明したように、図２、図７、図８に示すように、記憶領域３は、半導体基板（半導体層）Ｓと、半導体層Ｓ上に設けられた絶縁体層１００と、絶縁層１００上に設けられたＴＭＲ素子４と、絶縁層１００内を通る第１ビット線１３ａと、絶縁層１００内を通る第２ビット線１３ｂと、第１ビット線１３ａとＴＭＲ素子４の一方面とを電気的に接続する接続配線Ｃ１と、第２ビット線１３ｂとＴＭＲ素子４の他方面とを電気的に接続し半導体層Ｓ内に形成されたトランジスタ３４と、トランジスタ３４のゲート（制御端子）３４ｇに電気的に接続されたワード線１４ｂとを備えている。

上記磁気メモリでは、ゲート３４ｇに電気的に接続されたワード線（共通でもよい）１４ｂの電位を制御し、トランジスタ３４をＯＮさせると、第１及び第２ビット線１３ａ，１３ｂ間が導通する。ＴＭＲ素子４の感磁層４４（図３）はスピン注入磁化反転可能であるので、第１及び第２ビット線１３ａ，１３ｂ間に書き込み電流Ｉｗを供給すると、現在の感磁層４４の磁化の向きが、注入によって蓄積されるスピンの向きと逆向きであれば、書き込み電流Ｉｗの供給によって磁化の向きが反転し、データが書き込まれる（図４参照）。一方、読み出し電流Ｉｒを供給すると、ＴＭＲ素子４に書き込まれたデータに応じて、ＴＭＲ素子４を電流Ｉｒが流れ、データが読み出されることとなる。かかる構造によれば、記憶領域３内のビット線やワード線などの内部構造は単純化することができ、したがって、小型化、薄型化を達成し、磁気メモリの集積度の向上させることができる。

本発明は、磁気メモリに利用できる。

本実施形態による磁気メモリ１の回路図である。 図１に示した記憶領域３の概略斜視図である。 ＴＭＲ素子４の縦断面図である。 ＴＭＲ素子４を部分的に示す図である。 ビット選択回路１１の一例を示す回路図である。 切換回路ＳＥＬの回路図である。 図２に示した磁気メモリのVII-VII矢印断面図である。 図２に示した磁気メモリのVIII-VIII矢印断面図である。 磁気メモリの製造方法を説明する図である。 磁気メモリの製造方法を説明する図である。 磁気メモリの製造方法を説明する図である。 磁気メモリの製造方法を説明する図である。 磁気メモリの製造方法を説明する図である。

符号の説明

３…記憶領域、Ｓ…半導体層、１００…絶縁体層、４…ＴＭＲ素子、１３ａ…ビット線、１３ｂ…ビット線、Ｃ１…接続配線、３４…トランジスタ、１４ｂ…ワード線、４４…感磁層、４６…軟磁性層、４５…非磁性導電層、４１，４２…固定層、４３…トンネルバリア層。

Claims (4)

1. 二次元配列した複数の記憶領域を備える磁気メモリにおいて、
   個々の前記記憶領域は、
   半導体層と、
   前記半導体層上に設けられた絶縁体層と、
   前記絶縁層上に設けられた磁気抵抗効果素子と、
   前記絶縁層内を通る第１ビット線と、
   前記絶縁層内を通る第２ビット線と、
   前記第１ビット線と前記磁気抵抗効果素子の一方面とを電気的に接続する接続配線と、
   前記第２ビット線と前記磁気抵抗効果素子の他方面とを電気的に接続し前記半導体層内に形成されたトランジスタと、
   前記トランジスタの制御端子に電気的に接続されたワード線と、
   を備え、
   個々の前記磁気抵抗効果素子は、
   強磁性体からなりスピン注入磁化反転する感磁層と、
   前記感磁層の一方面側に設けられ強磁性体からなる軟磁性層と、
   前記感磁層と前記軟磁性層との間に介在する非磁性導電層と、
   前記感磁層の他方面側に設けられた固定層と、
   前記感磁層と前記固定層との間に介在するトンネルバリア層と、
   を備えることを特徴とする磁気メモリ。
2. 前記記憶領域内における、前記ワード線の面積は、前記第１及び第２ビット線の面積和の５０％以下であることを特徴とする請求項１に記載の磁気メモリ。
3. 前記第１及び第２ビット線間に書き込み電流を供給する書き込み電流供給回路と、
   前記第１及び第２ビット線間に読み出し電流を供給する読み出し電流供給回路と、
   前記書き込み電流と読み出し電流の前記第１及び第２ビット線への供給を切り替える切換回路と、
   を備えることを特徴とする請求項１に記載の磁気メモリ。
4. 前記書き込み電流は、前記読み出し電流よりも大きいことを特徴とする請求項３に記載の磁気メモリ。

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