KR20060049394A - 자기 메모리 장치 및 제조 방법 - Google Patents

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마코토 모토요시
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소니 가부시끼 가이샤
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Abstract

자기 메모리 장치에서 터널 자기 저항 효과 소자는 자화 방향이 고정되는 고정 자기층, 터널 장벽층, 자화 방향이 변화하는 자유 자기층의 순서로 적층됨으로써 구성되고, 제 2배선은 터널 자기 저항 효과 소자에 전기적으로 접속되는 제 1배선에 반대하는 측상에서 절연층을 거쳐서 터널 자기 저항 효과 소자에 반대하여 배치되고, 터널 자기저항 효과 소자에 관한 제 2배선과 동일한 측면에서, 터널 자기저항 효과 소자에 전기적으로 접속된 독출을 위한 제 3배선이 제 2배선의 면적 일부를 적어도 관통하는 동안에 제 2배선을 가진 전기적으로 절연 상태에서 형성하는 접속구멍내에 배치되다.

Description

자기 메모리 장치 및 제조 방법{Magnetic memory device, and manufacturing method thereof}
도 1은 본 발명의 제 1실시예에 따른 1T1J 형태의 메모리셀의 개략 단면도이다.
도 2a는 관통공이 배치되는 위치와 자화를 반전하기 위해 필요한 전류 값 사이의 관계를 구하는 계산 모델을 나타내는 사시도이고, 도 2b 및 도 2c는 계산 결과를 나타내는 그래프이다.
도 3a∼도 3k는 MRAM의 제조 단계에서의 중요한 부분에 대한 개략 단면도이다.
도 4a∼도 4e는 본 발명의 제 2실시예에 따른 MRAM의 제조 단계에서의 중요한 부분에 대한 개략 단면도이다.
도 5a∼도 5f는 본 발명의 제 3실시예에 따른 MRAM의 제조 단계에서의 중요한 부분에 대한 개략 단면도이다.
도 6은 본 발명의 제 4실시예에 따른 MRAM의 중요한 부분에 대한 개략 단면도이다.
도 7a∼도 7f는 본 발명의 제 4실시예에 따른 MRAM의 제조 단계에서의 중요한 부분에 대한 개략 단면도이다.
도 8은 본 발명의 제 5실시예에 따른 MRAM의 중요한 부분에 대한 개략 단면도이다.
도 9는 본 발명의 다른실시예에 따른 1T1J 형태의 메모리셀의 개략 단면도이다.
도 10a∼도 10c는 본 발명의 실시예에 따른 기입 워드선에 형성된 접속구멍의 모양을 도시한 평면도이다.
도 11a∼도 11b는 MRAM의 TMR소자의 개략 사시도이다.
도 12a는 크로스 포인트형 MRAM의 메모리부의 부분을 나타내는 확대 사시도이고, 도 12b는 셀 레이아웃을 도시한 평면도이다.
도 13 및 도 14는 1T1J형 MRAM의 등가 회로도이다.
도 15는 종래 1T1J형 MRAM을 도시한 사시도이다.
도 16은 종래 1T1J형 MRAM의 메모리셀의 개략 단면도이다.
도 17은 MRAM내에 기입하는 시간에 대한 자계 응답 특성을 도시한 도면이다.
도 18은 MRAM의 독출 동작의 원칙을 나타내는 도면이다.
도 19는 종래 1T1J형 MRAM의 셀 레이아웃을 나타낸 평면도이다.
*부호에 대한 설명
1. 상부 코트층 2. 자유 자기층(기억층)
3. 터널 장벽층 4. 고정 자기층
5. 반강자성체층 6. 인출 전극층
7. 지지 기판 8. 장벽층
9. 비트선 접속층 10A, 10B, 10C. TMR 소자
11. 비트선 12. 워드선
13. 기입 비트선 14. 기입 워드선
15. 독출 비트선 16. 독출 워드선(게이트 전극)
17. 센스선
18. 독출 전계 효과 트랜지스터(선택용 트랜지스터)
19. 기입 비트선전류 구동 회로 20. 기입 워드선 전류 구동 회로
21. 독출 비트선구동 회로 22. 독출 워드선 구동 회로
23. 센스 증폭기 25, 26. 접속구멍
30. 실리콘 기판 31. 웰 영역
32. 산화 실리콘막(예를 들면 STI) 33. 드레인 전극
34. 드레인 영역 35. 게이트 절연막
36. 소스 영역 37. 소스 전극
40. 독출 배선 41, 44. 독출 접속 플러그
42. 절연측벽 43, 45. 독출 랜딩 패드
46, 47. 절연측벽 50 ~ 56. 층간 절연막
57. 절연층 71,73. 포토레지스트(photoresist)
72, 74. 개구부 81, 83. 포토레지스트
82, 84. 개구부 91. 포토레지스트
92. 개구부 100. 노치(notch) 부분
101, 103. 포토레지스트 102 104. 개구부
201. pn접합 다이오드층 202. 추출 배선
210. 독출 배선 211, 213, 215. 독출 접속 플러그
212, 214, 216. 독출 랜딩 패드
본 발명은 2004년 5월 24일 일본 특허 사무소에 제출된 일본 특허 출원에 관련된 주요 내용과 참조문헌에 포함된 전체 내용을 포함한다.
본 발명은 자화 방향이 고정된 고정 자기층, 터널 장벽층, 자화 방향이 변화될 수 있는 자유 자기층을 적층함으로써 만들어지는 자기 메모리 소자로 구성된 메모리부를 가지는 자기 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 비활성 메모리로 불리는 자기 랜덤 액세스 메모리(MRAM(magnetic random access memory))로 구성된 자기 메모리와 제조 방법에 관한 것이다.
정보 통신 기기 특히, 휴대 단말과 같은 개인용 소형 기기는 신속히 퍼지고 있기 때문에, 고집적화의 높은 실행, 고속화, 저소비 전력화가 이런 종류의 기기를 구성하는 메모리와 로직과 같은 소자에서 점진적으로 요구되고 있다.
특히, 비활성 메모리는 유비쿼터스의 시대에 필수적인 것으로 고려된다. 전원의 고갈 및 문제와 어떤 방해에 기인하는 서버와 네트워트 사이의 비접속 경우에서, 비활성 메모리는 개인 정보를 포함하는 중요한 정보를 보호할 수 있다. 비록 최근 휴대 기기가 불필요한 회로 블록을 스탠바이 상태로 설정함으로써 전력 소모를 최소화하도록 설계되지만, 고속 작업 메모리로서 이용가능한 비활성 메모리와 대용량 메모리가 이뤄질 수 있다면, 소비 전력과 메모리의 낭비를 고려하는 것이 가능하다. 게다가, 고속 대용량 비활성 메모리의 달성은 전력을 턴 온한 후 순시동안 허가하는"인스턴트 온(instant-on)"의 기능을 가능하게 할 수 있다.
비활성 메모리의 예는 반도체를 사용한 플래시 메모리와 강유전체를 사용한 강유전체 랜덤 액세스 메모리(FRAM(ferroelectric random access memory))이다.
그러나, 플래시 메모리는 정보의 기입 시간이 μ초의 순서이고 기입 속도도 작다는 약점을 가진다. 한편, FRAM은 기입할 수 있는 수가 1012∼1014으로 지적되오고 있고, 내구성은 SRAM(static random access memory)과 DRAM(dynamic random access memory)으로 완전히 대체되는 것이 힘들고, 강유전체 커패시터의 미세 가공이 어렵다.
MRAM(magnetic random access memory)으로 불리는 자기 메모리는 상기 나타난 약점에 얽매이지 않는 비활성 메모리를 위한 좋은 후보이고, 고속, 대용량(고집적) 및 저소비 전력을 가진다.
초기 MRAM은 J. M. Daughton, Thin Solid Films, vol. 216, pp. 162-168, 1992에서 보고된 AMR(anisotropic megnetoresistive)효과 및 D. D. Tang et al., IEDM Technical Digest, pp. 995-997, 1997에 보고된 GMR(giant magnetoresistance) 효과를 사용하는 스핀 밸브(spin valve)에 기초한다. 그러 나, 이들 메모리는 부하에 대한 메모리셀 저항이 10∼100Ω만큼 작다는 약점을 가지므로, 독출시에 비트당 소비전력이 크고, 큰 메모리 용량을 달성하는 것이 어렵다.
TMR(tunnel magnetoresistance)에 관하여 기본적으로, R. Meservey et al., Physics Reports, vol. 238, pp 214-217, 1994에서 보고된 바와 같이, 실온에서 저항의 변화율이 1∼2%인 재료만 있었다. 그러나, T. Miyazaki et al., J. Magnetism & amp ; Magnetic Material, vol. 139, (L231), 1995에서 보고된 바와 같이 저항의 변화율이 거의 20%인 재료가 지금 이용되어 오고 있다. 최근에 TMR 재료 특정의 향상에 의해서, TMR 효과를 사용하는 MRAM이 좋은 후보로 되어오고 있다.
TMR 소자는 터널 장벽층이 자유 자기층(기억층)의 두 자기층과 고정 자기층 사이에 삽입되는 구조를 가진다. TMR 소자는 두 자기층의 자화 방향이 "0" 또는 "1"의 정보로서 평행인지 반평행인지를 기억하는 기억 소자이고, 터널 장벽층을 통해 흐르는 전류의 강도가 상대적인 자화 방향의 차이에 따라서 변화하는 사실을 이용하여 정보를 독출한다.
TMR형 MRAM은 매트릭스(matrix) 모양으로 배치된 TMR 소자를 가지고, 행 방향과 열 방향으로 액세스하기 위한 비트선과 워드선을 가진다. 이로써, 정보는 선택적으로 후에 설명될 스테로이드 특성의 사용에 의한 교차 영역에 위치된 TMR 소자에만 기입할 수 있다.
TMR형 MRAM은 나노 자성체 특유의 스핀 의존 전도 현상에 기초하여 자기저항 효과를 사용함으로써 정보를 독출할 수 있는 반도체 자기 메모리이고, 외부로부터 전력을 공급함 없이 기억을 유지할 수 있는 비활성 메모리이다. 게다가, 간단한 구조는 고집적에 이용된다. 독출은 자기 모멘트의 반전으로 달성되기 때문에, 재부하를 걸수 있는 수가 커지고, 액세스 시간이 또한 아주 고속인 것으로 예상된다. 100㎒에서 동작할 수 있는 것은 이미 R. Scheuerlein et al., ISSCC Digest of Technical Papers, pp. 128-129, Feb. 2000에 나타나 있다.
지금부터, TMR형 MRAM이 좀더 상세하게 설명될 것이다.
도 11a는 MRAM의 메모리셀의 기억 소자로 이루어지는 TMR 소자(10A)의 사시도이다.
TMR 소자(10A)은 지지기판(7)에 배치되고, 비교적 쉽게 반전되는 자화 방향인 자유 자기층(기억층)(2) 및 고정되는 자화 방향인 고정 자기층(4)를 구성한다. 자유 자기층(기억층)(3) 및 고정 자기층(4)에 대하여, 예를 들면 니켈, 철, 코발트 또는 이들 합금을 주로 구성하는 강자성체가 사용된다. 대체적으로, 고정 자기층(4)은 합성 반강자성체(SAF(a stacked film in which metal is interposed between ferromagnetics)를 가지는 다층막일 수 있다. SAF는 S. S Parkin et al., Physical Review Letters, 7, May, pp. 2304-2307(1990)에서 보고되고 있다.
고정 자기층(4)은 반강자성체층(antiferromagnetic layer)(5)와 접하여 형성되고, 두 층 사이에 움직여진 교환 상호작용은 고정 자기층(4)에 강한 한 방향 자기 이방성(magnetic anisotropy)을 나누어 준다. 반강자성체층(5)의 재료는 예를 들면 철, 니켈, 백금, 이리듐(iridium) 또는 로듐(rhodium)의 망간 합금이나, 코발트 또는 니켈의 산화물이다.
자유 자기층(기억층)(2)는 고정 자기층의 자화 방향에 평행인 자화용이축을 가지고, 고정 자기층(4)의 자화방향에 평행 또는 반평행 중 어느것에서 자화되기 쉽우므로, 이들 두 상태의 사이에서 자화 방향을 반전하는 것은 비교적 쉽다. 그러므로, 자유 자기층(기억층)(2)이 정보 기억 매체로서 사용될 때, 고정 자기층(4)의 자화 방향에 대해 평행과 반평행으로 자화되는 자유 자기층(기억층)(2)의 두 상태는 "0"과 "1"의 정보와 관련된다.
알루미늄, 마그네슘, 실리콘 등의 산화물 또는 질화물로 구성된 절연체에 의해 구성된 터널 장벽층(3)은 자유 자기층(기억층)(2) 및 고정 자기층(4) 사이에 배치된다. 이 터널 장벽층(3)은 자유 자기층과 고정 자기층(4) 사이에서 자기적 결합을 커트하고, 자유 자기층(기억층)(2)의 자화 방향에 따라서 터널 전류를 흐르는 역할을 한다.
스퍼터링 방법은 주로 TMR 소자(10A)의 자성층과 도체층을 형성하기 위해 사용된다. 터널 장벽층(3)은 스퍼터링함으로써 형성된 금속막을 산화하거나 질화함으로써 얻을 수 있다.
상부 코트층(1)은 TMR 소자(10A)와 TMR 소자(10A)에 접속된 배선 사이의 상호 확산을 방지하고, 접촉 저항을 줄이고, 자유 자기층(기억층)(2)의 산화를 방지하는 기능을 가진다. 상부 코트층(1)의 재료는 보통 구리, 탄탈 질화물, 티탄늄늄이다. 리드 전극층(6)은 TMR 소자(10A)에 직렬로 접속된 독출 트랜지스터 등에 접속되기 위해 사용된다. 리드 전극층(6)은 또한 반강자성체 재료층(5)으로 서 역할을 할 수 있다.
도 11b는 후에 기술될 크로스 포인트형(cross point type) MRAM의 메모리셀의 기억소자로서 사용되는 TMR 소자(10B)의 사시도이다. 리드 전극층(6)과 TMR 소자(10A)의 기판(7) 대신에 TMR 소자내에 나중에에 설명될 워드선(12)에 직접 접합되는 pn 접합 다이오드층(201)이 배치된다. 그러나, pn 접합 다이오드층(201)을 생략하는 것이 가능하다.
MRAM의 메모리셀은 두가지 원칙 형태로 분류될 수 있다. 하나는 TMR 소자가 홀로 사용되는 크로스 포인트형 MRAM셀이다. 다른 하나는 TMR 소자가 독출 트랜지스터와 같은 선택 소자와 함께 사용되는 형태의 MRAM셀 좀더 상세하게, 하나의 선택 소자가 하나의 TMR 소자를 위해 배치되는 구조 또는 1T1J 구조가 보상적으로 배치되는 즉, 두 개의 선택 소자가 두 개의 TMR 소자를 위해 배치되는 구조를 가지는 MRAM셀이다.
도 12a는 크로스 포인트형 MRAM의 메모리셀의 부분을 설명하는 화대 사시도이다. 여기서, 9개의 매모리 셀은 예로서 도시된다. 이 MRAM에서 비트선(11)과 워드선(12)은 서로 교차하고, TMR 소자(10B)는 이들 선(11, 12)가 서로 교차하는 층 사이의 매트릭스 모양으로 배열된다.
도 12b는 크로스 포인트형 MRAM의 셀 레이아웃을 도시한 평면도이다. 크로스 포인트형 MRAM은 메모리셀의 최소 면적에서 4F2를 달성하고, 여기서 F는 설계규칙상의 배선에 대한 최소 치수이다. 단위 소자당 스위치 소자의 부재(不在)에 서, 액세스 속도는 느릴 수 있지만, 대용량 메모리로 이용될 수 있다.
도 13 및 14는 1T1J형 MRAM의 등가 회로도이다. 특히, 도 13은 전체적인 구성을 도시한다. 도 14는 예로서 6개의 메모리셀을 도시하는 것으로부터 부분적으로 확대된 도면이다. 독출 정보가 배치될 때, TMR 소자(10A)는 독출 비트선(13)과 기입 워드선(14)이 서로 교차하는 층과 대응하는 TMR 소자(10A)를 선택하는 전계 효과 트랜지스터(18) 사이에서 매트릭스 모양으로 배치되고, TMR 소자(10A)에 직렬로 접속된다.
좀더 게다가, 독출 비트선(15), 전계 효과 트랜지스터(18)의 온/오프를 제어하는 독출 워드선(16) 및 독출 정보를 출력하는 센스선(17)이 배치된다. 주변 회로부에서, 기입 워드선 전류 구동회로(20)은 기입 워드선(14)에 접속되고 독출 비트선 구동회로(21)은 독출 비트선(15)에 접속되고, 기입 워드선 구동회로(22)는 기입 워드선(16)에 접속되고, 독출 정보를 검출하는 센스 증폭기(23)은 센스선(17)에 접속된다.
도 15는 종래 1T1J형 MRAM의 메모리셀의 하나의 예를 도시한 사시도이고, 도 16은 그것으로부터의 개략 단면도이다. 편리하게, 도 16은 경계를 생략하고, 해칭하는 층간 절연막(50)을 도시한다.
메모리셀 위에서, 기입 비트선(13)과 독출 비트선(15)은 사이에 삽입된 층간 절연막(56)에 배치되고, TMR 소자(10A)는 독출 비트선(15)을 인접하고, 아래에 놓인다. 게다가, 기입 워드선(14)은 층간 사이에 삽입된 채로 TMR 소자(10A)의 리드 전극층(6) 아래에 배치된다.
반면에, 메모리셀 아래에서, 예를 들면 드레인 전극(33), 드레인 영역(34), 게이트 전극(16), 게이트 절연막(35), 소스 영역(36) 및 소스 전극(37)로 구성된 n형 MOS(metal oxide semiconductor)의 전계 효과 트랜지스터(18)는 p형 실리콘 반도체 기판(30) 내부에 형성된 p형 웰(well) 영역에서 배치된다. 트랜지스터(18)의 게이트 전극(16)은 셀 사이의 접속을 만들기 위해 스트립 모양으로 형성되고, 독출 워드선(16)으로서 또한 역할을 한다. 드레인 전극(33)은 추출 배선(202), 리드 접속 플러그(211, 213, 215) 및 독출 랜딩 패드(212, 214, 216)를 구성하는 독출 배선을 거쳐서 TMR 소자(10A)의 리드 전극층(6)에 접속된다. 소스 전극(37)은 센스선(17)에 접속된다.
이렇게 구조된 메모리셀에서, TMR 소자(10A)에 대한 정보의 배선은 기입 비트선(13)과 기입 워드선(14)에 전류를 흘리고, 이들 선으로부터 발생된 자계의 합성 자게에 의존하여 자유 자기층의 자화에 대한 방향이 고정 자기층(4)의 자화에 대한 방향에 관하여 평행인지 반평행인지를 판정함으로써, 실행된다.
TMR 소자(10A)의 자유 자기층(기억층)(2)내 자계에서 일반적으로, 자화 용이축 방향의 자계(HEA)가 기입 비트선(13)을 거쳐서 흐르는 기입 전류에 의해 인가되고, 자화 곤란축 방향의 자계(HHA)가 기입 워드선(14)을 흐르는 기입 전류에 의해 인가됨으로 인해, 이들 자계(HEA와 HHA)에 대한 벡터의 합성으로서 이끌어낸 합성 자계를 작용한다.
MRAM에서, 기입은 일반적으로 자계(HEA)(＜한 방향 반전 자계(Hk)) 및 HHA(＜Hk)를 인가함으로써 수행되고, 각각의 자계 강도는 자화의 반전을 충분히 일어나 지 않으므로, 전류가 아스테로이드(asteroid) 자화 반전 특성의 이용에 의해 흐르고 있는 기입 비트선(13)과 기입 워드선(14)의 교차점(cross over point)에 위치되고, HEA와 HHA의 양자계가 모두 작용하는 메모리셀에서만 자기 스핀의 반전이 발생된다. 이 원리는 아래에 상세하게 설명될 것이다.(미국 특허 제 6,081,445호 명세서 참조.)
도 17은 정보 기입 동작 동안에, TMR 소자의 자유 자기층(기억층)(2)에 대한 전계응답 특성을 도시한 아스테로이드 곡선의 그래프이다. 최소의 에너지 조건하에서 아스테로이드 곡선은 다음의 방정식에 주어진다.
HEA2 /3 ＋ HHA2 /3 = Hs2 /3
이것은 TMR 소자의 기입 조건, 즉 자유 자기층(기억층)(2)의 자화 방향이 인가된 자계에 의해 반전될 수 있는 임계치를 나타내고 있다. 여기서, 스위칭 자계(Hk)의 크기는 자유 자기층(기억층)(2)의 재료뿐만 아니라, 형상 등에도 의존한다.
도 22에 도시된 바와 같이, 자화 용이축 방향으로 인가된 자계(HEA)를 Hx(＜Hk)로 하고, 자화 곤란축 방향으로 인가된 자계(HHA)를 Hy(＜Hk)로 하면, Hx와 Hy와의 벡터합인 합성 자계(H)가 자유 자기층(기억층)(2)에 작용하고, 이 합성 자계(H)가 아스테로이드 곡선상의 점(C)에 대응하는 임계치(Hc)보다 크고, 아스테로이드 곡선의 외부 영역(151 또는 152)에 이르는 크기일 때, 자유 자기층(기억층)(2)의 자화 방향을 반전될 수 있다.
반면에, 아스테로이드 곡선의 내부 영역(150)에 머무르는 벡터합인 합성 자계(H)는 자유 자기층(기억층)(2)의 자화 방향을 반전시킬 수 없다.
상술한 자화 방향 반전 특성은 자화 용이축 방향의 자계(HEA)와 자화 곤란축 방향의 자계(HHA)가 함께 존재할 때, 자화 방향을 반전시키는데 필요한 자계의 크기는 각각의 자계가 단독으로 작용하는 경우에 비해 저감되고, 기입 비트선(13)과 기입 워드선(14)에 대한 두 기입선의 이용은 두 선의 교차점에 위치된 메모리셀의 TMR 소자(10A)에서만 선택적으로 정보를 허락하는 원리를 나타내고 있다.
특히, 기입 비트선(13)을 통해 흐르는 기입 전류에 의해서, 자화 용이축 방향의 자계(HEA)인 Hx가 기입 비트선(13)의 아래에 배치된 모든 TMR 소자(10A)에 인가된다. 이와 같이, 기입 워드선(14)을 통해 흐르는 기입 전류에 의해서, 자화 곤란축 방향 자계(HHA)인 Hy가 기입 워드선(14)의 위쪽에 배치된 모든 TMR 소자(10A)에 인가된다. 그러나, 단독 자계가 자화 용이축 방향 또는 자화 곤란축 방향으로 작용할 때, 자화 반전에 필요하게 되는 자계의 임계치는 상기 언급된 아스테로이드 곡선의 자화 용이축(x축) 또는 자화 곤란축(y축)상에서의 값 즉, 한 방향 반전 자계(Hk)이다.
그러므로, 심지어 Hk보다 작은 Hx나 Hy를 작용시킬 때에도, 각각 단독으로는 자유 자기층(기억층)(2)의 자화 방향을 반전시킬 수 없다. 그러나, 기입 비트선(13)과 기입 워드선(14) 사이의 교점에 위치되고, Hx와 Hy가 모두 작용하는 메모리셀에서, 합성 자계(H)는 아스테로이드 곡선상의 임계치(Hc)를 초과하고, 아스테로이드 곡선의 외부 영역(151(A))에 도달한다. 이것은 자유 자기층(기억층)(2)의 자화 방향을 반전시킬 수 있다.
Hx 또는 Hy가 한 방향 반전 자계(Hk)보다 크면, 이 Hx 또는 Hy가 인가되는 모든 메모리셀에 정보가 기입되어 버리는 것이 발생한다. 따라서, Hx 및 Hy는 Hk미만 이어야 하므로, 영역(152)은 부적당하다. 그러므로, 정보를 기입하기 위해 자유 자기층(기억층)(2)에 인가되는 합성 자계에 적절한 영역은 도 17의 회색으로 나타낸 영역(151(A))이다.
도 18은 TMR 소자(10A)의 정보 독출 동작을 설명하는 개략 단면도이다. 여기서, TMR 소자(10A)의 층 구성을 개략 도시하고, 상부 코트층(1), 반강자성체층(5) 및 리드 전극층(6)을 생략하고 있다.
TMR 소자(10A)에 기록된 정보의 독출는, 자기저항 효과의 하나인 TMR효과를 이용함으로써 실행된다. 여기서, TMR 효과는 터널 장벽층을 사이에 삽입되고, 대향하여 배치되는 두개의 자성층을 통해 흐르는 터널 전류에 관한 저항이 2개의 자성층에 대한 자기 스핀 방향이 "평행"일 때 작아지고, "반평행"일 때 커지는 현상이다.
좀더 구체적으로는, 도 18에 도시된 바와 같이, 자유 자기층(기억층)(2), 터널 장벽층(3) 및 고정 자기층(4)으로 기입 비트선(13)을 통해 흐르는 터널 전류는 상기 저항의 크기에 대응하는 독출 전류를 추출하기 위해 공급되고, 자유 자기층(기억층)(2)의 자기 스핀의 방향은 독출 전류의 크기에 의해 검출된다.
즉, 도 23의 좌도에 도시된 바와 같이, 자유 자기층(기억층)(2)과 고정 자기층(4)의 자화 방향이 「평행」으로, 자기 스핀이 일렬로 늘어설 때, 이들 두 개의 층 사이의 저항은 작아지고, 큰 독출 전류가 터널 장벽층(3)을 통해 흐른다. 반면에, 도 23의 우도에 도시된 바와 같이, 자유 자기층(기억층)(2)과 고정 자기층(4)의 자화의 방향이 「반평행」으로, 자성 스핀이 역방향일 때, 이들 두 개의 층 사이의 저항은 크고, 터널 장벽층(3)을 통해 흐르는 독출 전류는 작다.
도 21에 도시된 바와 같이, TMR 소자(10A)의 리드 전극층(6)은 추출 배선( 202)과 독출 배선(210)에 의해 독출 트랜지스터(18)의 드레인 전극(33)에 접속된다. 독출 트랜지스터(18)의 소스 전극(37)은 센스선(17)에 접속되고 있다.
그러므로, MRAM의 독출 동작 동안에, 구동 전압이 인가된 독출 비트선(15)에 접속된 TMR 소자(10A)에서, 게이트 전극(독출 워드선)(16)에 제어 신호를 인가함으로서 선택된 TMR 소자(10A)의 독출 전류만이 독출 전계 효과 트랜지스터(18)를 거쳐서 센스선(17)에 출력된다. 그러므로, 전계 효과 트랜지스터(18)는 TMR 소자(10A)에 기억된 정보를 선택적으로 독출하는 스위칭 소자로서 기능한다.
트랜지스터(18)는 n형 또는 p형 전계 효과 트랜지스터이어도 좋다. 게다가, 다이오드, 바이폴라(bipolar) 트랜지스터, MESFET(Metal Semiconductor Field Effect Transistor) 등, 다양한 스위칭 소자를 이용할 수 있다.
이상으로 설명한 바와 같이, 기입 비트선(13) 및 워드선(14)과 독출 비트선(15) 및 워드선(16)이 독립적으로 배치되어 있기 때문에, 도 16에 나타낸 1T1J형 MRAM은 거의 동시에 기입 동작과 독출 동작을 실행하는 것이 가능하다(M. Durlam et.al., International Electron Devices Meeting Technical Digest, pp.995-997 (2003) 참조.). 이 경우, 기입 비트선(13) 및 워드선(14)과 독출 비트선(15) 및 워드선(16)이, 전기적으로 절연되어 있어야 한다.
또한, 실험 제조 결과가 미국 특허 제 5,940,319(pp. 2-4, FIGs. 1-13)과 같은 과거에 보고되어 오고 있는 많은 MRAM 같이 기입 비트선(13)과 독출 비트선(15)을 같은 배선으로 겸용할 수 있다. 또한, 이 경우도 기입 워드선(14)과 독출 워드선(16)은 전기적으로 절연되어 있어야 한다.
어느 경우에서도, 도 16에 도시된 바와 같이, 기입 워드선(14)은 가능한 한 리드 전극층(6)에 가깝고 그 아래에 직접 배치되므로, 기입 워드선(14)를 통해 흐르는 전류에 의해 발생된 자계가 TMR 소자(10A)에 유효하게 작용하고. 리드 전극층(6)과 독출 워드선(16) 사이의 배선은 기입 워드선(14)과 접촉을 피하기 위해서, 추출 배선(202)을 배치함으로써 TMR 소자(10A)의 하측으로부터 위치 오프셋에 위치된다. 이 위치에서, 독출 트랜지스터(18)에 접속하기 위한 독출 접속 플러그 (211, 213, 215) 및 독출 랜딩 패드(212, 214, 216) 등의 독출 배선(210)을 형성하는 것이 보통이다.
도 19는 도 16에 도시된 종래의 1T1J형의 MRAM의 셀 레이아웃을 나타내는 평면도이다. 이 형태의 MRAM에서, 디자인 규칙상 배선의 최소 치수을 F로 하면, 비트선에 따른 방향내 메모리셀의 길이는 기입 워드선(14)과 독출 워드선(16)을 배열하는데 필요한 길이(3F)로, 오프셋 위치에서 독출 배선(210)을 배열하기 위한 길이(F)를 부가함으로써, 최소 4F가 된다. 따라서, 메모리셀의 최소 치수을 8F2이하로 제어하는 것이 불가능하다. 그러므로, 1T1J형의 MRAM은 상기 언급된 크로 스 포인트형의 MRAM보다 액세스 속도에 대해 우수하지만, 메모리셀의 집적도는 절반 이하가 된다고 하는 문제점이 있다.
상술한 바와 같이, 크로스 포인트형의 MRAM은 메모리셀의 최소 치수이 작고, 집적도가 큰 대용량의 메모리를 만들 수 있지만, 액세스 속도가 늦어지는 문제점이 있다. 반면에, 선택 소자를 가진 1T1J형 등의 MRAM은 액세스 속도에서 우수하지만, 메모리셀의 최소 치수이 크고, 메모리셀의 집적도가 절반 이하가 되는 문제점이 있다.
그러므로, 본 발명은 액세스 속도가 우수하고, 메모리셀의 최소 치수이 작고, 메모리셀의 집적도의 저하를 억제하는 선택 소자를 가진 자기 메모리 장치뿐만 아니라 그 제조 방법을 나타내는 것이다.
본 발명의 자기 메모리 장치에서, 자기 메모리 소자는 자화 방향이 고정된 고정 자기층과 터널 장벽층과 자화 방향의 변화가 가능한 자유 자기층의 순서로 적층되어서 만들어지는 터널 자기저항 효과 소자로 구성된다.
상기 터널 자기저항 효과 소자에 전기적으로 접속된 제 1배선에 대향되는 측면에서, 제 2배선이 절연층을 거쳐서 상기 터널 자기저항 효과 소자에 대향되어 배치된다. 상기 터널 자기저항 효과 소자에 관한 상기 제 2배선과 동일한 측면에서, 상기 터널 자기저항 효과 소자에 전기적으로 접속된 독출을 위한 제 3배선이 상기 제 2배선의 면적 일부를 적어도 관통하는 접속구멍내에 배치되고, 전기적으로 절연된 상태로 형성된다.
또한, 이 자기 메모리 장치를 제조하는 방법이 제공된다. 상기 방법은 상기 제 2배선을 형성하는 단계와, 상기 제 2배선의 면적 일부를 적어도 관통하는 접속구멍을 형성하는 단계와, 상기 접속구멍내 상기 제 2배선으로부터 전기적으로 절연된 상기 제 3배선을 접속구멍내 형성하는 단계를 구성한다.
본 발명의 실시에에 따라서, 자기 메모리 장치에 있어서, 터널 자기저항 효과 소자는 자화 방향이 고정된 고정 자기층과 터널 장벽층과 자화 방향의 변화가 가능한 자유 자기층의 순서로 적층됨으로써 구성되고, 제 2배선은 터널 자기 저항 효과 소자에 전기적으로 접속되는 제 1배선에 대향하는 측면에서 절연층을 거쳐서 터널 자기 저항 효과 소자에 대향하여 배치되고, 상기 터널 자기저항 효과 소자에 관한 상기 제 2배선과 동일한 측면에서, 상기 터널 자기저항 효과 소자에 전기적으로 접속된 독출을 위한 제 3배선이 상기 제 2배선의 면적 일부를 적어도 관통하는 동안에 상기 제 2배선을 가진 전기적으로 절연 상태에서 형성하는 접속구멍내에 배치되다.
또, 상기 접속구멍의 측벽에 절연체층이 형성되고, 이 절연체층의 내부에 상기 제 3배선이 매설되어 있는 것이 좋다.
또, 상기 접속구멍이 상기 제 2배선의 면적을 관통하고 있는 것이 좋다.
또, 상기 제 2배선이 적어도 상기 자기 메모리 소자에 의해 상기 접속구멍의 양측으로 분할되어 있는 것도 좋다.
또, 상기 터널 자기저항 효과 소자에 관해 상기 제 1배선과 동일한 측면에, 상기 터널 자기저항 효과 소자로부터 전기적으로 절연된 기입을 위한 제4 배선을 가지고 있는 것도 좋다.
또한, 상기 제 1배선이 상기 독출을 위한 배선과 기입을 위한 배선으로서 행하는 것도 좋다.
또, 상기 제 1배선과 상기 제 2배선이 서로 교차하도록 배치되고, 그 교차점에 상기 터널 자기저항 효과 소자가 배치되어 있는 것도 좋다.
또, 상기 고정 자기층과 상기 자유 자기층 사이의 상기 터널 장벽층이 삽입되므로, 상기 제 1 또는 상기 제 4배선 및 상기 제 2배선에 전류를 흘림으로써 유도된 자계를 가진 소정의 방향으로 상기 자유 자기층을 자화함으로써 정보가 기입되고, 이 기입된 정보는 상기 터널 장벽층을 거쳐서 터널 자기저항 효과에 의한 상기 제 3배선을 통해서 독출되어 있는 것도 좋다. 이들은 MRAM의 표준적인 구성이다.
이하, 본 발명의 실시의 형태가 첨부된 도면을 참조하여 상세하게 설명될 것이다.
(제 1실시예)
도 1은 제 1실시예에 따른 1T1J형의 MRAM의 메모리부에 배치되는 메모리셀의 하나를 도시한 개략 단면도이다. 편의상, 도 1은 층간 절연막(50, 56)을 설명하고, 층간 절연막 사이의 경계나 해칭을 생략하고 있다.
메모리셀의 위쪽에 기입 비트선(13)과 독출 비트선(15)이 층간 절연막(56)을 사이에 삽입됨과 함께 설치되고, TMR 소자(10C)가 독출 비트선(15) 아래에 놓이고, 인접하게 된다. 게다가, 상기 절연층인 절연층(54)을 사이에 삽입하여, TMR 소자(10C) 아래에 상기 제 2배선인 기입 워드선(14)이 대향된 위치에 배치된다.
반면에, 메모리셀의 아래에, 예를 들면 p형 실리콘 반도체 기판(30)내에 형성된 p형 웰 영역(31)에 드레인 전극(33), 드레인 영역(34), 게이트 전극(16), 게이트 절연막(35), 소스 영역(36) 및 소스 전극(37)로 구성되는 n형 MOS 전계 효과 트랜지스터(18)가 배치된다. 트랜지스터(18)의 게이트 전극(16)은 셀 사이에 접속되기 위해 스트립 모향으로 형성되고, 또한 독출 워드선(16)으로 역할을 하고 있다. 소스 전극(37)은 센스선(17)에 접속된다.
이상의 점은 도 16에 나타낸 종래의 1T1J형의 MRAM와 동일하다. 다른 점은 종래의 MRAM에서, TMR 소자(10A)를 독출 트랜지스터(18)의 드레인 전극(33)에 접속하는 독출 배선(210)이 TMR 소자(10A)의 바로 아래로부터 위치 오프셋에 배치되지만, 본 실시의 MRAM에서 TMR 소자(10C)를 독출 트랜지스터(18)의 드레인 전극(33)에 접속하는 독출 배선(40)이 기입 워드선(14)을 관통하기 위해 TMR 소자(10C)의 바로 아래에 배치된다.
이 때문에, 디자인 규칙상의 배선의 최소 치수을 F로 하면, 메모리셀의 비트선에 대한 길이 방향의 최소 치수에 관한 다음의 차이가 있다. 종래, 기입 워드선(14)과 독출 워드선(16)을 배치하는데 필요한 길이(3F)에 오프셋 위치에서 독출 배선(210)을 뱌차허는 길이(F)를 부가함으로써 얻어지고, 그것은 4F로 된다. 본 실시예는 독출 배선(210)의 오프셋에 기인하여 가산이 제거되기 때문에, 3F가 되 고, 메모리셀의 최소 치수은 6F2로 된다. 이것은 우수한 액세스 속도와, 크로스 포인트형의 MRAM내에서 메모리셀에 대한 집적도의 약 4분의 3정도를 허가할 수 있다.
이하, 본 실시예에 따른 MRAM은 다음에 좀더 상세하게 설명될 것이다.
TMR 소자(10C)의 기본 구조는 도 11a, 11b에 도시된 종래예의 구조와 동일하다. TMR 소자(10C)는 자화의 방향이 비교적 쉽게 반전하는 자유 자기층(기억층)(2)과 자화의 방향이 고정되는 고정 자기층(4)을 포함한다. 자유 자기층(기억층)(2)과 고정 자기층(4)에 대해 예를 들면 니켈, 철, 코발트, 또는 이들 합금을 주성분으로 하는 강자성체가 이용된다. 또한, 고정 자기층(4)은 합성 반강자성체(SAF)을 가지는 다층막(금속이 강자성체 사이에 삽입된 적층막(laminate film))이어도 좋다.
고정 자기층(4)은 반강자성체층(5)에 접하여 형성되고, 두 층 사이에 행해진 교환 상호작용에 의해서, 고정 자기층(4)은 강한 한 방향의 자기 이방성을 가지게 된다. 반강자성체층(5)의 재료로서는 예를 들면, 철, 니켈, 백금, 이리듐 및 로듐 등의 망간 합금 혹은 코발트나 니켈의 산화물 등이 있다.
자유 자기층(기억층)(2)는, 고정 자기층(4)의 자화 방향과 평행한 자화 용이축(강자성체가 쉽게 자화될 방향축)을 가지고, 고정 자기층(4)의 자화 방향에 평행 또는 반평행인 둘 중의 한 방향에서 자화될 영향을 받기 쉬우므로, 이 두 상태 사이에서 비교적 쉽게 자화 방향을 반전시킨다. 이 고정 자기층(4)의 자화 방향에 "평행" 및 "반평행"으로 자화된 자유 자기층(기억층)(2)의 두 상태 즉, “0”과“1”의 정보를 가짐으로써, 정보 기억 매체로서 자기 자유층(기억층)(2)이 이용된다.
알루미늄, 마그네슘, 실리콘 등의 산화물 혹은 질화물 등으로 구성되는 절연체로 만드어진 터널 장벽층(3)은 자유 자기층(기억층)(2)과 고정 자기층(4)의 사이에 배치된다.
터널 장벽층(3)은 자유 자기층(기억층)(2)과 고정 자기층(4)의 자기적 결합을 자고, 자유 자기층(기억층)(2)의 자화 방향에 따른 터널 전류를 흐르게 하는 역할을 한다. TMR 소자(10C)를 구성하는 자성층 및 도체층은 주로 스패터링법 또는 MBE(Molecular Beam Epitaxy) 법에 의해 형성된다. 터널 장벽층(3)은 스패터링법에 의해 형성된 금속막을 산화 혹은 질화함으로써 얻어지고, 대안으로 산화물층을 MBE법 또는 스패터링법에 의해 형성함으로써 얻을 수 있다.
상부 코트층(1)은 TMR 소자(10C)와 TMR 소자(10C)에 접속되는 배선 사이의 상호 확산을 방지하고, 접촉 저항 저감하고, 자유 자기층(기억층)(2)의 산화를 방지하는 기능을 가진다.
통상 상부 코트층(1)의 재료는 구리, 탄탈(tantalum), 질화 티탄늄늄 및 티탄늄늄 등이다.
앞서 말한 바에 추가로, TMR 소자(10C)는 상부 코트층(1)의 위에 비트선 접속층(9)을 가진다. 비트선 접속층(9)은 독출 비트선(15)에 전기적으로 접속하기 위한 도전체층이다. 비트선 접속층(9)의 재료는 통상, 텅스텐 또는 질화 티탄늄늄이다.
또, 반강자성체층(5)의 하부에는 종래의 TMR 소자(10A)의 리드 전극층(6) 대신에 독출 배선(40)으로 접속하기 위한 장벽층(8)이 배치된다.
장벽층(8)은 TMR 소자(10C)와 TMR 소자(10C)에 접속되는 배선 사이의 상호 확산을 방지하고, 접촉 저항을 저감하는 기능을 가진다. 장벽층(8)의 재료는 통상은, 구리, 탄탈, 질화 티탄늄 및 티탄늄 등이다.
장벽층(8)의 하부에는 절연층(54)을 거쳐서 대향된 위치에 기입 워드선(14)이 배치된다. 절연층(54)은 예를 들면 두께 50 nm를 가지는 산화 알류미늄(알루미나) 층이다. 상기 접속구멍인 접속구멍(25)은 절연층(54) 및 기입 워드선(14)을 관통하기 위해 형성된다. 독출 접속 플러그(41)는 접속구멍(25)내에, 예를 들면 텅스텐을 매설함으로써 형성되고, 절연측벽(42)에 의해 기입 워드선(14)으로부터 전기적으로 절연되어 있다. 독출 접속 플러그(41)는 TMR 소자(10C)의 장벽층(8)에 접속되어 있다. 독출 접속 플러그(41)는 독출 랜딩 패드(43, 45) 및 독출 접속 플러그(44)와 함께 독출 배선(40)을 형성하고, TMR 소자(10C)에 대한 독출 트랜지스터(18)의 드레인 전극(33)에 전기적으로 접속되므로 인해, TMR 소자(10C)의 독출 전류를 센스선(17)에 삽입하는 기능을 한다.
이와 같이 구성된 메모리셀에 대해, TMR 소자(10C)에 대한 정보의 기입은 기입 비트선(13) 및 기입 워드선(14)에 전류를 흘리고, 이들 선으로부터 발생된 자계의 합성 자계에 의존하여 자유 자기층(기억층)(2)의 자화 방향이 고정 자기층(4)의 자화 방향에 관하여 "평행" 또는 "반평행"인지를 판별함으로써, 실행된다. 그 후, 이 방향은 정보의 "0" 과 "1"에 연관된다.
자유 자기층(기억층)(2)에서 자계에 대해, 자화 용이축 방향의 자계(HEA)가 기입 비트선(13)을 통해 흐르는 기입 전류에 의해 인가되고, 자화 곤란축 방향의 자계(HHA)가 기입 워드선(14)을 통해 흐르는 기입 전류에 의해 인가되고, 이들 자계(HEA와 HHA)의 벡터 합성에 의하여 합성 자계가 작용된다.
도 17은 MRAM의 기입 조건을 도시한 아스테로이드 곡선이고, 인가된 자계(HEA 및 HHA)에 의해 자유 자기층(기억층)(2)에 대한 자화 방향의 반전이 야기되는 임계치를 나타낸다. 이 아스테로이드 곡선의 외부를 나타내는 합성 자계가 발생할 때, 자화 반전이 가능하다. 아스테로이드 곡선의 내부를 나타내는 합성 자계에서는 자유 자기층(기억층)(2)의 자화 방향이 한 쪽에서 다른 한 쪽으로 반전될 수 없다. MRAM에서, 자화 반전을 야기할 수 없는 하나에서만 자계(HEA 및 HHA)를 인가함으로써 기입이 실행되므로, 아스테로이드 자화 반전 특성을 이용함으로써, 지정된 메모리셀에만 자기 스핀의 반전이 발생된다.
또한, 전류가 흘려지고 있는 기입 비트선(13) 및 기입 워드선(14)의 교점에서 셀 이외의 셀에 대해, 기입 비트선(13) 또는 기입 워드선(14)에 의해서만 발생된 자계가 인가된다. 그러므로, 각각의 크기가 한 방향 반전 자계(Hk) 이하가 아닐 때, 교점에서 셀 이외의 셀의 자화 방향 또한 반전된다. 이 때문에, 기입 비트선(13) 또는 기입 워드선(14)에 의해서만 발생된 자계에서, 자유 자기층(기억층)(2)의 자화 방향의 반전을 피하기 위해, 기입 비트선(13) 및 기입 워드선(14)을 통해 흐르도록 하는 전류의 크기가 합성 자계가 도 17의 회색의 영역(151(A))에 안정되도록 조정된다.
정보의 독출은 자기저항 효과를 응용한 TMR 효과를 이용함으로써 실시된다. 특히, 독출 비트선(15)으로부터의 전류(터널 전류)가 터널 장벽층(2) 사이에 삽입된 자유 자기층(기억층)(2)과 자기 고정층(4)의 사이에서 흐르도록 하고, 상기 저항의 크기에 따른 출력 전류가 독출 전계 효과 트랜지스터(18)를 거쳐서 센스선(17)에 패치(fetch)된다.
독출 접속 플러그(41)가 기입 워드선(14)을 관통시키는 구조에서, 독출 접속 플러그(41)의 영향 및 독출 접속 플러그(41)와 기입 워드선(14)의 위치 정렬의 편향의 영향에 기인하여, 자유 자기층(2)에 형성되는 자계가 변화될 수 있는 것이 염려된다. 이 점을 고려하기 위해서, 기입 워드선(14)에 관통공이 형성되고, 이 관통공을 배치되는 위치와 자화 반전에 필요한 전류치 사이의 관계가 해석 소프트웨어인 「마이크로마그(Micromag)(상품명)」를 이용한 시뮬레이션으로 요구했다.
도 2a는 계산 모델을 도시한 사시도이다. 도 2b-1과 2b-2는 계산 결과를 도시한 그래프이다. TMR 소자(10C)는 장축 0.26μm, 단축 0.13μm을 가지는 타원형이다. TMR 소자(10C)의 중심과 관통공의 중심 사이의 편향을 D로 하면, 편향(D)과 자화 반전에 필요한 전류치 사이의 관계가 구해졌다. 계산은 기입 워드선(14)과 TMR 소자(10C) 사이의 갭(gap)이 10 nm와 100 nm인 두 경우에 대해 실행된다. 결과가 도 2b－1 및 2b－2에 나타낸다. 두 경우에 관하여, 계산은 다음의 조건하에서 또한 실행되었다. 관통공이 없는 경우, 관통공이 50 nm의 직경을 가질 때 및 관통공이 80 nm의 직경을 가질 때의 계산 결과는 그래프상에서 오버랩(overlap)되어 구별할 수 없다.
이와 같이, 관통공이 없는 경우, 관통공이 50 nm의 직경을 가질 때 및 관통공이 80 nm의 직경을 가질 때의 얻어진 3개의 계산 결과 사이에서 중요한 차이가 없다. 도 2b-1과 2b-2에 도시된 바와 같이,편향(D)이 변화되더라도 반전 전류가 편향(D)에 상관없이 일정할 때, 기입 워드선(14)에 배치된 독출 접속 플러그(41)는 TMR 소자(10C)에 형성된 자계의 강도에 거의 영향을 끼치지 않는 것으로 판정할 수 있다.
다음에, 도 1에 나타낸 MRAM의 제작 단계의 흐름을 도 3a ~ 도 3k의 개략 단면도를 참조하여 설명될 것이다. 하층 배선을 형성하는 단계까지의 공정은 종래와 같기 때문에, 이들 단계는 간략하게 설명될 것이다.
우선, 알려진 반도체 기술에 의해 예를 들면, 실리콘 기판(30)의 p형 웰 영역(31)에 독출 MOS 전계 효과 트랜지스터(18)와 STI(Shallow Trench Isolation)와 같은 트랜지스터(18)를 분리하는 산화막(32)을 형성한다.
다음에, 그 위에 적층된 절연막에 하부 배선이 형성된다. 예를 들면, 동배선은 CVD(Chemical Vapor Deposition)법에 의해 층간 절연막으로서 산화 실리콘막을 퇴적시킨다. 그 다음에, 포토리소그라피(photolithography) 기술과 드라이 에칭에 의하여 층간 절연막이 패터닝(patterning)된다. 그 후에, 장벽층으로서 탄탈 또는 질화 탄탈의 박막(thin film)이 층간 절연막의 전체 면에 스퍼터링법에 의해 형성되고, CVD법이나 도금(plating)법에 의해 배선홈과 개구부가 구리로 채워지고, 화학적 기계 연마(CMP：Chemical Mechanical Polishing)법에 의해 표면이 평탄화된다. 또, 알루미늄 배선을 형성할 때, 스퍼터링법이나 증착법에 의해 알루 미늄 박막이 형성되고, 포트리소그라피 기술과 드라이 에칭에 의해 패터닝된다.
그렇게 형성된 하부 구조 상에서 TMR 소자(10C)와 같은 상부 구조가 제작된다. 간략화를 위해, 도 3a ~ 도 3k는 텅스텐으로 구성된 독출 접속 플러그(44)가 형태된 층간 절연막(51)보다 위에 놓인 구조만을 설명하고, TMR 소자(10C)부근의 주요부의 단면도만을 나타낸다. 여기서, 독출 접속 플러그(44) 위에 독출 랜딩 패드(43)가 이미 형성되어 있다고 가정하자. 편의상, 도 3a ~ 도 3k는 대부분의 층간 절연막의 해칭(hatching)을 생략하여 나타내고 있다.(다음에도 같은 사실이다.)
도 3a를 참조하여, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 1000 nm의 두께로 퇴적시킨다. 그 후, 이것은 CMP에 의해 평탄화되고, 독출 랜딩 패드(43) 위에 두께 500 nm를 가진 산화 실리콘막이 남겨지도록 층간 절연막(52)이 형성된다.
도 3b를 참조하여, 티탄늄(20 nm), 질화 티탄늄(20 nm), 알루미늄 구리합금(300 nm), 티탄늄(10 nm), 그리고 질화 티탄늄(100 nm)이 순서대로 퇴적된 후, 포토레지스트(photoresist)를 마스크로 하는 에칭에 의해 패터닝되고, 이로 인해, 기입 워드선(14)을 형성한다. 다음에, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 500 nm의 두께로 퇴적된 후, CMP에 의해 평탄화되어, 기입 워드선(14)의 표면이 노출됨으로 인해, 층간 절연막(53)을 형성한다.
다음에, 도 3c를 참조하여, 전체 면에 산화 알류미늄(알루미나)으로 구성된 절연층(54)이 50 nm의 두께로 퇴적된 후, 그 위에 포토레지스트층이 형성된다, 이 포토레지스트층이 개구부(72)를 가지는 포토레지스트(71)를 형성하기 위해 패터닝된다. 게다가, 포토레지스트(71)는 200 ~ 300℃로 열처리 되고, 포토레지스트(71)는 리플로우하도록 한다. 개구부(72)의 직경이 축소됨으로 인해, 개구부(74)를 가지는 포토레지스트(73)를 형성한다. 도 3c에서, 실선은 포토레지스트(71)의 단면 형상을 나타내고, 점선은 리플로우 후의 포토레지스트(73)의 단면 형상이다. 또한, 포토레지스트의 개구부를 축소하는 방법은, 예를 들면, T.Toyoshima et al., International Electron Devices Meeting Technical Digest, pp.333-336 (1998)에 보고되고 있는 측벽 형성을 이용하는 방법도 좋다.
다음에, 도 3d를 참조하여, 개구부(74)의 직경을 축소시킨 포토레지스트(73)를 마스크로 사용하여 에칭함으로써 절연층(54), 기입 워드선(14) 및 층간 절연막(산화 실리콘막)(52)이 순서대로 에칭됨으로 인해, 독출 랜딩 패드(43)을 도달시키는 접속구멍(25)을 형성한다. 이 후, 포토레지스트(73)는 아싱(ashing)함으로 제거한다.
다음에, 도 3e를 참조하여, 플라스마 CVD법에 의해 산화 실리콘막이 20 nm의 두께로 퇴적된 후, 에치백(etch back)은 산화 실리콘막으로 구성된 절연측벽(42)을 접속구멍(25)에 형성하도록 실행된다.
다음에, 도 3f를 참조하여, 절연측벽(42)을 가진 접속구멍(25)은 텅스텐층으로 CVD법에 의해 매설된다. 그 후, CMP에 의해 표면이 평탄화됨으로 인해, 독출 접속 플러그(41)를 형성한다.
다음에, 도 3g를 참조하여, 장벽층(8), 반강자성체층(5), 고정 자기층(4), 터널 장벽층층(3), 자유 자기층(2), 그리고 상부 코트층(1)이 순서대로 PVD(Physical Vapor Deposition：물리적 기상 성장법)법에 의해 퇴적된다. 여기서, 장벽층(8)으로서는 질화 티탄늄, 탄탈 또는 질화 탄탈이 이용된다. 반강자성체층(5)로서는 예를 들면, 철－망간, 니켈-망간, 백금-망간, 이리듐-망간과 같은 합금이 이용된다. 고정 자기층(4)로서는 니켈／철 및／또는 코발트의 합금 이 이용된다. 고정 자기층(4)의 자화 방향은 반강자성체층(5)의 교환 결합에 의해 고정(pinning)된다. 일반적으로, 터널 장벽층(3)으로서는 산화 알류미늄(알루미나：Al2O3)이 이용된다. 이 알루미나막은 0.5 ~ 5 nm만큼 얇기 때문에, ALD(Atomic Layer Deposition)법, 또는 스패터링함으로써 알루미늄을 퇴적시킨 이후에, 플라스마 산화한다고 하는 방법으로 형성된다. 고정 자기층(4)로 같이, 자유 자기층(2)으로서는 니켈／철 및／또는 코발트의 합금이 이용된다. 이 층의 자화 방향은 외부 자계의 인가에 의존하여, 고정 자기층(4)의 자화 방향에 대해서 평행 또는 반평행이 될 수 있다. 상부 코트층(1)은 장벽층(8)의 동일 재료로 형성된다. 다음에, CVD법에 의해 텅스텐 또는 질화 티탄늄으로 구성된 비트선 접속층(9)이 50 nm의 두께로 퇴적된다.
다음에, 도 3h를 참조하여, 도 3g에 나타낸 단계로 형성된 다층막(9, 1 ~ 5, 및 8을 TMR 소자(10C)를 형성하기 위해 에칭된다.
다음에, 도 3를 참조하여, 플라스마 CVD법에 의해 산화 실리콘으로 구성되는 층간 절연막(55)이 100 nm의 두께로 퇴적된 후, CMP에 의해 표면이 평탄화되므로, 텅스텐 또는 질화 티탄늄으로 구성되는 비트선 접속층(9)이 노출된다.
다음에, 도 3j를 참조하여, 표준적인 배선 형성 기술에 의해 독출 비트선(15)이 형성된다. 독출 비트선(15)의 재료는 알루미늄 합금, 동 또는 질화 티탄늄을 이용할 수 있다.
다음에, 도 3k를 참조하여, 층간 절연막(56)이 퇴적된 후, 표준적인 배선 형성 기술에 의해, 기입 비트선(13)이나, 주변 회로의 배선(도시 생략)이나, 본딩 패드(bonding pad) 영역(도시 생략)이 형성된다. 또한, 전체 면에 프라즈 CVD법에 의해 질화 실리콘막으로 구성된 절연막(57)이 퇴적되고, 본딩 패드부(도시 생략)가열려짐으로 인해, MRAM을 제조하는의 웨이퍼 프로세스를 완료시킨다.
그러므로, 본 발명의 제 1 실시예에 따른 MRAM의 구조와 제조 방법에 의해, 종래의 추출 배선 부분이 제거되고, 비트선에 따른 방향의 길이가 축소될 수 있다. 디자인 규칙상의 배선의 최소 치수을 F로 하면, 메모리셀의 면적으로서 8 F2이상이 아닌 셀 사이즈를 실현하는 것이 가능하다. 또, TMR 소자(10C)는 1 단계의 에칭만 요구되기 때문에, TMR 소자가 비교적 낮은 에칭에 의해 제작될 수 있다.
(제 2실시예)
도 4a ~ 도 4e에서 좌측 도면은 제 1실시예의 MRAM와 본질적으로 동등한 구조를 가지는 MRAM를, 제 2실시예에 따른 방법으로 제작하는 단계를 도시한 평면도이고, 우측 도면은 각각의 평면도에서의 A－A선을 따라가는 단면도이다. 이들 도면은 도 3a와 같은 상태로부터 도 3f에 대응하는 상태까지 나타내고 있다. 연 속하는 단계의 설명은 제 1실시예와 같기 때문에 생략된다.
우선, 도 4a를 참조하여, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 1000 nm의 두께로 퇴적된다. 그 후, 이것은 CMP에 의해 평탄화되고, 독출 랜딩 패드(43) 위에 두께 500 nm의 산화 실리콘막이 남겨지도록 층간 절연막(52)이 형성된다.
다음에, 도 4b를 참조하여, 티탄늄(20 nm), 질화 티탄늄(20 nm), 알루미늄- 구리 합금(300 nm), 티탄늄(10 nm), 그리고 질화 티탄늄(100 nm)이 순서대로 퇴적된다. 이 후, 포토레지스트를 마스크로 하는 에칭에 의해 패터닝됨으로 인해, 독출 접속 플러그(41)의 형성 위치에, 플러그(41)보다 약간 더 큰 내경을 가진 관통공이 형성되는 기입 워드선(14)을 형성한다. 다등에, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 500 nm의 두께로 퇴적된 후, 표면이 CMP에 의해서 평탄화되므로, 기입 워드선(14)의 표면이 노출됨으로 인해, 층간 절연막(53)이 형성된다.
다음에, 도 4c를 참조하여, 전체 면에 산화 알류미늄(알루미나)으로 구성된 절연층(54)이 50 nm의 두께로 퇴적된 후, 그 위에 포토레지스트층을 형성한다. 그 후에, 이 포토레지스트층은 상기 관통공과 같은 내경을 가진 개구부(82)를 가지며, 이 관통공의 상부 부분 이외의 지역을 덮는 포토레지스트(81)를 형성하기 위해 패터닝된다. 게다가, 포토레지스트(81)는 200 ~ 300℃으로 열처리되고, 포토레지스트(81)는 리플로우 된다. 개구부(82)의 내경이 축소됨으로 인해, 독출 접속 플러그(41)와 내경이 같은 개구부(84)를 가지는 포토레지스트(83)을 형성한다. 도 4c에서, 실선은 포토레지스트(81)의 단면 형상을 나타내고, 점선은 리플로우 후 의 포토레지스트(83)의 단면 형상을 나타낸다. 또한, 포토레지스트의 개구부를 축소하는 방법은 예를 들면, 측벽 형성을 이용하는 상기 주목된 방법이 있을 수 있다.
도 4d를 참조하여, 개구부의 직경을 축소시킨 포토레지스트(83)을 마스크로 사용하여 에칭을 함으로써, 절연층(알루미나막)(54), 기입 워드선(14) 및 층간 절연막(산화 실리콘막)(52)이 순서대로 에칭됨으로 인해, 독출 랜딩 패드(43)에 도달하는 접속구멍(25)을 형성한다. 이 후, 포토레지스트(83)이 아싱에 의해 제거된다.
도 4e를 참조하여, 접속구멍(25)이 CVD법에 의해 텅스텐층으로 매설된 후, CMP에 의해 표면이 평탄화됨으로 인해, 독출 접속 플러그(41)가 형성된다.
제 2실시예는 개구부에서 측벽을 형성하는 단계를 포함하지 않기 때문에, 측벽을 형성하는 어려움을 내포면서 작은 내경을 가지는 개구부와 큰 어스펙트율(aspect)을 적용하는 것이 쉬운 이점이 있다. 제 2실시예는 그 이외에 본질적으로 제 1실시예와 비슷하다. 제 1실시예와 같은 작용 효과를 기대할 수 있는 것은 말할 필요도 없다.
그러므로, 제 2실시예에 따른 MRAM의 구조와 제조 방법에 의해, 종래의 추출 배선 부분이 제거될 수 있고, 비트선에 따른 방향의 길이가 축소될 수 있ㄷ. 디자인 규칙상의 배선의 최소 치수를 F로 하면, 메모리셀의 면적으로서 8 F2이상이 아닌 셀 사이즈를 실현할 수 있다. 또, TMR 소자(10C)는 1 단계의 에칭만을 요구 하기 때문에, TMR 소자는 비교적 낮은 정밀도의 에칭으로 제작할 수 있다.
(제 3실시예)
도 5a ~ 도 5f는 좌측 도면은 제 1실시예의 MRAM와 본질적으로 동일한 구조를 가지는 MRAM를 제 3실시예에 따른 방법으로 제조하는 단계를 도시한 평면도이고, 우측 도면은 각각의 평면도의 A－A선을 따라 얻어진 단면도이다. 이들 도면은 도 3b와 같은 상태로부터 도 3f에 대응하는 상태에까지를 나타내고 있다. 연속되는 단계의 설명은 제 1실시예와 동일하기 때문에 설명을 생략된다.
제 3실시예에서, 힌번에 독출 랜드(43)에 이르는 접속구멍(25)이 형성되지 않는다. 예를 들면, 기입 워드선(14)을 관통하는 위치에 도달하기 위해 접속구멍이 형성될 수 있다. 이 상태에서 절연측벽이 형성된다. 독출 랜드(43)에 도달하기 위해 이 측벽을 마스크로 하여 접속구멍이 형성한다.
도 5a를 참조하여, 고밀도 플라스마 CVD법에 의해 형성된 산화 실리콘막으로 구성된 층간 절연막(52) 위에, 티탄늄(20 nm), 질화 티탄늄(20 nm), 알루미늄-구리합금(300 nm), 티탄늄(10 nm), 그리고 질화 티탄늄(100 nm)이 순서대로 퇴적된 후, 포토레지스트를 마스크로 하는 에칭에 의해 패터닝됨으로 인해. 기입 워드선(14)이 형성된다. 다음에, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 500 nm의 두께에 퇴적된 후, 표면이 CMP에 의해서 평탄화되므로, 기입 워드선(14)의 표면이 노출됨으로 인해, 층간 절연막(53)을 형성한다.
도 5b를 참조하여, 전체 면에 산화 알류미늄(알루미나)으로 구성된 절연층(54)이 50 nm의 두께로 퇴적된 후, 그 위에 포토레지스트층이 형성된다. 이 후, 이 포토레지스트층이 개구부(92)를 가지는 포토레지스터(91)를 형성하기 위해 패터닝 된다. 개구부(92)는 접속구멍(25)과 동일한 내경을 가진다.
도 5(c)를 참조하여, 포토레지스트(91)를 마스크로 하는 에칭에 의해, 절연층(54)과 기입 워드선(14)이 순서대로 에칭됨으로 인해, 층간 절연막(52)에 도달하는 접속구멍(26)을 형성한다. 이 후, 포토레지스트(91)가 아싱에 의해 제거된다.
도 5d를 참조하여, 플라스마 CVD법에 의해 질화 실리콘막이 20 nm의 두께로 퇴적된 후, 에치백이 질화 실리콘막으로 구성된 절연성 측벽(46)을 접속구멍(26)에 형성하기 위해 수행된다..
도 5e를 참조하여, 절연층(54)과 질화 실리콘막으로 구성된 측벽(46)을 마스크로서 이용함으로써, 층간 절연막(52)이 독출 랜딩 패드(43)에 도달하는 접속구멍(25)를 형성하기 위해 에칭된다.
도 5(f)를 참조하여, 접속구멍(25)이 CVD법에 의해 텅스텐층으로 채워진 후, CMP에 의해 표면이 평탄화됨으로 인해, 독출 접속 플러그(41)를 형성한다.
제 3실시예에 의하면, 개구부에 측벽을 형성하는 단계는 포함되어 있지만, 개구부의 깊이는 제 1실시예의 절반 이하이기 때문에, 측벽을 형성하는 단계를 이용한다. 게다가, 제 2실시예는 마스크를 형성하는 단계가 2회 있는데 대해, 제 3실시예는 마스크를 형성하는 단계가 단지 1회를 포함하는 이점을 제공한다. 제 3실시예는 그 외에 본질적으로 제 1실시예와 비슷하다. 제 1실시예으로 동일한 작용 효과를 기대할 수 있는 것은 말할 필요도 없다.
그러므로, 제 3실시예에 따른 MRAM의 구조와 제조 방법에 의해, 종래의 추출 배선 부분이 제거될 수 있고, 비트선에 따른 방향의 길이가 축소될 수 있다. 디자인 규칙상의 배선의 최소 치수를 F로 하면, 메모리셀의 면적으로서 8F2이상이 아닌 셀 사이즈를 실현할 수 있다. 게다가, TMR 소자(10C)는 1 단계 에칭을 요구하기 때문에, TMR 소자는 비교적 낮은 정밀도를 가진 에칭에 의해 제조될 수 있다.
(제 4실시예)
도 6은 제 4 실시예에 따른 MRAM의 주요부를 도시한 개략 평면도이다. 도 6의 기입 워드선(14)은 예를 들면 직사각형 모양에 노치부(notch)(100)을 가진다. 노치부(100)에 의해 양측으로 기입 워드선(14)이 분할된다. 접속구멍(25)은 양측 사이에 배치된다. 접속구멍(25)내에 독출 접속 플러그(41)가 형성된다.
도 7a와 도 7f에서, 우측 도면은 제 4실시예에 다른 방법에 의해 제 1실시예의 MRAM과 본질적으로 동일한 구조를 가지는 MRAM를 제조하는 단계를 도시한 평면도이다.
우측 도면은 각각의 평면도에 A－A선을 따라 얻어진 단면도이다.
이들 도면은 도 3b와 같은 상태로부터 도 3f에 대응하는 상태까지를 나타내고 있다.
도 7a를 참조하여, 고밀도 플라스마 CVD법에 의해 형성된 산화 실리콘막으로 구성된 층간 절연막(52) 상에, 티탄늄(20 nm), 질화 티탄늄(20 nm), 알루미늄-구리합금(300 nm), 티탄늄(10 nm), 그리고 질화 티탄늄(100 nm)이 순서대로 퇴적된 후, 포토레지스트를 마스크로 하는 에칭에 의해 패터닝 됨으로써, 기입 워드선(14)을 형성한다. 다음에, 고밀도 플라스마 CVD법에 의해 산화 실리콘막이 500 nm의 두께에 퇴적된 후, 표면이 CMP에 의해서 평탄화되므로, 기입 워드선(14)의 표면이 노출됨으로 인해, 층간 절연막(53)을 형성한다.
도 7b를 참조하여, 전체 면에 산화 알류미늄(알루미나)으로 구성된 절연층(54)은 50 nm의 두께로 퇴적된 후, 그 위에 포토레지스트층가 형성된다. 이 후에, 이 포트레지스트층이 직사각형 모양의 개구부(102)를 가지는 포토레지스트(101)를 형성하기 위해 패터닝 된다. 이 포토레지스트(101)을 마스크로서 가지며, 절연층(54)과 기입 워드선(14)이 순서대로 에칭됨으로 인해, 직사각형 노치부(100)를 가지는 기입 워드선(14)이 형성된다. 이 후, 포토레지스트(101)가 아싱에 의해 제거된다.
도 7c을 참조하여, 플라스마 CVD법에 의해 질화 실리콘막이 20 nm의 두께로 퇴적된 후, 에치백이 노치부(100)에 질화 실리콘막으로 구성된 절연측벽(47)을 형성하기 위해 실행된다.
도 7d를 참조하여, 고밀도 플라스마 CVD법에 의해 직사각형 노치부(100)가 산화 실리콘막으로 채워진 후, 표면이 CMP에 의해서 평탄화되고, 기입 워드선(14)의 표면이 노출됨으로 인해, 절연층(57)을 형성한다.
도 7e를 참조하여, 포토레지스트층이 형성되고, 예를 들면 타원 형상의 개구부(104)를 가지는 포토레지스트(103)를 형성하기 위해 패터닝 된다. 포토레지스트(103)을 마스크로서 하여 절연층(57)과 층간 절연막(52)이 부분적으로 노치된 타 원의 형상에서 단면을 가지는 접속구멍(106)(도시하지 않음)을 형성하기 위해 순서대로 에칭된다. 이 후, 포토레지스트(103)이 아싱에 의해 제거된다.
도 7f를 참조하여, 텅스텐막이 CVD법에 의해 퇴적된 후, 표면이 CMP에 의해 표면이 평탄화됨으로 인해, 독출 접속 플러그(41)가 형성된다.
제 4실시에 따라서, 기입 워드선(14)에 절연측벽(47)이 형성된 후, 이 측벽을 마스크로 하여 독출 랜드(43)에 도달하는 접속구멍(106)이 형성된다. 이것은 비교적 낮은 정밀도를 가진 에칭으로 접속구멍(106)을 형성할 수 있는 이점을 제공한다. 이 처리가 개구부에 측벽을 형성하는 단계은 포함되어 있지만, 개구부가 넓은 직사각형이므로, 측벽의 형성을 용이하게 한다. 게다가, 큰 개구부를 형성한 후, 접속구멍(106)이 형성되기 때문에, 접속구멍(106)의 어스펙트(aspect)비가 작아지고, 형성을 용이하게 한다.
한편, 노치부(100)가 형성된 기입 워드선의 영역에서 기입 워드선(14)에서의 노치부(100)의 존재는 단면적이 작아지고, 이 영역은 다른 영역보다 전자 이동에 대한 짧은 수명을 가지는 것이 염려된다. 그러나, 제 4실시예에서, 예를 들면 노치부(100)를 배치하는 영역을 기입 워드선(14)의 일부에 한정함으로써, 기입 워드선(14)이 전자 이동에 기인하여 용단을 야기하는 위험이 최소화 된다.
제 4실시예는 그 외에 본질적으로 제 1실시예외 비슷하다. 제 1실시예와 같은 작용 효과를 기대할 수 있는 것은 말할 필요도 없다. 특히, 제 4실시예에 따라서 MRAM의 구조와 제조 방법에 의해, 종래의 추출 배선 부분이 제거될 수 있고, 비트선에 따른 방향의 길이가 축소될 수 있다. 디자인상의 배선의 최소 치 수을 F로 하면, 메모리셀의 면적으로서 8F2이상이 아닌 셀 사이즈를 실현할 수 있다. 또, TMR 소자(10C)는 1 단계의 에칭만을 요구하기 때문에, 비교적 낮은 정밀도를 가진 에칭으로 TMR 소자가 제작될 수 있다.
(제 5실시예)
도 8은 제 5실시예에 따른 MRAM의 주요부 개략 평면도이다. 본 실시예에서, 기입 워드선(14)이 두 개 이상의 배선으로 구성된다. 이 배선 사이에 접속구멍(25)가 배치되고, 접속구멍(25)내에 독출 접속 플러그(41)가 형성된다. 이 형상은 제 4 실시예의 기입 워드선과 비슷하고, 제 4 실시예의 노치부(100)가 비트선에 따른 방향으로 확대된 결과, 메모리셀 사이의 연결을 야기할 수 있는 형상으로 간주될 수 있다.
기입 워드선(14)은 그 단부에서, 주변 회로부의 하층 배선에 접속된다. 기입 워드선(14)을 구성하는 복수의 배선은 이 하층 배선에 대해 서로 전기적으로 접속되어도 좋다. 또, 하층 배선에 도달하기 전에 단부의 위치에서 서로 접속되어도 좋다.
예를 들어, 기입 워드선(14)을 구성하는 복수의 배선이 배선을 형성할 때 복수의 배선을 최소 피치로 형성함으로써 얻어질 수 있다. 또, 제 4 실시예와 같이, 한 개의 배선이 먼저 형성된 다음에, 한 개의 배선을 복수로 분할하여도 좋다. 그러나, 이 때, 분할은 전체 배선 길이에 걸쳐서 실행되어야 한다.
복수의 배선을 형성한 후, 배선간에 접속구멍(25)과 독출 접속 플러그(41)가 형성된다. 이들 단계는 제 4 실시예에 대해 도 7a와 도 7f를 참조하여 설명한 것과 동일하기 때문에, 오버랩을 피하기 위해, 여기에서는 설명을 생략한다.
제 5시예는 그 외에 본질적으로 제 1과 제 4실시예와 비슷하다. 제 1실시예와 같은 작용 효과를 기대할 수 있는 것은 말할 필요도 없다. 특히, 제 5실시예에 따라서 MRAM의 구조와 제조 방법에 의해, 종래의 추출 배선 부분이 제거될 수 있고, 비트선에 따른 방향의 길이가 축소될 수 있다. 디자인상의 배선의 최소 치수을 F로 하면, 메모리셀의 면적으로서 8F2이상이 아닌 셀 사이즈를 실현할 수 있다. 또, TMR 소자(10C)는 1 단계의 에칭만을 요구하기 때문에, 비교적 낮은 정밀도를 가진 에칭으로 TMR 소자가 제작될 수 있다.
앞서 말한 설명은 실시예에 기초하여 본 발명을 설명한다. 그러나, 본 발명은 발명의 개념에 대한 범위 내에서 다양한 단른 변경을 사용할 수는 있다는 것을 이해해야 한다.
이를 테면, 제 1실시예는 기입 비트선(13)으로 독출 비트선(15)이 독립적으로 배치되는 경우를 도시하지만, 도 9에 도시된 바와 같이, 두 선이를 한 개의 비트선(11)을 겸하여도 좋다.
게다가, 기입 워드선(14)에 형성되는 접속구멍(25)의 형상은 도 10a와 10b에 각각 도시된 바와 같이, 원형이나 타원형이어도 좋고, 또, 이들 일부가 기입 워드선(14)을 관통하고 있어도 좋다.
본 발명에 의하면, 상기 자기 메모리 장치에 있어서, 터널 자기저항 효과 소자에 대하여 제 2배선과 동일 측에서, 터널 자기저항 효과 소자에 전기적으로 접속되어 있는 독출용의 제 3배선이 제 2배선의 면적내의 적어도 일부를 관통하고, 이 제 2배선과는 전기적으로 절연된 상태로 형성된 접속구멍내에 설치되고 있으므로, 제 3배선을 터널 자기저항 효과 소자의 바로 아래에 설치할 수 있고, 제 2배선의 면적를 우회하여 터널 자기저항 효과 소자의 바로 아래를 오프셋 한 위치에 독출 용의 배선을 설치한 종래의 자기 메모리 장치에 비하여, 메모리셀의 면적을 종래보다 작게 억제할 수 있고, 메모리셀의 집적도를 향상시킬 수 있다.

Claims (16)

  1. 자기 메모리 장치에 있어서,
    터널 자기저항 효과 소자는 자화 방향이 고정된 고정 자기층과, 터널 장벽층과, 자화 방향이 변화하는 자유 자기층을 이 순서대로 적층함으로써 구성되고,
    제 2배선은 상기 터널 자기저항 효과 소자에 전기적으로 접속된 제 1배선의 대향측에서의 절연층을 거쳐서 상기 터널 자기저항 효과소자에 대향하여 배치되는 것을 포함하고,
    상기 터널 자기저항 효과 소자에 관한 제 2배선과 동일 측면에서의 상기 터널 자기저항 효과 소자에 전기적으로 연결된 독출을 위한 제 3배선으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  2. 제 1항에 있어서,
    상기 절연층은 접속구멍의 측벽에 형성되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  3. 제 1항에 있어서,
    상기 접속구멍은 상기 제 2배선의 면적을 관통하는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 2배선은 적어도 자기 메모리 소자에 의해 상기 접속 구섬의 양 측면으로 분할되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  5. 제 1항에 있어서,
    상기 터널 자기저항 효과 소자에 관하여 상기 제 1배선과 동일 측면에서의 상기 터널 자기저항 효과로부터 전기적으로 절연되는 배선을 위한 제 4배선이 배치되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  6. 제 1항에 있어서,
    상기 제 1배선은 독출을 위한 배선과 배선을 위한 배선으로 역할을 하는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  7. 제 1항에 있어서,
    상기 제 1배선과 상기 제 2배선은 서로 교차되도록 배치되고,
    상기 터널 자기저항 효과 소자는 교차점에 배치되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  8. 제 1항에 있어서,
    상기 터널 장벽층은 상기 고정 자기층과 상기 자유 자기층 사이에 삽입되므 로, 정보는 상기 제 1 또는 제 4배선 및 상기 제 2배선에 전류를 흘림으로써 유도된 자계를 가진 소정의 방향에서 상기 자유 자기층을 자화함으로써 기입되고,
    상기 기입된 정보는 상기 터널 장벽층을 거쳐서 터널 자기저항 효과에 의해 상기 제 3배선을 통해 독출되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치.
  9. 자기 메모리 장치의 제조 방법에 있어서,
    터널 자기저항 효과 소자는 자화 방향이 고정된 고정 자기층과, 터널 장벽층과, 자화 방향이 변화하는 자유 자기층을 이 순서대로 적층함으로써 구성되고,
    제 2배선은 상기 터널 자기저항 효과 소자에 전기적으로 접속된 제 1배선의 대향측에서의 절연층을 거쳐서 상기 터널 자기저항 효과소자에 대향하여 배치되고,
    상기 터널 자기저항 효과 소자에 관한 제 2배선과 동일 측면에서의 상기 터널 자기저항 효과 소자에 전기적으로 연결된 독출을 위한 제 3배선으로 구성되고,
    상기 제 2배선을 형성하는 단계와,
    상기 제 2배선의 면적 일부분을 적어도 관통하는 접속구멍을 형성하는 단계와,
    상기 제 2배선을 가진 전기적으로 절연된 상태에서 상기 접속구멍내에 상기 제 3배선을 형성하는 단계로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 절연층은 접속구멍의 측벽에 형성되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 접속구멍은 상기 제 2배선의 면적을 관통하는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  12. 제 9항에 있어서,
    상기 제 2배선은 적어도 자기 메모리 소자에 의해 상기 접속 구섬의 양 측면으로 분할되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  13. 제 9항에 있어서,
    상기 터널 자기저항 효과 소자에 관하여 상기 제 1배선과 동일 측면에서의 상기 터널 자기저항 효과로부터 전기적으로 절연되는 배선을 위한 제 4배선이 배치되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  14. 제 9항에 있어서,
    상기 제 1배선은 독출을 위한 배선과 배선을 위한 배선으로 역할을 하는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  15. 제 9항에 있어서,
    상기 제 1배선과 상기 제 2배선은 서로 교차되도록 배치되고,
    상기 터널 자기저항 효과 소자는 교차점에 배치되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
  16. 제 9항에 있어서,
    상기 터널 장벽층은 상기 고정 자기층과 상기 자유 자기층 사이에 삽입되므로, 정보는 상기 제 1 또는 제 4배선 및 상기 제 2배선에 전류를 흘림으로써 유도된 자계를 가진 소정의 방향에서 상기 자유 자기층을 자화함으로써 기입되고,
    상기 기입된 정보는 상기 터널 장벽층을 거쳐서 터널 자기저항 효과에 의해 상기 제 3배선을 통해 독출되는 것으로 구성된 것을 특징으로 하는 자기 메모리 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018230A1 (en) * 2005-07-22 2007-01-25 Samsung Electronics Co.,Ltd. Eeprom and methods of fabricating the same
US20070066085A1 (en) * 2005-09-21 2007-03-22 Hsien-Che Teng Method of fabricating dielectric layer
JP4560025B2 (ja) * 2006-09-29 2010-10-13 株式会社東芝 磁気ランダムアクセスメモリ及びその製造方法
US20080079530A1 (en) * 2006-10-02 2008-04-03 Weidman Timothy W Integrated magnetic features
JP2008130807A (ja) 2006-11-21 2008-06-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
CN103354952B (zh) 2010-12-17 2016-09-28 艾沃思宾技术公司 具有改善的尺寸的磁随机存取存储器集成
US9196379B2 (en) * 2011-12-28 2015-11-24 Industrial Technology Research Institute Magnetic shift register with pinning structure
JP2013258385A (ja) 2012-06-14 2013-12-26 Toshiba Corp 抵抗変化メモリ及びその製造方法
KR101684916B1 (ko) * 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102023626B1 (ko) 2013-01-25 2019-09-20 삼성전자 주식회사 스핀 홀 효과를 이용한 메모리 소자와 그 제조 및 동작방법
US10522591B2 (en) * 2013-03-13 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of magneto-resistive random access memory and capacitor
US9276195B2 (en) 2013-03-22 2016-03-01 Hiroyuki Kanaya Magnetic random access memory
JP6221688B2 (ja) * 2013-11-27 2017-11-01 富士通株式会社 磁性体解析装置、磁性体解析プログラムおよび磁性体解析方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3898556B2 (ja) * 2002-04-22 2007-03-28 株式会社東芝 磁気ランダムアクセスメモリ
US6621730B1 (en) * 2002-08-27 2003-09-16 Motorola, Inc. Magnetic random access memory having a vertical write line
JP4219141B2 (ja) * 2002-09-13 2009-02-04 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6784510B1 (en) * 2003-04-16 2004-08-31 Freescale Semiconductor, Inc. Magnetoresistive random access memory device structures

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