JP2005175374A

JP2005175374A - 磁気メモリ装置及びその製造方法

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Publication number: JP2005175374A
Application number: JP2003416600A
Authority: JP
Inventors: Makoto Motoyoshi; 真元吉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-12-15
Filing date: 2003-12-15
Publication date: 2005-06-30

Abstract

【課題】磁化固定層からの漏洩磁界のばらつきをなくし、書き込み電流を増やすことなしに書き込み特性を向上させることのできる磁気メモリ装置と、これを再現性良く作製できる製造方法を提供する。
【解決手段】磁化自由層（記憶層）１２４の磁気モーメントの方向に存在する、一対の端辺１２４Ａ、１２４Ｂと磁化固定層１２２の一対の端辺１２２Ａ、１２２Ｂとに関し、磁化自由層１２４の一方の端辺と、これと同じ側にある磁化固定層１２２の一方の端辺との間の距離ｄが、磁化自由層１２４の他方の端辺と、これを同じ側にある磁化固定層１２２の他方の端辺との間の距離ｄと実質的に同じであるか、或いは磁化自由層１２４の両端辺と磁化固定層１２２の両端辺とがそれぞれ同一位置にあること。
【選択図】図９

Description

本発明は、磁化固定層としての第１の磁性体層と、磁化方向の変化が可能な磁化自由層としての第２の磁性体層との間にトンネルバリア層が挟着されてなるトンネル磁気抵抗素子を有し、前記第２の磁性体層のスピン方向が前記第１の磁性体層のスピン方向に対し平行又は反平行となることによって情報を記憶し、前記トンネル磁気抵抗素子とは電気的に絶縁されている第１の導電性配線と、この第１の導電性配線に交差して前記トンネル磁気抵抗素子に電気的に接続されている第２の導電性配線とを有する磁気メモリ装置、特にいわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置、及びその製造方法に関するものである。

情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要求されている。

特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。

不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory ）なども挙げられる。

しかしながら、フラッシュメモリは、書き込み速度がμ秒のオーダーと遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０¹²〜１０¹⁴であり、完全にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に置き換えるには持久力（Endurance）が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。

これらの欠点を有さず、高速、大容量（高集積化）、低消費電力の不揮発性メモリとして注目されているのが、例えばWang et al., IEEE Trans. Magn. 33 (1997), 4498に記載されているような、ＭＲＡＭと称される磁気メモリであり、近年のＴＭＲ(Tunnel Magnetoresistance)材料の特性向上により、注目を集めるようになってきている。

ＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用した半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。

初期のＭＲＡＭは、J. M. Daughton, Thin Solid Films,vol.216,pp.162-168,1992 で報告されているＡＭＲ(Anisotropic Magnetoresistive)効果や、D. D. Tang et al.,IEDM Technical Digest,pp995-997,1997で報告されているＧＭＲ(Giant Magnetoresistance)効果を使ったスピンバルブをベースにしたものである。しかし、負荷のメモリセル抵抗が１０〜１００オームと低いため、読み出し時のビット当りの消費電力が大きく、大容量化が難しいという欠点がある。

一方、ＴＭＲ効果はR.Meservey et al., Physics Reports,vol.238,pp214-217,1994で報告されているように、抵抗変化率が常温で１〜２％しかなかったが、近年、T.Miyazaki et al.,J.Magnetism & Magnetic Material,vol139,(L231),1995で報告されているように、２０％近くの抵抗変化率が得られるようになり、ＴＭＲ効果を使ったＭＲＡＭに注目が集まるようになってきている。

ＭＲＡＭは、構造が単純であるために、高集積化が容易であり、また磁気モーメントの回転により記録を行うために、原子自身の変位が無く、劣化が殆んど無いことから、書き換え可能回数は実使用上で無制限である。また、アクセス時間についても非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることが R. Scheuerlein et al., ISSCC Digest of Technical Papers,pp.128-129,Feb.2000で報告されている。

こうしたＭＲＡＭについて更に詳細に説明すると、図３０に例示するように、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０は、支持基板９上に設けられた、磁化が比較的容易に回転する磁化自由層（記憶層）２と磁化固定層４、６とを含む。

磁化固定層は第１の磁化固定層４と第２の磁化固定層６の二つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導体層５が配置されている。記憶層２と磁化固定層４、６には、ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体が用いられ、また導体層５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持つことになる。磁化固定層は合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）を持つ上記の多層膜（強磁性体／金属／強磁性体）からなっていてよい。ＳＡＦはS .S. Parkin et al., Physical Review Letters,7 May,pp2304-2307(1990)で報告されている。反強磁性体層７の材料としては、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを使用できる。

また、磁性層である記憶層２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、記憶層２と磁化固定層４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。トップコート層１は、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び記憶層２の酸化防止という役割があり、通常は、Ｃｕ、Ｔａ、ＴｉＮ等の材料を使用できる。下地電極層８は、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる引き出し電極として機能する。この下地層８は反強磁性体層７を兼ねてもよい。

このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるトンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との相対磁化方向に依存する。

図３１は、一般的なＭＲＡＭの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略してあるが、相互に交差するビット線１１及び書き込み用ワード線１２を有する。これらの交点には、ＴＭＲ素子１０が配置されていて、ＴＭＲ素子１０への書き込みは、ビット線１１及び書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、ビット線１１と書き込み用ワード線１２との交点にあるＴＭＲ素子１０の記憶層２の磁化方向を磁化固定層に対して平行又は反平行にして書き込みを行う。

図３２は、メモリセルの断面を模式的に示すものであり、例えば後記の特許文献１に記載された構造と同等のものである。これは、選択素子にＭＯＳ(Metal Oxide Semiconductor)トランジスタを用い、Ｓｉ基板２０には、ゲート絶縁膜２６上のゲート電極２７の両側にドレイン領域１８ａ及びソース領域１８ｂを設けてなる選択用ＭＯＳトランジスタ２１が形成されており、一方の拡散層１８ａからＷプラグ１９、２２、２５及びランディングパッド３０、３４を介してＴＭＲ素子１０の引き出し電極１７に接続されている。ここでは、引き出し電極１７上には、ＴＭＲ素子１０の磁化固定層４／５／６及び反強磁性体層７も延設された構造としてよい。ＴＭＲ素子１０の他方の面はビット線１１に接続されている。また、ＴＭＲ素子１０の下方には絶縁膜２２を介して、書き込み用ワード線１２が配置されている。ＭＯＳトランジスタ２１の他方の拡散層１８ｂはＷプラグ２５を介してセンス線２３に接続されている。なお、トランジスタ２１は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)等、各種のスイッチング素子が使える。

図３３は、ＭＲＡＭの等価回路図を示すが、相互に交差するビット線１１及び書き込み用ワード線１２を有し、これらの書き込み線の交点には、記憶素子１０と共に、記憶素子１０に接続されて読み出しの際に素子選択を行う電界効果トランジスタ２１及びセンスライン２３を有する。センスライン２３は、センスアンプ２３ｂに接続され、記憶された情報を検出する。なお、図中の２４は双方向の書き込み用ワード線電流駆動回路、２６はビット線電流駆動回路である。

図３４は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であって、印加された磁化容易軸方向磁界Ｈ_EA及び磁化困難軸方向磁界Ｈ_HAによる記憶層磁化方向の反転しきい値を示している。このアステロイド曲線の外部に、相当する合成磁界ベクトルが発生すると、磁界反転を生じるが、アステロイド曲線の内部の合成磁界ベクトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流を流しているワード線及びビット線の交点以外のセルにおいても、ワード線又はビット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界Ｈ_K以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるようにしておく。

このように、ＭＲＡＭでは、ビット線とワード線の２本の書き込み線を使用することにより、アステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピンの反転により書き込むことが一般的である。単一記憶領域における合成磁化は、それに印加された磁化容易軸方向磁界Ｈ_EAと磁化困難軸方向磁界Ｈ_HAとのベクトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方向の磁界Ｈ_EAを印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁界Ｈ_HAを印加する。

図３５は、ＭＲＡＭの読み出し動作を説明するものである。ここでは、ＴＭＲ素子１０の層構成を概略図示しており、上記した磁化固定層を単一層２６として示し、記憶層２及びトンネルバリア層３以外は図示省略している。

即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線１１とワード線１２との交点の合成磁場によって記憶層２の磁性スピン（磁化の方向）を反転させて、その向きを“１”、“０”の情報として記録する。また、読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行うが、ＴＭＲ効果とは、磁性スピンの向きによって抵抗値が変化する現象であり、磁性スピンが反平行の抵抗の高い状態と、磁性スピンが平行の抵抗の低い状態により、情報の“１”、“０”を検出する。この読み出しは、ワード線１２とビット線１１との間に読み出し電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力を上記した読み出し用電界効果トランジスタ２１を介してセンスライン２３に読み出すことによって行う。

米国特許第5,940,319号公報（特許請求の範囲、第４欄４１〜６１行目、FIG.8）

上述したように、高速、高集積化が容易という長所を有するＭＲＡＭではあるが、書き込みのための消費電流が他のメモリデバイスに比較して大きいという欠点がある。これを改善するためには、磁化反転するために必要な外部磁界のばらつきを低減して、書き込み動作点（書き込み電流）を低く抑えることが必要になる。こうした外部磁界のばらつきの要因の一つに、ＴＭＲ素子１０自体の磁化固定層４／５／６（２６）からの漏洩磁界の影響がある。以下にこの現象を説明する。

図３６には、ＴＭＲ素子１０の記憶層２と引き出し電極１７（この上には磁化固定層４／５／６又は２６も延設されているものとする。）の位置関係を示す（ここでは、記憶層２はワード線１２に沿って長く、ビット線１１方向には短いアスペクト比、例えば２：１の楕円形状とし、長径又は長軸方向を磁化容易軸としている）。これらの位置関係は、２回のマスクパターンによって決まるので、露光装置のアライメントエラーが入る。即ち、ＴＭＲ素子１０の各構成材料層を積層した後に、記憶層２をパターニングするのに用いるフォトレジストマスク（図示せず）のマスクパターンに対し、磁化固定層４／５／６、反強磁性体層７及び引き出し電極１７をパターニングするのに用いるフォトレジストマスク（図示せず）のマスクパターンの位置合わせずれが生じ易い。

この結果、図３６（Ａ）に示す合わせずれがない場合に比べて、図３６（Ｂ）に示すように破線位置から実線位置へと合わせずれが生じると、引き出し電極１７上の磁化固定層２６のエッジから記憶層２のエッジまでの距離が記憶層２の長軸方向においてａとｂ（ａ＜ｂ）のように変わってしまう。このため、図３７に明示するように、磁化固定層４／５／６（２６）からの漏洩磁界４０が合わせずれによって変動し、書き込み特性が変動してしまう。この漏洩磁界の影響は、記憶層２の長軸方向の双方の端辺２Ａ、２Ｂが磁化固定層２６の端辺２６Ａ、２６Ｂに近いａ側の方が、遠いｂ側よりも大きくなる。これは、図３０に示した記憶層２の磁性スピンを磁化固定層２６に対して平行に書き込む場合も反平行に書き込む場合も、同様に問題となる。

このため、図３８に示すように、アステロイド特性が実線から破線へシフトするため、最適動作点が変化する。従って、この変化分も考慮して、動作点を設定することが必要となり、結果として、高い書き込み電流に設定しなければならないという問題がある。

本発明は、上記の如き問題点を解決するためになされたものであって、その目的は、磁化固定層からの漏洩磁界のばらつきをなくし、書き込み電流を増やすことなしに書き込み特性を向上させることのできる磁気メモリ装置と、これを再現性良く作製できる製造方法を提供することにある。

即ち、本発明は、磁化固定層としての第１の磁性体層と、磁化方向の変化が可能な磁化自由層としての第２の磁性体層との間にトンネルバリア層が挟着されてなるトンネル磁気抵抗素子を有し、前記第２の磁性体層のスピン方向が前記第１の磁性体層のスピン方向に対し平行又は反平行となることによって情報を記憶し、前記トンネル磁気抵抗素子とは電気的に絶縁されている第１の導電性配線と、この第１の導電性配線に交差して前記トンネル磁気抵抗素子に電気的に接続されている第２の導電性配線とを有する、磁気メモリ装置において、
前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺と前記第１の磁性体層の一対の端辺とに関し、前記第２の磁性体層の一方の端辺と、これと同じ側にある前記第１の磁性体層の一方の端辺との間の距離が、前記第２の磁性体層の他方の端辺と、これと同じ側にある前記第１の磁性体層の他方の端辺との間の距離と実質的に同じである
ことを特徴とする、磁気メモリ装置（以下、本発明の第１の磁気メモリ装置と称する。）に係るものである。

本発明は、この発明の第１の磁気メモリ装置の製造方法として、
前記第２の磁性体層を所定パターンに形成する工程と、
前記第２の磁性体層の側面にサイドウォールを形成する工程と、
このサイドウォール及び前記第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成する工程と
を有する、磁気メモリ装置の製造方法を提供するものである。

また、本発明は、磁化固定層としての第１の磁性体層と、磁化方向の変化が可能な磁化自由層としての第２の磁性体層との間にトンネルバリア層が挟着されてなるトンネル磁気抵抗素子を有し、前記第２の磁性体層のスピン方向が前記第１の磁性体層のスピン方向に対し平行又は反平行となることによって情報を記憶し、前記トンネル磁気抵抗素子とは電気的に絶縁されている第１の導電性配線と、この第１の導電性配線に交差して前記トンネル磁気抵抗素子に電気的に接続されている第２の導電性配線とを有する、磁気メモリ装置において、
前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺のそれぞれと、前記第１の磁性体層の一対の端辺のそれぞれとが互いに同一位置にある
ことを特徴とする、磁気メモリ装置（以下、本発明の第２の磁気メモリ装置と称する。）にも係るものである。

本発明は、この本発明の第２の磁気メモリ装置の製造方法として、
前記第２の磁性体層を所定パターンに形成する工程と、
前記第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成する工程と
を有する磁気メモリ装置の製造方法、及び、
前記第２の磁性体層と前記第１の磁性体層とを同一のマスクによってそれぞれ形成する工程
を有する、磁気メモリ装置の製造方法も提供するものである。

本発明の第１の磁気メモリ装置とその製造方法によれば、前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺と前記第１の磁性体層の一対の端辺とに関し、前記第２の磁性体層の一方の端辺と、これと同じ側にある前記第１の磁性体層の一方の端辺との間の距離が、前記第２の磁性体層の他方の端辺と、これと同じ側にある前記第１の磁性体層の他方の端辺との間の距離と実質的に同じとなる構造とし、この構造を作製するために、前記第２の磁性体層を所定パターンに形成し、この第２の磁性体層の側面に形成したサイドウォール及び前記第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成しているので、前記トンネル磁気抵抗素子の磁化自由層（記憶層）の端辺（特に長軸方向）と磁化固定層の端辺とがほぼ同一位置に自己整合的に一致するため、露光装置のアライメント（マスク合わせずれ）に起因する磁化固定層からの漏洩磁界のばらつきがなくなる。この結果、書き込み動作点の必要マージンを小さくでき、書き込み電流（消費電力）を低減することができる。

また、本発明の第２の磁気メモリ装置とその製造方法によれば、前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺のそれぞれと、前記第１の磁性体層の一対の端辺のそれぞれとが互いに同一位置にある構造とし、この構造を作製するために、前記第２の磁性体層を所定パターンに形成し、この第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成しているので、前記トンネル磁気抵抗素子の磁化自由層（記憶層）と磁化固定層とを同一のマスクで形成することができ、磁化固定層からの漏れ磁界のばらつきがなくなり、書き込み電流（消費電力）を低減することができる。

本発明の第１の磁気メモリ装置においては、前記第２の磁性体層の少なくとも前記一対の端辺のそれぞれに、絶縁性のサイドウォールが設けられ、これらのサイドウォールの側端面の位置と前記第１の磁性体層の側端面の位置とが一致しているのがよい。

また、本発明の第１及び第２の磁気メモリ装置、及びこれらの製造方法においては、前記第１の磁性体層を前記第２の磁性体層とほぼ同一パターンに重ねて形成する際、前記第２の磁性体層を形成するのに用いるマスクパターンの長さよりも小さい幅部分を有するマスクパターンによって、前記第２の磁性体層下に前記第１の磁性体層を形成すると同時に、この第１の磁性体層を前記トンネル磁気抵抗素子の読み出し用配線と同一パターンに重なり合ったパターン部に連設して形成するのがよい。

この場合、前記第２の磁性体層を形成するのに用いるマスクパターンを、前記第１の磁性体層を形成するのに用いるマスクパターンに対し合わせずれ量又はそれ以上の大きさに形成するのがよい。

或いは、前記第１の磁性体層をその全域において前記第２の磁性体層とほぼ同一パターンに重ねて形成するのもよい。

また、前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔を形成し、この接続孔から前記絶縁層上にかけて、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層を読み出し用配線として形成してよい。

或いは、前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔を形成し、この接続孔から前記絶縁層上にかけて読み出し用配線としての導電層を形成し、この導電層上に、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層を形成するのもよい。

また、前記トンネル磁気抵抗効果素子と前記第１の導電性配線との間の絶縁層上に前記トンネル磁気抵抗素子の構成材料を積層し、この積層体と前記絶縁層の所定位置を貫通して読み出し用の接続孔を形成し、前記素子構成材料層のうち導電性の素子構成材料層の少なくとも１層に接続された導電層を前記接続孔に被着し、更に前記導電層と前記素子構成材料層とを加工して、前記トンネル磁気抵抗素子を形成すると共に、このトンネル磁気抵抗素子の導電性の素子構成層を前記接続孔の周囲において前記導電層に接続して残すのもよい。

これによって、前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔が形成され、前記トンネル磁気抵抗素子の構成層のうち導電性の素子構成層の少なくとも１層が、前記絶縁層上に前記接続孔に臨む位置まで設けられ、この位置において前記導電性の素子構成層の少なくとも１層に接続された導電層が前記接続孔に被着される。

本発明の第１及び第２の磁気メモリ装置は、具体的には、前記第１の磁性体層と前記第２の磁性体層との間に絶縁体層が前記トンネルバリア層として挟持され、前記第１の導電性配線及び前記第２の導電性配線にそれぞれ電流を流すことによって誘起される磁界で前記第２の磁性体層を所定方向に磁化して情報を書き込み、この書き込み情報を前記第２の導電性配線と読み出し用配線との間のトンネル電流で読み出すように構成される。

以下、本発明を不揮発性メモリであるＭＲＡＭに適用した好ましい実施の形態を図面参照下に詳細に説明する。

第１の実施の形態
図１〜図１１は、本発明の第１の実施の形態を示すものである。

本実施の形態によるＭＲＡＭ４０をその製造工程に従って説明する（但し、書き込み用ワード線より下部の配線の一部、及びＭＯＳトランジスタは図２７に示した従来例と同様であるため、その説明を省略する（以下、同様））。

まず、図１（１）に示すように、例えば６００ｎｍ厚の下層のＡｌメタル配線１０１上にＨＤＰ（High Density Plasma）によるＣＶＤ（化学的気相成長）でＳｉＯ_ｘ絶縁膜１０２を例えば８００ｎｍ厚に、Ｐ−ＴＥＯＳ（Plasma tetra-ethoxysilane）によるＣＶＤでＳｉＯ_ｘ絶縁膜１０３を例えば１２００ｎｍ厚に順次堆積後、メタル配線１０１上に例えば７００ｎｍ厚の絶縁膜１０３を残すようにＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を行う。次に、リソグラフィ及びエッチング技術により下層メタル配線１０１と電気的に接続するためのヴィア１００を開孔し、タングステンＷをＣＶＤ後にＣＭＰして、Ｗからなるプラグ１０４を形成する。次に、プラズマＣＶＤによるＳｉＮ_ｘ膜１０５を例えば５０ｎｍ厚、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜１０６を例えば４００ｎｍ厚に順次堆積する。

次に、図１（２）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜１０６をエッチングして部分的に抜いた後、更にＳｉＮ_ｘ膜１０５をエッチングして配線溝１０７を形成する。

次に、図１（３）に示すように、Ｔａ／ＴａＮ／Ｃｕシード層（図示せず）を順次スパッタで堆積した後、Ｃｕを電気めっきし、更にＣＭＰにより配線溝１０７に下層配線及びワード線となるＣｕ配線１０８、１０９を埋め込む。このような埋め込み配線構造はダマシンと称され、配線が絶縁膜と同一面をなすように平坦化され、また低抵抗Ｃｕを用いるために配線の電気特性や安定性の面で優れたものとなる。このダマシンの構造は、埋め込み配線として後述の例においても同様に適用されてよい。

次に、図１（４）に示すように、プラズマＣＶＤによってＳｉＮ_ｘ膜１１１を例えば１００ｎｍ厚に堆積した後、図２（５）に示すように、フォトレジスト（図示せず）をマスクにエッチングして、ＴＭＲ素子と下地配線とを接続するためのヴィア１１３を開孔する。

続いて、図２（６）に示すように、バリア層（図示省略）、例えば３０ｎｍ厚の反強磁性体層１２１、例えば５ｎｍ厚の強磁性体層(磁化固定層)１２２、例えば１．５ｎｍ厚のトンネル絶縁膜（トンネルバリア層）１２３、例えば４ｎｍ厚の強磁性体層（磁化自由層又は記憶層）１２４、例えば５ｎｍ厚のキャップ層１２５を順次スパッタリング等のＰＶＤ（Physical Vapor Deposition）法で堆積する。ここで、バリア層には、窒化チタン、タンタル、窒化タンタル等を用いる。反強磁性体層１２１には例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を用いる。強磁性体層１２２にはニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層１２２は、下地の反強磁性体層１２１との交換結合によって磁化の方向がピニング（pinning）される。トンネル絶縁膜１２３には通常、アルミナ（Ａｌ₂Ｏ₃）を用いる。これは０．５〜５ｎｍと非常に薄いため、ＡＬＤ（Atomic Layer Deposition）法、又はＡｌをスパッタで堆積後にプラズマ酸化を行うといった方法で形成する。上部の強磁性体層１２４にも、ニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層１２４は、外部印加磁場によって磁化の方向を下層の強磁性体層１２２に対して平行又は反平行に変えることができる。キャップ層１２５はバリア層と同一材料であってよい。このキャップ層上には、プラズマＣＶＤによりＳｉＮ_ｘ膜１３１を例えば７０ｎｍ厚に堆積する。

次に、図２（７）に示すように、露光、現像により所定パターンに形成したフォトレジスト１３０（マスクパターンＡ）をマスクに反応性イオンエッチング技術により、ＳｉＮ_ｘ膜１３１をパターニングする。

次に、図３（８）に示すように、フォトレジスト１３０を除去した後、ＳｉＮ_ｘ膜１３１をマスクに反応性イオンエッチングにより、キャップ層１２５及び上部の強磁性体層１２４をエッチングする。このエッチングは、上部の強磁性体層１２４の所定部分を完全に除去後、トンネル絶縁膜１２３上まで進行するように条件を設定する。この際、キャップ層１２５／記憶層１２４上にＳｉＮ_ｘ層１３１が例えば３０ｎｍ以上の厚さで残るようにする。このエッチングに用いるエッチングガスは、Ｃｌを含んだハロゲンガス、又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に、図３（９）に示すように、Ａｌ₂Ｏ₃膜１３２を例えば１０ｎｍ厚にスパッタ法により堆積し、更にプラズマＣＶＤによりＳｉＮ_ｘ膜１３３を例えば５０ｎｍの厚さに堆積する。

次に、図３（１０）に示すように、露光、現像により所定パターンに形成したフォトレジスト１３４（マスクパターンＢ）をマスクに、ＳｉＮ_ｘ膜１３３をエッチングする。

次に、図４（１１）に示すように、ＳｉＮ_ｘ膜１３１とＳｉＮ_ｘ膜１３３とをマスクに、Ａｌ₂Ｏ₃膜とトンネル絶縁膜１２３の残り、更には下層の強磁性体層１２２、下地の反強磁性体層１２１、バリア層（図示省略）をそれぞれエッチングして、磁化固定層１２２（１２１）及び下地に接続する読み出し用の配線パターン１３５（引き出し電極）を形成すると共に、ＴＭＲ素子１３６を作製する。ここで、ＳｉＮ_ｘ膜１３３はサイドウォールとしてマスク作用があり、Ａｌ₂Ｏ₃膜１３２は磁化固定層１２２及び配線１３５を形成する際の保護膜である。

次に、図４（１２）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜１４１を全面にＣＶＤ又はＰＶＤ法で堆積した後、図４（１３）に示すように、ＣＭＰによって絶縁膜１４１及びＳｉＮ_ｘ膜１３３とＳｉＮ_ｘ膜１３１のマスク材料を研磨して平坦化して、ＴＭＲ素子１３６の最上層のキャップ層１２５を露出させる。

次に、図５（１４）に示すように、標準的な配線形成技術によって、ビット線１４２及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズマＣＶＤによりシリコン窒素膜（図示省略）を堆積し、ボンディングパッド部を開口して周辺のＬＳＩ（大規模集積回路）のウェーハプロセス工程を終了し、ＭＲＡＭ１３７を完成する。

上記したＭＲＡＭ１３７の構造とその製造プロセスにおいて、注目すべきことは、図２（７）及び図３（８）に示したように強磁性体層（記憶層）１２４をエッチングでパターニングする際に用いる図５（Ａ）に拡大図示されたマスクパターンＡと、図３（１０）及び図４（１１）に示したように強磁性体層（磁化固定層）１２２をエッチングでパターニングする際に用いる図６（Ｂ）に拡大図示されたマスクパターンＢとについて、図６（Ｃ）に拡大して明示するように、これらの両マスクパターンが重なる部分１３８において、マスクパターンＢと比べてマスクパターンＡの方が、少なくともエッチングの寸法変換量及び露光装置で決まる合わせずれ量ｘ１と同等若しくはそれより大きく設定されていることである。ここで、マスクパターンＢは、マスクパターンＡの長軸よりも短い幅の長方形状となっており、またマスクパターンＡは楕円形としたが、この形状はそれ以外であっても差し支えない（以下、同様）。なお、このマスクパターンＢについては、図６（Ｃ）に示したものに限られず、例えば図１０に示すようにヴィア１３３の側で幅広となった形状としてもよい（以下、同様）。

この結果、例えば楕円形（アスペクト比は例えば２：１）のマスクパターンＡのうち、その長軸方向に両パターンが重なる部分１３８（即ち、マスクパターンＢ）から両側に拡大された部分１３９下では、図７（Ａ）に示すように、パターンＡにより記憶層１２４がパターニングされると共に、図７（Ｂ）に示すように、パターンＡの拡大部分１３９をマスクとして下層の磁化固定層１２２も同一形状にパターニングされることになる。

こうした形状については、上記の例でのパターンＡによって、記憶層１２４をパターニングした後に図４（１１）に示したように、記憶層１２４の側面にはこれを保護するようにＳｉＮ_ｘ膜１３３をサイドウォールとして形成するので、図８（Ａ）に示すように記憶層パターンＡ１とサイドウォールパターンＡ２とが合わさった形状となる（但し、このようなサイドウォールを形成しないときは、図６（Ａ）のパターンＡとなる）。従って、図８（Ｃ）に示すように、パターンＡは実際には、パターンＢに対し図６（Ａ）に示したパターンＡよりもサイドウォールの厚さ分ｄだけ僅かに拡がった実質的に同一パターンの相似形となり、図９（Ａ）〜（Ｃ）に示すように、記憶層１２４の直下ではこれよりもｄだけ僅かに拡がった相似形のパターンに磁化固定層１２２（更には引き出し電極１３５）が形成されることになる。この拡大分ｄは、記憶層１２４の長軸方向において一対存在するが、これらは実質的に同一である。

いずれの場合でも、磁化固定層１２２（更には配線層又は引き出し電極１３５）は、パターンＡ下では記憶層１２４と一致した形状（図７（Ｃ））、或いは実質的に同一距離ｄだけ拡がった形状（図９（Ｃ））になる。

このように、記憶層１２４の長軸方向の両側の端辺１２４Ａ、１２４Ｂは、磁化固定層１２２の両端辺１２２Ａ、１２２Ｂとほぼ同じ位置か或いは同じ距離に位置するように、自己整合的に形成することができる。

このように、本実施の形態によれば、記憶層１２４は、その長軸方向における端辺が磁化固定層１２２の端辺と一致した形状若しくは相似形となるので、図１１（Ａ）、（Ｂ）に示すように、磁化固定層１２２からの漏洩磁界１４０は、記憶層１２４の長軸方向の両側においてばらつきがなく、その変動はなくなり、書き込み特性が向上し、消費電力が低減する。なお、記憶層１２４の短軸方向では、磁化固定層１２２の他方の端辺１２２Ｃが記憶層１２４の端辺１２４Ｃに対し大きく離れているために、そこからの漏洩磁界は問題にならない。なお、ＴＭＲ素子１３６とワード線１０９との間の絶縁膜（ＳｉＮ_ｘ膜）１１１は厚さが薄いため、狭ギャップ化により書き込み特性が向上する（これは、以下の他の例でも同様）。

第２の実施の形態
図１２〜図１８は、本発明の第２の実施の形態を示すものである（但し、上述の第１の実施の形態と同様の工程については、その説明を簡略化することがある：以下、同様）。

まず、図１２（１）に示すように、例えば６００ｎｍの厚さの下層のＡｌメタル配線２０１上にＨＤＰによるＣＶＤでＳｉＯ_ｘ絶縁膜２０２を例えば８００ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤでＳｉＯ_ｘ絶縁膜２０３を例えば１２００ｎｍの厚さに順次堆積後、メタル２０１上に例えば７００ｎｍ厚の絶縁膜２０３を残すようにＣＭＰする。次に、リソグラフィ及びエッチング技術により、下地メタル２０１と電気的に接続するためのヴィア２００を開孔し、ＷをＣＶＤ後にＣＭＰしてＷからなるプラグ２０４を形成する。次に、プラズマＣＶＤによるＳｉＮ_ｘ膜２０５を例えば５０ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜２０６を例えば４００ｎｍの厚さに順次堆積する。

次に、図１２（２）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜２０６の所定箇所をエッチングして抜いた後、更にＳｉＮ_ｘ膜２０５をエッチングして配線溝２０７を形成し、次に、Ｔａ／ＴａＮ／Ｃｕシード層を順次スパッタで堆積した後（図示省略）、Ｃｕを電気めっきし、更にＣＭＰで配線溝２０７に下層配線及びワード線となるＣｕ配線２０８、２０９を埋め込む。

次に、図１２（３）に示すように、プラズマＣＶＤによりＳｉＮ_ｘ膜２１１を例えば１００ｎｍの厚さに堆積した後、フォトレジスト（図示せず）をマスクにエッチングして、ＴＭＲ素子と下地配線とを接続するためのヴィア２１３を開孔し、次に、下地とＴＭＲ素子とを接続する配線層２２０を例えば６０ｎｍの厚さに堆積する。

次に、図１３（４）に示すように、バリア層（図示省略）、反強磁性体層２２１、強磁性体層（磁化固定層）２２２、トンネル絶縁膜（トンネルバリア層）２２３、強磁性体層（磁化自由層又は記憶層）２２４、キャップ層２２５を順次ＰＶＤ法で堆積する。ここで、配線層２２０にはチタンナイトライド、タンタルナイトライド等を用い、バリア層には窒化チタン、タンタル、窒化タンタル等を用いる。反強磁性体層２２１には例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を用いる。強磁性体層２２２にはニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層２２２は、下地の反強磁性体層２２１との交換結合によって磁化の方向がピニングされる。トンネル絶縁膜２２３には通常、アルミナ（Ａｌ₂Ｏ₃）を用い、これは０．５〜５ｎｍと非常に薄いため、ＡＬＤ法、又はＡｌをスパッタで堆積後にプラズマ酸化を行うといった方法で形成する。上部の強磁性体層２２４にもニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層２２４は、外部印加磁場によって磁化の方向を下層の強磁性体層２２２に対して平行又は反平行に変えることができる。キャップ層２２５はバリア層と同一材料であってよい。このキャップ層上には、プラズマＣＶＤによるＳｉＮ_ｘ膜２３１を例えば１００ｎｍの厚さに堆積する。

次に、図１３（５）に示すように、フォトレジスト２３０（マスクパターンＡ）をマスクに反応性イオンエッチング技術でＳｉＮ_ｘ膜２３１をパターニングする。

次に、図１３（６）に示すように、フォトレジスト２３０を除去した後、ＳｉＮ_ｘ膜２３１をマスクにして、反応性イオンエッチングにより、少なくとも下層の強磁性体層２２２までエッチングする。このエッチングの終点はバリア層（図示省略）、反強磁性体層２２１又は配線層２２０上まで進行するように設定する。好ましくは、反強磁性体層２２１はエッチングされるのがよい。エッチングが配線層２２０まで入ると、配線抵抗が上昇し、また反強磁性体層２２１を残すと、一般的に反強磁性体材料と下地材料のエッチング特性が大きく異なるために、エッチングが２回必要となり、プロセスが複雑になる。なお、キャップ層２２５上にＳｉＮ_ｘ層２３１が例えば３０ｎｍ以上の厚さで残るようにする。このエッチングに用いる反応ガスは、Ｃｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に、図１４（７）に示すように、Ａｌ₂Ｏ₃膜２３２を例えば１０ｎｍの厚さにスパッタ法により堆積し、更にプラズマＣＶＤによりＳｉＮ_ｘ膜２３３を例えば５０ｎｍの厚さに堆積した後、フォトレジスト（マスクパターンＢ）をマスクにＳｉＮ_ｘ膜２３３をエッチングする。このとき、マスクパターンＡの幅とマスクパターンＢの幅方向サイズはそれ程制約されない。

次に、図１４（８）に示すように、ＳｉＮ_ｘ膜２３３をマスクに配線層２２０までエッチングして、ＴＭＲ素子２３６と下地とを接続する読み出し用の配線パターン（引き出し電極）２３５を形成する。

次に、図１５（９）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜２４１を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜２４１及びＳｉＮ_ｘ膜２３３、２３１、Ａｌ₂Ｏ₃膜２３２を研磨して平坦化し、ＴＭＲ素子２３６の最上層のキャップ層２２５を露出させる。ここで、ＳｉＮ_ｘ膜２３３は、サイドウォールとしてマスク作用があり、Ａｌ₂Ｏ₃膜２３２は磁化固定層２２２及び配線２３５を形成する際の保護膜である。次に、標準的な配線形成技術によって、ビット線２４２及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズマＣＶＤによるシリコン窒化膜（図示省略）を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を終了し、ＭＲＡＭ２３７を完成する。

上記したＭＲＡＭ２３７の構造とその製造プロセスにおいて、注目すべきことは、図１３（５）、（６）に示したように強磁性体層（記憶層）２２４をエッチングでパターニングする際に用いる図１６（Ａ）に拡大図示されたマスクパターンＡで、強磁性体層２２４と同一形状にその下層の磁化固定層２２２も加工することである。また、図１４（７）、（８）に示したマスクパターンＢは、図１６（Ａ）に拡大図示するように、磁化固定層２２２下の反強磁性体層２２１又は配線層２２０を加工するものである。

この結果、記憶層２２４と磁化固定層２２２とは、上述した第１の実施の形態のように（図６（Ｃ）に示したように）合わせずれ量ｘ１を考慮する必要がなく、常にほぼ同じ形状に加工されることになる。従って、図１７（Ａ）にはその平面形状を示すが、磁化固定層２２２からの漏洩磁界２４０の変動はなくなる。

こうした形状については、実際にはパターンＡによって記憶層２２４をパターニングした後に図１４（８）に示したように、記憶層２２４及び磁化固定層２２２の側面にはこれらを保護するようにＳｉＮ_ｘ膜２３３をサイドウォールとして形成するので、図１６（Ｂ）に示すように記憶層パターンＡ１とサイドウォールパターンＡ２とが合わさった形状となる（但し、このようなサイドウォールを形成しないときは図１６（Ａ）のパターンＡとなる）。従って、図１６（Ｂ）に示すように、パターンＡは、図１６（Ａ）に示したパターンＡよりもサイドウォールの厚さ分ｄだけ僅かに拡がった実質的に同一パターンの相似形となり、図１７（Ｂ）に示すように、記憶層２２４の直下ではこれよりもｄだけ僅かに拡がった相似形のパターンに引き出し電極２３５が形成されることになる。

いずれの場合でも、磁化固定層２２２は、パターンＡ下では記憶層２２４と一致した形状（図１７（Ａ）、（Ｂ））になる。

このように、記憶層２２４との長軸方向の両側の端辺２２４Ａ、２２４Ｂは、は磁化固定層２２２の両端辺２２２Ａ、２２２Ｂとほぼ同じ位置に自己整合的に形成することができる。

このように、本実施の形態によれば、記憶層２２４は、その長軸方向における端辺が磁化固定層２２２の端辺と一致した形状となるので、図１８（Ａ）、（Ｂ）に示すように、磁化固定層２２２からの漏洩磁界２４０は、記憶層２２４の長軸方向の両側においてばらつきがなく、その変動はなくなり、書き込み特性が向上し、消費電力が低減する。また、記憶層２２４は、その短軸方向でも磁化固定層２２２と端辺が一致しているので、そこからの漏洩磁界のばらつきもない。

第３の実施の形態
図１９〜図２１は、本発明の第３の実施の形態を示すものである。

まず、図１９（１）に示すように、例えば６００ｎｍの厚さのＡｌメタル配線３０１上にＨＤＰによるＣＶＤでＳｉＯ_ｘ絶縁膜３０２を例えば８００ｎｍの厚さに、Ｐ−ＴＥＯＳ膜によるＳｉＯ_ｘ絶縁膜３０３を例えば１２００ｎｍの厚さに順次堆積後、メタル３０１上に例えば７００ｎｍ厚の絶縁膜３０３を残すようにＣＭＰする。次に、リソグラフィ及びエッチング技術により、下地メタル３０１と電気的に接続するためのヴィア３００を開孔し、ＷをＣＶＤ後にＣＭＰしてＷからなるプラグ３０４を形成する。次に、プラズマＣＶＤによるＳｉＮ_ｘ膜３０５を例えば５０ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜３０６を例えば４００ｎｍの厚さに順次堆積する。

次に、図１９（２）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜３０６の所定部分をエッチングして抜いた後、更にＳｉＮ_ｘ膜３０５をエッチングして配線溝３０７を形成し、次にＴａ／ＴａＮ／Ｃｕシード層を順次スパッタで堆積した後（図示省略）、Ｃｕを電気めっきし、更にＣＭＰで配線溝３０７に下層配線及びワード線となるＣｕ配線３０８、３０９を埋め込む。

次に、図１９（３）に示すように、プラズマＣＶＤによりＳｉＮ_ｘ膜３１１を例えば５０ｎｍ厚に、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜３１２を例えば５０ｎｍ厚に堆積する。

次に図１９（４）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜３１２及びＳｉＮ_ｘ膜３１１をエッチングして、ＴＭＲ素子と下地配線３０８を接続するためのヴィア３１３を開孔する。

次に、図２０（５）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜３１２をエッチングして配線溝３１４を形成する。

次に、図２０（６）に示すように、バリアメタル（図示せず）と埋め込み配線用メタル３１５Ａをスパッタにより堆積した後、図２０（７）に示すように、ＣＭＰによりヴィア３１３及び配線溝３１４にメタル配線３１５を埋め込む。バリアメタルはＴｉ又はＴａ等、配線用メタルは窒化チタン、窒化タンタル等を用いる。

次に、図２１（８）に示すように、バリア層（図示省略）、反強磁性体層３２１、強磁性体層（磁化固定層）３２２、トンネル絶縁膜（トンネルバリア層）３２３、強磁性体層（磁化自由層又は記憶層）３２４、キャップ層３２５を順次ＰＶＤ法で堆積する。ここで、バリア層には窒化チタン、タンタル、窒化タンタル等を用いる。反強磁性体層３２１には例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を用いる。強磁性体層３２２にはニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層３２２は、下地の反強磁性体層３２１との交換結合によって磁化の方向がピニングされる。トンネル絶縁膜３２３には通常、アルミナ（Ａｌ₂Ｏ₃）を用い、これは０．５〜５ｎｍと非常に薄いため、ＡＬＤ法、又はＡｌをスパッタで堆積後にプラズマ酸化を行うといった方法で形成する。上部の強磁性体層３２４にもニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層３２４は、外部印加磁場によって磁化の方向を下層の強磁性体層３２２に対して平行又は反平行に変えることができる。キャップ層３２５はバリア層と同一材料であってよい。このキャップ層上には、プラズマＣＶＤによるＳｉＮ_ｘ膜３３１を例えば１００ｎｍの厚さに堆積する。

次に、図２１（９）に示すように、フォトレジスト３３０（マスクパターンＡ）をマスクに反応性イオンエッチング技術でＳｉＮ_ｘ膜３３１をパターニングする。

次に、図２２（１０）に示すように、フォトレジスト３３０を除去した後、ＳｉＮ_ｘ膜３３１をマスクにして、反応性イオンエッチングにより、少なくとも下層の強磁性体層３２２までエッチングする。このエッチングの終点はバリア層（図示省略）又は反強磁性体層３２１上まで進行するように設定する。好ましくは、反強磁性体層３２１はエッチングされるのがよい。反強磁性体層３２１を残すと、一般的に反強磁性体材料と下地材料のエッチング特性が大きく異なるために、エッチングが２回必要となり、プロセスが複雑になる。なお、キャップ層３２５上にＳｉＮ_ｘ層３３１が例えば３０ｎｍ以上の厚さで残るようにする。このエッチングに用いる反応ガスは、Ｃｌを含んだハロゲンガス又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に、図２２（１１）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜３４１を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜３４１及びＳｉＮ_ｘ膜３３１を研磨して平坦化し、ＴＭＲ素子３３６の最上層のキャップ層３２５を露出させる。次に、標準的な配線形成技術によって、ビット線３４２及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズマＣＶＤによるシリコン窒化膜（図示省略）を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を終了し、ＭＲＡＭ３３７を完成する。

上記したＭＲＡＭ３３７の構造とその製造プロセスにおいて、注目すべきことは、図２２（１０）に示したように強磁性体層（記憶層）３２４をエッチングでパターニングする際に用いるマスクパターンＡで、強磁性体層３２４と同一形状にその下層の磁化固定層３２２も加工することである。

この結果、記憶層３２４と磁化固定層３２２とは、上述した第１の実施の形態のように（図６（Ｃ）に示したように）合わせずれ量ｘ１を考慮する必要がなく、常にほぼ同じ形状に加工されることになる。その形状は、図１７（Ａ）に示したものと同様である。従って、上述した第２の実施の形態と同様、磁化固定層３２２からの漏洩磁界の変動はなくなる。

また、読み出し配線３１５は、図２０（５）〜（７）に示した工程で所定パターンに形成した配線溝３１４に埋め込まれるため、上述した第１及び第２の実施の形態における配線１３５、２３５のようにＴＭＲ素子の加工時にマスクパターンＢを用いて加工する必要がない。このため、ＴＭＲ素子の加工に影響を与えることなしに配線３１５を予め容易に形成することができ、その信頼性も良好である。

第４の実施の形態
図２３〜図２４は、本発明の第４の実施の形態を示すものである。

まず、図２３（１）に示すように、例えば６００ｎｍ厚の下層のＡｌメタル配線４０１上にＨＤＰによるＣＶＤでＳｉＯ_ｘ絶縁膜４０２を例えば８００ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤでＳｉＯ_ｘ絶縁膜４０３を例えば１２００ｎｍの厚さに順次堆積後、メタル４０１上に例えば７００ｎｍ厚の絶縁膜４０３を残すようにＣＭＰする。次に、リソグラフィ及びエッチング技術により、下地メタル４０１と電気的に接続するためのヴィア４００を開孔し、ＷをＣＶＤ後にＣＭＰしてＷからなるプラグ４０４を形成する。次に、プラズマＣＶＤによるＳｉＮ_ｘ膜４０５を例えば５０ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜４０６を例えば４００ｎｍの厚さに順次堆積する。

次に、図２３（２）に示すように、フォトレジスト（図示せず）をマスクに絶縁膜４０６の所定箇所をエッチングして抜いた後、更にＳｉＮ_ｘ膜４０５をエッチングして配線溝４０７を形成し、次に、Ｔａ／ＴａＮ／Ｃｕシード層を順次スパッタで堆積した後（図示省略）、Ｃｕを電気めっきし、更にＣＭＰで配線溝４０７に下層配線及びワード線となるＣｕ配線４０８、４０９を埋め込む。

次に、図２３（３）に示すように、上述した第３の実施の形態における図１９（３）〜図２０（７）の工程と同様にして、プラズマＣＶＤによりＳｉＮ_ｘ膜４１１を例えば５０ｎｍの厚さに、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜４１２を例えば５０ｎｍの厚さに堆積した後、フォトレジストをマスクに絶縁膜４１２及びＳｉＮ_ｘ膜４１１をエッチングして、ＴＭＲ素子と下地配線４０８を接続するためのヴィア４１３を開孔し、次に、フォトレジストをマスクに絶縁膜４１２をエッチングして配線溝４１４を形成し、更に、バリアメタル（図示せず）と埋め込み配線用メタルをスパッタにより堆積した後、ＣＭＰによりヴィア４１３及び配線溝４１４にメタル４１５を埋め込む。バリアメタルはＴｉ又はＴａ等、配線用メタルは窒化チタン、窒化タンタル等を用いる。

次に、図２４（４）に示すように、バリア層（図示省略）、反強磁性体層４２１、強磁性体層（磁化固定層）４２２、トンネル絶縁膜（トンネルバリア層）４２３、強磁性体層（磁化自由層又は記憶層）４２４、キャップ層４２５を順次ＰＶＤ法で堆積する。ここで、バリア層には窒化チタン、タンタル、窒化タンタル等を用いる。反強磁性体層４２１には例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を用いる。強磁性体層４２２にはニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層４２２は、下地の反強磁性体層４２１との交換結合によって磁化の方向がピニングされる。トンネル絶縁膜４２３には通常、アルミナ（Ａｌ₂Ｏ₃）を用い、これは０．５〜５ｎｍと非常に薄いため、ＡＬＤ法、又はＡｌをスパッタで堆積後にプラズマ酸化を行うといった方法で形成する。上部の強磁性体層４２４にもニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層４２４は、外部印加磁場によって磁化の方向を下層の強磁性体層４２２に対して平行又は反平行に変えることができる。キャップ層４２５はバリア層と同一材料であってよい。このキャップ層上には、プラズマＣＶＤによるＳｉＮ_ｘ膜４３１を例えば１００ｎｍの厚さに堆積する。

次に、図２４（５）に示すように、上述した第３の実施の形態における図２１（９）及び図２２（１０）と同様にして、フォトレジスト（マスクパターンＡ）をマスクに反応性イオンエッチング技術でＳｉＮ_ｘ膜４３１をパターニングした後、フォトレジストを除去し、ＳｉＮ_ｘ膜４３１をマスクにして、反応性イオンエッチングにより、少なくとも下層のトンネル絶縁膜４２３までエッチングし、キャップ層４２５及び強磁性体層４２４をパターンＡに加工する。

次に、図２４（６）に示すように、全面にパシベーション用の絶縁膜４３２をＣＶＤにより堆積する。このパシベーション膜４３２はプラズマＣＶＤによるＳｉＯ₂膜、ＳｉＮ_ｘ膜、Ａｌ₂Ｏ₃膜である。

次に、図２５（７）に示すように、ＳｉＮ_ｘ膜４３１をマスクに反強磁性体層４２１下のバリアメタルまで異方性エッチングする。このとき、形成されたＴＭＲ素子４３６のトンネル絶縁膜４２３及びその上部の強磁性体層４２４の少なくとも一部はパシベーション膜４３２で保護されると共に、このパシベーション膜４３２が、サイドウォールとして作用し、このサイドウォールの厚み分だけ磁化固定層４２２が記憶層４２４よりも僅かに大きいサイズとなる。この拡大分は、記憶層４２４の長軸方向において両側で同等である。

次に、図２５（８）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜４４１を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜４４１及びＳｉＮ_ｘ膜４３１を研磨して平坦化し、ＴＭＲ素子４３６の最上層のキャップ層４２５を露出させる。次に、標準的な配線形成技術によって、ビット線４４２及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズマＣＶＤによるシリコン窒化膜（図示省略）を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を終了し、ＭＲＡＭ４３７を完成する。

上記したＭＲＡＭ４３７の構造とその製造プロセスにおいて、注目すべきことは、図２４（５）に示したように強磁性体層（記憶層）４２４をエッチングでパターニングする際に用いるパターンＡとほぼ同じパターンで、強磁性体層４２４と同一形状にその下層の磁化固定層４２２も加工することである。

この結果、記憶層４２４と磁化固定層４２２とは、上述した第１の実施の形態のように（図６（Ｃ）に示したように）合わせずれ量ｘ１を考慮する必要がなく、常に実質的に同じ形状に加工されることになる。その形状は、図１７（Ａ）に示したものと同様であるので、上述した第２の実施の形態と同様、磁化固定層４２２からの漏洩磁界の変動はなくなる。なお、上記したように、ＴＭＲ素子４３６の構成層のうち少なくとも強磁性体層４２４、トンネル絶縁膜４２３（更には、磁化固定層４２２）の側面がパシベーション膜４３２で保護されるので、信頼性が高い。

また、読み出し用配線４１５は、図２３（３）に示した工程で所定パターンに形成した配線溝４１４に埋め込まれるため、上述した第１及び第２の実施の形態における配線１３５、２３５のようにＴＭＲ素子の加工時にパターンＢを用いて加工する必要がない。このため、ＴＭＲ素子の加工に影響を与えることなしに配線４１５を予め容易に形成することができ、その信頼性も良好である。

第５の実施の形態
図２６〜図２９は、本発明の第５の実施の形態を示すものである。

まず、図２６（１）に示すように、例えば６００ｎｍ厚の下層のＡｌメタル配線５０１上にＨＤＰによるＣＶＤでＳｉＯ_ｘ絶縁膜５０２を例えば８００ｎｍ厚に、Ｐ−ＴＥＯＳによるＣＶＤでＳｉＯ_ｘ絶縁膜５０３を例えば１２００ｎｍ厚に順次堆積後、メタル配線５０１上に例えば７００ｎｍ厚の絶縁膜５０３を残すようにＣＭＰを行う。次に、リソグラフィ及びエッチング技術により、下層メタル配線５０１と電気的に接続するためのヴィア５００を開孔し、タングステンＷをＣＶＤ後にＣＭＰして、Ｗからなるプラグ５０４を形成する。次に、プラズマＣＶＤによりＳｉＮ_ｘ膜５０５を例えば５０ｎｍ厚、Ｐ−ＴＥＯＳによるＣＶＤで絶縁膜５０６を例えば４００ｎｍ厚に順次堆積する。

次に、図２６（２）に示すように、上述した第１の実施の形態における図１（２）、（３）の工程と同様に、絶縁膜５０６をエッチングして部分的に抜いた後、更にＳｉＮ_ｘ膜５０５をエッチングして配線溝５０７を形成し、Ｔａ／ＴａＮ／Ｃｕシード層を順次スパッタで堆積した後、Ｃｕを電気めっきし、更にＣＭＰにより配線溝５０７に下層配線及びワード線となるＣｕ配線５０８、５０９を埋め込む。

次に、図２６（３）に示すように、Ａｌ₂Ｏ₃膜５１１を例えば２００ｎｍの厚さに堆積し、続いて下部電極層５２０、バリア層（図示省略）、例えば３０ｎｍ厚の反強磁性体層５２１、例えば５ｎｍ厚の強磁性体層（磁化固定層）５２２、例えば１．５ｎｍ厚のトンネル絶縁膜５２３、例えば４ｎｍ厚の強磁性体層（磁化自由層又は記憶層）５２４、例えば５ｎｍ厚のキャップ層５２５を順次ＰＶＤ法で堆積する。Ａｌ₂Ｏ₃膜５１１からキャップ層５２５までは同一の装置内で形成してもよい。ここで、下部電極層５２０には窒化チタン、タンタル、窒化タンタル等、バリア層には窒化チタン、タンタル、窒化タンタル等を用いる。下部電極層５２０とバリア層とは同１層でもよい。反強磁性体層５２１には例えば鉄−マンガン、ニッケル−マンガン、プラチナ−マンガン、イリジウム−マンガン等を用いる。強磁性体層５２２にはニッケル、鉄、コバルト又はこれらの合金材料等を用いる。強磁性体層５２２は、下地の反強磁性体層５２１との交換結合によって磁化の方向がピニングされる。トンネル絶縁膜５２３には通常、アルミナ（Ａｌ₂Ｏ₃）を用い、これは０．５〜５ｎｍと非常に薄いため、ＡＬＤ法、又はＡｌをスパッタで堆積後にプラズマ酸化を行うといった方法で形成する。上部の強磁性体層５２４にもニッケル、鉄、コバルト又はこれらの合金材料等を用いる。この強磁性体層５２４は、外部印加磁場によって磁化の方向を下層の強磁性体層５２２に対して平行又は反平行に変えることができる。キャップ層５２５はバリア層と同一材料であってよい。

次に、図２７（４）に示すように、フォトレジスト（図示せず）をマスクに反応性イオンエッチング技術により、下地と接続するためのヴィア５２６を形成する。このとき、まずフォトレジストをマスクにキャップ層５２５又は強磁性体層５２４をエッチング後に、フォトレジストを除去し、下層の各層を同一パターンにエッチングしてよい。

次に、図２７（５）に示すように、全面にコンタクト配線５２７を例えば５０ｎｍの厚さに、プラズマＣＶＤによるＳｉＮ_ｘ膜５３１を例えば７０ｎｍの厚さに堆積する。コンタクト配線５２７には窒化チタン、タンタル、窒化タンタル等を用いる。

次に、図２７（６）に示すように、フォトレジスト５３０（マスクパターンＡ）をマスクに反応性イオンエッチング技術でＳｉＮ_ｘ膜５３１をパターニングする。このパターンは、ＴＭＲ素子の記憶層パターン５３０ａと、ヴィアコンタクトパターン５３０ｂとからなっている。

次に、図２８（７）に示すように、フォトレジスト５３０を除去後、ＳｉＮ_ｘ膜５３１をマスクに反応性イオンエッチングにより、コンタクト配線５２７、キャップ層５２５及び上部の強磁性体層５２４をエッチングする。エッチングは、上部の強磁性体層５２４からトンネル絶縁膜５２３上まで（又はトンネル絶縁膜５２３まで）行うように条件を設定する。この際、ＴＭＲ素子上にＳｉＮ_ｘ膜５３１が例えば３０ｎｍ以上の厚さに残るようにする。また、ヴィア５２６のあるコンタクト部もマスク５３１でカバーされるようにする。エッチングガスは、Ｃｌを含んだハロゲンガス、又はＣＯにＮＨ₃を添加したガス系等を用いる。

次に、図２８（８）に示すように、Ａｌ₂Ｏ₃膜５３２を例えば１０ｎｍの厚さにスパッタ法により堆積し、更にプラズマＣＶＤによりＳｉＮ_ｘ膜５３３を例えば５０ｎｍの厚さに堆積する。

次に、図２８（９）に示すように、フォトレジスト５３４（マスクパターンＢ）をマスクにＳｉＮ_ｘ膜５３３及びＡｌ₂Ｏ₃膜５３２をエッチングする。

次に、図２９（１０）に示すように、ＳｉＮ_ｘ膜５３１とＳｉＮ_ｘ膜５３３をマスクに、トンネル絶縁膜５２３がある場合にはその不要部分、下層の強磁性体層５２２、下地の反強磁性体層５２１、バリア層（図示省略）をエッチングして、磁化固定層５２２をパターン化すると共に、下地に接続する配線パターン（読み出し配線）５３５を形成する。

次に、図２９（１１）に示すように、ＳｉＯ₂又はＡｌ₂Ｏ₃等の絶縁膜５４１を全面にＣＶＤ又はＰＶＤ法で堆積した後、ＣＭＰによって絶縁膜５４１を平坦化する。

次に、図２９（１２）に示すように、リソグラフィ及びエッチング技術により、ＴＭＲ素子５３６と電気的に接続するためのヴィア５４３を開孔し、標準的な配線形成技術によって、ビット線５４２及び周辺回路の配線（図示省略）、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズマシリコン窒素膜（図示省略）を堆積し、ボンディングパッド部を開口してＬＳＩのウェーハプロセス工程を終了し、ＭＲＡＭ５３７を完成する。

上記したＭＲＡＭ５３７の構造とその製造プロセスにおいて、注目すべきことは、図２７（６）及び図２８（７）に示したように、強磁性体層（記憶層）５２４をエッチングでパターニングする際に用いる図６（Ａ）に拡大図示されたと同様のパターンＡと、図２８（９）及び図２９（１０）に示したように強磁性体層（磁化固定層）５２２をエッチングでパターニングする際に用いる図６（Ｂ）に拡大図示されたと同様のパターンＢとについて、図６（Ｃ）に拡大して明示したように、これらの両パターンが重なる部分において、パターンＢと比べてパターンＡの方が、少なくともエッチングの寸法変換量及び露光装置で決まる合わせずれ量ｘ１と同等若しくはそれより大きく設定されていることである。

この結果、上述した第１の実施の形態と同様に、パターンＡにより記憶層５２４がパターニングされると共に、パターンＡの拡大部分をマスクとして下層の磁化固定層５２２も同一形状にパターニングされることになる。

こうした形状については、上記の例でのパターンＡは、記憶層５２４のパターニング後に図２９（１０）に示したように、記憶層５２４の側面にはこれを保護するようにＳｉＮ_ｘ膜５３３をサイドウォールとして形成するので、上述した第１の実施の形態における図８（Ａ）に示したように、パターンＡよりもサイドウォールの厚さの分だけ僅かに拡がった実質的に同一パターンの相似形となり、記憶層５２４の直下ではこれよりも僅かに拡がった相似形のパターンに磁化固定層５２２（更には引き出し電極５３５）が形成されることになる。この拡大分は、記憶層５３４の長軸方向において一対存在するが、これらは実質的に同一である。

いずれの場合でも、磁化固定層５２２（更には配線層又は引き出し電極５３５）は、パターンＡ下では記憶層５２４と一致した形状、或いは実質的に同一距離だけ拡がった形状になる。

このように、記憶層５２４の長軸方向の両側の端辺は磁化固定層５２２の両端辺とほぼ同じ位置か或いは同じ距離に位置するように、自己整合的に形成することができる。

このように、本実施の形態によれば、記憶層５２４の長軸方向において磁化固定層５２２と一致した形状若しくは相似形となるので、図１１（Ａ）、（Ｂ）に示したと同様、磁化固定層５２２からの漏洩磁界は、記憶層５２４の長軸方向の両側においてばらつきがなく、その変動はなくなり、書き込み特性が向上し、消費電力が低減する。

また、図２７（４）〜図２９（１０）に示したように、下部電極層５２０の上にＴＭＲ素子の各構成材料層５２１〜５２５を積層し、この積層体と絶縁層５１１の所定位置を貫通して読み出し用のヴィア５２６を形成し、素子構成材料層のうち導電性の構成材料層の少なくとも１層に接続された導電層をコンタクト配線５２７としてヴィア５２６に被着し、更にコンタクト配線５２７と素子構成材料層とを加工してＴＭＲ素子５３６を形成すると共に、このＴＭＲ素子５３６の導電性の素子構成層をヴィア５２６の周囲において下部電極層５２０と共に配線５２７に接続して残している。また、キャップ層５２５は、その上の配線材５２７を介してビット線５４２に接続されている。

このため、ＴＭＲ素子５３６の導電性の素子構成層が下部電極層５２０と共に、ヴィア５２６に臨む位置まで設けられ、この位置において、ヴィア５２６に被着された配線５２７に接続されることになるので、読み出し配線（引き出し電極）のコンタクト抵抗が十分に低下し、また配線の設計が容易となる。また、図２７（４）に示した工程でマスクのフォトレジストをアッシングで除去する際、ヴィア５２６の底面上に強磁性体層５２４等が存在しているために、ヴィア５２６の表面が保護され、汚染されることはない。また、ビット線５４２のコンタクト抵抗は、配線材５２７の存在によって小さくすることができる。

また、図２６（３）において、配線５０８、５０９をダマシンで形成した後に絶縁膜５１１からＴＭＲ素子のキャップ層５２５までを同一スパッタ装置で堆積させることにより、ＴＡＴ（Turn Around Time）の短縮、汚染防止が可能になる。しかも、図２７（６）〜図２９（１０）に示したように、ＴＭＲ素子５３６とバイパス配線５３５とを自己整合的に形成することができるので、マスク上、バイバスパターンの幅をＴＭＲ素子パターンの幅に対し、プロセス及び露光装置で決まる合わせずれの長さより小さくすることができる。

上述した各実施の形態は、本発明の技術的思想に基づいて種々に変形することができる。

例えば、ＴＭＲ素子を含めてＭＲＡＭを構成する各層の材料及び膜厚等は適宜変更してもよく、またＭＲＡＭの形成プロセスも上述した実施の形態に限定するものではない。

また、本発明はＭＲＡＭに好適であるが、磁化可能な磁性層を有するメモリ素子からなる他の磁気メモリ装置にも適用可能であり、またＭＲＡＭは磁化方向を固定してＲＯＭ（Read Only Memory）的に使用することもできる。

本発明の第１の実施の形態によるＭＲＡＭの製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスに用いるマスクパターンの各平面図(Ａ)、(Ｂ)、(Ｃ)である。同、ＴＭＲ素子の主要部の各平面図(Ａ)、(Ｂ)、(Ｃ)である。同、製造プロセスに用いるマスクパターンの各平面図(Ａ)、(Ｂ)、(Ｃ)である。同、ＴＭＲ素子の主要部の各平面図(Ａ)、(Ｂ)、(Ｃ)である。同、製造プロセスに用いる他のマスクパターンの平面図である。同、ＭＲＡＭのＴＭＲ素子における漏洩磁界を示す、図７(Ｃ)のＡ−Ａ線及び図９(Ｃ)のＢ−Ｂ線に沿う概略断面図(Ａ)、(Ｂ)である。本発明の第２の実施の形態によるＭＲＡＭの製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスに用いるマスクパターンの各平面図(Ａ)、(Ｂ)である。同、ＴＭＲ素子の主要部の各平面図(Ａ)、(Ｂ)である。同、ＭＲＡＭのＴＭＲ素子における漏洩磁界を示す概略断面図(Ａ)、(Ｂ)である。本発明の第３の実施の形態によるＭＲＡＭの製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。本発明の第４の実施の形態によるＭＲＡＭの製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。本発明の第５の実施の形態によるＭＲＡＭの製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。同、製造プロセスを示す概略断面図である。ＭＲＡＭのＴＭＲ素子の概略斜視図である。ＭＲＡＭのメモリセル部の一部の概略斜視図である。ＭＲＡＭのメモリセルの概略断面図である。ＭＲＡＭの等価回路図である。ＭＲＡＭの書き込み時の磁界応答特性図である。ＭＲＡＭの読み出し動作原理図である。従来例によるＭＲＡＭのＴＭＲ素子の記憶層と引き出し電極(磁化固定層)との位置関係を示す平面図(Ａ)、(Ｂ)である。同、ＭＲＡＭのＴＭＲ素子における漏洩磁界を示す、図３６(Ｂ)のＣ−Ｃ線に沿う概略断面図である。同、漏洩磁界のばらつきによる書き込み特性の変動を説明する磁界応答特性図である。

符号の説明

１０１、２０１、３０１…下層メタル配線、
１０２、１０３、１０６、１４１、２０２、２０３、２０６、２４１、３０２、３０３、３０６、３１２、３４１、４０２、４０３、４０６、４１２、４３２、４４１、５０２、５０３、５０６、５４１…絶縁膜（ＳｉＯ_ｘ等）、
１０５、１１１、１３１、１３３、２０５、２１１、２３３、３０５、３１１、３３１、４０５、４１１、４３１、５０５、５３１、５３３…ＳｉＮ_ｘ膜、
１０８、２０８、３０８、４０８、５０８…Ｃｕ配線（下層配線）、
１０９、２０９、３０９、４０９、５０９…Ｃｕ配線（ワード線）、
１１３、２１３、３１３、４１３、５２６、５４３…ヴィア（接続孔）、
１２１、２２１、３２１、４２１、５２１…反強磁性体層、
１２２、２２２、３２２、４２２、５２２…強磁性体層（磁化固定層）、
１２３、２２３、３２３、４２３、５２３…トンネル絶縁膜（トンネルバリア層）、
１２４、２２４、３２４、５２４…強磁性体層（磁化自由層又は記憶層）、
１２５、２２５、３２５、４２５、５２５…キャップ層、
１３０、２３０、３３０、５３０ａ、５３０ｂ…フォトレジスト（マスクパターンＡ）、
１３２、２３２、５１１…Ａｌ₂Ｏ₃膜、
１３４、２３４、５３４…フォトレジスト（マスクパターンＢ）、
１３５、２３５、５３５…引き出し電極、
１３６、２３６、３３６、４３６、５３６…ＴＭＲ素子、
１３７、２３７、３３７、４３７、５３７…ＭＲＡＭ、
１４０、２４０…漏洩磁界、１４２、２４２、３４２、４４２、５４２…ビット線、
３１４、４１４…配線溝、３１５、４１５、５２７…配線、５２０…下部電極層、
ｘ１…合わせずれ量、ｄ…端辺間の距離

Claims

磁化固定層としての第１の磁性体層と、磁化方向の変化が可能な磁化自由層としての第２の磁性体層との間にトンネルバリア層が挟着されてなるトンネル磁気抵抗素子を有し、前記第２の磁性体層のスピン方向が前記第１の磁性体層のスピン方向に対し平行又は反平行となることによって情報を記憶し、前記トンネル磁気抵抗素子とは電気的に絶縁されている第１の導電性配線と、この第１の導電性配線に交差して前記トンネル磁気抵抗素子に電気的に接続されている第２の導電性配線とを有する、磁気メモリ装置において、
前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺と前記第１の磁性体層の一対の端辺とに関し、前記第２の磁性体層の一方の端辺と、これと同じ側にある前記第１の磁性体層の一方の端辺との間の距離が、前記第２の磁性体層の他方の端辺と、これと同じ側にある前記第１の磁性体層の他方の端辺との間の距離と実質的に同じである
ことを特徴とする、磁気メモリ装置。
前記第２の磁性体層の少なくとも前記一対の端辺のそれぞれに、絶縁性のサイドウォールが設けられ、これらのサイドウォールの側端面の位置と前記第１の磁性体層の側端面の位置とが一致している、請求項１に記載した磁気メモリ装置。
磁化固定層としての第１の磁性体層と、磁化方向の変化が可能な磁化自由層としての第２の磁性体層との間にトンネルバリア層が挟着されてなるトンネル磁気抵抗素子を有し、前記第２の磁性体層のスピン方向が前記第１の磁性体層のスピン方向に対し平行又は反平行となることによって情報を記憶し、前記トンネル磁気抵抗素子とは電気的に絶縁されている第１の導電性配線と、この第１の導電性配線に交差して前記トンネル磁気抵抗素子に電気的に接続されている第２の導電性配線とを有する、磁気メモリ装置において、
前記第２の磁性体層の磁気モーメントの方向に存在する、前記第２の磁性体層の一対の端辺のそれぞれと、前記第１の磁性体層の一対の端辺のそれぞれとが互いに同一位置にある
ことを特徴とする、磁気メモリ装置。
前記第１の磁性体層が前記第２の磁性体層とほぼ同一パターンに重なり合っていると共に、この同一パターン部における一対の前記端辺間の長さよりも小さい幅で前記トンネル磁気抵抗素子の読み出し用配線と同一パターンに重なり合ったパターン部を連設して有している、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
前記第１の磁性体層がその全域において前記第２の磁性体層とほぼ同一パターンに重なり合っている、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔が形成され、この接続孔から前記絶縁層上にかけて、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層が読み出し用配線として設けられている、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔が形成され、この接続孔から前記絶縁層上にかけて読み出し用配線としての導電層が形成され、この導電層上に、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層が設けられている、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔が形成され、前記トンネル磁気抵抗素子の構成層のうち導電性の素子構成層の少なくとも１層が、前記絶縁層上に前記接続孔に臨む位置まで設けられ、この位置において前記導電性の素子構成層の少なくとも１層に接続された導電層が前記接続孔に被着されている、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
前記第１の磁性体層と前記第２の磁性体層との間に絶縁体層が前記トンネルバリア層として挟持され、前記第１の導電性配線及び前記第２の導電性配線にそれぞれ電流を流すことによって誘起される磁界で前記第２の磁性体層を所定方向に磁化して情報を書き込み、この書き込み情報を前記第２の導電性配線と読み出し用配線との間のトンネル電流で読み出すように構成された、請求項１〜３のいずれか１項に記載した磁気メモリ装置。
請求項１又は２に記載した磁気メモリ装置の製造方法であって、
前記第２の磁性体層を所定パターンに形成する工程と、
前記第２の磁性体層の側面にサイドウォールを形成する工程と、
このサイドウォール及び前記第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成する工程と
を有する、磁気メモリ装置の製造方法。
請求項３に記載した磁気メモリ装置の製造方法であって、
前記第２の磁性体層を所定パターンに形成する工程と、
前記第２の磁性体層下にこれと同一パターンに前記第１の磁性体層を形成する工程と
を有する、磁気メモリ装置の製造方法。
請求項３に記載した磁気メモリ装置の製造方法であって、
前記第２の磁性体層と前記第１の磁性体層とを同一のマスクによってそれぞれ形成する工程
を有する、磁気メモリ装置の製造方法。
前記第１の磁性体層を前記第２の磁性体層とほぼ同一パターンに重ねて形成する際、前記第２の磁性体層を形成するのに用いるマスクパターンの長さよりも小さい幅部分を有するマスクパターンによって、前記第２の磁性体層下に前記第１の磁性体層を形成すると同時に、この第１の磁性体層を前記トンネル磁気抵抗素子の読み出し用配線と同一パターンに重なり合ったパターン部に連設して形成する、請求項１０〜１２のいずれか１項に記載した磁気メモリ装置の製造方法。
前記第２の磁性体層を形成するのに用いるマスクパターンを、前記第１の磁性体層を形成するのに用いるマスクパターンに対し合わせずれ量又はそれ以上の大きさに形成する、請求項１３に記載した磁気メモリ装置の製造方法。
前記第１の磁性体層をその全域において前記第２の磁性体層とほぼ同一パターンに重ねて形成する、請求項１０〜１２のいずれか１項に記載した磁気メモリ装置の製造方法。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔を形成し、この接続孔から前記絶縁層上にかけて、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層を読み出し用配線として形成する、請求項１０〜１２のいずれか１項に記載した磁気メモリ装置の製造方法。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層に読み出し用の接続孔を形成し、この接続孔から前記絶縁層上にかけて読み出し用配線としての導電層を形成し、この導電層上に、前記トンネル磁気抵抗素子の構成層のうち前記第２の磁性体層下にある導電性の素子構成層の少なくとも１層を形成する、請求項１０〜１２のいずれか１項に記載した磁気メモリ装置の製造方法。
前記トンネル磁気抵抗素子と前記第１の導電性配線との間の絶縁層上に前記トンネル磁気抵抗素子の構成材料を積層し、この積層体と前記絶縁層の所定位置を貫通して読み出し用の接続孔を形成し、前記素子構成材料層のうち導電性の素子構成材料層の少なくとも１層に接続された導電層を前記接続孔に被着し、更に前記導電層と前記素子構成材料層とを加工して、前記トンネル磁気抵抗素子を形成すると共に、このトンネル磁気抵抗素子の導電性の素子構成層を前記接続孔の周囲において前記導電層に接続して残す、請求項１０〜１２のいずれか１項に記載した磁気メモリ装置の製造方法。