JP2005294723A - 磁気記憶装置および磁気記憶装置の製造方法 - Google Patents
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Abstract
【課題】ビット線を周辺回路領域の配線と異なる配線層でしかも下層に形成することで、ビット線のみに磁性体層からなるクラッド構造を形成することが可能となり、ビット線で発生させた電流磁場の効率的利用により低消費電力化を可能にする。
【解決手段】半導体素子基板10にメモリセル領域2と周辺回路領域3とが搭載された磁気記憶装置1であって、メモリセル領域2は、書き込みワード線11と、それと立体的に交差するビット線12と、書き込みワード線11とビット線12との交差領域に設けた磁気抵抗効果素子13とを備え、周辺回路領域3の配線71はビット線12と異なる層の配線層からなり、かつビット線12は周辺回路領域3の配線71より下層の配線層で形成され、メモリセル領域2内のビット線12の両側面および磁気抵抗効果素子13に対向する面とは反対側の面に高透磁率層からなる磁性体層53,57が形成されている。
【選択図】図1
【解決手段】半導体素子基板10にメモリセル領域2と周辺回路領域3とが搭載された磁気記憶装置1であって、メモリセル領域2は、書き込みワード線11と、それと立体的に交差するビット線12と、書き込みワード線11とビット線12との交差領域に設けた磁気抵抗効果素子13とを備え、周辺回路領域3の配線71はビット線12と異なる層の配線層からなり、かつビット線12は周辺回路領域3の配線71より下層の配線層で形成され、メモリセル領域2内のビット線12の両側面および磁気抵抗効果素子13に対向する面とは反対側の面に高透磁率層からなる磁性体層53,57が形成されている。
【選択図】図1
Description
本発明は、磁気記憶装置および磁気記憶装置の製造方法に関し、詳しくは強磁性体のスピン方向が平行もしくは反平行によって抵抗値が変化することを利用して情報を記憶する不揮発性の磁気記憶装置および磁気記憶装置の製造方法に関するものである。
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及にともない、これを構成するメモリ素子やロジック素子等の素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。特に不揮発性メモリはユビキタス時代に必要不可欠の素子と考えられている。例えば、電源の消耗やトラブル、サーバーとネットワークが何らかの障害により切断された場合であっても、不揮発性メモリは個人の重要な情報を保護することができる。そして、不揮発性メモリの高密度化、大容量化は、可動部分の存在により本質的に小型化が不可能なハードディスクや光ディスクを置き換える技術としてますます重要になってきている。
また、最近の携帯機器は不要な回路ブロックをスタンバイ状態にしてでき得る限り消費電力を抑えようと設計されているが、高速ネットワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリとの無駄を無くすことができる。また、電源を入れると瞬時に起動できる、いわゆるインスタント・オン機能も高速の大容量不揮発性メモリが実現できれば可能になってくる。
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたFRAM(Ferro electric Random Access Memory)などがあげられる。しかしながら、フラッシュメモリは、書き込み速度がμ秒の桁であるため遅いという欠点がある。また構造が複雑なために高集積化が困難であり、しかも、アクセス時間が100ns程度と遅いという欠点がある。一方、FRAMにおいては、書き換え可能回数が1012回〜1014回で完全にスタティックランダムアクセスメモリ(DRAM)やダイナミックランダムアクセスメモリ(SRAM)に置き換えるには耐久性が低いという問題が指摘されている。また、強誘電体キャパシタの微細加工が難しいという課題も指摘されている。
これらの欠点を有さない不揮発性メモリとして注目されているのが、MRAM(Magnetic Random Access Memory)もしくはMR(Magneto Resistance)メモリと呼ばれる磁気メモリであり、近年のトンネル磁気抵抗効果素子(以下、TMR:という、TMRはTunnel Magnetic Resistanceの略)材料の特性向上により注目を集めるようになってきている(例えば、非特許文献1参照。)。
MRAMは、構造が単純であるため高集積化が容易であり、また磁気モーメントの回転により記憶を行うために、書き換え回数が大であると予測されている。またアクセス時間についても、非常に高速であることが予想され、既に100MHzで動作可能であることが報告されている(例えば、非特許文献2参照。)。また、GMR効果により高出力が得られるようになった現在では、大きく改善されてきている。
上述の通り、高速化・高集積化が容易という長所を有するMRAMではあるが、書き込みは、TMR素子に近接させて設けられたビット線と書き込み用ワード線に電流を流し、その発生磁界によって行う。TMR素子の記憶層(記憶層)の反転磁界は材料にもよるが、1.58kA/m〜15.8kA/m(20Oe〜200Oe)が必要であり、このときの電流は数mAから数十mAになる。これは消費電流の増大につながり、素子の低寿命化、発熱、消費電力の増加という半導体素子にとってはデメリットとなることが多い。
この消費電流が増大する問題を解決するために、書き込みワード線およびビット線の周りを磁性体層でシールドして、電流が発生する磁束を集中させる構造(以下 クラッド構造という)が提案されている(例えば、特許文献1参照。)。
図5に磁性体層により形成されるクラッド構造を用いたMRAMの一部を簡略化して示す概略斜視図を示す。図5に示すように、ワード線111の周りに対して、磁気抵抗効果型の記憶素子(例えばTMR素子)113側の面以外を第1磁性体層151で覆い磁束を記憶素子113に集中させるクラッド構造を形成している。同様に、ビット線112の周りに対して、記憶素子113側の面以外を第2磁性体層153で覆い磁束を記憶素子113に集中させるクラッド構造を形成している。
しかしながら、クラッド構造を用いることによって、磁場効率を高め素子の書き込み電流値を低減することが可能になる一方、メモリセル以外の周辺回路領域において、配線の周りを磁性層で覆うプロセスを適用した場合、プロセスが複雑になるため、微細な配線に適用することが困難になり高集積化を阻害する懸念がある。また、周辺回路領域では磁性層が配線面積を低減する為に配線抵抗を増加する懸念もある。この課題は、メモリセル部分のみにクラッド構造を形成して、メモリセル以外の周辺回路部にはクラッド構造を形成しない構造を有することによって解決することが可能になると考えられる。
次に、一般的なMRAMデバイスの断面構造を図6の概略構成断面図によって説明する。図6に示すように、メモリセル領域2のビット線212と、周辺回路領域3の配線271は同一マスクを用いてパターニングされ、同一配線層に形成される構造が一般的となっている。上記構成のビット線212において、メモリセル領域のみにクラッド構造を形成しようとする場合、例えば選択的にメモリセル部のみにクラッド材料となる磁性体膜を成膜するという方法が考えられる。また、メモリセル領域のビット線と周辺回路領域の配線を同一配線層で異なるマスクを用いて形成する方法が考えられる。
解決しようとする問題点は、メモリセル領域のビット線のみに磁性体層からなるクラッド構造を形成するための簡単なプロセスを構築することが困難な点である。以下、上記課題について、具体的に図7〜図9の製造工程図によって説明する。
図7(1)に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ(以下、トランジスタという)(図示せず)、センス線(図示せず)、上記選択素子やセンス線等に接続される各種接続電極(図示せず)等が形成された半導体素子基板10がある。この半導体素子基板10上には第1絶縁膜41が形成され、この第1絶縁膜41には、第1配線(以下、書き込みワード線11という)、磁気抵抗効果素子と選択素子に接続される接続電極31等が形成されている。また、第1絶縁膜41には位置合わせマーク81等が形成されていてもよい。上記書き込みワード線11は、後に説明する磁気抵抗効果素子13側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜51が形成されている。さらに第1絶縁膜41上には第2絶縁膜42が形成され、この第2絶縁膜42には、接続電極31の一部に接続される接続電極32が形成されている。さらに、上記第2絶縁膜42上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線15が形成されている。このバイパス線15は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線11と後に説明するビット線12との交差(例えば直交)領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子(以下、磁気抵抗効果素子13という)が形成されている。この磁気抵抗効果素子13上には電極(図示せず)が形成され、磁気記憶装置13は第3絶縁膜43により被覆されている。そして第3絶縁膜43表面は、上記電極が露出されるように、平坦化されている。
次に、上記第3絶縁膜43上にストッパ層441を成膜した後、層間絶縁膜442を成膜した第4絶縁膜44を形成する。上記ストッパ層441は例えば窒化シリコン(SiN)膜で形成され、上記層間絶縁膜442は、例えば、酸化シリコン(SiO2)膜、フッ素を含む酸化シリコン(SiOF)膜、炭素を含む酸化シリコン(SiOC)膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
次に、図7(2)に示すように、上記第4絶縁膜44にビット線を形成するための配線溝445および周辺回路領域の配線を形成するための配線溝446を形成する。例えば、配線溝445の底部には一部の接続電極31に達する接続孔447も形成する。その後、例えばスパッタリング法を用いて、上記各配線溝445、446、接続孔447の内面にバリアメタル層52、磁性体層53を成膜した後に、異方性エッチングによって、第4絶縁膜44の上および配線溝445、446底部および接続孔447底部の磁性体層53を除去する。その結果、配線溝445、446、接続孔447の各側壁に磁性体層53が残される。
次に、図7(3)に示すように、メモリセル領域を被覆するように、レジストマスク91を形成する。
次に、図8(4)に示すように、上記レジストマスク91をエッチングマスクに用いて、周辺回路領域の配線溝446、接続孔447の各側壁に形成されている磁性体層〔前記図7(2)参照〕をエッチングして除去する。上記エッチングは、例えばフッ酸過酸化水素水等の薬液処理により行うことができる。この薬液処理では、磁性体層53は選択的にエッチング除去され、レジストマスク91、第4絶縁膜44、第3絶縁膜43、接続電極31は十分にエッチング耐性を有する必要があるので、プロセスや材料の選択が課題となる。
次に、図8(5)に示すように、上記レジストマスク91〔前記図7の(3)参照〕を、例えば有機洗浄等によって除去する。上記レジストマスク91の除去では、第4絶縁膜44、第3絶縁膜43、接続電極31、配線溝445底部に露出する材料(例えば磁気抵抗効果素子13上に形成された電極、第3絶縁膜43、磁性体層53等)は、十分にエッチング耐性を有する必要があるので、プロセスや材料の選択が課題となる。
次に、図8(6)に示すように、上記各配線溝445、446および接続孔447の内面にバリアメタル層54を形成する。次いで、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅膜を成膜して、上記各配線溝445、446および接続孔447を銅膜55で埋め込む。その後、第4絶縁膜44上の余剰な銅膜(銅シード層も含む)55およびバリアメタル層54を、例えば化学的機械研磨法を用いて除去して、各配線溝445、446にビット線12および周辺回路領域の配線71を形成するとともに、上記接続孔447内部に配線71底部に接続するプラグ33を形成する。
次に、図9(7)に示すように、上記ビット線12、配線71を被覆するように、バリアメタル層56、磁性体層57、ハードマスク層58を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層58をパターニングし、さらにパターニングしたハードマスク層58をエッチングマスクに用いて、ビット線12上を被覆するように上記磁性体層57および上記バリアメタル層56を加工して、キャップ構造を形成する。すなわち、配線71上からハードマスク層58、磁性体層57、バリアメタル層56は除去される。この結果、ビット線12の側壁および上部を磁性体層53、57で覆う構造を形成することが可能になる。ただし、このプロセスを用いる場合には、周辺回路領域の配線71の表面に対してもエッチング処理を施すことになり、エッチングおよび後処理のプロセス条件の選択が課題となる。またこの処理によって、配線71に対してダメージがはいるので、配線71の信頼性も懸念される。
次に、図9(8)に示すように、ビット線12および配線71を被覆するように、ストッパ層451および層間絶縁膜452を成膜して第5絶縁膜45を形成する。次いで、第5絶縁膜45にビット線12と周辺回路領域の配線71とを接続するための接続配線を形成する配線溝456を形成する。次いで、上記配線溝456の内面にバリアメタル層59を形成し、さらに、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅を堆積して、上記配線溝456を銅膜60で埋め込む。その後、第5絶縁膜45上の余剰な銅膜(銅シード層も含む)60およびバリアメタル層59を、例えば化学的機械研磨法を用いて除去して、配線溝456にビット線12と周辺回路領域の配線71とを接続する接続配線72を形成する。
上記製造方法では、マスク工程は、ビット線と周辺回路領域の配線を形成するための配線溝の形成工程、周辺回路領域の磁性体層をエッチング除去するためのレジストマスクの形成工程、ビット線12上にのみ磁性体層をパターニングして形成する工程、接続配線72を形成するための配線溝456の形成工程の4工程で必要になり、ビット線形成工程以降の製造工程に占めるマスク工程の負荷が大きくなる。そのため、製造コストが高くなるという課題がある。
次に、磁気記憶装置の別の製造方法における課題を以下に説明する。この製造方法では、同一配線層を異なるマスクを用いてメモリセル領域のビット線と周辺回路領域の配線とを形成する。この場合、通常、銅配線を用いるため、配線溝に銅を埋め込んで形成する溝配線技術を用いる。このため、同一の配線層に対して2度の化学的機械研磨(以下、CMPという)工程を行う必要が生じるので、配線周辺の絶縁膜にディッシング等が発生するのを排除することが難しく、絶縁膜の平坦性や研磨制御性等に問題が生じるという点である。以下、上記課題について、具体的に図10〜図11の製造工程図によって説明する。
図10(1)に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ(以下、トランジスタという)(図示せず)、センス線(図示せず)、上記選択素子やセンス線等に接続される各種接続電極(図示せず)等が形成された半導体素子基板10がある。この半導体素子基板10上には第1絶縁膜41が形成され、この第1絶縁膜41には、第1配線(以下、書き込みワード線11という)、磁気抵抗効果素子と選択素子に接続される接続電極31等が形成されている。また、第1絶縁膜41には位置合わせマーク81等が形成されていてもよい。上記書き込みワード線11は、後に説明する磁気抵抗効果素子13側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜51が形成されている。さらに第1絶縁膜41上には第2絶縁膜42が形成され、この第2絶縁膜42には、接続電極31の一部に接続される接続電極32が形成されている。さらに、上記第2絶縁膜42上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線15が形成されている。このバイパス線15は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線11と後に説明するビット線12との交差(例えば直交)領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子(以下、磁気抵抗効果素子13という)が形成されている。この磁気抵抗効果素子13上には電極(図示せず)が形成され、磁気記憶装置13は第3絶縁膜43により被覆されている。そして第3絶縁膜43表面は、上記電極が露出されるように、平坦化されている。
次に、上記第3絶縁膜43上にストッパ層441を成膜した後、層間絶縁膜442を成膜した第4絶縁膜44を形成する。上記ストッパ層441は例えば窒化シリコン(SiN)膜で形成され、上記層間絶縁膜442は、例えば、酸化シリコン(SiO2)膜、フッ素を含む酸化シリコン(SiOF)膜、炭素を含む酸化シリコン(SiOC)膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
次に、図10(2)に示すように、上記第4絶縁膜44に周辺回路領域の配線を形成するための配線溝446を形成する。例えば、配線溝446の底部には一部の接続電極31に達する接続孔447も形成する。その後、例えばスパッタリング法を用いて、上記配線溝446、接続孔447の内面にバリアメタル層59を成膜する。次いで、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝446、接続孔447を銅膜60で埋め込む。その後、第4絶縁膜44上の余剰な銅膜(銅シード層も含む)60およびバリアメタル層59を、例えば化学的機械研磨法を用いて除去して、配線溝446に周辺回路領域の配線71を形成するとともに、上記接続孔447内部に配線71底部に接続するプラグ33を形成する。次いで、上記配線71を被覆するように、第4絶縁膜44上にストッパ層451を形成する。
次に、図10(3)に示すように、上記ストッパ層451および第4絶縁膜44にビット線を形成するための配線溝445を形成する。その後、例えばスパッタリング法を用いて、上記配線溝445の内面にバリアメタル層52、磁性体層53を成膜する。
次に、図11(4)に示すように、異方性エッチングによって、ストッパ層451上および配線溝445底部の磁性体層53を除去する。その結果、配線溝445の側壁にバリアメタル層52を介して磁性体層53が残される。この工程では、エッチバックおよびその後処理によるプロセスダメージが周辺回路領域の配線71に入る懸念があるので、周辺回路領域上層のストッパ層451が残っているほうが望ましい。それを実現できるストッパ層451の膜厚および材料、そしてエッチバックおよび後処理時のプロセス条件の選択が課題となる。
次に、図11(5)に示すように、上記配線溝445の内面にバリアメタル層54を形成する。次いで、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝445を銅膜60で埋め込む。その後、ストッパ層451上の余剰な銅膜(銅シード層も含む)55およびバリアメタル層54を、例えば化学的機械研磨法を用いて除去して、配線溝445にビット線12を形成する。この工程では、CMP処理によるプロセスダメージが周辺回路領域の配線71にはいる懸念があるので、周辺回路領域上層のストッパ層451が残っているほうが望ましい。それを実現できるストッパ層451の膜厚および材料、そしてCMP処理時のプロセス条件の選択が課題となる。
次に、図11(6)に示すように、上記ビット線12を被覆するように、バリアメタル層56、磁性体層67、ハードマスク層58を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層58をパターニングし、さらにパターニングしたハードマスク層58をエッチングマスクに用いて、ビット線12上を被覆するように上記磁性体層57および上記バリアメタル層56を加工して、キャップ構造を形成する。この結果、ビット線12の側壁および上部を磁性体層53、57で覆う構造を形成することが可能になる。ただし、このプロセスを用いる場合には、エッチングおよび後処理によるプロセスダメージが周辺回路領域の配線71にはいる懸念があるので、周辺回路領域上層のストッパ層451が残っているほうが望ましい。ストッパ層451の膜厚および材料、そして、エッチングおよび後処理のプロセス条件の選択が課題となる
その後、前記図9(7)〜(8)によって説明した製造工程により、ビット線12と周辺回路領域の配線71とを接続する接続配線(図示せず)を形成する。
上記製造方法における周辺回路およびビット線の形成工程では、マスク工程は、周辺回路領域の配線を形成するための配線溝の形成工程、ビット線を形成するための配線溝の形成工程、ビット線12上にのみ磁性体層をパターニングして形成する工程、接続配線を形成するための配線溝の形成工程の4工程で必要になり、周辺回路領域の配線形成工程以降の製造工程に占めるマスク工程の負荷が大きくなる。そのため、製造コストが高くなるという課題がある。
本発明の磁気記憶装置は、同一基板にメモリセル領域と周辺回路領域とが搭載された磁気記憶装置であって、前記メモリセル領域は、第1配線と、前記第1配線と立体的に交差する第2配線と、前記第1配線と前記第2配線との交差領域に磁気スピンの情報を記憶しかつ再生する磁気抵抗効果型の記憶素子とを備え、前記周辺回路領域の配線は前記第2配線と異なる層の配線層からなり、かつ前記第2配線は前記周辺回路領域の配線より下層の配線層で形成され、前記メモリセル領域内の前記第2配線の両側面および前記記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されていることを最も主要な特徴とする。
本発明の磁気記憶装置の製造方法は、同一基板にメモリセル領域と周辺回路領域とを形成する磁気記憶装置の製造方法であり、前記メモリセル領域を形成する工程は、第1配線を形成する工程と、トンネル絶縁層を強磁性体で挟んでなるもので前記第1配線と電気的に絶縁された磁気抵抗効果型の記憶素子を形成する工程と、前記磁気抵抗効果型の記憶素子と電気的に接続するもので前記磁気抵抗効果型の記憶素子を間にして前記第1配線と立体的に交差する第2配線を形成する工程とを備え、前記第2配線を形成する工程は、前記基板のメモリセル領域に配線溝を形成する工程と、前記配線溝の側面に高透磁率層からなる磁性体層を形成する工程と、前記配線溝の側面に前記磁性体層を介して前記配線溝を埋め込む第2配線を形成する工程と、前記第2配線上に高透磁率層からなる磁性体層を形成する工程とを備え、前記周辺回路領域の配線は前記第2配線を形成する工程の後に行われることを最も主要な特徴とする。
本発明の磁気記憶装置は、周辺回路領域の配線はメモリセル領域の第2配線と異なる層の配線層からなるため、周辺回路領域には形成せずにメモリセル領域の第2配線に磁性体層からなるクラッド構造を形成できるという利点がある。また、第2配線は周辺回路領域の配線より下層の配線層で形成されているため、第2配線を磁気抵抗効果型の記憶素子に近づけて形成することができるので、第2配線で発生される磁場の利用効率を高めることができる。さらに、メモリセル領域内の第2配線の両側面および記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されているため、磁性体層によって漏れ磁界を低減することができるので、第2配線で発生される磁場の利用効率が高めることができる。よって、記憶素子への書き込み電流値が低減される。しかも、配線を被覆する磁性体層は、メモリセル領域内のみに形成されていて、それ以外の周辺回路領域には形成されていない。そのため、周辺回路領域における磁性体層の影響を排除できるという利点がある。例えば、周辺回路領域の配線は、配線周りに磁性体層を形成しない分だけ配線の高集積化が可能になる。言い換えれば、磁性体層が形成されることによる配線断面積の低減を無くすことができるので、その分、配線断面積を増加することにより配線抵抗が低減される。これによって、消費電力の低減、発熱量の低減がなされる。また、周辺回路領域における配線の構造が単純な構造となるので、配線抵抗値も通常のCMOSプロセスと同レベルを得ることが可能になる。
本発明の磁気記憶装置の製造方法は、第2配線の側面と第2配線上に高透磁率層からなる磁性体層を形成するため、その磁性体層によって漏れ磁界を低減することができるので、第2配線で発生される磁場の利用効率を高めることができるようになり、記憶素子への書き込み電流値が低減されるという利点がある。また、周辺回路領域の配線は第2配線を形成する工程の後に行われるため、第2配線に形成される磁性体層の形成工程に関係なく周辺回路領域の配線を形成することができるので、周辺回路領域において磁性体層の影響を受けない配線形成ができるという利点がある。よって、周辺回路領域の配線は、磁性体層が形成されない分だけ、配線断面積を増加させることで配線抵抗を低減することができる。これによって、消費電力の低減、発熱量の低減ができるという利点がある。また、第2配線は磁気抵抗効果型の記憶素子に近づけて形成することができるので、第2配線で発生される磁場の利用効率を高めることができる。よって、記憶素子への書き込み電流値を低減できるという利点がある。また、周辺回路領域における配線の構造が単純な構造となるので、従来の配線形成技術を用いることが可能となり、また配線抵抗値も通常のCMOSプロセスと同レベルを得ることが可能になる。
ビット線にクラッド構造を形成し、周辺回路領域の配線にクラッド構造を形成しない構造を簡単なプロセスで実現するという目的を、周辺回路領域の配線をビット線と異なる層の配線層で形成し、かつビット線は周辺回路領域の配線より下層の配線層で形成し、またメモリセル領域内のビット線の両側面および磁気抵抗効果素子に対向する面とは反対側の面に高透磁率層からなる磁性体層を形成することで、プロセス的な負荷を高めることなく実現した。
本発明の磁気記憶装置に係る一実施例を、図1の概略構成断面図によって説明する。
図1に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ(以下、トランジスタという)(図示せず)、センス線(図示せず)、上記選択素子やセンス線等に接続される各種接続電極(図示せず)等が形成された半導体素子基板10がある。この半導体素子基板10上には第1絶縁膜41が形成され、この第1絶縁膜41には、第1配線(以下、書き込みワード線11という)、磁気抵抗効果素子と選択素子に接続される接続電極31等が形成されている。また、第1絶縁膜41には位置合わせマーク81等が形成されていてもよい。上記書き込みワード線11は、後に説明する磁気抵抗効果素子13側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜51が形成されている。さらに第1絶縁膜41上には第2絶縁膜42が形成され、この第2絶縁膜42には、接続電極31の一部に接続される接続電極32が形成されている。さらに、上記第2絶縁膜42上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線15が形成されている。このバイパス線15は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線11と後に説明するビット線12との交差(例えば直交)領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子(以下、磁気抵抗効果素子13という)が形成されている。この磁気抵抗効果素子13上には電極(図示せず)が形成され、磁気記憶装置13は第3絶縁膜43により被覆されている。そして第3絶縁膜43表面は、上記電極が露出されるように、平坦化されている。
上記第3絶縁膜43上には、ストッパ層441および層間絶縁膜442を積層した第4絶縁膜44が形成されている。上記ストッパ層441は例えば窒化シリコン(SiN)膜で形成され、上記層間絶縁膜442は、例えば、酸化シリコン(SiO2)膜、フッ素を含む酸化シリコン(SiOF)膜、炭素を含む酸化シリコン(SiOC)膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
上記第4絶縁膜44にはビット線を形成するための配線溝443が形成されている。例えば、配線溝443の底部には磁気抵抗効果素子上に形成した電極(図示せず)が露出される。上記配線溝433の側壁にはバリアメタル層52、磁性体層53が形成されている。上記バリアメタル層52には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)、窒化タングステン(WN)、チタン(Ti)、窒化チタン(TiN)等を用いることができる。また上記磁性体層53には、鉄(Fe)、コバルト(Co)、ニッケル(Ni)およびこれらの材料からなる合金を用いることができる。さらに、上記配線溝443の内面にはバリアメタル層54が形成されている。そして、配線溝443に銅埋め込まれて第2配線(以下ビット線12という)が形成されている。
上記第4絶縁膜44上には上記ビット線12上を被覆するように、バリアメタル層56、磁性体層57、ハードマスク層58からなるキャップ構造が形成されている。なお、ハードマスク層58は形成されなくてもよい。したがって、ビット線12の側壁および上部を磁性体層53、57で覆う構造となっている。上記バリアメタル層56には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)、窒化タングステン(WN)、チタン(Ti)、窒化チタン(TiN)等を用いることができる。また上記磁性体層57には、鉄(Fe)、コバルト(Co)、ニッケル(Ni)およびこれらの材料からなる合金を用いることができる。また、配線材料としては、上記銅膜の他に、例えば銅合金、アルミニウム、アルミニウム合金等が挙げられる。また、上記ハードマスク層58は、窒化シリコン(SiN)材料を用いるが、酸化シリコン膜と窒化シリコン膜との積層膜であってもよく、またハードマスク層58を形成しない場合であっても構わない。
さらに、上記ビット線12を被覆するように、ストッパ層451、層間絶縁膜452からなる第5絶縁膜45が形成されている。上記第5絶縁膜45には、周辺回路領域の配線を形成するための配線溝454が形成され、この配線溝454の底部から接続電極32に達する接続孔455が形成されている。上記ストッパ層451には窒化シリコン膜を用いることができる。このように、周辺回路領域の配線が形成される配線溝454は、ビット線12とは異なる層に形成され、かつビット線12と磁気抵抗効果素子13との距離を近くするために、ビット線12が周辺回路領域の配線溝454よりも下層に形成される構造となっている。また上記配線溝454の底部の上記ビット線12上のハードマスク層58、磁性体層57、バリアメタル層56は除去されている。したがって、配線溝454の底部にビット線12が露出される。
上記配線溝454および接続孔455の各内面にバリアメタル層59が形成され、銅が埋め込まれて、配線溝454に周辺回路領域の配線71と、この配線71と接続電極32とを接続するプラグ33が形成されている。したがって、周辺回路領域の配線71はその底部の一部で上記ビット線12の上部の一部にバリアメタル層59を介して電気的に接続されている。このように、周辺回路領域の配線71には磁性体層が形成されていない。なお、上記配線71は、銅を主材料とするものに限定されることはなく、銅合金、アルミニウム、アルミニウム合金、タングステン、タングステン合金等の種々の配線材料を用いることができる。
また、上記ビット線12上部の一部に直接周辺回路領域の配線71の下面が接続するように形成されているが、ビット線12と配線71との接続は、プラグ(図示せず)によって接続されるものであってもよい。
本発明の磁気記憶装置1は、周辺回路領域の配線71はメモリセル領域2のビット線12と異なる層の配線層からなるため、周辺回路領域3には形成せずにメモリセル領域2のビット線12に磁性体層53,57からなるクラッド構造を形成できるという利点がある。また、ビット線12は周辺回路領域の配線71より下層の配線層で形成されているため、ビット線12を磁気抵抗効果素子13に近づけて形成することができるので、ビット線12で発生される磁場の利用効率を高めることができる。さらに、メモリセル領域2内のビット線12の両側面および磁気抵抗効果素子13に対向する面とは反対側の面に高透磁率層からなる磁性体層53,57が形成されているため、磁性体層53,57によって漏れ磁界を低減することができるので、ビット線12で発生される磁場の利用効率を高めることができる。よって、磁気抵抗効果素子13への書き込み電流値を低減できるという利点がある。しかも、ビット線12を被覆する磁性体層53,57は、メモリセル領域2内のみに形成されていて、それ以外の周辺回路領域3には形成されていない。そのため、周辺回路領域3における磁性体層の影響を排除できるという利点がある。例えば、周辺回路領域の配線71は、配線71周りに磁性体層を形成しない分だけ配線の高集積化が可能になる。言い換えれば、磁性体層が形成されることによる配線断面積の低減を無くすことができるので、その分、配線断面積を増加することにより配線抵抗が低減される。これによって、消費電力の低減、発熱量の低減がなされる。また、周辺回路領域における配線71の構造が単純な構造となるので、配線抵抗値も通常のCMOSプロセスと同レベルを得ることが可能になる。
また、ビット線12と周辺回路領域の配線71とが直接接続されていることから、その接続部の抵抗値が低減され、かつ安定した抵抗値を得ることが可能になる。
本発明の磁気記憶装置の製造方法に係る一実施例を、図2〜図3の製造工程断面図によって説明する。
図2(1)に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ(以下、トランジスタという)(図示せず)、センス線(図示せず)、上記選択素子やセンス線等に接続される各種接続電極(図示せず)等が形成された半導体素子基板10がある。この半導体素子基板10上には第1絶縁膜41が形成され、この第1絶縁膜41には、第1配線(以下、書き込みワード線という)11、磁気抵抗効果素子と選択素子に接続される接続電極31等が形成されている。また、第1絶縁膜41には位置合わせマーク81等が形成されていてもよい。上記書き込みワード線11は、後に説明する磁気抵抗効果素子13側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜51が形成されている。さらに第1絶縁膜41上には第2絶縁膜42が形成され、この第2絶縁膜42には、接続電極31の一部に接続される接続電極32が形成されている。さらに、上記第2絶縁膜42上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線15が形成されている。このバイパス線15は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線11と後に説明するビット線との交差(例えば直交)領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子(以下、磁気抵抗効果素子13という)が形成されている。この磁気抵抗効果素子13上には電極(図示せず)が形成され、磁気記憶装置13は第3絶縁膜43により被覆されている。そして第3絶縁膜43表面は、上記電極が露出されるように、平坦化されている。
次に、上記第3絶縁膜43上にストッパ層441を成膜した後に層間絶縁膜442を成膜して、第4絶縁膜44を形成する。上記ストッパ層441は例えば窒化シリコン(SiN)膜で形成され、上記層間絶縁膜442は、例えば、酸化シリコン(SiO2)膜、フッ素を含む酸化シリコン(SiOF)膜、炭素を含む酸化シリコン(SiOC)膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
次に、図2(2)に示すように、上記第4絶縁膜44にビット線を形成するための配線溝443を形成する。例えば、配線溝443の底部には磁気抵抗効果素子上に形成した電極(図示せず)が露出される。その後、例えばスパッタリング法を用いて、上記配線溝433の内面にバリアメタル層52、磁性体層53を成膜した後に、異方性エッチングによって、第4絶縁膜44の上および配線溝443底部の磁性体層53を除去する。その結果、配線溝443の側壁に磁性体層53が残される。なお、このエッチングでは、配線溝443底部のバリアメタル層52が除去されてもよい。上記バリアメタル層52には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)、窒化タングステン(WN)、チタン(Ti)、窒化チタン(TiN)等を用いることができる。また上記磁性体層53には、鉄(Fe)、コバルト(Co)、ニッケル(Ni)およびこれらの材料からなる合金を用いることができる。また、上記エッチングは、例えば、塩素(Cl)を含んだハロゲンガス、または一酸化炭素(CO)もしくはアンモニア(NH3)を添加したガス系をエッチングガスに用いて磁性体層53を除去した後、塩素(Cl)、フッ素(F)系のエッチングガスを用いるような、マルチステップにエッチングガスを切り替える方法を採用して処理することができる。
次に、図2(3)に示すように、上記配線溝443の内面にバリアメタル層54を形成する。次いで、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅を堆積して、上記配線溝443を銅膜55で埋め込む。その後、上記第4絶縁膜44上の余剰な銅膜(銅シード層も含む)55およびバリアメタル層54を、例えば化学的機械研磨法を用いて除去して、配線溝443にビット線12を形成する。
次に、上記ビット線12を被覆するように、バリアメタル層56、磁性体層57、ハードマスク層58を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層58をパターニングし、さらにパターニングしたハードマスク層58をエッチングマスクに用いて、ビット線12上を被覆するように上記磁性体層57および上記バリアメタル層56を加工して、キャップ構造を形成する。この結果、ビット線12の側壁および上部を磁性体層53、57で覆う構造を形成することが可能になる。上記バリアメタル層56には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)、窒化タングステン(WN)、チタン(Ti)、窒化チタン(TiN)等を用いることができる。また上記磁性体層57には、鉄(Fe)、コバルト(Co)、ニッケル(Ni)およびこれらの材料からなる合金を用いることができる。また、配線材料としては、上記銅膜の他に、例えば
銅合金、アルミニウム、アルミニウム合金等が挙げられる。また、上記ハードマスク層58は、窒化シリコン(SiN)材料を用いるが、酸化シリコン膜と窒化シリコン膜との積層膜であってもよく、またハードマスク層58を形成しない場合であっても構わない。
銅合金、アルミニウム、アルミニウム合金等が挙げられる。また、上記ハードマスク層58は、窒化シリコン(SiN)材料を用いるが、酸化シリコン膜と窒化シリコン膜との積層膜であってもよく、またハードマスク層58を形成しない場合であっても構わない。
次に、図3(4)に示すように、ビット線12上を被覆するように、ストッパ層451、層間絶縁膜452を形成することで第5絶縁膜45を構成する。さらにハードマスク層453を形成する。次いで、リソグラフィー技術とエッチング技術により上記ハードマスク層453に周辺回路領域の配線を形成する開口部を形成した後、このハードマスク層453を用いて層間絶縁膜452に周辺回路領域の配線を形成するための配線溝454を形成するとともに、この配線溝454の底部から一部の接続電極32に達する接続孔455を形成する。上記ストッパ層451、ハードマスク層453には窒化シリコン膜を用いることができる。また、配線溝454と接続孔455は、いわゆるデュアルダマシン法により形成することが容易である。このように、周辺回路領域の配線が形成される配線溝454は、ビット線12とは異なる層に形成され、かつビット線12と磁気抵抗効果素子13との距離を近くするために、ビット線12が周辺回路領域の配線溝454よりも下層に形成される構造となる。
次に、図3(5)に示すように、配線溝454の底部のストッパ層451を除去し、さらに、配線溝454内部における上記ビット線12上のハードマスク層58、磁性体層57、バリアメタル層56を除去する。この結果、配線溝454の底部にビット線12が露出される。上記加工は、例えばフッ素系ガスを用いたエッチングにより行うことができる。
次に、図4(6)に示すように、上記配線溝454および接続孔455の各内面にバリアメタル層59を形成し、さらに、例えば銅シード層(図示せず)を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝454および接続孔455を銅膜60で埋め込む。その後、第5絶縁膜45上の余剰な銅膜(銅シード層も含む)60およびバリアメタル層59を、例えば化学的機械研磨法を用いて除去して、配線溝454に周辺回路領域の配線71と、この配線71と一部の接続電極31とを接続するプラグ33を形成する。この結果、周辺回路領域の配線71はその底部の一部で上記ビット線12の上部の一部にバリアメタル層59を介して電気的に接続されることになる。このようにして、周辺回路領域の配線71には磁性体層が形成されない状態となる。なお、上記配線71は、銅を主材料とするものに限定されることはなく、銅合金、アルミニウム、アルミニウム合金、タングステン、タングステン合金等の種々の配線材料を用いることができる。
なお、上記製造方法では、ビット線12上部の一部に直接周辺回路領域の配線71の下面が接続するように形成したが、ビット線12と配線71との接続は、プラグ(図示せず)によって接続されるものであってもよい。
上記製造方法におけるビット線12および周辺回路領域の配線71の形成工程では、マスク工程は、ビット線12を形成するための配線溝443の形成工程、ビット線12上にのみ磁性体層57をパターニングして形成する工程、周辺回路領域の配線71を形成するための配線溝454の形成工程の3工程で必要になり、従来の技術と比較してマスク工程が1工程削減される。このため、ビット線12および周辺回路領域の配線71の形成工程以降の製造工程に占めるマスク工程の負荷が小さくなる。そのため、製造工程が簡単化され、製造コストが低減できるという効果がある。
本発明の磁気記憶装置の製造方法は、ビット線12についてはメモリセル領域2のみに磁性体層53、57を形成することができ、その磁性体層53、57によって漏れ磁界を低減することができるため、ビット線12で発生される磁場の利用効率を高めることができるようになるので、磁気抵抗効果素子13への書き込み電流値が低減されるという利点がある。また、周辺回路領域の配線71はビット線12を形成する工程の後に行われるため、ビット線12に形成される磁性体層53、57の形成工程に関係なく周辺回路領域の配線71を形成することができるので、周辺回路領域3において磁性体層53、57の影響を受けない配線形成ができるという利点がある。よって、周辺回路領域の配線71は、磁性体層が形成されない分だけ、配線断面積を増加させることで配線抵抗を低減することができる。これによって、消費電力の低減、発熱量の低減ができるという利点がある。また、ビット線12は磁気抵抗効果素子13に近づけて形成することができるので、ビット線12で発生される磁場の利用効率を高めることができる。よって、磁気抵抗効果素子13への書き込み電流値を低減できるという利点がある。また、周辺回路領域における配線71の構造が単純な構造となるので、従来の配線形成技術を用いることが可能となり、また配線抵抗値も通常のCMOSプロセスと同レベルを得ることが可能になる。
また、ビット線12と周辺回路領域の配線71とが直接接続されることから、その接続部の抵抗値が低減され、かつ安定した抵抗値を得ることが可能になる。
本発明の磁気記憶装置およびその製造方法は、メモリセル領域に磁性体層を備えた配線を有し、周辺回路領域に別の配線層からなる配線を有する全ての磁気記憶装置に適用できる。
1…磁気記憶装置、10…半導体素子基板、2…メモリセル領域、3…周辺回路領域、11…書き込みワード線、12…ビット線、13…磁気抵抗効果素子、71…配線、53…磁性体層、57…磁性体層
Claims (6)
- 同一基板にメモリセル領域と周辺回路領域とが搭載された磁気記憶装置であって、
前記メモリセル領域は、
第1配線と、
前記第1配線と立体的に交差する第2配線と、
前記第1配線と前記第2配線との交差領域に磁気スピンの情報を記憶しかつ再生する磁気抵抗効果型の記憶素子とを備え、
前記周辺回路領域の配線は前記第2配線と異なる層の配線層からなり、かつ前記第2配線は前記周辺回路領域の配線より下層の配線層で形成され、
前記メモリセル領域内の前記第2配線の両側面および前記記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されている
ことを特徴とする磁気記憶装置。 - 前記第2配線の上面の一部と前記周辺回路領域における配線の下面の一部とが電気的に直接接続されている
ことを特徴とする請求項1記載の磁気記憶装置。 - 前記第2配線と前記周辺回路領域の配線とが接続されている領域の前記磁性体層は除去されている
ことを特徴とする請求項1記載の磁気記憶装置。 - 同一基板にメモリセル領域と周辺回路領域とを形成する磁気記憶装置の製造方法であり、
前記メモリセル領域を形成する工程は、
第1配線を形成する工程と、
トンネル絶縁層を強磁性体で挟んでなるもので前記第1配線と電気的に絶縁された磁気抵抗効果型の記憶素子を形成する工程と、
前記記憶素子と電気的に接続するもので前記記憶素子を間にして前記第1配線と立体的に交差する第2配線を形成する工程とを備え、
前記第2配線を形成する工程は、
前記基板のメモリセル領域に配線溝を形成する工程と、
前記配線溝の側面に高透磁率層からなる磁性体層を形成する工程と、
前記配線溝の側面に前記磁性体層を介して前記配線溝を埋め込む第2配線を形成する工程と、
前記第2配線上に高透磁率層からなる磁性体層を形成する工程とを備え、
前記周辺回路領域の配線は前記第2配線を形成する工程の後に行われる
ことを特徴とする磁気記憶装置の製造方法。 - 前記周辺回路領域の配線は、前記第2配線上を覆う絶縁膜に配線溝を形成し、該配線溝に配線材料を埋め込んで形成されるもので、
前記配線溝の底部の一部に前記第2配線の上面の一部が露出するように前記配線溝を形成する
ことを特徴とする請求項4記載の磁気記憶装置の製造方法。 - 前記配線溝を形成した後、前記第2配線と前記周辺回路領域の配線とが接続される領域の前記磁性体層を除去する
ことを特徴とする請求項4記載の磁気記憶装置の製造方法。
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JP2004110865A JP2005294723A (ja) | 2004-04-05 | 2004-04-05 | 磁気記憶装置および磁気記憶装置の製造方法 |
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Cited By (1)
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US8492808B2 (en) | 2010-08-19 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
2004
- 2004-04-05 JP JP2004110865A patent/JP2005294723A/ja active Pending
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