JP2007149778A - 磁気記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】磁気記憶装置の製造方法は、コンタクトプラグ13および第1の絶縁層11上に、磁気抵抗効果素子10を形成する工程と、上部電極層16上に、第1の方向に延在する第1のマスク層18を形成する工程と、上部電極層16を第1のマスク層18を用いてエッチングする工程と、上部電極層16および非磁性層15上に保護膜20を形成する工程と、保護膜20上に第2のマスク層21を形成する工程と、第2の方向に延在するように、第2のマスク層21上にレジスト層22を形成する工程と、第2のマスク層21をレジスト層22を用いてエッチングし、上部電極層16の側部に側壁部21Aを形成する工程と、非磁性層15および下部電極層14を、第2のマスク層21および側壁部21Aを用いてエッチングする工程とを含む。
【選択図】 図26
Description
図1は、本発明の第1の実施形態に係るMRAMの平面図である。図2は、図1に示したII−II線に沿ったMRAMの断面図である。なお、CMOS(Complementary Metal Oxide Semiconductor)回路に相当するFEOL(Front End Of Line)部は既に形成されており、図2にはBEOL(Back End Of Line)部のみが示されている。FEOL部は、半導体基板にトランジスタ等を形成する素子形成工程により形成された回路である。BEOL部は、配線を形成する配線工程(MTJ形成工程を含む)により形成された回路である。
第2の実施形態は、セルサイズが9F2のMRAMを製造するための実施形態である。
第2の実施形態は、セルサイズが8F2のMRAMを製造するための実施形態である。
Claims (9)
- 半導体基板にスイッチング素子を形成する工程と、
前記スイッチング素子上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、
前記コンタクトプラグおよび前記第1の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、
前記上部電極層上に、第1の方向に延在しかつ前記上部電極層の平面形状と同じ平面形状を有する第1のマスク層を形成する工程と、
前記上部電極層を前記第1のマスク層を用いてエッチングする工程と、
前記上部電極層および前記非磁性層上に保護膜を形成する工程と、
前記保護膜上に第2のマスク層を形成する工程と、
前記第1の方向に直交する第2の方向に延在するように、前記第2のマスク層上で前記上部電極層および前記下部電極層の上方にレジスト層を形成する工程と、
前記第2のマスク層を前記レジスト層を用いてエッチングし、前記上部電極層の側部に側壁部を形成する工程と、
前記レジスト層を除去する工程と、
前記非磁性層および前記下部電極層を、前記第2のマスク層および前記側壁部を用いてエッチングする工程と
を具備することを特徴とする磁気記憶装置の製造方法。 - 前記レジスト層の前記第1の方向における幅は、前記上部電極層の長辺の長さより小さいことを特徴とする請求項1に記載の磁気記憶装置の製造方法。
- 半導体基板にスイッチング素子を形成する工程と、
前記スイッチング素子上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、
前記コンタクトプラグおよび前記第1の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、
前記上部電極層上に、第1の方向に延在しかつ前記上部電極層の平面形状と同じ平面形状を有する第1のマスク層を形成する工程と、
前記上部電極層を前記第1のマスク層を用いてエッチングする工程と、
前記上部電極層および前記非磁性層上に保護膜を形成する工程と、
前記保護膜上に第2のマスク層を形成する工程と、
前記第1の方向に延在するように、前記第2のマスク層上で前記上部電極層および前記下部電極層の上方にレジスト層を形成する工程と、
前記第1の方向に直交する第2の方向における前記レジスト層の幅が前記上部電極層の幅より小さくなるように、前記レジスト層をスリミングする工程と、
前記第2のマスク層を前記レジスト層を用いてエッチングし、前記上部電極層の側部に側壁部を形成する工程と、
前記レジスト層を除去する工程と、
前記非磁性層および前記下部電極層を、前記第2のマスク層および前記側壁部を用いてエッチングする工程と
を具備することを特徴とする磁気記憶装置の製造方法。 - 前記レジスト層は、前記コンタクトプラグの上方に形成されることを特徴とする請求項1乃至3のいずれかに記載の磁気記憶装置の製造方法。
- 前記下部電極層は、前記コンタクトプラグの上面の一部に接触することを特徴とする請求項1乃至4のいずれかに記載の磁気記憶装置の製造方法。
- 前記保護膜および前記第2のマスク層は、絶縁体からなることを特徴とする請求項1乃至5のいずれかに記載の磁気記憶装置の製造方法。
- 前記保護膜および前記第2のマスク層は、エッチング速度が異なることを特徴とする請求項1乃至6のいずれかに記載の磁気記憶装置の製造方法。
- 前記上部電極層と前記第1のマスク層との間に、前記第1のマスク層をエッチングする際のストッパーとして機能するストッパー層を形成する工程をさらに具備することを特徴とする請求項1乃至7のいずれかに記載の磁気記憶装置の製造方法。
- 前記非磁性層および前記下部電極層をエッチングする工程の後に、
前記磁気抵抗効果素子上に第2の絶縁層を形成する工程と、
前記第2の絶縁層上に前記上部電極層に電気的に接続されたビット線を形成する工程と
をさらに具備することを特徴とする請求項1乃至8のいずれかに記載の磁気記憶装置の製造方法。
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---|---|---|---|---|
US8754433B2 (en) | 2010-05-28 | 2014-06-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US8902634B2 (en) | 2012-09-12 | 2014-12-02 | Kabushiki Kaisha Toshiba | Resistance change type memory and manufacturing method thereof |
WO2017048520A1 (en) * | 2015-09-19 | 2017-03-23 | Qualcomm Incorporated | Magnetoresistive random-access memory and fabrication method thereof |
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JP2006128565A (ja) * | 2004-11-01 | 2006-05-18 | Toshiba Corp | 磁気記憶装置 |
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2005
- 2005-11-24 JP JP2005339208A patent/JP4516004B2/ja not_active Expired - Fee Related
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