JP2006128565A - 磁気記憶装置 - Google Patents

Abstract

【課題】データの書き込みに必要な電流を低減する。
【解決手段】磁気記憶装置は、印加される磁界の方向によって磁化方向が反転する磁気記録層１９Ｄと、磁化方向が固定された磁化固着層１９Ｂとを含み、且つ磁気抵抗効果により情報を記憶するメモリセル１９と、第１方向に延在し、且つ前記第１方向と直交する第２方向において前記磁気記録層１９Ｄの幅より狭い幅を有し、且つ前記メモリセル１９に前記情報を書き込む配線層１１とを含む。
【選択図】 図１

Description

本発明は、磁気記憶装置に係り、特に磁気抵抗効果素子をメモリセルに用いた磁気記憶装置に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果を持つ磁気抵抗効果素子を用いたメモリ装置で、高速動作、大容量及び不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁界を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。こうした強磁性体の磁化の向きを情報の記録に用い、それに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。

近年、２つの強磁性層の間にトンネルバリア層と呼ばれる絶縁層を挿入したサンドイッチ構造を有する強磁性トンネル接合において、トンネル型磁気抵抗(Tunneling Magneto Resistive：以下、ＴＭＲと称す)効果により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、ＴＭＲ効果を利用した強磁性トンネル接合磁気抵抗効果素子（以下、ＴＭＲ素子と称す）を用いたＭＲＡＭが期待と注目を集めている。

ＭＲＡＭのメモリセルにＴＭＲ素子を用いる場合、トンネルバリア層を挟む２つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層（または、ピン層とも云う）とし、もう一方の強磁性層を外部磁界に応じて磁化の向きが反転する磁気記録層（または、フリー層とも云う）とする。磁化固着層と磁気記録層との磁化の向きが平行な状態と反平行な状態を２進情報の“０”と“１”とに対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する磁界により磁気記録層の磁化の向きを反転させることにより行う。

また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って、磁気記録層は、ＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、且つ磁化反転に必要な電流が小さいほうが好ましい。

一方、磁化固着層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において、磁化固着層の磁化の向きは、磁界を印加しながら熱処理すること（磁化固着アニール）により決定される。

上述したように、ＴＭＲ素子の磁気記録層の磁化反転は、書き込み配線に流した電流による磁界を用いるため、磁気記録層のスイッチング磁界が大きいと書き込み配線に流す電流が大きくなるという問題がある。これを解決するために、書き込み配線を軟磁性材料で被覆し、書き込み配線から発生した磁界をＴＭＲ素子の近傍で強めるというヨーク付き配線が提案され、ヨーク付き配線を用いたＭＲＡＭが提案されている（例えば、特許文献１、および特許文献２参照）。

書き込み配線をヨーク層で被覆する構造により、２〜３倍の磁界を発生させることが可能となる。しかし、それでも現状のヨーク付き配線を用いたＭＲＡＭは、書き込み電流に数ｍＡ程度必要とする。このため、配線やコンタクトビアの信頼性を向上する必要があり、或いは書き込み電流を駆動するための回路規模が大きくなるため、大容量のメモリを実現するのに問題がある。
米国特許第５，６５９，４９９号明細書 特開２００２−１１０９３８号公報

本発明は、データの書き込みに必要な電流を低減することが可能な磁気記憶装置を提供することを目的とする。

本発明の一視点に係る磁気記憶装置は、印加される磁界の方向によって磁化方向が反転する磁気記録層と、磁化方向が固定された磁化固着層とを含み、且つ磁気抵抗効果により情報を記憶するメモリセルと、第１方向に延在し、且つ前記第１方向と直交する第２方向において前記磁気記録層の幅より狭い幅を有し、且つ前記メモリセルに前記情報を書き込む配線層とを含む。

本発明によれば、データの書き込みに必要な電流を低減することが可能な磁気記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示す平面レイアウト図である。図２は、図１に示したII−II線に沿った断面図である。なお、図１に示したＭＲＡＭは、ＴＭＲ素子１９の下部に配置された書き込み配線を用い、この書き込み配線に接続された書き込み選択トランジスタにより選択的に書き込みを行う構造である。しかし、さらに上部の書き込み配線を用いて２軸で書き込みを行うように変更しても、本実施形態を実施することが可能であることはもちろんである。

書き込み配線より下層の構成は、本発明の趣旨を説明するのに重要でないため、図示及び説明は省略する。下層にＴＭＲ素子１９及び書き込み配線を駆動する駆動回路が作りこまれた基板上には、例えばＳｉＯ_２からなる絶縁層１０が設けられている。

絶縁層１０の表面内には、Ｙ方向に延びるように、書き込み配線１２とヨーク層１３とからなるヨーク配線層１１が設けられている。具体的には、絶縁層１０の表面内には、Ｙ方向に延びるように、書き込み配線１２が設けられている。書き込み配線１２には、書き込み配線１２の底面と両側面とを覆うように、ヨーク層１３が設けられている。

書き込み配線１２は、後述するＴＭＲ素子１９に情報を書き込むための磁界を発生させる配線であり、例えばＣｕにより構成される。ヨーク層１３は、書き込み配線１２から発生される磁界をＴＭＲ素子１９に効率よく集中させるためのものである。ヨーク層１３は、高透磁率を有する材料が望ましく、例えばＮｉ−Ｆｅにより構成される。

磁束は、高透磁率を有する材料に集中する性質があるため、この高透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込み配線１２に流れる書き込み電流により発生する磁界を、ＴＭＲ素子１９に効率よく集中させることができる。これにより、書き込み配線１２に流す書き込み電流を低減することができる。

また、絶縁層１０の表面内には、例えばＣｕからなる金属層１４が設けられている。金属層１４には、金属層１４の底面と４つの側面とを覆うように、ヨーク層１５が設けられている。金属層１４は、複数のコンタクトプラグを縦に積み重ねるための中間層として機能する。

絶縁層１０の上には、例えばＳｉＮとＳｉＯ_２とを積層した絶縁層１６が設けられている。絶縁層１６の膜厚は、例えば１００ｎｍである。この絶縁層１６の膜厚を変えることにより、ＴＭＲ素子１９とヨーク層１３との距離を調整することができる。

絶縁層１６の上且つ書き込み配線１２の直上には、ＴＭＲ素子１９が設けられている。ＴＭＲ素子１９は、磁化固着層１９Ｂと、磁気記録層１９Ｄと、これらの間に配置されたトンネルバリア層１９Ｃとを備えている。ＴＭＲ素子１９の構造に関しては、特に限定されない。以下に一例を示す。

磁化固着層１９Ｂは、強磁性層で構成することができる。この強磁性層を構成する材料は強磁性を示すものであれば特に制限はなく、Ｆｅ、Ｃｏ、及びＮｉなどの金属或いはそれらの合金を用いることができる。強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは０．４ｎｍ以上１００ｎｍ以下に設定される。

この強磁性層には、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、及びＦｅ２Ｏ３などからなる反強磁性層を積層して磁化の方向を固定することが好ましい。また、磁化固着層１９Ｂとして、強磁性層と非磁性層との積層膜を用いてもよい。そのような積層膜として、強磁性層／非磁性層／強磁性層の三層膜を用いる場合、非磁性層を介して強磁性層間で反強磁性的な相互作用を生じさせることが好ましい。

特に、強磁性膜上にＣｏ−Ｆｅ／Ｒｕ／Ｃｏ−ＦｅやＣｏ−Ｆｅ／Ｉｒ／Ｃｏ−Ｆｅなどの積層膜を介してＦｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、及びＦｅ２Ｏ３などからなる反強磁性膜を設けた構造を採用することにより、磁化固着層１９Ｂの磁化の方向が電流磁界に影響されにくくなる。すなわち、強磁性層の磁化の方向を強固に固定することができる。

トンネルバリア層１９Ｃとしては、例えば、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＡｌＮ、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ_２、ＳｒＴｉＯ_２、及びＡｌＬａＯ_３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。トンネルバリア層１９Ｃの膜厚は、できるだけ薄い方がよいが、特にその機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。

磁気記録層１９Ｄは、単層構造であってもよく、或いは積層構造であってもよい。磁気記録層１９Ｄを積層構造とする場合、例えば、ソフト強磁性層／強磁性層の２層膜や、強磁性層／ソフト強磁性層／強磁性層の３層膜とすることができる。

なお、図１及び図２に示すように、磁気記録層１９Ｄと金属層１９Ｅとからなる上層よりも、磁化固着層１９Ｂとトンネルバリア層１９Ｃと金属層１９Ａとからなる下層の方が平面形状が大きくなっている。

これは、下部端子としての金属層１９Ａへのコンタクトを形成しやすくする等の製造上の理由であり、もちろん下層が上層と同じ形状を有していてもよい。すなわち、磁化固着層１９Ｂ及びトンネルバリア層１９Ｃは、磁気記録層１９Ｄと同じ平面形状であってもよい。磁気記録層１９Ｄの平面形状を変えるだけで、ＴＭＲ素子１９の磁化方向や書き込み電流等を変えることができる。

ＴＭＲ素子１９は、例えば楕円形を有し、長手方向がＹ方向と直交するＸ方向に対応するように配置されている。ＴＭＲ素子１９は一軸磁気異方性を有し、磁化容易軸はＸ方向に沿った軸に対応する。なお、ＴＭＲ素子１９の磁化容易軸は、Ｘ方向である必要はなく、書き込み配線１２が発生する磁界により磁化方向が反転できるのであれば、Ｘ方向に対して磁化容易軸が傾いていてもよい。

なお、ＴＭＲ素子１９の形状は、楕円形に限定されるものではなく、長方形や菱形等であってもよい。また、磁気材料を選択することで一軸磁気異方性を有するのであれば、正方形或いは円形等であってもよい。

また、ＴＭＲ素子１９は、磁化固着層１９Ｂの下部に、ＴＭＲ素子１９の下部端子となる金属層１９Ａを備えている。また、ＴＭＲ素子１９は、磁気記録層１９Ｄの上部に、ＴＭＲ素子１９の上部端子となる金属層１９Ｅを備えている。金属層１９Ａは、例えばＴａから構成される。金属層１９Ｅは、例えば拡散防止のためのＲｕとＴａとを積層して構成される。

ところで、ＴＭＲ素子１９の形状（すなわち、磁気記録層１９Ｄの形状）は、書き込み配線１２とヨーク層１３とからなるヨーク配線層１１の輪郭に対して、両側に夫々５０ｎｍはみ出るような大きさを有している。また、ＴＭＲ素子１９の短軸と長軸とは、例えば０．２４μｍ×０．５７μｍである。

金属層１４の直上には、中間層２０が設けられている。中間層２０は、複数のコンタクトプラグを縦に積み重ねるための層として機能する。中間層２０は、Ｔａからなる金属層２０Ａ、磁化固着層１９Ｂと同じ材料からなる金属層２０Ｂ、トンネルバリア層１９Ｃと同じ材料からなる絶縁層２０Ｃが積層されて構成されている。

書き込み配線１２と金属層１９Ａとは、例えばＣｕからなるコンタクトプラグ１８により接続されている。金属層１４と金属層２０Ａとは、例えばＣｕからなるコンタクトプラグ１７により接続されている。

ＴＭＲ素子１９及び中間層２０の上には、ＳｉＯ_２からなる絶縁層２１が設けられている。絶縁層２１の上には、Ａｌを主体とした配線２４が設けられている。配線２４と金属層１９Ｅとは、例えばＣｕからなるコンタクトプラグ２２により接続されている。配線２４と金属層２０Ｂとは、例えばＣｕからなるコンタクトプラグ２３により接続されている。

このように構成されたＭＲＡＭの製造方法について説明する。図３において、下層にメモリ部分の駆動回路などが作りこまれた基板上に、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）をプラズマ分解して生成したＳｉＯ_２からなる絶縁層１０を堆積する。そして、絶縁層１０の表面に、配線形状の溝部を形成する。

次に、スパッタリング法によりＴａ（膜厚１０ｎｍ）、Ｎｉ−Ｆｅ（膜厚３０ｎｍ）、Ｔａ（膜厚１０ｎｍ）、Ｃｕ（膜厚１００ｎｍ）を順次堆積し、その後Ｃｕメッキにより溝部を完全に埋設する。このとき、下層のメモリ部分の駆動回路とヨーク層１３，１５とがコンタクトを取れるようにしておく。

次に、ＣＭＰ（Chemical Mechanical Polishing）により、表層からＣｕ、Ｔａ、Ｎｉ−Ｆｅ、Ｔａを除去し、溝部にヨーク配線層１１と中間層（金属層１４及びヨーク層１５）とを形成する。なお、ヨーク層１３，１５は、Ｔａ、Ｎｉ−Ｆｅ及びＴａを有する。

次に、図４において、プラズマＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＮ（膜厚１０ｎｍ）、ＳｉＯ_２（膜厚１００ｎｍ）を堆積し、絶縁層１６を形成する。そして、書き込み配線１２へ電気的に接続するためのコンタクトプラグ１８、及び金属層１４へ電気的に接続するためのコンタクトプラグ１７を形成する。

コンタクトプラグ形成後のＳｉＮとＳｉＯ_２とからなる絶縁層１６の膜厚は、９０ｎｍとなる。信頼性を向上するために、コンタクトプラグ１７，１８は、絶縁層１６をＣＭＰにより平坦化した後、例えばＣｕをダマシン法等で埋め込むとよい。また、カバレッジ性のよいスパッタ装置を用いるのであれば、コンタクトプラグの周囲にＴａを埋め込んでもよい。この場合、表層のＴａをＣＭＰにより除去する。

次に、図５において、金属層１９Ａ、ＴＭＲ素子となる積層膜（１９Ｂ，１９Ｃ，１９Ｄ）及び金属層１９Ｅを連続的にスパッタリング法により積層する。本実施例では、金属層１９Ａとして、Ｔａを堆積した。磁化固着層１９Ｂとして、Ｐｔ−Ｍｎからなる反強磁性層、Ｃｏ−Ｆｅからなる強磁性層、Ｒｕからなる非磁性層、Ｃｏ−Ｆｅからなる強磁性層を順に積層した。

トンネルバリア層１９Ｃとして、Ａｌをプラズマ酸化させたＡｌ_２Ｏ_３を堆積した。磁気記録層１９Ｄとして、Ｎｉ−Ｆｅからなる強磁性層を堆積した。磁気記録層１９Ｄの膜厚は、４ｎｍとした。金属層１９ＥとしてＲｕ、Ｔａを積層した。金属層１９Ａからトンネルバリア層１９Ｃまでの厚さは、およそ２５ｎｍである。

次に、ＴＭＲ素子１９を所望の形状にするために、金属層１９Ｅからトンネルバリア層１９Ｃの表層までエッチングする。前述したように、ＴＭＲ素子１９の形状（すなわち、磁気記録層１９Ｄ）は、書き込み配線１２とヨーク層１３とからなるヨーク配線層１１の輪郭に対して、両側に夫々５０ｎｍはみ出るような大きさを有している。

次に、図６において、トンネルバリア層１９Ｃ保護用の絶縁膜（図示せず）を堆積したのち、ＴＭＲ素子１９の下層（金属層１９Ａ、トンネルバリア層１９Ｃ及び磁化固着層１９Ｂ）及び中間層２０を所定の形状にエッチングする。

次に、図２において、全面に絶縁層２１を堆積する。そして、金属層１９Ｅへ電気的に接続するためのコンタクトプラグ２２を形成する。また、金属層２０Ｂへ電気的に接続するためのコンタクトプラグ２３を形成する。信頼性を向上するために、コンタクトプラグ２２，２３は、絶縁層２１をＣＭＰにより平坦化した後、例えばＣｕをダマシン法等で埋め込むとよい。

その後、Ａｌを主体とした配線２４を堆積し、所定の形状にエッチングする。一般的には、信頼性を向上させるために、この後、ＳｉＮ等の絶縁層を必要な部分に堆積するが、本発明の趣旨には必須ではない。

次に、このように構成されたＭＲＡＭのデータ書き込み及び読み出し動作について説明する。選択されたメモリセル（ＴＭＲ素子１９）へのデータの書き込みは、データ（“１”或いは“０”）に応じた書き込み電流をヨーク配線層１１に流すことにより、メモリセル（ＴＭＲ素子１９）にデータを書き込む。

選択されたメモリセル（ＴＭＲ素子１９）からのデータの読み出しは、先ず、金属層１４に読み出し電流を供給する。そして、この読み出し電流は、配線２４とＴＭＲ素子１９とを介してヨーク配線層１１（具体的には、ヨーク配線層１１に接続されたグランド線ＧＮＤ）へ流れる。そして、ＴＭＲ素子１９の抵抗に応じた電位差を検出することにより行う。

このように構成されたＭＲＡＭにおいて、ヨーク配線層１１の配線幅Ｌは、磁気記録層１９ＤのＸ方向の幅より狭くなっている。これにより、製造上のバラツキによって磁気記録層１９Ｄとヨーク配線層１１との位置がずれた場合でも、ヨーク層１３から発生した磁束を磁気記録層１９Ｄに確実に印加することができる。

図７は、ヨーク配線層１１のＸ方向の配線幅Ｌと磁界発生効率との関係、及びヨーク配線層１１のＸ方向の配線幅ＬとＴＭＲ素子１９の磁化方向を反転させるのに必要な書き込み電流（スイッチング電流）との関係を示す図である。

図７において、ヨーク配線層１１の配線幅Ｌが細くなるにしたがって、ヨーク配線層１１が１ｍＡあたり発生できる磁界強度が上がっている。また、配線幅Ｌが細くなるにしたがって、スイッチング電流が減少している。すなわち、配線幅Ｌを細くすることによりスイッチング電流を減少させることができ、且つ配線幅Ｌを細くした場合でもＴＭＲ素子１９に十分な磁界を印加することができる。

本実施形態では、ヨーク配線層１１の配線幅Ｌを磁気記録層１９ＤのＸ方向の幅よりも両側で５０ｎｍ（すなわち、全体で１００ｎｍ）狭くしている。よって、磁気記録層１９Ｄの長軸長さが０．５７μｍであるため、配線幅Ｌは、４７０ｎｍである。図７に示すように、配線幅Ｌが４７０ｎｍ以下になると、スイッチング電流を低減できることが分かる。すなわち、ヨーク配線層１１の配線幅Ｌを磁気記録層１９ＤのＸ方向の幅よりも両側で５０ｎｍ以上狭くすることで、スイッチング電流を低減することができる。

比率で表すと以下のようになる。磁気記録層１９ＤのＸ方向の幅に対して、ヨーク配線層１１を両側で夫々１０％以上狭くすることで、スイッチング電流を低減することができる。本実施形態で示した磁気記録層１９Ｄの外形（０．２４μｍ×０．５７μｍ）は一例である。磁気記録層１９Ｄの外形が変化した場合でも、ヨーク配線層１１を上記比率に対応する配線幅Ｌにすることで、スイッチング電流を低減することができる。

次に、磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍと、スイッチング電流との関係について説明する。前述したように、絶縁層１６の厚さを変えることで、距離Ｍを変化させることができる。絶縁層１６の厚さを変化させた場合のスイッチング電流を測定した。図８は、磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図である。

図８において、距離Ｍを小さくしていくと、スイッチング電流が小さくなっていくのが分かる。さらに、距離Ｍが５０ｎｍ以下になると、よりスイッチング電流を低減することができる。

さらに、ＴＭＲ素子１９の形状を工夫することで、スイッチング電流を低減することができる。図９は、形状を変形したＴＭＲ素子１９の一例を示す平面図である。図９に示したＴＭＲ素子１９は、楕円形状のＸ方向両端部に２つの突起部を有するように形成されている。そして、２つの突起部の一方は、ヨーク層１３の上方且つＹ方向に突出している。また、２つの突起部の他方は、ヨーク層１３の上方且つＹ方向と反対方向に突出している。

ＴＭＲ素子１９をこのような形状にすることで、ヨーク層１３から発生した磁界を磁気記録層１９Ｄに多く印加することができる。これにより、ヨーク配線層１１に流すスイッチング電流を低減することができる。

（第２の実施形態）
第２の実施形態は、ＴＭＲ素子１９を配置する方向を変えて書き込み電流を低減するようにＭＲＡＭを構成したものである。

図１０は、ＴＭＲ素子のアステロイド曲線を示す図である。Ｘ方向の磁界ＨｘとＹ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の外側（例えば、図中の黒丸の位置）にある場合には、磁気記録層の磁化方向を反転させることができる。

逆に、磁界Ｈｘと磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の内側（例えば、図中の白丸の位置）にある場合には、磁気記録層の磁化方向を反転させることができない。また、図から分かるように、磁化容易軸からおおよそ４５度方向に磁界を印加した場合が、一番小さな磁界で磁気記録層の磁化方向を反転させることができる。

図１１は、本発明の第２の実施形態に係るＭＲＡＭの主要部の構成を示す平面図である。ＴＭＲ素子１９は、磁気記録層１９Ｄの磁化方向をヨーク配線層１１の発生磁界方向（Ｘ方向）に対しておおよそ４５度傾けるように配置されている。

また、ＴＭＲ素子１９は、書き込み配線１２とヨーク層１３とからなるヨーク配線層１１の輪郭に対して、両側に夫々５０ｎｍはみ出るような大きさを有している。ＴＭＲ素子１９の短軸と長軸とは、例えば０．２４μｍ×０．５７μｍである。その他の構成は、上記第１の実施形態で示したＭＲＡＭの構成と同じである。ＴＭＲ素子１９をＸ方向に傾けたことにより、ヨーク配線層１１の配線幅Ｌは、第１の実施形態で示したＭＲＡＭに比べて細くなっている。

このように構成されたＭＲＡＭにおいて、スイッチング電流を測定したところ、磁気記録層１９Ｄとヨーク層１３との間の距離Ｍが１１５ｎｍにおいて、１．８ｍＡで書き込みが可能であった。アステロイド曲線に基づいてシュミレーションすると、第１の実施形態で示したＭＲＡＭに比べてスイッチング電流は０．７倍程度になることが予想された。しかし、実際には、ヨーク配線層１１の配線幅Ｌが細くなったために磁界が強まる効果が付加され、スイッチング電流が０．６倍程度まで低減した。

また、ＴＭＲ素子１９の形状を工夫することで、アステロイド曲線を変形させる。これにより、磁化方向を反転させるのに必要な磁界（スイッチング磁界）を小さくすることで、スイッチング電流を更に低減することができる。図１２は、形状を変形したＴＭＲ素子１９の一例を示す平面図である。図１２に示したＴＭＲ素子１９は、長軸の略中央から短軸に沿った両方向に夫々突起部を有している。図１３は、図１２に示したＴＭＲ素子１９のアステロイド曲線を示す図である。

図１３に示すように、スイッチング磁界は、４５度方向において小さくなっている。したがって、図１１に示したＴＭＲ素子１９に比べて、より小さい書き込み電流で磁気記録層１９Ｄの磁化方向を反転させることができる。

次に、図１１に示したＭＲＡＭにおいて、磁気記録層１９Ｄとヨーク層１３との間の距離Ｍと、スイッチング電流との関係について説明する。絶縁層１６の厚さを変えることで、距離Ｍを変化させることができる。絶縁層１６の厚さを変化させた場合のスイッチング電流を測定した。

図１４は、図１１に示した磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図である。また、図１４には、ヨーク配線層１１が発生する磁界に基づいてスイッチング電流を計算した計算値（１）についても示している。

図１４において、距離Ｍを小さくしていくと、スイッチング電流が小さくなっていくのが分かる。さらに、距離Ｍが５０ｎｍ以下になると、よりスイッチング電流を低減することができる。

ここで、測定値と計算値（１）とを比較すると、距離Ｍが１００ｎｍ以下のところで、計算値（１）よりも少ない電流で書き込みが行えることがわかる。計算で求めたスイッチング電流よりも実際に測定したスイッチング電流が小さいことについて考察したところ、書き込み時に磁気記録層１９Ｄの磁化方向が反転する前から、磁気記録層１９Ｄが書き込み磁界方向に透磁率を持ち、ヨーク層１３と磁気記録層１９Ｄとが磁気回路を形成する。

（第３の実施形態）
第３の実施形態は、ヨーク層１３と磁気記録層１９Ｄとが形成する磁気回路を用いてスイッチング電流を低減するようにしたものである。

図１５は、ヨーク層１３と磁気記録層１９Ｄとが形成する磁気回路を示す断面図である。図１５に示したように磁気回路が形成されることにより、ＴＭＲ素子１９がないと仮定した場合よりも実際の磁界が強まり、スイッチング電流が小さくなると考えられる。

上記図１４には、磁気記録層１９Ｄの透磁率の効果を仮定した場合の磁気記録層１９Ｄとヨーク層１３との間の距離Ｍと、スイッチング電流との関係を表す計算値（２）についても示している。上記考察により、さらにスイッチング電流を低減するためには、磁気回路の磁気抵抗を下げることが重要であることが分かる。磁気回路の磁気抵抗を下げる方法の一つとして、磁気記録層１９Ｄに透磁率を如何に持たせるかが重要となる。

図１６は、ヨーク配線層１１が発生する磁界の方向と磁気記録層１９Ｄの磁化方向とを示す図である。図１６に示した２本の破線矢印は、磁界方向のベクトル成分を有していない。一方、実線矢印は、磁界方向のベクトル成分を有している。磁気記録層１９Ｄの透磁率は、磁気記録層１９Ｄの磁化方向が磁界方向を向き始めたところから増大する。

したがって、より小さな磁界で磁気記録層１９Ｄに透磁率を持たせるためには、磁気記録層１９Ｄの磁化方向が磁界方向に対して９０度になるように磁気記録層１９Ｄを配置するとよい。しかし、９０度では書き込み制御できないため、実際には少し傾けることが肝要となる。

次に、磁気記録層１９Ｄに透磁率を持たせるための方法について説明する。前述したように、スイッチング電流を低減するためには、磁気記録層１９Ｄとヨーク層１３とで磁気回路を形成させることが重要である。そのためには、磁気記録層１９Ｄの磁化困難軸が透磁率を持つことを利用する。

図１７（ａ）〜図１７（ｃ）は、磁気記録層１９Ｄの配置を変えた場合におけるＭＲＡＭの主要部の構成を示す平面図である。また、磁気記録層１９Ｄは、第１の実施形態と同様に、ヨーク配線層１１の輪郭に対して、Ｘ方向両側に夫々５０ｎｍはみ出るような大きさを有している。

なお、図中の線Ｂ及び線Ｃは、磁気記録層１９Ｄの主体面に垂直な方向から投射した場合において、磁気記録層１９Ｄの輪郭内に入るヨーク配線層１１の２つの側辺部分を表している。図中の線Ａは、線ＢのＹ方向と反対方向の端と、線ＣのＹ方向の端とを結んだ線である。すなわち、線Ａは、線Ｂの両端のうち楕円の短軸に近い方の端と、線Ｃの両端のうち楕円の短軸に近い方の端とを結んだ線である。

この線Ａと磁気記録層１９Ｄの磁化方向との成す角度が９０度以下であれば、ヨーク層１３の一端から発生した磁束は、磁気記録層１９Ｄの磁化困難軸方向に伸び、ヨーク層１３の他端へ到達することができる。これにより、磁気記録層１９Ｄとヨーク層１３とは、磁気回路を形成することができる。

別の表現で言い換えると、以下のようになる。磁気記録層１９Ｄは、磁化困難軸に沿った方向に透磁率を持つ。したがって、ヨーク層１３の一端から発生した磁束が、磁化困難軸に沿って磁気記録層１９Ｄを通り、ヨーク層１３の他端へ到達することができればよい。すなわち、磁化困難軸方向のベクトルが、始点で線Ｂに交わり、且つ終点で線Ｃに交わればよい。なお、この条件を満たす場合であっても、前述したように、磁気記録層１９Ｄの磁化方向が磁界方向に対して９０度になる場合は除かれる。

図１７に示した３つの場合では、図１７（ａ）と図１７（ｂ）とに示したＭＲＡＭは、磁化困難軸方向に磁気回路を形成することができる。図１７（ｃ）に示したＭＲＡＭは、磁化困難軸方向に磁気回路を形成することができない。

このように配置された磁気記録層１９Ｄを有するＭＲＡＭについて、スイッチング電流を測定した。なお、磁気記録層１９Ｄの外形（短軸と長軸）を例えば０．２４μｍ×０．５７μｍ、磁気記録層１９Ｄとヨーク層１３との間の距離Ｍを１００ｎｍとした。この場合のスイッチング電流は、１．３ｍＡ程度まで低減することができた。

図１８は、磁気記録層１９Ｄにおける磁化容易軸と磁化困難軸との磁化曲線を示す図である。図１８において、横軸は磁場の強さ、縦軸は磁化の強さを表している。図１８に示すように、磁気記録層１９Ｄは、磁化困難軸方向に透磁率を持つことが分かる。しかし、磁界が極端に小さなところでは、１以上の透磁率を持たない領域がある。

磁気記録層１９Ｄのアスペクト比が小さい形状では、この領域が本発明の構造で問題となる場合があるが、例えばアスペクト比を２程度以上とることで、問題なく本発明の効果を得ることができる。

（第４の実施形態）
磁気回路の抵抗は、磁気記録層１９Ｄとヨーク層１３との間の距離Ｍが大きな部分を占める。磁気記録層１９Ｄが透磁率を持つまで磁気記録層１９Ｄに印加される磁界強度を上げるためにも、この距離Ｍは短いほうがよい。第４の実施形態は、磁気記録層１９Ｄとヨーク層１３との間の距離Ｍを近づけることに主眼を置いたものであり、ＴＭＲ素子１９とヨーク配線層１１とを電気的に接触するまで近づけるようにしたものである。

図１９は、本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面レイアウト図である。図２０は、図１９に示したＸＸ−ＸＸ線に沿った断面図である。

下層にメモリ部分の駆動回路などが作りこまれた基板上には、例えばＳｉＯ_２からなる絶縁層１０が設けられている。絶縁層１０の表面内には、Ｙ方向に延びるように、書き込み配線１２とヨーク層１３とからなるヨーク配線層１１が設けられている。具体的には、絶縁層１０の表面内には、Ｙ方向に延びるように、書き込み配線１２が設けられている。書き込み配線１２には、書き込み配線１２の底面と両側面とを覆うように、ヨーク層１３が設けられている。

また、絶縁層１０の表面内には、例えばＣｕからなる金属層１４が設けられている。金属層１４には、金属層１４の底面と４つの側面とを覆うように、ヨーク層１５が設けられている。金属層１４は、複数のコンタクトプラグを縦に積み重ねるための中間層として機能する。

ヨーク配線層１１の上には、ＴＭＲ素子１９が設けられている。すなわち、ＴＭＲ素子１９の下部端子である金属層１９Ａは、ヨーク配線層１１に電気的に接続されている。ＴＭＲ素子１９の配置は、第３の実施形態と同じであり、磁気記録層１９Ｄとヨーク層１３とが磁気回路を形成するように配置されている。また、ＴＭＲ素子１９の材料は、第１の実施形態で説明した材料と同じである。

ＴＭＲ素子１９及び金属層１４の上には、ＳｉＯ_２からなる絶縁層２１が設けられている。絶縁層２１の上には、Ａｌを主体とした配線２４が設けられている。配線２４と金属層１９Ｅとは、例えばＣｕからなるコンタクトプラグ２２により接続されている。配線２４と金属層１４とは、例えばＣｕからなるコンタクトプラグ２５により接続されている。

このように構成されたＭＲＡＭの製造方法について説明する。書き込み配線１２及び金属層１４を堆積するまでの製造方法は、第１の実施形態と同じである。

次に、ＣＭＰにより、表層からＣｕ、Ｔａ、Ｎｉ−Ｆｅ、Ｔａを除去し、溝部に配線を形成する。このＣＭＰ工程の際、最終のポリッシング工程で表層ができるだけ平坦になるように、ＣＭＰ工程及び使用するスラリーを選んだ。具体的には、Ｃｕ表面を荒らさず、且つ端部のＣｕ／Ｔａ／Ｎｉ−Ｆｅ／Ｔａができるだけ平坦になるように、これらの材料ができるだけ等速で削れる工夫をした。

次に、下部端子となる金属層１９Ａ、ＴＭＲ素子となる積層膜、上部端子となる金属層１９Ｅをスパッタリング法により積層する。そして、これらの積層膜を所定の形状にエッチングして、ＴＭＲ素子１９を形成する。

次に、全面に絶縁層２１を堆積する。そして、金属層１９Ｅへ電気的に接続するためのコンタクトプラグ２２を形成する。また、金属層１４へ電気的に接続するためのコンタクトプラグ２５を形成する。信頼性を向上するために、コンタクトプラグ２２，２５は、絶縁層２１をＣＭＰにより平坦化した後、例えばＣｕをダマシン法等で埋め込むとよい。その後、Ａｌを主体とした配線２４を堆積し、所定の形状にエッチングする。

ところで、上記ＣＭＰ工程の際、最終のポリッシング工程で表層が出来るだけ平坦になるような工程を選んだが、このＴＭＲ素子１９が配置される層のモフォロジー荒れは、極薄のトンネルバリア層１９Ｃの信頼性やスイッチング磁界のバラツキ等に大きく影響する。よって、ＴＭＲ素子１９が配置される層の表面は、できるだけ平坦なことが望まれる。

磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍを小さく保ちながら、ＴＭＲ素子１９が配置される層の表面を平坦にすることができるように工夫した例を以下に説明する。図２１乃至２４は、ヨーク配線層１１の製造方法を説明するための断面図である。

図２１において、スパッタリング法によりＴａ（膜厚１０ｎｍ）、Ｎｉ−Ｆｅ（膜厚３０ｎｍ）、Ｔａ（膜厚１０ｎｍ）、Ｃｕ（膜厚１００ｎｍ）を順次堆積し、その後Ｃｕメッキにより溝部を完全に埋設する。

次に、図２２において、ＣＭＰにより、表層からＣｕ、Ｔａ、Ｎｉ−Ｆｅ、Ｔａを除去し、溝部に配線を形成した後、酸化剤と酸とを用いてＣｕの表面をエッチングする。次に、図２３において、エッチングしたＣｕの厚み以上にＴａを堆積する。次に、図２４において、再度ＣＭＰにより、表層を平坦化して金属層２６を形成する。

このような製造方法を用いることで、磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍを小さく保ちながら、ＴＭＲ素子１９が配置される層の表面を平坦に加工することができる。また、金属層２６を設けることで、配線材料であるＣｕの熱等による粒界の変化等による変形を防ぐ効果もある。

上記実施例ではＣｕをエッチングした後に、ＣＭＰで平坦化しやすい材料としてＴａを用いた。しかし、ヨーク層１３端部の凸凹部にＴａをスパッタ法で成膜した場合、その後ＣＭＰで平坦にしようとしても凸凹部の膜質によって完全に平坦にできないことがある。その場合には、薄いＴａを成膜した後、一旦アモルファス材料であるＳｉＯ_２等をプラズマＣＶＤで形成した後、ＴＭＲ素子１９が配置される層の表面を平坦化するといい。

また、上記実施例では、Ｃｕのエッチング工程に溶液系を使用した。しかし、溶液系の場合、Ｃｕの粒界に沿って凸凹部が発生する。これもＴＭＲ素子１９の下地荒れに影響するため、溶液系ではなく、真空装置内でＡｒスパッタリング法等を用いる。すなわち、Ｃｕのスパッタリング率が大きいことを利用して、Ｃｕをエッチングする。これにより、Ｃｕの粒界の影響を無くすことができる。

図２５は、本実施形態のＭＲＡＭにおける磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図である。また、図２５には、ヨーク配線層１１が発生する磁界に基づいてスイッチング電流を計算した計算値についても示している。

図２５において、距離Ｍを小さくしていくと、スイッチング電流が小さくなっていくのが分かる。さらに、距離Ｍが１００ｎｍ以下になると、計算値よりスイッチング電流が小さくなる。また、顕著な効果を得るには、距離Ｍを５０ｎｍ以下まで近づけることが望ましい。距離Ｍを５０ｎｍまで近づけた場合、スイッチング電流は、おおよそ０．８ｍＡとなる。

さらに、本実施形態のＭＲＡＭは、ヨーク配線層１１から磁気記録層１９Ｄまでの距離Ｍを、３５ｎｍまで近づけることができた。書き込みに要するスイッチング電流は、おおよそ０．５ｍＡとなり、第３の実施形態に比べて極端に低減することができた。

（第５の実施形態）
第５の実施形態は、磁気記録層１９Ｄとヨーク配線層１１との間の距離をさらに近づけるようにＭＲＡＭを構成したものである。ＴＭＲ素子１９の積層順を変更することで、磁気記録層１９Ｄとヨーク配線層１１との間の距離を第４の実施形態に比べてさらに近づけることができる。一般にトップピン構造とよばれるＴＭＲ構造を有するＭＲＡＭの実施例を以下に説明する。

図２６は、本発明の第５の実施形態に係るＭＲＡＭの構成を示す断面図である。ヨーク配線層１１の上には、ＴＭＲ素子２７が設けられている。ＴＭＲ素子２７は、下部端子となる金属層２７Ａ、ＴＭＲ素子となる積層膜（磁気記録層２７Ｂ，トンネルバリア層２７Ｃ，磁化固着層２７Ｄ）、上部端子となる金属層２７Ｅを連続的にスパッタリング法で積層して形成される。

金属層２７Ａは、Ｔａ（膜厚５ｎｍ）と、拡散防止のためのＲｕ（膜厚２ｎｍ）とが積層されて構成される。金属層２７Ｅは、Ｔａにより構成される。

本実施形態のＴＭＲ素子２７は、下層側に磁気記録層２７Ｂ、上層側に磁化固着層２７Ｄを有している。具体的には、ＴＭＲ素子２７は、Ｎｉ−Ｆｅ（膜厚４ｎｍ）からなる磁気記録層２７Ｂと、Ａｌをプラズマ酸化させたＡｌ_２Ｏ_３からなるトンネルバリア層２７Ｃと、磁化固着層２７Ｄとを積層して形成されている。また、磁化固着層２７Ｄとして、Ｃｏ−Ｆｅからなる強磁性層、Ｒｕからなる非磁性層、Ｃｏ−Ｆｅからなる強磁性層、Ｐｔ−Ｍｎからなる反強磁性層を順に積層した。ヨーク配線層１１から磁気記録層２７Ｂまでの厚さは、おおよそ７ｎｍである。

ＴＭＲ素子２７の形状は、第４の実施形態と同じであり、磁気記録層２７Ｂとヨーク層１３とが磁気回路を形成するように形成されている。ＴＭＲ素子２７をこのような形状にするために、磁気記録層２７Ｂをエッチングする。このとき、磁気記録層２７Ｂをエッチング後、金属層２７Ａまでエッチングした。

この際、下地のＣｕが露出すると素子分離時にＣｕのリデポがＴＭＲ素子２７の側壁等に付着してしまう。これにより、ＴＭＲ素子２７が短絡する確率が高くなる。これを防止するために、前述のＣＭＰによって表面を平坦化するプロセスを用いて、Ｃｕ上にＴａ等のキャップを形成しておくとよい。

このように構成されたＭＲＡＭにおいて、磁気記録層２７Ｂとヨーク配線層１１との間の距離Ｍを第４の実施形態に比べて極端に小さくすることができる。すなわち、距離ＭをＴＭＲ素子２７の下部端子である金属層２７Ａの厚さまで小さくすることができる。これにより、磁気記録層２７Ｂとヨーク層１３とにより形成される磁気回路の抵抗を小さくできるため、スイッチング電流を低減することが可能となる。

（第６の実施形態）
第１の実施形態で説明したように、ヨーク配線層１１の配線幅を磁気記録層１９ＤのＸ方向の幅よりも狭くすることで、スイッチング電流を低減することができる。ところが、ヨーク配線層１１の配線幅を極端に狭くすると、ＴＭＲ素子１９にデータを書き込む効率が悪化してしまう。第６の実施形態は、ヨーク配線層１１の配線幅と磁気記録層１９ＤのＸ方向の幅との関係について示したものである。

図２７は、本発明の第６の実施形態に係るＭＲＡＭの主要部の構成を示す平面図である。図２７において、ヨーク配線層１１の配線幅をＬmwで表す。また、ＴＭＲ素子１９（具体的には、磁気記録層１９Ｄ）のＸ方向の幅をＬtmrで表す。

ＴＭＲ素子１９は、磁気記録層１９Ｄの磁化方向をヨーク配線層１１の延伸方向（すなわち、Ｙ方向）に対しておおよそ５５度傾けるように配置されている。また、ＴＭＲ素子１９の短軸と長軸との長さは、例えば３００ｎｍ×１０００ｎｍである。磁気記録層１９Ｄとヨーク層１３との間の距離Ｍは、例えば１００ｎｍである。この条件での幅Ｌtmrは、５９０ｎｍである。

このように構成されたＭＲＡＭにおいて、ヨーク配線層１１の配線幅Ｌmwを変化させてスイッチング電流を測定した。図２８は、ヨーク配線層１１の配線幅Ｌmwに対するＴＭＲ素子１９の幅Ｌtmrの比率（Ｌtmr／Ｌmw〔％〕）とスイッチング電流との関係を示す図である。

図２８に示すように、配線幅Ｌmwを幅Ｌtmrに対して狭くしていくと、スイッチング電流が低減していくのが分かる。比率Ｌtmr／Ｌmwが６０％以下では、スイッチング電流がより低減している。

ところが、比率Ｌtmr／Ｌmwが３０％以下あたりから、スイッチング電流が大きくなっている。そして、比率Ｌtmr／Ｌmwが２０％未満では、スイッチング電流が０．８ｍＡを超えてしまう。

図２８より、６０％以下でＴＭＲ素子１９の透磁率の寄与によるヨーク配線層１１の磁場効率上昇が顕著に見えている。しかし、２０％未満になるとその効果が見えなくなり、電流低減効果がなくなる。したがって配線幅Ｌmwとしては、比率Ｌtmr／Ｌmwが２０％以上であることが望ましい。

なお、図２８に示したスイッチング電流は、本実施形態で示したＴＭＲ素子１９の寸法での値であるが、ＴＭＲ素子１９の外形や配置する角度を変えても、図２８に示した曲線と類似する関係が得られる。

以上詳述したように本実施形態によれば、比率Ｌtmr／Ｌmwを小さくするとスイッチング電流を低減することができる。

また、ＴＭＲ素子１９の一部に磁界を印加するだけでは、書き込み効率が悪化してしまう。よって、比率Ｌtmr／Ｌmwは、２０％以上であることが好ましい。

（第７の実施形態）
第７の実施形態は、ＴＭＲ素子１９にデータを書き込む際に、誤書き込みを防止するようにしたものである。

図２９は、ＴＭＲ素子１９とヨーク配線層１１とを示す平面図である。ＴＭＲ素子１９は、磁気記録層１９Ｄの磁化方向がヨーク配線層１１の延伸方向と一致するように配置されている。

図３０は、ヨーク配線層１１に流す書き込み電流によってＴＭＲ素子１９に印加される困難軸方向の磁界とＴＭＲ素子１９のＭＲ比との関係を示す図である。なお、図３０には、図２９に示すように配置されたＴＭＲ素子１９を有するＭＲＡＭを複数個製造した場合のそれぞれの測定値が示してある。また、図３０に示したＨｋは、異方性磁界を示している。なお、異方性磁界Ｈｋとは、ＴＭＲ素子１９の困難軸方向に磁界を印加した場合に磁化が飽和する磁界の大きさをいう。

ＴＭＲ素子１９の磁性的バラツキや、製造上のＴＭＲ素子１９とヨーク配線層１１との位置バラツキ等により、困難軸方向（図２９のＸ方向）のＲＨ（抵抗−磁界）カーブがバラつく。図３１は、図３０に示した破線で囲んだ領域の拡大図である。図３１に示すように、困難軸方向の異方性磁界Ｈｋのバラツキは、素子の異方性磁界Ｈｋに対して０．１５Ｈｋ程度見込まれることが分かった。

したがって、実際の書き込みの際、磁化容易軸方向に困難軸のバラツキである０．１５Ｈｋ以上印加されるようにしてＴＭＲ素子１９にデータを書き込めば、誤書き込みを防止することができる。

図３２は、アステロイド曲線において誤書き込みをしない領域を説明するための図である。なお、図中のＨｃは、Ｘ方向のスイッチング磁界を表している。

アステロイド曲線の外側且つＸ方向の磁界が０．１５Ｈｋ以上である領域が誤書き込みをしない領域となる。したがって、０．１５Ｈｋ以上の方向性をつける場合、ＴＭＲ素子１９の磁化困難軸を磁界方向（Ｘ方向）に対して１５度以上傾ければよい。

換言すると、図３３に示すように、ヨーク配線層１１の延伸方向（Ｙ方向）に対してＴＭＲ素子１９の磁化方向を１５度以上傾ければよい。このように構成することで、ＴＭＲ素子１９の磁性的バラツキや、製造上のＴＭＲ素子１９とヨーク配線層１１との位置バラツキ等により、ＴＭＲ素子１９へのデータ誤書き込みを防止することができる。

（第８の実施形態）
第８の実施形態は、複数のメモリセルを有するＭＲＡＭにおいて、メモリセル毎に書き込み配線を配置し、メモリセル毎に独立して書き込み電流を制御するようにしたものである。

図３４は、本発明の第８の実施形態に係るＭＲＡＭの構成を示す回路図である。ＴＭＲ素子１９の下部端子は、配線３９Ｂ（ＧＮＤ／ＷＢＬ１）に接続されている。ＴＭＲ素子１９の上部端子は、読み出し選択トランジスタＴｒ２のドレインに接続されている。読み出し選択トランジスタＴｒ２のゲートは、読み出しワード線ＲＷＬに接続されている。読み出し選択トランジスタＴｒ２のソースは、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）に接続されている。

ヨーク配線層１１の一方の端子は、配線３９Ｂ（ＧＮＤ／ＷＢＬ１）に接続されている。ヨーク配線層１１の他方の端子は、書き込み選択トランジスタＴｒ１のドレインに接続されている。書き込み選択トランジスタＴｒ１のゲートは、書き込みワード線ＷＷＬに接続されている。書き込み選択トランジスタＴｒ１のソースは、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）に接続されている。

なお、符号の後に示した文字は、配線の用途及び機能を表している。配線３９Ｂ（ＧＮＤ／ＷＢＬ１）は、接地電位を供給するグランド線ＧＮＤ、或いは書き込みビット線ＷＢＬ１として機能する。具体的には、データ書き込み時、配線３９Ｂ（ＧＮＤ／ＷＢＬ１）は、書き込み電流を流すための書き込みビット線ＷＢＬ１として機能する。データ読み出し時、配線３９Ｂ（ＧＮＤ／ＷＢＬ１）は、読み出し電流を流すためのグランド線ＧＮＤとして機能する。

配線３７Ｂ（ＲＢＬ／ＷＢＬ２）は、読み出しビット線ＲＢＬ、或いは書き込みビット線ＷＢＬ２として機能する。具体的には、データ書き込み時、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）は、書き込み電流を流すための書き込みビット線ＷＢＬ２として機能する。データ読み出し時、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）は、読み出し電流を流すための読み出しビット線ＲＢＬとして機能する。

なお、本実施形態では、ＴＭＲ素子１９にデータを書き込むための書き込み配線として、ヨーク配線層１１を用いている。しかし、これに限定されるものではなく、ヨーク層１３を有していない書き込み配線であってもよい。

次に、このように構成されたＭＲＡＭの動作について説明する。選択されたメモリセル（ＴＭＲ素子１９）へのデータの書き込みは、書き込みワード線ＷＷＬを活性化する。そして、書き込みビット線ＷＢＬ１から書き込みビット線ＷＢＬ２へ、或いは書き込みビット線ＷＢＬ２から書き込みビット線ＷＢＬ１へ書き込み電流を流すことにより、メモリセル（ＴＭＲ素子１９）にデータを書き込む。

選択されたメモリセル（ＴＭＲ素子１９）からのデータの読み出しは、読み出しワード線ＲＷＬを活性化する。そして、読み出しビット線ＲＢＬからグランド線ＧＮＤへ電流を流し、ＴＭＲ素子１９の抵抗に応じた電位差を検出することにより行う。

次に、図３４に示したＭＲＡＭの構造について説明する。図３５は、図３４に示したＭＲＡＭの上層部を示す平面レイアウト図である。図３６は、図３４に示したＭＲＡＭの下層部を示す平面レイアウト図である。図３７は、図３５及び図３６に示したＸＸＸVII−ＸＸＸVII線に沿った断面図である。なお、ＭＲＡＭの上層部とは、コンタクトプラグ３８Ａ，３８Ｂより上の層を表している。ＭＲＡＭの下層部とは、コンタクトプラグ３８Ａ，３８Ｂより下の層を表している。

半導体基板３０には、書き込み選択トランジスタＴｒ１と読み出し選択トランジスタＴｒ２とが設けられている。具体的には、半導体基板３０には、拡散層３１Ａ，３１Ｂ，３１Ｃが設けられている。拡散層３１Ａと拡散層３１Ｂとの間且つ半導体基板３０の上には、ゲート絶縁膜３２を介してゲート電極３３（書き込みワード線ＷＷＬ）が設けられている。拡散層３１Ｂと拡散層３１Ｃとの間且つ半導体基板３０の上には、ゲート絶縁膜３４を介してゲート電極３５（読み出しワード線ＲＷＬ）が設けられている。

拡散層３１Ａは、書き込み選択トランジスタＴｒ１のドレインとして機能する。拡散層３１Ｂは、書き込み選択トランジスタＴｒ１のソース、及び読み出し選択トランジスタＴｒ２のソースとして機能する。拡散層３１Ｃは、読み出し選択トランジスタＴｒ２のドレインとして機能する。

半導体基板３０の上方には、第１金属層として、中間層３７Ａ、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）及び中間層３７Ｃが設けられている。中間層３７Ａは、コンタクトプラグ３６Ａを介して拡散層３１Ａに接続されている。配線３７Ｂ（ＲＢＬ／ＷＢＬ２）は、コンタクトプラグ３６Ｂを介して拡散層３１Ｂに接続されている。中間層３７Ｃは、コンタクトプラグ３６Ｃを介して拡散層３１Ｃに接続されている。

第１金属層の上方には、第２金属層として、中間層３９Ａ、配線３９Ｂ（ＧＮＤ／ＷＢＬ１）及び中間層３９Ｃが設けられている。中間層３９Ａは、コンタクトプラグ３８Ａを介して中間層３７Ａに接続されている。中間層３９Ｃは、コンタクトプラグ３８Ｂを介して中間層３７Ｃに接続されている。

第２金属層の上方には、第３金属層として、ヨーク配線層１１及び金属層１４が設けられている。ヨーク配線層１１の一方の端子は、コンタクトプラグ４０Ａを介して中間層３９Ａに接続されている。ヨーク配線層１１の他方の端子は、コンタクトプラグ４０Ｂを介して配線３９Ｂ（ＧＮＤ／ＷＢＬ１）に接続されている。

金属層１４は、コンタクトプラグ４０Ｃを介して中間層３９Ｃに接続されている。なお、前述した各中間層及び金属層１４は、複数のコンタクトプラグを縦に積み重ねるための層として機能する。

ヨーク配線層１１の上には、電気的に接続するように、ＴＭＲ素子１９が設けられている。ＴＭＲ素子１９は、例えば第３の実施形態で説明した形状を有している。しかし、これに限定されるものではなく、ＴＭＲ素子であれば形状或いは構成等はどんなものでもよい。

ＴＭＲ素子１９の上には電気的に接続するように、配線２４が設けられている。ＴＭＲ素子１９と配線２４とは、コンタクトプラグ２２（図示せず）により接続されている。また、配線２４は、コンタクトプラグ２３を介して金属層１４に接続されている。なお、ＴＭＲ素子１９とヨーク配線層１１、或いはＴＭＲ素子１９と金属層１４とは、コンタクトプラグを用いて接続されていてもよい。半導体基板３０の上且つ配線２４の下には、絶縁層４１が設けられている。

次に、ヨーク配線層１１の構成について説明する。図３８は、図３７に示したヨーク配線層１１の構成を示す平面図である。ヨーク配線層１１は、書き込み配線１２とヨーク層１３とにより構成されている。ヨーク層１３は、強磁性層（例えばＮｉ−Ｆｅ）により構成されている。

ヨーク層１３は、書き込み配線１２の底面及び全ての側面を覆うように設けられている。すなわち、ヨーク層１３は、書き込み配線１２の上面以外を全て覆うように設けられている。

ヨーク層１３を構成する強磁性層は、書き込み配線１２の形状異方性によって磁化方向を一方向に向かせている。このため、ヨーク配線層１１のアスペクト比はある程度大きいほうがよく、本実施形態では、平面形状が０．２４μｍ×１μｍ、高さが０．３μｍでヨーク配線層１１を作製した。これにより、各平面に設けられたヨーク層１３の磁化方向を、各平面の長手方向に向かせることができる。

このように構成されたＭＲＡＭは、メモリセル（ＴＭＲ素子１９）毎にヨーク配線層１１を配置するようにしている。さらに、ヨーク配線層１１毎に書き込み選択トランジスタＴｒ１を配置するようにしている。

よって、各メモリセルに対して独立に書き込み電流を制御することができる。また、各ヨーク配線層１１を小さくできるので、書き込み電流を低減することができる。本実施形態のＭＲＡＭの書き込み電流を測定したところ、１ｍＡよりも小さい電流でデータを書き込むことが可能であった。

また、書き込み電流が低減できることにより、書き込み選択トランジスタＴｒ１を小さくできるため、ＭＲＡＭの高集積化を実現できる。また、メモリセル毎に書き込み選択トランジスタＴｒ１を設置することで、書き込み配線を２本用いて２軸で書き込みを行うＭＲＡＭに比べて、誤書き込みを極端に低減できる。

また、図３７に示したように、ＴＭＲ素子１９の下部にトランジスタを配置することで、メモリセルが占有するセル面積が非常に有効活用できる。具体的には、書き込み選択トランジスタＴｒ１に必要な電流量によって、書き込み選択トランジスタＴｒ１のチャネル長を適時調整することが可能である。さらに、書き込み選択トランジスタＴｒ１に必要な電流量によって、書き込み選択トランジスタＴｒ１を並列接続した複数のトランジスタで構成することも可能である。

なお、前述したように、ヨーク層１３を用いずに、書き込み配線１２のみメモリセル毎に配置するようにしても本実施形態と同様の効果を得ることができる。

次に、ヨーク配線層１１の他の構成について説明する。ヨーク層１３を構成する強磁性層の磁気異方性は、ヨーク配線層１１の平面形状に大きく影響される。できるだけヨーク層１３の磁気異方性を大きくし、ヨーク層１３の磁化方向を揃えることが、書き込み電流のバラツキを低減するのに効果がある。

図３９は、ヨーク配線層の一例を示す平面図である。図３９に示したヨーク配線層１１Ａは、長手方向両側が丸みを帯び且つ尖った形状になっている。具体的には、書き込み配線１２Ａは、長手方向両側が丸みを帯び且つ尖った形状になっている。このような形状の書き込み配線１２Ａの底面及び全ての側面をヨーク層１３Ａが覆っている。

図４０は、ヨーク配線層の他の一例を示す平面図である。図４０に示したヨーク配線層１１Ｂは、長手方向両側が尖った形状になっている。具体的には、書き込み配線１２Ｂは、長手方向両側が尖った形状になっている。このような形状の書き込み配線１２Ｂの底面及び全ての側面をヨーク層１３Ｂが覆っている。

図３９及び図４０に示したように、ヨーク配線層は、一般にＴＭＲ素子１９と同様に長手方向に尖った形状にすることが望ましい。ヨーク配線層を上記のような形状にすることで、ヨーク層１３Ａ，１３Ｂの形状異方性が大きくなるため、ヨーク層１３Ａ，１３Ｂの磁化方向を揃えることができる。これにより、書き込み電流のバラツキを小さくできるため、書き込み電流の低減が図れる。

（第９の実施形態）
第９の実施形態は、書き込み配線をＴＭＲ素子の上方に配置するようにしたものである。

図４１は、本発明の第９の実施形態に係るＭＲＡＭの上層部の構成を示す平面レイアウト図である。図４２は、本発明の第９の実施形態に係るＭＲＡＭの下層部の構成を示す平面レイアウト図である。図４３は、図４１及び図４２に示したＸＸＸＸIII−ＸＸＸＸIII線に沿った断面図である。なお、図４１に示すＭＲＡＭの上層部とは、コンタクトプラグ５８Ａ，５８Ｂより上の層を表している。図４２に示すＭＲＡＭの下層部とは、コンタクトプラグ５８Ａ，５８Ｂより下の層を表している。なお、回路図は、第８の実施形態で示した図３４と同じである。

半導体基板５０には、書き込み選択トランジスタＴｒ１Ａ，Ｔｒ１Ｂと読み出し選択トランジスタＴｒ２とが設けられている。具体的には、半導体基板５０には、拡散層５１Ａ，５１Ｂ，５１Ｃ，５１Ｄが設けられている。拡散層５１Ａと拡散層５１Ｂとの間且つ半導体基板５０の上には、ゲート絶縁膜５２Ａを介してゲート電極５３Ａ（書き込みワード線ＷＷＬ）が設けられている。拡散層５１Ｂと拡散層５１Ｃとの間且つ半導体基板５０の上には、ゲート絶縁膜５２Ｂを介してゲート電極５３Ｂ（書き込みワード線ＷＷＬ）が設けられている。

すなわち、書き込みワード線ＷＷＬに接続される書き込み選択トランジスタは、２つのトランジスタが並列に接続されて構成されている。書き込み選択トランジスタを構成する並列接続されたトランジスタの数は、２つに限らず、３つ以上でもよい。或いは並列にせずに、１つトランジスタで書き込み選択トランジスタを構成してもよい。

拡散層５１Ｃと拡散層５１Ｄとの間且つ半導体基板５０の上には、ゲート絶縁膜５４を介してゲート電極５５（読み出しワード線ＲＷＬ）が設けられている。

拡散層５１Ａは、書き込み選択トランジスタＴｒ１Ａのソースとして機能する。拡散層５１Ｂは、書き込み選択トランジスタＴｒ１Ａ及びＴｒ１Ｂのドレインとして機能する。拡散層５１Ｃは、書き込み選択トランジスタＴｒ１Ｂ及び読み出し選択トランジスタＴｒ２のソースとして機能する。拡散層５１Ｄは、読み出し選択トランジスタＴｒ２のドレインとして機能する。

半導体基板５０の上方には、第１金属層として、配線５７Ａ（ＲＢＬ／ＷＢＬ２）、中間層５７Ｂ及び中間層５７Ｃが設けられている。配線５７Ａ（ＲＢＬ／ＷＢＬ２）は、コンタクトプラグ５６Ａを介して拡散層５１Ａに接続されている。また、配線５７Ａ（ＲＢＬ／ＷＢＬ２）は、コンタクトプラグ５６Ｃを介して拡散層５１Ｃに接続されている。中間層５７Ｂは、コンタクトプラグ５６Ｂを介して拡散層５１Ｂに接続されている。中間層５７Ｃは、コンタクトプラグ５６Ｄを介して拡散層５１Ｄに接続されている。

第１金属層の上方には、第２金属層として、接続配線５９Ａ、配線５９Ｂ（ＧＮＤ／ＷＢＬ１）及び中間層５９Ｃが設けられている。接続配線５９Ａは、コンタクトプラグ５８Ａを介して中間層５７Ｂに接続されている。中間層５９Ｃは、コンタクトプラグ５８Ｂを介して中間層５７Ｃに接続されている。

第２金属層の上方には、第３金属層として、中間層６１Ａ、接続配線６１Ｂ及び中間層６１Ｃが設けられている。中間層６１Ａは、コンタクトプラグ６０Ａを介して接続配線５９Ａに接続されている。接続配線６１Ｂは、コンタクトプラグ６０Ｃを介して中間層５９Ｃに接続されている。中間層６１Ｃは、コンタクトプラグ６０Ｂを介して配線５９Ｂ（ＧＮＤ／ＷＢＬ１）に接続されている。

接続配線６１Ｂの上には、電気的に接続するように、ＴＭＲ素子１９が設けられている。ＴＭＲ素子１９は、例えば第３の実施形態で説明した形状を有している。しかし、これに限定されるものではなく、ＴＭＲ素子であれば形状或いは構成等はどんなものでもよい。

ＴＭＲ素子１９の上には、電気的に接続するように、ヨーク配線層６３が設けられている。また、ヨーク配線層６３は、コンタクトプラグ６２Ａを介して中間層６１Ａに接続されている。さらに、ヨーク配線層６３は、コンタクトプラグ６２Ｂを介して中間層６１Ｃに接続されている。

なお、ＴＭＲ素子１９とヨーク配線層６３、或いはＴＭＲ素子１９と接続配線６１Ｂとは、コンタクトプラグを用いて接続されていてもよい。半導体基板５０の上且つヨーク配線層６３の下には、絶縁層６７が設けられている。

次に、ヨーク配線層６３の構成について説明する。ヨーク配線層６３は、書き込み配線６４とヨーク層６５，６６とにより構成されている。ヨーク層６５，６６は、強磁性層（例えばＮｉ−Ｆｅ）により構成されている。

ヨーク層６５，６６は、書き込み配線６４の上面及び全ての側面を覆うように設けられている。すなわち、ヨーク層６５，６６は、書き込み配線６４の底面以外を全て覆うように設けられている。

以下に、図４４乃至４６を参照して、ヨーク配線層６３の製造方法の一例を示す。図４４において、書き込み配線６４となるＴｉ／Ａｌ／Ｔａをスパッタリング法により堆積する。次に、ヨーク層６５となるＮｉ−Ｆｅ（膜厚３０ｎｍ）／Ｔａ（膜厚１０ｎｍ）をスパッタリング法により堆積する。そして、これらを所定の形状に加工して、書き込み配線６４とヨーク層６５とを形成する。

次に、図４５において、ヨーク層６６となるＴａ／Ｎｉ−Ｆｅ／Ｔａをスパッタリング法により堆積する。そして、図４６において、平坦部のＴａ／Ｎｉ−Ｆｅ／Ｔａをエッチングする。この際、異方性の強いＲＩＥ（Reactive Ion Etching）や垂直に近い入射のＡｒミリング等を用いることで、書き込み配線６４の側壁のＮｉ−Ｆｅを残すことができる。このようにして、ヨーク層６６を形成する。

ヨーク層６５，６６を構成するの強磁性層は、書き込み配線６４の形状異方性によって磁化方向を一方向に向かせている。このため、ヨーク配線層６３のアスペクト比はある程度大きいほうがよく、本実施形態では、平面形状が０．２４μｍ×１μｍ、高さが０．３μｍでヨーク配線層６３を作製した。これにより、各平面に設けられたヨーク層の磁化方向を、各平面の長手方向に向かせることができる。

ヨーク層１３の磁化方向を所定の方向に向かせることができる。

以上詳述したように、本実施形態では、書き込み配線６４をＴＭＲ素子１９の上部に配置するようにしている。このように構成しても図３４に示した回路からなるＭＲＡＭを実現することができる。その他の効果は、第８の実施形態と同様である。

なお、本実施形態では、ＴＭＲ素子１９にデータを書き込むための書き込み配線として、ヨーク配線層６３を用いている。しかし、これに限定されるものではなく、ヨーク層を有していない書き込み配線であってもよい。また、ヨーク配線層の平面形状は、図３９或いは図４０に示した形状であってもよい。

（第１０の実施形態）
第１０の実施形態は、ヨーク配線層１１に流れる読み出し電流に起因するＴＭＲ素子１９への誤書き込みを防止するようにしたものである。

図４７は、本発明の第１０の実施形態に係るＭＲＡＭのうちＴＭＲ素子１９とヨーク配線層１１との構成を示す平面レイアウト図である。図４８は、図４７に示したＸＸＸＸVIII−ＸＸＸＸVIII線に沿ったＭＲＡＭの断面図である。なお、回路図は、第８の実施形態で示した図３４と同じである。

ヨーク配線層１１とＴＭＲ素子１９の下部端子である金属層１９Ａとは、コンタクトプラグ７０により接続されている。また、コンタクトプラグ７０は、データ読み出し時に読み出し電流を流すためのグランド線ＧＮＤとして機能する配線３９Ｂ（ＧＮＤ／ＷＢＬ１）の上方に配置されている。具体的には、コンタクトプラグ７０は、配線３９Ｂが配置される側のヨーク配線層１１端に配置されている。

図４８に示すように、ＴＭＲ素子１９の下部端子（金属層１９Ａ）は、コンタクトプラグ７０を配線３９Ｂ（ＧＮＤ／ＷＢＬ１）の上方に配置できるように、ヨーク配線層１１の端付近まで引き延ばしてある。なお、ＴＭＲ素子１９の下部端子は、第１の実施形態と同様に、金属層１９Ａ、磁化固着層１９Ｂ及びトンネルバリア層１９Ｃを含んでいてもよい。また、磁気記録層とトンネルバリア層と磁化固着層との積層順は、第５の実施形態で示した積層順であってもよい。

ＴＭＲ素子１９の上部端子である金属層１９Ｅと配線２４とは、コンタクトプラグ２２により接続されている。なお、図４８では、コンタクトプラグ２２の図示を省略している。

次に、本発明者等が本実施形態のＭＲＡＭを開発する過程において製造したＭＲＡＭ（比較例）について説明する。図４９は、比較例に係るＭＲＡＭのうちのＴＭＲ素子１９とヨーク配線層１１との構成を示す平面レイアウト図である。図５０は、図４９に示したＸＸＸＸＸ−ＸＸＸＸＸ線に沿ったＭＲＡＭの断面図である。

ヨーク配線層１１とＴＭＲ素子１９の下部端子である金属層１９Ａとは、コンタクトプラグ７１により接続されている。また、コンタクトプラグ７１は、データ読み出し時に読み出し電流を流すための読み出しビット線ＲＢＬとして機能する配線３７Ｂ（ＲＢＬ／ＷＢＬ２）に電気的に接続されたコンタクトプラグ４０Ａの上方に配置されている。具体的には、コンタクトプラグ７１は、配線３９Ｂが配置される側のヨーク配線層１１端に対して反対側の端に配置されている。

読み出し電流は、配線３７Ｂ（ＲＢＬ／ＷＢＬ２）から配線２４を介して配線３９Ｂ（ＧＮＤ／ＷＢＬ１）へ流れる。よって、比較例では、読み出し電流は、ヨーク配線層１１にも流れてしまう。

本発明のように非常に小さな書き込み電流でＴＭＲ素子１９にデータが書き込めるようになると、ヨーク配線層１１を流れる読み出し電流により誤書き込みが発生することがある。

ところが、本実施形態のＭＲＡＭ（図４７及び図４８に示したＭＲＡＭ）では、読み出し電流により生じる磁界をＴＭＲ素子１９に印加しないようにしている。すなわち、読み出し時に接地電位が供給される配線３９Ｂ（ＧＮＤ／ＷＢＬ１）側のヨーク配線層１１端に、コンタクトプラグ７０を配置している。

したがって、ＴＭＲ素子１９直下付近のヨーク配線層１１に読み出し電流が流れないため、この読み出し電流によるＴＭＲ素子１９への誤書き込みを防止することができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係るＭＲＡＭの構成を示す平面レイアウト図。 図１に示したII−II線に沿った断面図。 図２に示した半導体記憶装置の製造方法を説明するための断面図。 図３に続く製造方法を説明するための断面図。 図４に続く製造方法を説明するための断面図。 図５に続く製造方法を説明するための断面図。 ヨーク配線層１１の配線幅Ｌと磁界発生効率との関係、及びヨーク配線層１１の配線幅ＬとＴＭＲ素子１９のスイッチング電流との関係を示す図。 図１に示したＭＲＡＭにおける磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図。 ＴＭＲ素子１９の形状を変形した一例を示す平面図。 ＴＭＲ素子のアステロイド曲線を示す図。 本発明の第２の実施形態に係るＭＲＡＭの主要部の構成を示す平面図。 ＴＭＲ素子１９の形状を変形した一例を示す平面図。 図１２に示したＴＭＲ素子１９のアステロイド曲線を示す図。 図１１に示したＭＲＡＭにおける磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図。 ヨーク層１３と磁気記録層１９Ｄとが形成する磁気回路を示す断面図。 ヨーク配線層１１が発生する磁界の方向と磁気記録層１９Ｄの磁化方向とを示す図。 磁気記録層１９Ｄの配置を変えた場合におけるＭＲＡＭの主要部の構成を示す平面図。 磁気記録層１９Ｄにおける磁化容易軸と磁化困難軸との磁化曲線を示す図。 本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面レイアウト図。 図１９に示したＸＸ−ＸＸ線に沿った断面図。 図２０に示したヨーク配線層１１の製造方法を説明するための断面図。 図２１に続く製造方法を説明するための断面図。 図２２に続く製造方法を説明するための断面図。 図２３に続く製造方法を説明するための断面図。 図１９に示したＭＲＡＭにおける磁気記録層１９Ｄとヨーク配線層１１との間の距離Ｍとスイッチング電流との関係を示す図。 本発明の第５の実施形態に係るＭＲＡＭの構成を示す断面図。 本発明の第６の実施形態に係るＭＲＡＭの主要部の構成を示す平面図。 ヨーク配線層１１の配線幅Ｌmwに対するＴＭＲ素子１９の幅Ｌtmrの比率（Ｌtmr／Ｌmw〔％〕）とスイッチング電流との関係を示す図。 本発明の第７の実施形態に係るＴＭＲ素子１９とヨーク配線層１１とを示す平面図。 ＴＭＲ素子１９に印加される磁界とＴＭＲ素子１９のＭＲ比との関係を示す図。 図３０に示した破線で囲んだ領域の拡大図。 アステロイド曲線において誤書き込みをしない領域を説明するための図。 ヨーク配線層１１の延伸方向に対してＴＭＲ素子１９の磁化方向を１５度以上傾けた場合のＭＲＡＭの主要部を示す平面図。 本発明の第８の実施形態に係るＭＲＡＭの構成を示す回路図。 図３４に示したＭＲＡＭの上層部を示す平面レイアウト図。 図３４に示したＭＲＡＭの下層部を示す平面レイアウト図。 図３５及び図３６に示したＸＸＸVII−ＸＸＸVII線に沿った断面図。 図３７に示したヨーク配線層１１の構成を示す平面図。 ヨーク配線層の一例を示す平面図。 ヨーク配線層の他の一例を示す平面図。 本発明の第９の実施形態に係るＭＲＡＭの上層部の構成を示す平面レイアウト図。 本発明の第９の実施形態に係るＭＲＡＭの下層部の構成を示す平面レイアウト図。 図４１及び図４２に示したＸＸＸＸIII−ＸＸＸＸIII線に沿った断面図。 図４３に示したヨーク配線層６３の製造方法を説明するための断面図。 図４４に続く製造方法を説明するための断面図。 図４５に続く製造方法を説明するための断面図。 本発明の第１０の実施形態に係るＭＲＡＭの構成を示す平面レイアウト図。 図４７に示したＸＸＸＸVIII−ＸＸＸＸVIII線に沿った断面図。 比較例に係るＭＲＡＭの構成を示す平面レイアウト図。 図４９に示したＸＸＸＸＸ−ＸＸＸＸＸ線に沿った断面図。

符号の説明

Ｔｒ１，Ｔｒ１Ａ，Ｔｒ１Ｂ…書き込み選択トランジスタ、Ｔｒ２…読み出し選択トランジスタ、ＲＷＬ…読み出しワード線、ＷＷＬ…書き込みワード線、ＧＮＤ…グランド線、ＲＢＬ…読み出しビット線、ＷＢＬ１…書き込みビット線、ＷＢＬ２…書き込みビット線、１０，１６…絶縁層、１１，１１Ａ，１１Ｂ，６３…ヨーク配線層、１２，１２Ａ，１２Ｂ，６４…書き込み配線、１３，１３Ａ，１３Ｂ，１５，６５，６６…ヨーク層、１４，２６…金属層、１７，１８，２２，２３，２５…コンタクトプラグ、１９，２７…ＴＭＲ素子、１９Ａ，１９Ｅ，２７Ａ，２７Ｅ…金属層、１９Ｂ，２７Ｄ…磁化固着層、１９Ｄ，２７Ｂ…磁気記録層、１９Ｃ，２７Ｃ…トンネルバリア層、２０…中間層、２０Ａ，２０Ｂ…金属層、２０Ｃ，２１…絶縁層、２４…配線、３０…半導体基板、３１Ａ，３１Ｂ，３１Ｃ…拡散層、３２，３４…ゲート絶縁膜、３３，３５…ゲート電極、３６Ａ，３６Ｂ，３６Ｃ，３８Ａ，３８Ｂ，４０Ａ，４０Ｂ，４０Ｃ…コンタクトプラグ、３７Ｂ，３９Ｂ…配線、３７Ａ，３７Ｃ，３９Ａ，３９Ｃ…中間層、４１…絶縁層、５０…半導体基板、５１Ａ．５１Ｂ…拡散層、５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ…拡散層、５２Ａ，５２Ｂ，５４…ゲート絶縁膜、５３Ａ，５３Ｂ，５５…ゲート電極、５６Ａ，５６Ｂ，５６Ｃ，５６Ｄ，５８Ａ，５８Ｂ，６０Ａ，６０Ｂ，６０Ｃ，６２Ａ，６２Ｂ，７０，７１…コンタクトプラグ、５７Ａ，５９Ｂ…配線、５７Ｂ，５７Ｃ，５９Ｃ，６１Ａ，６１Ｃ…中間層、５９Ａ，６１Ｂ…接続配線、６７…絶縁層。

Claims (11)

1. 印加される磁界の方向によって磁化方向が反転する磁気記録層と、磁化方向が固定された磁化固着層とを含み、且つ磁気抵抗効果により情報を記憶するメモリセルと、
   第１方向に延在し、且つ前記第１方向と直交する第２方向において前記磁気記録層の幅より狭い幅を有し、且つ前記メモリセルに前記情報を書き込む配線層と
   を具備することを特徴とする磁気記憶装置。
2. 前記配線層は、書き込み電流が供給される書き込み配線と、前記書き込み配線の表面の一部を覆い且つ前記書き込み配線に前記書き込み電流を流すことにより生じる磁界を前記メモリセルに供給するヨーク層とを含むことを特徴とする請求項１記載の磁気記憶装置。
3. 前記ヨーク層は、前記書き込み配線の前記メモリセルに対向する面の裏面及び両側面を覆うことを特徴とする請求項２記載の磁気記憶装置。
4. 前記磁気記録層は、前記磁気記録層を前記配線層に投射した時、前記磁気記録層の輪郭内に入る前記配線層の２つの側辺部分に対して、前記磁化方向と直交する第３方向に延びる線が交差するように配置されることを特徴とする請求項３記載の磁気記憶装置。
5. 前記磁気記録層の前記磁化方向は、前記第１方向に対して１５度以上傾いていることを特徴とする請求項４記載の磁気記憶装置。
6. 前記磁気記録層と前記配線層との距離は、５０ｎｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の磁気記憶装置。
7. 前記磁気記録層は、前記配線層に対向する面に配置されることを特徴とする請求項１乃至６のいずれかに記載の磁気記憶装置。
8. 前記配線層の前記幅は、前記磁気記録層より両側で夫々５０ｎｍ以上狭いことを特徴とする請求項１乃至７のいずれかに記載の磁気記憶装置。
9. 前記配線層の幅は、前記磁気記録層の幅に対して２０％以上であることを特徴とする請求項１乃至８のいずれかに記載の磁気記憶装置。
10. 前記配線層は、前記メモリセルに対応して設けられることを特徴とする請求項１乃至９のいずれかに記載の磁気記憶装置。
11. 前記メモリセルの上部に設けられ且つ前記磁気記録層に電気的に接続された上部端子と、
    前記メモリセルの下部に設けられ且つ前記磁化固着層に電気的に接続された下部端子と、
    前記上部端子に前記情報を読み出すための読み出し電流を供給する第１配線と、
    前記配線層の一方の端に電気的に接続された第２配線と、
    前記配線層の前記一方の端と前記下部端子とを接続し、且つ前記読み出し電流の経路であるコンタクトプラグとをさらに具備することを特徴とする請求項１０記載の磁気記憶装置。

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