KR100433936B1

KR100433936B1 - 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법

Info

Publication number: KR100433936B1
Application number: KR10-2001-0038882A
Authority: KR
Inventors: 양우석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2004-06-04
Also published as: KR20030002141A

Abstract

본 발명은 하부 자기 전극의 크기가 상부 자기 전극의 크기보다 작게 배치되어 전극간 단락을 물리적으로 방지하면서 고밀도를 갖으며, 하부 자기 전극 증착 후 식각 공정을 실시하여 하부 자기 전극을 형성한 후, 절연막과 상부 자기 전극을 형성함으로써, 전극간 단락을 방지할 수 있는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 제1전극물질을 증착하는 단계; 상기 제1전극물질을 선택적으로 식각하여 하부 자기 전극을 형성하는 단계; 상기 결과물 상에 절연막 및 제2전극물질을 차례로 증착하는 단계; 및 상기 절연막 및 상기 제2전극물질을 선택적으로 식각하여 상기 하부 자기 전극과 오버랩되되, 상기 하부 자기 전극보다 큰 폭을 갖도록 상부 자기 전극을 형성하는 단계를 포함하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법을 제공한다.

Description

자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법{METHOD FOR FABRICATION OF MAGNETIC TUNNELING JUNCTION IN MAGNETIC RANDOM ACCESS MEMORY}

본 발명은 자기저항식 랜덤 액세스 메모리(Magnetic Random Access Memory; 이하 MRAM이라 함)에 관한 것으로, 특히 MRAM용 자성 터널링 접합층(Magnetic Tunneling Junction; 이하 MTJ라 함) 형성 방법에 관한 것이다.

최근 정보기기의 고속도 및 고밀도, 휴대화가 진행됨에 따라 거대 자기저항(Giant MagnetoResistance, GMR)을 이용한 비휘발성 메모리 소자 및 MR 헤드에 관한 연구가 활발히 진행되고 있다. 현재 활발히 진행되고 있는 비휘발성 메모리 소자로써 FRAM과 MRAM이 있으며, 이와 같은 비휘발성 메모리 소자의 적용분야는 거의 모든 휴대용 정보기기로 확대되고 있는 추세이다.

특히, MRAM이란 MR박막재료의 자화 상태를 이용하여 정보를 기억하는 기억 소자로써, 비휘발성 및 방사 경도(Radiation hardness)등의 특성을 나타내는 차세대 메모리 소자로 현재 연구 개발이 진행중이며 일보는 상용화되고 있다.

MR박막재료는 MR현상이 나타나는 재료 및 메카니즘에 따라 AMR, GMR, TMR, CMR 등으로 분류되며, 특히 GMR 및 TMR 박막재료는 실용화에 가장 근접한 재료로 알려져 있다.

이하 MRAM과 TMR의 동작 메카니즘에 대해 표 1 및 도 1을 참조하여 상세하게 살펴 본다.

1) MRAM의 기본 원리

MRAM은 미소 자성체의 스핀을 정보원으로 하는 비휘발성 고체 메모리라고 할 수 있다. 기존 DRAM에 비해 자기자성소자의 자성스핀 방향전환을 위해 외부자계를 생성할 수 있는 장치가 하나 더 부가된 것이다. 따라서, 스핀의 방향만 변하면 기록재생신호가 생성되어 속도가 빠르고, 비휘발성이며, 구조가 간단하여 더욱 고집적이 가능한 이점이 있다.

2) MRAM의 기대되는 특징

MRAM은 무한대의 기록재생에 대해 열화가 없으며, 200℃ 정도의 고온에서도 동작하는 것으로 알려졌다. 따라서, 군사적 용도 및 우주항공 분야에 적합하며, 우주 공간에서의 방사 손상에 영향을 받지 않는 특징도 있다. 뿐만아니라, 30 nsec 정도의 극히 짧은 시간 동안으로 고속 작동이 가능하며, 공정적으로 고집적화 및 고속화가 가능하고, 소비 에너지가 적으며, 비휘발성이므로 리부팅 및 데이터의 저장 안정성 면에서 기존 메모리에 비해 탁월한 특징이 기대된다.

	MRAM	DRAM	Flash(FRAM)	SRAM	FeRAM
비휘발성	Yes	No	Yes	No	Yes
기록시간(㎱)	10 ∼ 50	50	20000	10	100 ∼ 130
재생시간(㎱)	10 ∼ 50	50	20 ∼ 110	10	100 ∼ 130
셀면적(상대치)	1이하	1	0.8	4	1.3
기록 반복 가능 회수	10¹⁵	10¹⁵	10⁵	10¹⁵	10¹²
소비전력(Max)(mW)	10 ∼ 400	400	100	1100	2

표 1은 각 메모리들의 특성을 도시하고 있는 바, 표 1에 도시된 바와 같이, 모든 면에서 DRAM을 능가하며, FeRAM과는 소비전력만 조금 높을 뿐 다른 면에서 월등히 뛰어난 특성을 나타내는 것을 알 수 있다.

도 1을 참조하면, TMR(Tunneling Magneto Resistance) 현상은 절연층으로 분리된 강자성 내의 이종스핀의 상태 밀도(Density of state)가 서로 다르기 때문에 발생한다. 두 강자성 스핀(Spin) 사이에 터널링(Tunneling) 확률은 두 전극의 상대적 자화 방향에 의해 지배된다. 두 자성체의 자화방향이 같으면 한 전극의 점유된 상태 수와 다른 전극의 점유 가능한 상태 수가 최대로 일치되어 터널링 전류가 최대로 되고, 자화방향이 반대가 되면 터널링 전류가 최소가 된다.

따라서, 외부 자계에 따라 자성층간의 스핀 배열의 평형, 반평형 상태로 변화하고 터널링 저항(전압)이 작거나 커지는 현상이 발생하며, 이러한 원리를 이용하여 기존 DRAM의 전하저장용 캐패시터를 대치한 저장셀(Storage cell)로써의 역할을 가능하게 한다.

TMR 재료는 다른 자기 저항(GMR, CMR 등) 재료에 비해 자기 저항비가 크고, 포화자계도 작으며, 전류가 CPP(Current Perpendicular to Plane) 모드로 흐르기 때문에 고집적이 가능하여 MRAM의 재료로 유리하다.

상기한 바와 같은 차세대 기억 소자로 예상되는 MRAM용 소자는 기본적으로 10㎚ 정도 되는 두 자기 전극 사이에 약 2㎚ 이하의 산화막 계열의 절연막 등의 3개의 핵심층으로 이루어지며, 자기 전극은 Co 또는 NiFe를 이용하는 바, 10㎚ 이하 두께의 자기 전극 및 2㎚ 이하의 산화막을 저온에서 증착할 필요가 있으며, 이때전 웨이퍼 표면에서 원자 단위의 표면 거칠기 및 두께의 균일성(Uniformity)이 필수적이며, 이러한 얇은 두께에 의해 상 하부 자기 전극간의 단락이 MRAM의 커다란 문제점으로 지적되고 있다.

이러한, 단락의 주원인 중 하나는 MTJ 구조의 패턴을 형성하기 위하여 식각 공정을 진행함에 따라 발생된 부산물이며, 이러한 부산물은 자기 전극과 포토레지스트의 구성물과 유사한 폴리머들이 결합된 전도성 화합물로서, 식각 후 절연막 측벽에 잔류하여 누설전류 경로(Leakage path)를 형성한다. 따라서, 이러한 전도성 화합물은 전극간 단락에 의한 소자의 특성 열화 또는 심할 경우 소자의 파괴를 유발하게 된다.

도 2는 종래기술에 따라 형성된 MRAM용 MTJ 구조의 단면도를 도시한다.

도 2를 참조하면, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 하부 자기 전극(11)과 절연막(12) 및 상부 자기 전극(13)이 적층된 MTJ가 형성되어 있다.

제조 공정을 간단히 살펴 보면, 전극간 단락을 방지하기 위해 하부 자기 전극(11)과 절연막(12) 및 상부 자기 전극(13)을 적층시킨 후, 먼저 상부 자기 전극(13)을 식각하는 제1 식각 공정과, 절연막(12) 및 하부 자기 전극(11)을 식각하는 제2 식각 공정을 통해 MTJ를 형성하는 바, 상부 자기 전극(13)과 하부 자기 전극(11) 사이의 물리적 거리를 확보함으로써 전극간 단락을 방지하도록 하였다.

그러나, 이를 위해서는 상부 자기 전극(13)을 식각하는 제1 식각 공정시 하부의 절연막(12)이 남도록 과도 식각(Over etch)이 전혀 없는 설정된 식각(Justetch)을 해야하는 바, 절연막(12)의 두께가 10㎚ 이하로 극히 얇은 것을 감안할 경우 현 식각 장비 등을 이용할 경우 거의 실현 불가능하다고 할 수 있다.

한편, 식각 장비의 진보로 인해 식각이 가능하다고 하더라도 다음과 같은 결정적인 문제점이 야기된다.

즉, MTJ에서는 자화 방향이 고정되는 강자성(Hard magnetic)인 하부 자기 전극(11)보다 자화 방향이 변화하는 약자성(Soft magnetic)인 상부 자기 전극(13)의 자기력이 상대적으로 약하므로, 데이타(Data) 저장에 필요한 자기력 확보를 위해서는 상부 자기 전극(13)의 크기를 일정하게 유지해야 한다. 따라서, 상기한 바와 같은 종래의 MTJ 구조에서는 하부 자기 전극(11)의 크기가 필요 이상으로 상부 자기 전극(12)보다 커지므로 단위 MTJ의 크기가 증가하고, MTJ간의 간격도 상부 자기 전극(13) 간격이 아닌 하부 자기 전극(11)에 의해 결정되므로 MTJ의 밀도(Density)를 감소시키게 된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로서, 하부 자기 전극의 크기가 상부 자기 전극의 크기보다 작게 배치되어 전극간 단락을 물리적으로 방지하면서 고밀도를 갖으며, 하부 자기 전극 증착 후 식각 공정을 실시하여 하부 자기 전극을 형성한 후, 절연막과 상부 자기 전극을 형성함으로써, 전극간 단락을 방지할 수 있는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법을 제공하는데 그 목적이 있다.

도 1은 MRAM의 동작을 도시한 개략도,

도 2는 종래기술에 따라 형성된 MRAM용 MTJ 구조의 단면도,

도 3은 본 발명에 따른 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층을 도시한 단면도,

도 4a 내지 도 4d는 본 발명에 따른 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 제조 공정을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

40 : 기판

41 : 배리어막

42 : 워드라인

43, 45, 48 : 층간절연막

44' : 하부 자기 전극

46 : 절연막

47' : 상부 자기 전극

상기의 목적을 달성하기 위한 본 발명은, 소정 공정이 완료된 기판 상에 제1전극물질을 증착하는 단계; 상기 제1전극물질을 선택적으로 식각하여 하부 자기 전극을 형성하는 단계; 상기 결과물 상에 절연막 및 제2전극물질을 차례로 증착하는 단계; 및 상기 절연막 및 상기 제2전극물질을 선택적으로 식각하여 상기 하부 자기 전극과 오버랩되되, 상기 하부 자기 전극보다 큰 폭을 갖도록 상부 자기 전극을 형성하는 단계를 포함하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법을 제공한다.

바람직하게, 본 발명의 상기 하부 자기 전극은 Co인 것을 특징으로 하며, 상기 상부 자기 전극은 NiFe인 것을 특징으로 하며, 상기 절연막은, BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma) 산화막, APCVD(AmbientPressure Chemical Vapor Deposition) 산화막, O₃-TEOS(TetraEthyl OrthoSilicate) 또는 SOG(Spin On Glass) 중 어느 하나인 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층을 도시한 단면도이다.

도 3을 참조하면, 본 발명의 일실시예에 따른 MRAM용 MTJ는, 반도체 기판(10)과, 반도체 기판(10) 상에 소정의 폭으로 배치된 하부 자기 전극(11)과, 하부 자기 전극(11)의 폭보다 큰 폭을 갖으며, 하부 자기 전극(11) 상에 배치된 절연막(12)과, 절연막(12)과 동일한 폭을 갖으며, 절연막(12) 상에 배치된 상부 자기 전극(13)을 구비하여 구성된다.

여기서, 하부 자기 전극(11)은 Co를 포함하며, 절연막(12)은 BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma) 산화막, APCVD(Ambient Pressure Chemical Vapor Deposition) 산화막, O₃-TEOS(TetraEthyl OrthoSilicate) 또는 SOG(Spin On Glass) 등을 이용하며, 상부 자기 전극(13)은 NiFe 등을 이용한다.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 제조 공정을 도시한 단면도이다.

이하, 도 4a 내지 도 4d를 참조하여 상세히 후술한다.

먼저 도 4a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 Ti 및 Al을 차례로 증착한 다음, Al 및 Ti를 선택적으로 식각하여 배리어막(41) 및 워드라인(42)을 형성한 후, 절연 물질을 증착한 다음, 워드라인(42) 표면이 노출될 때까지 평탄화하여 층간절연막(43)에 의해 이웃하는 워드라인(42)과 격리된 구조를 형성한 후, 전체 구조 상에 하부 자기 전극용 물질인 Co막(44)를 증착한다.

여기서, Co막(44) 및 워드라인(42) 사이에는 FeMn 반자기 전극/NiFe 자기 전극/Pt 금속배선 등이 포함될 수 있으나, 도면의 간략화를 위해 생략하였으며, 워드라인(42)은 Al 만으로 한정되는 것이 아닌 Cu 또는 W 등 다른 물질로 대체할 수 있으며, 배리어막(41) 또한, Ti 뿐만이 아닌 TiN 또는 TaN 등 통상적인 배리어 물질을 사용할 수 있다.

다음으로 도 4b에 도시된 바와 같이, Co막(44)을 선택적으로 식각 즉, 패터닝하여 하부 자기 전극(44')을 형성한 후, 전면에 층간절연막(45)을 증착 및 평탄화하여 층간절연막(45)에 의해 이웃하는 하부 자기 전극(44')과 서로 격리되도록 한다. 이 때, 하부 자기 전극(44')의 폭은 여러가지 전기적 특성과 워드라인(42)과의 콘택 저항 및 집적도 등을 고려하여 균일한 막 두께 및 일정한 폭(d1)을 갖도록 한다.

다음으로 도 4c에 도시된 바와 같이, 전체 구조 상부에 절연막(46)과 상부 자기 전극용 전극 물질인 NiFe를 차례로 증착하여, NiFe막(47)과 절연막(46) 및 하부 자기 전극(44')이 적층된 구조가 되도록 한다.

여기서, 절연막(46)은, BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma) 산화막, APCVD(Ambient Pressure Chemical Vapor Deposition) 산화막, O₃-TEOS(TetraEthyl OrthoSilicate), SOG(Spin On Glass) 또는 ALD(Atomic Layer Deposition)법으로 증착한 Al₂O₃등을 이용한다.

다음으로 도 4d에 도시된 바와 같이, NiFe막(47) 및 절연막(46)을 동시에 식각하여 상부 자기 전극(47')과 절연막(46) 및 하부 자기 전극(44')이 적층된 구조가 되도록 하는 바, 상부 자기 전극(47')은 절연막(46)과 실질적으로 동일한 폭(d2)을 갖도록 하며, 하부 자기 전극(44')의 폭보다 크며, 하부 자기 전극(44') 상에 오버랩되도록 함으로써, MTJ(47', 46, 44') 구조를 완성한다.

이어서, 층간절연막(48)을 증착 및 평탄화하여 이웃하는 전극과 격리시킨다.

또한, 도면에 도시되지는 않았지만, 상부 자기 전극(47') 상에 Pt 등을 이용하여 금속배선을 형성한 후 그 상부에 Al 등을 이용하여 비트라인을 형성한다.

상기한 바와 같이 이루어지는 본 발명은, 하부 자기 전극 패턴을 형성한 후 절연막과 상부 자기 전극을 동시에 식각하여 상기 하부 전극과 오버랩되도록 형성하되, 상부 자기 전극의 폭이 하부 자기 전극의 폭보다 크도록 함으로써, 전극간 단락을 방지함과 동시에 강자성인 하부 자기 전극의 크기를 줄이고 약자성인 상부 자기 전극의 크기를 줄여 소자의 동작을 개선시킬 수 있으며, 밀도를 증가시킬 수있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 전극간 단락을 효과적으로 방지함과 동시에 소자의 동작 특성을 개선시키며, 고밀도의 자성 터널링 접합층을 형성할 수 있어,궁극적으로 MRAM 소자의 수율 및 전기적 특성 향상을 동시에 이룰 수 있는 탁월한 효과를 기대할 수 있다.

Claims

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소정 공정이 완료된 기판 상에 제1전극물질을 증착하는 단계;

상기 제1전극물질을 선택적으로 식각하여 하부 자기 전극을 형성하는 단계;

상기 결과물 상에 절연막 및 제2전극물질을 차례로 증착하는 단계; 및

상기 절연막 및 상기 제2전극물질을 선택적으로 식각하여 상기 하부 자기 전극과 오버랩되되, 상기 하부 자기 전극보다 큰 폭을 갖도록 상부 자기 전극을 형성하는 단계

를 포함하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법.
제 5 항에 있어서,

상기 하부 자기 전극은, Co를 포함하는 것을 특징으로 하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법.
제 5 항에 있어서,

상기 절연막은,

BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma) 산화막, APCVD(Ambient Pressure Chemical Vapor Deposition) 산화막, O₃-TEOS(TetraEthyl OrthoSilicate), SOG(Spin On Glass) 또는 ALD(Atomic Layer Deposition)법으로 증착한 Al₂O₃중 어느 하나를 포함하는 것을 특징으로 하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법.
제 5 항에 있어서,

상기 상부 자기 전극은, NiFe를 포함하는 것을 특징으로 하는 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법.