KR102240769B1 - 자기 메모리 장치 및 그의 형성방법 - Google Patents

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Abstract

자기 메모리 장치가 개시된다. 자기 메모리 장치는 기판 상에 제 1 자성 도전층 및 보호층을 순차적으로 형성하고, 제 1 자성 도전층 및 보호층을 패터닝하여 제 1 자성 도전패턴 및 보호 패턴을 형성하고, 기판 상에 보호 패턴을 노출하는 층간 절연막을 형성하고, 보호 패턴을 제거하여 제 1 자성 도전패턴을 노출하고, 제 1 자성 도전패턴 및 층간 절연막 상에 터널 배리어층 및 제 2 자성 도전층을 형성하고, 그리고 제 2 자성 도전층 및 터널 배리어층을 패터닝하여 제 2 자성 도전패턴 및 터널 배리어 패턴을 형성하는 것을 포함한다.

Description

자기 메모리 장치 및 그의 형성방법{MAGNETIC MEMORY DEVICE AND FORMING THE SAME}
본 발명은 자기 메모리 장치 및 그의 형성방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화되고 있으나, 여러 문제점들이 발생하고 있다. 예를 들어, 제조 공정의 마진이 감소하고, 반도체 기억 장치의 기억 셀의 저항이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본 발명은 자기터널접합의 특성이 향상된 자기 메모리 장치를 제공하기 위한 것이다.
본 발명은 자기터널접합의 특성이 향상된 자기 메모리 장치의 형성방법을 제공하기 위한 것이다.
본 발명은 자기 메모리 장치의 형성 방법을 제공한다. 상기 방법은 기판 상에 제 1 자성 도전층 및 보호층을 순차적으로 형성하는 것; 상기 제 1 자성 도전층 및 보호층을 패터닝하여 제 1 자성 도전패턴 및 보호 패턴을 형성하는 것; 상기 기판 상에 상기 보호 패턴을 노출하는 층간 절연막을 형성하는 것; 상기 보호 패턴을 제거하여, 상기 제 1 자성 도전패턴을 노출하는 것; 상기 제 1 자성 도전패턴 및 상기 층간 절연막 상에 터널 배리어층 및 제 2 자성 도전층을 형성하는 것; 및 상기 제 2 자성 도전층 및 상기 터널 배리어층을 패터닝하여 제 2 자성 도전패턴 및 터널 배리어 패턴을 형성하는 것을 포함한다.
일 예로, 상기 제 1 자성 도전층은 변화 가능한 자화방향을 가질 수 있다.
일 예로, 상기 제 2 자성 도전층은 순차적으로 적층된 제 1 강자성층, 교환결합층 및 제 2 강자성층을 포함할 수 있다.
일 예로, 상기 방법은 상기 터널 배리어층을 형성하기 전에, 상기 제 1 자성 도전패턴 및 상기 층간 절연막 상에 자성 회복층을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 자성 회복층은 상기 제 1 자성 도전층과 동일한 물질을 포함할 수 있다.
일 예로, 상기 제 1 자성 도전층 및 상기 자성 회복층은 CoFeB를 포함할 수 있다.
일 예로, 상기 자성 회복층은 상기 제 1 자성 도전층 보다 낮은 B 농도를 가질 수 있다.
일 예로, 상기 자성 회복층은 1 ~ 30Å의 두께를 가질 수 있다.
일 예로, 상기 터널 배리어 패턴의 일부는 상기 층간 절연막과 수직적으로 중첩되고, 상기 방법은 상기 터널 배리어 패턴과 상기 층간 절연막 사이에 상기 자성 회복층의 산화물을 형성하는 것 더 포함할 수 있다.
일 예로, 상기 보호층을 형성하는 것은 Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au 또는 Cu 및 이들의 합금을 포함하는 제 1 서브 보호층을 형성하는 것을 포함할 수 있다.
일 예로, 상기 보호층을 형성하는 것은 상기 제 1 서브 보호층의 내에 B, Be, Si, C, P, Ge, Se, Zr, Sb, Te 또는 Hf 중 적어도 하나를 도핑하는 것을 더 포함하고, 상기 제 1 서브 보호층은 비정질 구조(amorphous phase)를 가질 수 있다.
일 예로, 상기 보호층을 형성하는 것은 상기 제 1 서브 보호층의 형성 전에, Mg, MgTi, Ti, B, Si, Cr, Zr, Hf, Ta 또는 Al 중의 적어도 하나의 산화물 또는 질화물을 포함하는 제 2 서브 보호층을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 보호 패턴을 제거하는 것과 상기 터널 배리어층 및 상기 제 2 자성 도전층을 형성하는 것은 진공 하에서 연속적으로 진행될 수 있다.
일 예로, 상기 보호 패턴을 제거하는 것은 물리적 에칭 공정으로 수행될 수 있다.
본 발명은 자기 메모리 장치를 제공한다. 상기 장치는 기판 상의 제 1 자성 도전패턴; 상기 기판 상에 형성되고, 상기 제 1 자성 도전패턴의 상부면을 노출하는 층간 절연막; 상기 제 1 자성 도전패턴 상에 순차적으로 형성되고, 상기 제 1 자성 도전패턴 보다 넓은 폭을 갖는 터널 배리어 패턴 및 제 2 자성 도전패턴; 및 상기 층간 절연막과 상기 터널 배리어 패턴 사이의 금속 산화막을 포함하고, 상기 터널 배리어 패턴 및 상기 제 2 자성 도전패턴의 일부는 상기 층간 연막 상으로 연장한다.
일 예로, 상기 제 1 자성 도전패턴은 CoFeB, FePt, CoPt, CoTb, Co/Pt, 또는 Co/Pd을 포함할 수 있다.
일 예로, 상기 금속 산화막은 CoFeB, 또는 FeB의 산화물을 포함할 수 있다.
일 예로, 상기 터널 배리어 패턴과 상기 제 2 자성 도전패턴은 라인 또는 플레이트의 형상을 가질 수 있다.
일 예로, 상기 장치는 상기 제 1 자성 도전패턴 아래의 하부전극; 상기 제 2 자성 도전패턴 상의 상부전극; 및 상기 상부전극 상에 제공되고, 상기 터널 배리어 패턴과 상기 제 2 자성 도전패턴과 중첩되는 라인 형상의 비트라인을 더 포함할 수 있다.
상기 장치는 기판 상의 제 1 자성 도전패턴; 상기 기판 상에 형성되고, 상기 제 1 자성 도전패턴의 상부면을 노출하는 층간 절연막; 및 상기 제 1 자성 도전패턴 상에 순차적으로 형성된 터널 배리어 패턴 및 제 2 자성 도전패턴을 포함하고, 상기 터널 배리어 패턴과 상기 제 1 자성 도전패턴 사이의 계면은 5Å rms 이하의 거칠기를 가질 수 있다.
일 예로, 상기 제 1 자성 도전패턴은 CoFeB, FePt, CoPt, CoTb, Co/Pt, 또는 Co/Pd를 포함할 수 있다.
일 예로, 상기 터널 배리어 패턴은 상기 제 1 자성 도전패턴 보다 큰 폭을 갖고, 상기 층간 절연막 상으로 연장하고, 상기 장치는 상기 층간 절연막과 상기 터널 배리어 패턴 사이의 금속 산화막을 더 포함하되, 상기 금속 산화막은 상기 제 1 자성 도전패턴의 산화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 자기 메모리 장치의 자기터널접합(MTJ)의 자기터널저항(TMR) 및 면 저항(RA) 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2 내지 도 8은 본 발명의 개념에 따른 자기 메모리 장치의 형성방법을 나타내는 단면도들이다.
도 9는 본 발명의 개념에 의한 일 실시예에 따른 자기 메모리 장치를 나타내는 평면도이다.
도 10은 도 9의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 11 내지 도 13, 도 14a, 및 도 15a는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 9의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 14b 및 도 15b는 각각 도 14a 및 도 15a의 A 부분의 확대도들이다.
도 16은 본 발명의 개념에 의한 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이다.
도 17은 도 16의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 18은 본 발명의 개념에 의한 또 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이다.
도 19은 도 18의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 20은 본 발명의 개념에 의한 또 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이다.
도 21은 도 20의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 22는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함하는 으로 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기/쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(10)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(20)는 워드 라인들을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30)는 비트 라인들을 통해 메모리 셀 어레이(10)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(30)에서 선택된 비트 라인은 읽기/쓰기 회로(40)에 연결될 수 있다.
읽기/쓰기 회로(40)는 제어 로직(50)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(40)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 제어 신호들은 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2 내지 도 9는 본 발명의 개념에 따른 자기 메모리 장치의 형성방법을 나타내는 단면도들이다.
도 2를 참조하여, 기판(10)이 제공된다. 기판(10)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 기판(10)은 도전영역(미도시)을 가질 수 있다.
기판(10) 상에 하부 층간 절연막(20)이 형성될 수 있다. 하부 층간 절연막(20)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다. 하부 층간 절연막(20) 내에 도전영역(미도시)에 연결되는 콘택 플러그(22)가 형성될 수 있다. 콘택 플러그(22)는 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 층간 절연막(20) 상에 하부 전극막(31)이 형성될 수 있다. 하부 전극막(31)은 콘택 플러그(22)에 중첩되고, 콘택 플러그(22)에 연결될 수 있다. 하부 전극막(31)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
하부 전극막(31) 상에 제 1 자성 도전층(33)이 형성될 수 있다. 제 1 자성 도전층(33)은 대략 50Å의 두께를 가질 수 있다. 제 1 자성 도전층(33)은 변화가능한 자화방향을 가질 수 있다. 제 1 자성 도전층(33)은 강자성 물질을 포함하고, 기판(10)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 제 1 자성 도전층(33)은 철 및 코발트를 포함할 수 있다. 제 1 자성 도전층(33)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 제 1 자성 도전층(33)의 자화 방향은 기판(10)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 제 1 자성 도전층(33)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
제 1 자성 도전층(33) 상에 보호층(capping layer, 35)이 형성될 수 있다. 보호층(35)은 아래의 제 1 자성 도전층(33)을 보호할 수 있다. 보호층(35)은 제 1 서브 보호층(35a)을 포함할 수 있다. 제 1 서브 보호층(35a)은 대략 10 ~ 20Å의 두께를 가질 수 있다. 제 1 서브 보호층(35a)은 산화와 부식에 내성을 가진 귀금속일 수 있다. 제 1 서브 보호층(35a)은, 예를 들어 Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au 또는 Cu 및 이들의 합금을 포함할 수 있다. 나아가, 제 1 서브 보호층(35a)에 비정질화 원소(예를 들면, B, C, Be, Si, P, Ge, Se, Zr, Sb, Te 또는 Hf)가 추가적으로 도핑될 수 있다. 이에 따라, 제 1 서브 보호층(35a)은 비정질 구조(amorphous phase)를 가질 수 있고, 제 1 자성 도전층(33)에 대한 보호 능력이 더욱 향상될 수 있다. 보호층(35)은 제 1 자성 도전층(33)과 제 1 서브 보호층(35a) 사이의 제 2 서브 보호층(35b)을 더 포함할 수 있다. 제 2 서브 보호층(35b)은 제 1 서브 보호층(35a)의 형성 전에 형성될 수 있다. 제 2 서브 보호층(35b)은 Mg, MgTi, Ti, B, Si, Cr, Zr, Hf, Ta 또는 Al 중의 적어도 하나의 산화물 또는 질화물을 포함할 수 있다. 제 2 서브 보호층(35b)은 제 1 서브 보호층(35a)의 물질이, 후속하는 공정 동안, 제 1 자성 도전층(33)으로 침투하는 것을 방지할 수 있다. 제 2 서브 보호층(35b)은 대략 10 ~ 20Å의 두께를 가질 수 있다.
도 3을 참조하여, 제 1 마스크 패턴(HM1)을 사용하는 식각 공정으로 보호층(35), 제 1 자성 도전층(33) 및 하부 전극막(31)이 연속적으로 패터닝되어, 보호 패턴(36), 하부 자성 도전패턴(MS1) 및 하부 전극(BE)이 형성될 수 있다. 하부 자성 도전패턴(MS1)은 자유 패턴(FL)일 수 있다. 상기 식각 공정은 건식 식각 공정일 수 있다. 제 1 마스크 패턴(HM1)은 실리콘 질화막일 수 있다.
일 예에 따르면, 자유층에 해당하는 제 1 자성 도전층(33)의 두께는 후술하는 제 2 자성 도전층(50)의 두께보다 작을 수 있다. 이에 따라, 하부 자성 도전패턴(MS1)을 형성하기 위한 식각 공정시, 식각 공정의 부담(burden)을 줄이고 식각 부산물의 발생을 줄일 수 있다.
도 4를 참조하여, 보호 패턴(36), 하부 자성 도전패턴(MS1) 및 하부 전극(BE)을 덮는 상부 층간 절연막(40)이 형성될 수 있다. 상부 층간 절연막(40)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다. 상부 층간 절연막(40)은 평탄화되어, 보호 패턴(36)을 노출할 수 있다. 평탄화를 위하여, CMP 공정이 이용될 수 있다. 상기 식각 공정 및 CMP 공정 때문에, 보호 패턴(36), 하부 자성 도전패턴(MS1) 및 하부 전극(BE)은 대기 중에 노출될 수 있다. 이러한 노출 동안, 보호 패턴(36)은 하부 자성 도전패턴(MS1)의 상부면이 산화되어 거친 산화층이 생성되는 것을 막을 수 있다.
이러한 보호 패턴(36) 없는 경우, 하부 자성 도전패턴(MS1)의 상부면은 산화되어 10Å rms 이상의 표면 거칠기를 가지지만, 본 발명의 개념에 따른 보호 패턴(36)의 존재로 인하여 하부 자성 도전패턴(MS1)의 상부면은 거의 산화되지 않아 5Å rms 이하의 표면 거칠기를 가질 수 있다. 이에 대한 상세한 설명은 후술한다.
도 5를 참조하여, 고진공(예들 들어, 대략 10-8Torr) 하에서, 보호 패턴(36)이 제거될 수 있다. 보호 패턴(36)을 제거하는 것은 진공하에서 이온빔 또는 플라즈마를 사용하는 물리적 식각 공정을 포함할 수 있다. 식각 가스로는 Ar, He, Ne, Kr, Xe과 같은 불활성 가스가 사용될 수 있다. H2, O2, N2, CFx와 같은 가스들이 추가될 수 있다. 보호 패턴(36)의 제거에 의하여, 하부 자성 도전패턴(MS1)이 노출될 수 있다. 이때, 하부 자성 도전패턴(MS1)은 손상받은 상부면을 가질 수 있다. 일 예로, 하부 자성 도전패턴(MS1)이 CoFeB을 포함하는 경우, 하부 자성 도전패턴(MS1)의 상부는 B을 과도하게 함유할 수 있다. 물리적 식각 공정에 의하여 하부 자성 도전패턴(MS1)의 상부의 Co 및/또는 Fe가 소모되기 때문이다.
도 6을 참조하여, 하부 자성 도전패턴(MS1) 및 상부 층간 절연막(40) 상에 자성 회복층(37)이 형성될 수 있다. 자성 회복층(37)은 하부 자성 도전패턴(MS1)과 동일한 물질을 포함할 수 있다. 자성 회복층(37)이 CoFeB, 또는 FeB를 포함할 수 있다. 이러한 경우, 자성 회복층(37)은 하부 자성 도전패턴(MS1)보다 적게 B을 함유할 수 있다. 후속하는 열처리 공정에 의하여, 자성 회복층(37)이 하부 자성 도전패턴(MS1)의 손상을 치유할 수 있다. 즉, B의 함유량이 조절된 자성 회복층(37)에 의하여 B이 과도하게 함유된 하부 자성 도전패턴(MS1)의 손상이 치유될 수 있다. 자성 회복층(37)은 대략 1 ~ 30Å의 두께를 가질 수 있다. 바람직하게, 자성 회복층(37)은 대략 1 ~ 10Å의 두께를 가질 수 있다. 더욱 바람직하게, 자성 회복층(37)은 대략 1 ~ 5Å의 두께를 가질 수 있다.
자성 회복층(37) 상에 터널 배리어막(51)이 형성될 수 있다. 터널 배리어막(51)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
터널 배리어막(51) 상에 상부 자성 도전층(50)이 형성될 수 있다. 상부 자성 도전층(50)은 제 1 강자성층(53), 교환 결합층(55), 및 제 2 강자성층(57)을 포함할 수 있다. 제 1 강자성층(53) 및 제 2 강자성층(57) 각각의 두께는 제 1 자성 도전층(31)의 두께보다 두껍다. 제 1 강자성층(53)의 자화 방향은 제 2 강자성층(57)의 자화 방향에 반대일 수 있다.
제 1 강자성층(53) 및 제 2 강자성층(57)은 강자성 물질을 포함하고, 기판(10)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 제 1 강자성층(53) 및 제 2 강자성층(57)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 제 1 강자성층(53) 및 제 2 강자성층(57)의 자화 방향은 기판(10)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 제 1 강자성층(53) 및 제 2 강자성층(57)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
교환 결합층(55)은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 교환 결합층(55)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
상부 자성 도전층(50) 상에 상부 전극막(60)이 형성될 수 있다. 상부 전극막(60)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
전술한 도 5 및 도 6의 공정은 대기 중에 노출되지 않은 상태에서 진공 하에서 연속적으로 수행될 수 있다. 때문에, 보호패턴(36)이 제거됨에도 불구하고 하부 자성 도전패턴(MS1)이 외부의 대기로부터 보호될 수 있다.
도 7을 참조하여, 제 2 하드 마스크 패턴(HM2)을 사용하여, 상부 전극막(60), 상부 자성 도전층(50), 터널 배리어막(51) 및 자성 회복층(37)이 패터닝될 수 있다. 제 2 하드 마스크 패턴(HM2)은 실리콘 질화막일 수 있다. 이에 따라, 상부 전극(TE) 및 상부 자성 도전패턴(MS2)이 형성될 수 있다. 추가적으로, 상부 자성 도전패턴(MS2)과 하부 자성 도전패턴(MS1) 사이에 터널 배리어 패턴(TBL) 및 자성 회복패턴(RL)이 형성될 수 있다. 상부 자성 도전패턴(MS2)은 고정된 자화방향을 갖는 고정패턴(PL)일 수 있다. 상부 자성 도전패턴(MS2)은 제 1 고정패턴(PL1), 제 2 고정패턴(PL2), 및 이들 사이의 교환 결합패턴(CS)을 포함할 수 있다. 자기터널접합(MTJ)은 하부 자성 도전패턴(MS1), 터널 배리어 패턴(TBL), 및 상부 자성 도전패턴(MS2)을 포함할 수 있다. 자성 회복패턴(RL)이 하부 자성 도전패턴(MS1)과 터널 배리어 패턴(TBL) 사이에 배치될 수 있다.
상부 전극(TE), 상부 자성 도전패턴(MS2), 터널 배리어 패턴(TBL) 및 자성 회복패턴(RL)으로 구성된 상부 구조체의 하부면의 폭(W2)은 하부 자성 도전패턴(MS1)의 상부면의 폭(W1) 보다 클 수 있다. 이에 따라, 자성 회복패턴(RL)의 일부는 상부 층간 절연막(40)과 직접 접촉할 수 있다.
도 8을 참조하여, 열처리 공정을 포함하는 후속 공정들이 수행되어, 상부 층간 절연막(40)과 접촉하는 자성 회복패턴(RL)의 일부는 금속 산화막(38)으로 변할 수 있다. 금속 산화막(38)은 자성 회복패턴(RL)의 산화물일 수 있다. 터널 배리어 패턴(TBL)의 일부는 상부 층간 절연막(40)과 수직적으로 중첩될 수 있다. 즉, 터널 배리어 패턴(TBL)은 하부 자성 도전패턴(MS1) 보다 큰 폭을 갖고 상부 층간 절연막(40) 상으로 연장할 수 있다. 금속 산화막(38)은 터널 배리어 패턴(TBL)과 상부 층간 절연막(40) 사이에 형성될 수 있다.
열처리 공정에 의하여 자성 회복패턴(RL)은 그 아래의 하부 자성 도전패턴(MS1)과 일체로 되어, 그 아래의 하부 자성 도전패턴(MS1)의 일부로 변할 수 있다.
본 발명의 개념에 따르면, 도 4의 보호 패턴(36)의 존재에 의하여, 자기터널접합(MTJ)의 자기터널저항(TMR) 및 면 저항(RA)이 각각 120 ~ 140% 및 20 ~ 40Ω/㎠이었다. 본 발명의 실시예들에 따르면, 터널 배리어 패턴(TBL)과 하부 자성 도전패턴(MS1) 사이의 계면은 5Å rms 이하의 거칠기를 가질 수 있다.
반면, 도 4의 보호 패턴(36)이 없으면, 하부 자성 도전패턴(MS1)의 상부면의 손상이 발생되어, 열처리 등의 치유 공정에도 불구하고 자기터널접합(MTJ)의 자기터널저항(TMR) 및 면 저항(RA)이 각각 100% 이하 및 50 ~ 60Ω/㎠이었다. 이와 같이, 하부 자성 도전패턴(MS1)의 상부면에 생성된 거친 산화막이 제거되더라도, 하부 자성 도전패턴(MS1)과 후술하는 터널 절연패턴(TBL) 사이의 계면 특성이 저하되는 것을 피할 수 없다. 즉, 하부 자성 도전패턴(MS1)의 상부면에 손상이 발생되면 자기터널접합(MTJ)의 특성의 회복이 불가능하다.
본 발명의 개념에 따르면, 하부 자성 도전패턴(MS1)의 상부면의 손상에 의하여 자기터널접합(MTJ)의 특성이 저하되는 것을 방지할 수 있다.
도 9는 본 발명의 개념에 의한 일 실시예에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 10은 도 9의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 9 및 도 10을 참조하면, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제 1 도전형을 가질 수 있다. 소자분리 패턴들(101)이 반도체 기판(100)에 형성될 수 있다. 소자분리 패턴들(101)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 도 9에 도시된 바와 같이, 평면적 관점에서 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 나란히 연장되고, 라인 형상을 가질 수 있다. 소자분리 패턴들(101) 및 활성 라인 패턴들(ALP)은 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 가로지를 수 있다. 평면적 관점에서 격리 리세스 영역들(104)은 제 2 방향(D2)으로 나란히 연장된 그루브 형태들을 가질 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴들(ALP)을 활성 패턴들(CA)로 분할시킬 수 있다. 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 격리 리세스 영역들(104) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 소자 분리 패턴들(101) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104)에 의해 정의될 수 있다. 평면적 관점에서, 활성 패턴들(CA)은 제 1 방향(D1) 및 제 2 방향(D2)의 매트릭스로 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(103)이 제 2 방향(D2)을 따라 배열된 활성 패턴들(CA)을 가로지를 수 있다. 게이트 리세스 영역(103)은 격리 리세스 영역들(104)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(103)이 활성 패턴들(CA)의 각각을 가로지를 수 있다. 이 경우, 한 쌍의 셀 트랜지스터들이 활성 패턴들(CA)의 각각에 형성될 수 있다.
게이트 리세스 영역들(103)의 깊이는 격리 리세스 영역들(104)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역들(103)의 폭은 격리 리세스 영역들(104)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이 보다 작을 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역(103) 내에 배치될 수 있다. 게이트 유전막(105)이 워드 라인(WL)과 각 게이트 리세스 영역(103)의 내면 사이에 배치될 수 있다. 게이트 리세스 영역들(103)의 형태에 기인하여, 워드 라인(WL)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 셀 트랜지스터는 워드 라인(WL), 및 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 라인(IL, isolation line)이 각 격리 리세스 영역(104) 내에 배치될 수 있다. 격리 게이트 유전막(106)이 격리 라인(IL)과 각 격리 리세스 영역(104)의 내면 사이에 배치될 수 있다. 격리 라인(IL)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다.
게이트 마스크 패턴(108)이 워드 라인(WL) 및 격리 라인(IL)의 위에 배치될 수 있다. 워드 라인(WL) 및 격리 라인(IL)의 각각의 상부면은 셀 및 격리 리세스 영역들(103, 104)의 각각의 꼭대기보다 낮을 수 있다. 게이트 마스크 패턴(108)은 셀 및 격리 리세스 영역들(103, 104) 내에 배치될 수 있다. 게이트 마스크 패턴(108)의 상부면은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
자기 메모리 장치의 동작 시에, 격리 전압이 격리 라인(IL)에 인가될 수 있다. 격리 전압은 격리 리세스 영역들(104)의 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 라인(IL) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 활성 패턴들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 워드 라인(WL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 라인(IL)은 워드 라인(WL)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(105) 및 격리 게이트 유전막(106)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 마스크 패턴(108)은 예를 들면, 실리콘 산화물, 실리콘 질화물) 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 도핑 영역(111)이 서로 인접한 워드 라인들(WL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 제 2 도핑 영역(112)이 워드 라인들(WL)과 격리 라인들(IL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 도핑 영역(111)은 활성 패턴들(CA)의 중앙에 배치될 수 있으며, 한 쌍의 상기 제 2 도핑 영역들(112)이 활성 패턴들(CA)의 가장자리들 내에 각각 배치될 수 있다. 이로써, 각 활성 패턴(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 도핑 영역(111)을 공유할 수 있다. 제 1 및 제 2 도핑 영역들(111, 112)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 도핑 영역들(111, 112)은 제 1 도전형과 다른 상기 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 소스 라인들(SL)이 제 1 층간 절연막(120) 내에 형성된 소스 그루브들을 각각 채울 수 있다. 소스 라인들(SL)은 제 2 방향(D2)으로 나란히 연장될 수 있다. 각 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 각 소스 라인(SL)은 제 2 방향(D2)을 따라 배열된 제 1 도핑 영역들(111)을 공통으로 전기적으로 접속할 수 있다. 나아가, 제 1 콘택 플러그들(122)이 제 1 층간 절연막(120) 내의 제 1 콘택 홀들 내에 배치되어, 제 2 도핑 영역들(112)에 각각 접속할 수 있다. 제 1 콘택 플러그들(122)은 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다. 소스 라인들(SL) 및 제 1 콘택 플러그들(122)의 상부면은 제 1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
캐핑 절연막(124)이 제 1 층간 절연막(120) 상에 배치될 수 있다. 캐핑 절연막(124)은 소스 라인들(SL)의 상부면들을 덮을 수 있다. 캐핑 절연막(124)은 제 1 층간 절연막(120)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있으며, 캐핑 절연막(124)은 예를 들면, 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
제 2 층간 절연막(130)이 캐핑 절연막(124) 상에 배치될 수 있다. 제 2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제 2 콘택 플러그들(132)이 제 2 층간 절연막(130), 및 캐핑 절연막(124)을 연속적으로 관통할 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)을 통하여 제 2 도핑 영역들(112)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제 2 콘택 플러그들(132)과 제 1 콘택 플러그들(122) 사이, 제 1 콘택 플러그들(122)과 제 2 도핑 영역들(112) 사이, 및 소스 라인들(SL)과 제 1 도핑 영역들(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
복수개의 메모리 소자들(ME, memory element)이 제 2 층간 절연막(130) 상에 배치될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 보다 구체적으로, 자기터널접합(MTJ)은 도 8의 구조를 가질 수 있다. 도 10의 A는 도 8의 A에 대응된다. 자기터널접합(MTJ)은 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2)을 포함할 수 있다. 도 8에 도시된 바와 같이, 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2) 사이에 터널 배리어 패턴(TBL)이 배치된다. 도 8과 같이 자성 회복패턴(RL)이 하부 자성 도전패턴(MS1)과 터널 배리어 패턴(TBL) 사이에 배치될 수 있다. 이와는 달리, 자성 회복패턴(RL)은 하부 자성 도전패턴(MS1)과 일체로 될 수 있다.
일 예로, 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2)의 각각은 섬 형상으로 패터닝될 수 있다. 섬 형상의 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2)은 제 2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다.
제 3 층간 절연막(140)이 제 2 층간 절연막(130) 상에 형성되어, 하부 전극(BE) 및 하부 자성 도전패턴(MS1)의 측벽과 접할 수 있다. 제 4 층간 절연막(150)이 제 3 층간 절연막(140) 상에 형성되어, 상부 자성 도전패턴(MS2) 및 상부 전극(TE)의 측벽과 접할 수 있다. 제 4 층간 절연막(150)은 상부 전극(TE)을 노출할 수 있다.
비트 라인(BL)이 제 4 층간 절연막(150) 상에 배치될 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 연장할 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 배열된 복수개의 메모리 소자들(ME)과 공통으로 접속될 수 있다. 비트 라인(BL)과 메모리 소자들(ME) 사이에 콘택 플러그가 존재하지 않을 수 있다. 이로써, 제조 공정을 단순화시킬 수 있으며, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항을 감소시킬 수 있다. 나아가, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항의 산포가 감소될 수 있다.
도 11 내지 도 13, 도 14a 및 도 15b는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 9의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 9 및 도 11을 참조하면, 기판(100)을 준비한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 반도체 기판(100)은 제 1 도전형을 가질 수 있다.
기판(100)에 소자분리 패턴들(101)을 형성하여, 활성 라인 패턴들(ALP)을 정의할 수 있다. 활성 라인 패턴들(ALP)은 도 9의 제 1 방향(D1)을 따라 나란히 연장될 수 있다. 소자분리 패턴들(101)은 샐로우 트렌치 소자분리(STI)로 형성될 수 있다.
활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 패터닝하여, 도 10의 제 2 방향(D2)으로 나란히 연장된 게이트 리세스 영역들(103) 및 격리 리세스 영역들(104)을 형성할 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴(ALP)의 각각을 복수의 활성 패턴들(CA)로 분할할 수 있다. 게이트 리세스 영역들(103)은 셀 활성 패턴들(CA)을 가로지른다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이보다 작을 수 있다.
셀 게이트 유전막(105)이 각 게이트 리세스 영역(103)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106)이 각 격리 리세스 영역(104)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 셀 및 격리 게이트 유전막들(105, 106)은 동시에 형성될 수 있다. 셀 및 격리 게이트 유전막들(105, 106)은 반도체 기판(100)을 열산화하여 형성된 실리콘 산화막일 수 있다. 이와는 달리, 셀 및 격리 게이트 유전막들(105, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다.
이어서, 제 1 도전막이 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 제 1 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 1 도전막을 식각하여, 각 게이트 리세스 영역(103) 내의 워드 라인(WL) 및 각 격리 리세스 영역(104) 내의 격리 라인(IL)을 형성할 수 있다. 워드 라인(WL) 및 격리 라인(IL)의 상부면들은 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
게이트 마스크 패턴(108)이 워드 라인(WL) 및 격리 라인(IL) 위의 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 게이트 마스크 패턴(108)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 도전형과 다른 제 2 도전형의 도펀트들이 워드 라인(WL) 양측의 셀 활성 패턴들(CA) 내에 주입되어, 제 1 도핑 영역(111) 및 제 2 도핑 영역(112)이 형성될 수 있다. 제 1 및 제 2 도핑 영역들(111, 112)의 하부면들은 워드 라인(WL) 및 격리 라인(IL)의 하단 보다 높은 레벨에 위치할 수 있다.
도 9 및 도 12를 참조하면, 기판(100) 상에 제 1 층간 절연막(120)을 형성할 수 있다. 제 1 층간 절연막(120)은 실리콘 산화물로 형성될 수 있다. 제 1 층간 절연막(120)을 패터닝하여 셀 홀(미도시) 및 소스 그루브(미도시)를 형성할 수 있다.
제 2 도전막이 셀 홀 및 소스 그루브를 채우도록 형성될 수 있다. 제 2 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 2 도전막은 제 2 층간 절연막(120)이 노출될 때까지 평탄화되어, 셀 홀 내의 제 1 콘택 플러그들(122) 및 소스 그루브 내의 소스 라인들(SL)을 형성할 수 있다. 제 1 콘택 플러그들(122)은 제 2 도핑 영역(112)에 접속될 수 있으며, 소스 라인들(SL)은 제 1 도핑 영역(111)에 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 소스 라인들(SL)과 제 1 도핑 영역(111) 사이, 및 제 1 콘택 플러그(122)와 제 2 도핑 영역(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
이어서, 캐핑 절연막(124)이 제 1 층간 절연막(120), 제 1 콘택 플러그들(122), 및 소스 라인들(SL) 상에 형성될 수 있다. 캐핑 절연막(124)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 9 및 도 13을 참조하면, 캐핑 절연막(124) 상에 제 2 층간 절연막(130)을 형성할 수 있다. 제 2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 제 2 콘택 플러그들(132)이 제 2 층간 절연막(130) 및 캐핑 절연막(124)을 연속적으로 관통하도록 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)과 유사한 방법으로 형성되고, 동일한 물질로 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)에 각각 접속하여, 제 2 도핑 영역들(112)에 전기적으로 연결될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제 2 콘택 플러그들(132)과 제 1 콘택 플러그들(122) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
도 9 및 도 14a를 참조하면, 제 2 층간 절연막(130) 상에 하부 전극(BE) 및 하부 자성 도전패턴(MS1) 이 형성될 수 있다. 하부 전극(BE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다. 하부 자성 도전패턴(MS1)은 기판(100)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 하부 자성 도전패턴(MS1)은 철 및 코발트를 포함할 수 있다. 하부 자성 도전패턴(MS1)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 하부 자성 도전패턴(MS1)의 자화 방향은 기판(100)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 하부 자성 도전패턴(MS1)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
하부 자성 도전패턴(MS1) 및 하부 전극(BE)의 각각은 섬 형상으로 패터닝될 수 있다. 섬 형상의 하부 자성 도전패턴(MS1) 및 하부 전극(BE)은 제 2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다. 하부 자성 도전패턴(MS1)은 변화가능한 자화방향을 가질 수 있다. 제 2 층간 절연막(130) 상에 제 3 층간 절연막(140)이 형성되어, 복수개의 하부 자성 도전패턴들(MS1) 사이를 채울 수 있다. 하부 자성 도전패턴(MS1) 및 하부 전극(BE)은 도 2 내지 도 5를 참조하여 설명된 방법으로 형성될 수 있다. 도 14b는 도 14a의 A 부분의 확대도로서, 도 5와 유사한 구조를 가질 수 있다.
도 9 및 도 15a를 참조하면, 하부 자성 도전패턴(MS1) 상에 상부 자성 도전패턴(MS2) 및 상부 전극(TE)이 형성될 수 있다. 상부 자성 도전패턴(MS2)은 제 1 고정패턴(PL1), 제 2 고정패턴(PL2), 및 이들 사이의 교환 결합패턴(CS)을 포함할 수 있다. 상부 자성 도전패턴(MS2)은 고정된 자화방향을 갖는 고정패턴일 수 있다. 제 1 고정패턴(PL1) 및 제 2 고정패턴(PL2)은 기판(100)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 제 1 고정패턴(PL1) 및 제 2 고정패턴(PL2)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB),코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 제 1 고정패턴(PL1) 및 제 2 고정패턴(PL2)의 자화 방향은 기판(100)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 제 1 고정패턴(PL1) 및 제 2 고정패턴(PL2)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 교환 결합패턴(CS)은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 교환 결합패턴(CS)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
상부 자성 도전패턴(MS2) 및 상부 전극(TE)의 각각은 섬 형상으로 패터닝될 수 있다. 섬 형상의 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 하부 자성 도전패턴(MS1)에 수직적으로 중첩되도록 배치될 수 있다. 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 도 6 내지 도 8을 참조하여 설명된 방법으로 형성될 수 있다.
자기터널접합(MTJ)은 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2)을 포함할 수 있다. 도 8에 도시된 바와 같이, 자기터널접합(MTJ)은 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2) 사이의 터널 배리어 패턴(TBL)을 더 포함할 수 있다. 터널 배리어 패턴(TBL)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 열처리에 의하여 나아가, 하부 자성 도전패턴(MS1)과 터널 배리어 패턴(TBL) 사이에 자성 회복 패턴(RL)이 추가적으로 제공될 수 있다. 자성 회복 패턴(RL)은 하부 자성 도전패턴(MS1)과 동일한 물질을 포함할 수 있다. 열처리 공정에 의하여, 자성 회복 패턴(RL)은 하부 자성 도전패턴(MS1)의 일부로 될 수 있다.
터널 배리어 패턴(TBL)의 폭은 하부 자성 도전패턴(MS1)의 폭보다 클 수 있다. 나아가, 터널 배리어 패턴(TBL)과 제 3 층간 절연막(140) 사이에 금속 산화막(38), 예를 들면 하부 자성 도전패턴(MS1)에 포함된 물질의 산화막이 제공될 수 있다.
메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 도 15b는 도 15a의 A 부분의 확대도로서, 도 8과 유사한 구조를 가질 수 있다.
도 9 및 도 10을 다시 참조하여, 비트 라인(BL)이 제 4 층간 절연막(150) 상에 형성될 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 연장할 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 배열된 복수개의 메모리 소자들(ME)과 공통으로 접속된다.
도 16은 본 발명의 개념에 의한 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 17은 도 16의 I-I' 및 II-II'선에 따라 취해진 단면도이다. 설명의 간결함을 위해, 도 9 및 도 10을 참조하여 전술한 일 실시예와 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 16 및 도 17을 참조하여, 상부 자성 도전패턴(MS2) 및 상부 전극(TE)의 각각이 라인 형상으로 패터닝될 수 있다. 이러한 패터닝 공정으로, 터널 배리어 패턴(TBL) 및 자성 회복패턴(RL)이 동시에 형성될 수 있다. 라인 형상의 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 비트라인(BL)을 따라 제 1 방향(D1)으로 연장할 수 있다.
이에 따라, 두꺼운 두께를 갖는 상부 자성 도전패턴(MS2)이 복수개의 섬 형상의 패턴들로 분리되도록 식각되지 않으므로, 상부 자성 도전패턴(MS2)의 식각에 대한 부담을 줄일 수 있다. 즉, 보다 얇은 두께를 갖는 하부 자성 도전패턴(MS1) 및 하부 전극(BE)은 세밀하게 섬 형상의 패턴들로 식각되지만, 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 세밀하게 식각되지 않을 수 있다.
도 18은 본 발명의 개념에 의한 또 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 19는 도 18의 I-I' 및 II-II'선에 따라 취해진 단면도이다. 설명의 간결함을 위해, 전술한 일 실시예와 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 18 및 도 19를 참조하면, 활성 패턴들(ACT)을 정의하는 소자 분리막(101)이 기판(100)에 형성될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
활성 패턴들(ACT)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있으며, 활성 패턴들(ACT) 각각은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향(D3)으로 연장된 장방형(또는 바 형태)일 수 있다. 활성 패턴들(ACT)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성할 수 있으며, 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 활성 패턴들(ACT)은 제 1 도전형의 도펀트로 도핑될 수 있다.
적어도 하나의 게이트 리세스 영역(103)이 각 열을 구성하는 활성 패턴들(ACT)을 가로지를 수 있다. 게이트 리세스 영역(103)은 제 2 방향(D2)으로 연장된 그루브 형태를 가질 수 있다. 게이트 리세스 영역(103)의 깊이는 소자 분리막(101)의 깊이보다 작을 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(103)이 각 열을 구성하는 활성 패턴들(ACT)을 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 각 활성 패턴에 형성될 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역(103) 내에 배치될 수 있으며, 게이트 유전막(105)이 워드 라인(WL)과 게이트 리세스 영역(103)의 내면 사이에 배치될 수 있다. 워드 라인(WL)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 워드 라인(WL)을 포함하는 셀 트랜지스터는 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
게이트 마스크 패턴(108)이 워드 라인(WL) 상에 배치될 수 있다. 게이트 마스크 패턴(108)의 상부면은 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
예를 들어, 워드 라인(WL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
게이트 유전막(105)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 하드 마스크 패턴은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제 1 불순물 영역(111)이 워드 라인(WL)의 일 측의 각 활성 패턴(ACT) 내에 배치될 수 있으며, 제 2 불순물 영역(112)이 각 워드 라인(WL)의 타 측의 각 활성 패턴(ACT) 내에 배치될 수 있다. 일 예에 따르면, 제 1 불순물 영역(111)은 한 쌍의 워드 라인들(WL) 사이의 각 활성 패턴(ACT) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(112)이 한 쌍의 워드 라인들(WL)을 사이에 두고 각 활성 패턴(ACT)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 활성 패턴(ACT)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 불순물 영역(111)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(111, 112)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 불순물 영역들(111, 112)은 활성 패턴(ACT)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 제 1 콘택 플러그들(121) 및 제 2 콘택 플러그들(122)이 제 1 층간 절연막(120) 내에 배치되어, 제 1 도핑 영역들(111) 및 제 2 도핑 영역들(112)에 각각 접속할 수 있다. 제 1 콘택 플러그들(121) 및 제 2 콘택 플러그들(122)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 1 콘택 플러그들(121) 및 제 2 콘택 플러그들(122)의 상부면은 제 1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
비트라인(BL)이 제 1 층간 절연막(120) 상에 형성될 수 있다. 비트라인(BL)은 복수개의 제 1 콘택 플러그들(121)에 공통으로 접속하여, 제 1 방향(D1)으로 연장할 수 있다.
제 2 층간 절연막(130)이 제 1 층간 절연막(120) 상에 배치되어, 비트라인(BL)을 덮을 수 있다. 제 2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제 2 콘택 플러그들(132)이 제 2 층간 절연막(130), 및 캐핑 절연막(124)을 연속적으로 관통할 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)을 통하여 제 2 도핑 영역들(112)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제 2 콘택 플러그들(132)과 제 1 콘택 플러그들(122) 사이, 제 1 콘택 플러그들(122)과 제 2 도핑 영역들(112) 사이, 및 소스 라인들(SL)과 제 1 도핑 영역들(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
메모리 소자들(ME)이 제 2 층간 절연막(130) 상에 배치될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기터널접합(MTJ)은 하부 자성 도전패턴(MS1) 및 상부 자성 도전패턴(MS2)을 포함할 수 있다. 일 예로, 복수개의 하부 자성 도전패턴들(MS1)은 섬 형상으로 패터닝될 수 있다. 섬 형상의 하부 자성 도전패턴들(MS1)은 제 2 콘택 플러그들(132)에 각각 수직적으로 중첩되도록 배치될 수 있다. 복수개의 하부 자성 도전패턴들(MS1) 상에 상부 자성 도전패턴(MS2) 및 상부 전극(TE)이 순차적으로 형성될 수 있다. 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 동일한 공정에 의하여 패터닝된 것일 수 있다. 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 복수개의 하부 자성 도전패턴들(MS1)을 공통적으로 연결할 수 있다. 상부 전극(TE) 상에 소스 라인(SL)이 형성될 수 있다. 소스 라인(SL)은 상부 자성 도전패턴(MS2) 및 상부 전극(TE)과 동일한 패터닝 공정에 의하여 형성된 플레이트 패턴일 수 있다. 이와 함께 도 15a 및 도 15b와 같이 터널 배리어 패턴(TBL) 및 자성 회복패턴(RL)이 패터닝될 수 있다.
도 20은 본 발명의 개념에 의한 또 다른 실시예에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 21은 도 20의 I-I' 및 II-II'선에 따라 취해진 단면도이다. 설명의 간결함을 위해, 도 18 및 도 19를 참조하여 전술한 실시예와 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 20 및 도 21을 참조하여, 복수개의 하부 자성 도전패턴들(MS1) 상에 상부 자성 도전패턴(MS2) 및 상부 전극(TE)이 순차적으로 형성될 수 있다. 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 동일한 공정에 의하여 패터닝된 것일 수 있다. 상부 자성 도전패턴(MS2) 및 상부 전극(TE)은 복수개의 하부 자성 도전패턴들(MS1)을 공통적으로 연결하는 판 형상의 패턴(plate pattern)일 수 있다. 상부 전극(TE) 상에 소스 라인들(SL)이 배치될 수 있다. 상세하게, 소스 라인들(SL) 각각은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 소스 라인들(SL) 각각은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배치된 복수 개의 하부 자성 도전패턴들(MS1)과 공통으로 접속될 수 있다. 소스 라인들(SL) 각각은 플레이트 형태를 가질 수 있다. 소스 라인들(SL) 각각은 상부 자성 도전패턴(MS2) 및 상부 전극(TE)과 동일한 패터닝 공정에 의하여 형성된 플레이트 패턴일 수 있다. 이와 함께 도 15a와 같이 터널 배리어 패턴(TBL) 및 자성 회복패턴(RL)이 패터닝될 수 있다.
도 22는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 본 발명의 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 자기 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 자기 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 24는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 본 발명의 실시예들에 따른 자기 메모리 장치들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 메모리 소자(1311) 및 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 제 1 자성 도전층 및 보호층을 순차적으로 형성하는 것;
    상기 제 1 자성 도전층 및 보호층을 패터닝하여 제 1 자성 도전패턴 및 보호 패턴을 형성하는 것;
    상기 기판 상에 상기 보호 패턴을 노출하는 층간 절연막을 형성하는 것;
    상기 보호 패턴을 제거하여, 상기 제 1 자성 도전패턴을 노출하는 것;
    상기 제 1 자성 도전패턴 및 상기 층간 절연막 상에 자성 회복층, 터널 배리어층 및 제 2 자성 도전층을 순차적으로 형성하는 것;
    상기 제 2 자성 도전층 및 상기 터널 배리어층을 패터닝하여 제 2 자성 도전패턴 및 터널 배리어 패턴을 형성하는 것, 상기 터널 배리어 패턴의 일부는 상기 기판의 수직한 방향으로 상기 층간 절연막과 중첩되고; 및
    상기 자성 회복층에 산화 공정을 수행하여 상기 터널 배리어 패턴의 상기 일부와 상기 층간 절연막 사이에 상기 자성 회복층의 산화물을 포함하는 금속 산화막을 형성하는 것을 포함하는 자기 메모리 장치의 형성 방법.
  2. 청구항 1에 있어서,
    상기 제 1 자성 도전층은 변화 가능한 자화방향을 갖는 자기 메모리 장치의 형성 방법.
  3. 청구항 2에 있어서,
    상기 제 2 자성 도전층은 순차적으로 적층된 제 1 강자성층, 교환결합층 및 제 2 강자성층을 포함하는 자기 메모리 장치의 형성 방법.
  4. 청구항 1에 있어서,
    상기 터널 배리어층을 형성하기 전에,
    상기 제 1 자성 도전패턴 및 상기 층간 절연막 상에 자성 회복층을 형성하는 것을 더 포함하는 자기 메모리 장치의 형성 방법.
  5. 청구항 4에 있어서,
    상기 자성 회복층은 상기 제 1 자성 도전층과 동일한 물질을 포함하는 자기 메모리 장치의 형성 방법.
  6. 청구항 5에 있어서,
    상기 제 1 자성 도전층 및 상기 자성 회복층은 CoFeB 또는 FeB를 포함하는 자기 메모리 장치의 형성 방법.
  7. 청구항 6에 있어서,
    상기 자성 회복층은 상기 제 1 자성 도전층 보다 낮은 B 농도를 갖는 자기 메모리 장치의 형성 방법.
  8. 청구항 4에 있어서,
    상기 자성 회복층은 1 ~ 30Å의 두께를 갖는 자기 메모리 장치의 형성 방법.
  9. 청구항 4에 있어서,
    상기 터널 배리어 패턴의 일부는 상기 층간 절연막과 수직적으로 중첩되고,
    상기 터널 배리어 패턴과 상기 층간 절연막 사이에 상기 자성 회복층의 산화물을 형성하는 것 더 포함하는 자기 메모리 장치의 형성 방법.
  10. 청구항 1에 있어서,
    상기 보호층을 형성하는 것은 Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au 또는 Cu 및 이들의 합금을 포함하는 제 1 서브 보호층을 형성하는 것을 포함하는 자기 메모리 장치의 형성 방법.
  11. 청구항 10에 있어서,
    상기 보호층을 형성하는 것은 상기 제 1 서브 보호층의 내에 B, C, Be, Si, P, Ge, Se, Zr, Sb, Te 또는 Hf 중의 적어도 하나를 도핑하는 것을 더 포함하고,
    상기 제 1 서브 보호층은 비정질 구조(amorphous phase)를 갖는 자기 메모리 장치의 형성 방법.
  12. 청구항 10에 있어서,
    상기 보호층을 형성하는 것은 상기 제 1 서브 보호층의 형성 전에, Mg, MgTi, Ti, B, Si, Cr, Zr, Hf, Ta 또는 Al 중의 적어도 하나의 산화물 또는 질화물을 포함하는 제 2 서브 보호층을 형성하는 것을 더 포함하는 자기 메모리 장치의 형성 방법.
  13. 청구항 1에 있어서,
    상기 보호 패턴을 제거하는 것과 상기 터널 배리어층 및 상기 제 2 자성 도전층을 형성하는 것은 진공 하에서 연속적으로 진행되는 자기 메모리 장치의 형성 방법.
  14. 청구항 13에 있어서,
    상기 보호 패턴을 제거하는 것은 물리적 에칭 공정으로 수행되는 자기 메모리 장치의 형성 방법.
  15. 기판 상의 제 1 자성 도전패턴;
    상기 기판 상에 형성되고, 상기 제 1 자성 도전패턴의 상부면을 노출하는 층간 절연막;
    상기 제 1 자성 도전패턴 상에 순차적으로 형성되고, 상기 제 1 자성 도전패턴 보다 넓은 폭을 갖는 터널 배리어 패턴 및 제 2 자성 도전패턴, 상기 제 2 자성 도전패턴의 일부는 상기 층간 절연막과 수직적으로 중첩되고; 및
    상기 제 1 자성 도전패턴의 일측에서, 상기 층간 절연막과 상기 터널 배리어 패턴 사이에 개재되는 금속 산화막을 포함하고,
    상기 터널 배리어 패턴 및 상기 제 2 자성 도전패턴의 일부는 상기 층간 절연막 상으로 연장하고,
    상기 금속 산화막의 하면은 상기 제 1 자성 도전패턴의 하면보다 터널 접합 패턴의 하면에 더 인접하게 배치되는 자기 메모리 장치.
  16. 청구항 15에 있어서,
    상기 제 1 자성 도전패턴은 CoFeB, FePt, CoPt, CoTb, Co/Pt, 또는 Co/Pd을 포함하는 자기 메모리 장치.
  17. 청구항 16에 있어서,
    상기 금속 산화막은 CoFeB, 또는 FeB의 산화물을 포함하는 자기 메모리 장치.
  18. 청구항 15에 있어서,
    상기 터널 배리어 패턴과 상기 제 2 자성 도전패턴은 라인 또는 플레이트의 형상을 갖는 자기 메모리 장치.
  19. 청구항 18에 있어서,
    상기 제 1 자성 도전패턴 아래의 하부전극;
    상기 제 2 자성 도전패턴 상의 상부전극; 및
    상기 상부전극 상에 제공되고, 상기 터널 배리어 패턴과 상기 제 2 자성 도전패턴과 중첩되는 라인 형상의 비트라인을 더 포함하는 자기 메모리 장치.
  20. 기판 상의 제 1 자성 도전패턴;
    상기 기판 상에서 상기 제 1 자성 도전패턴의 일측에 형성되고, 상기 제 1 자성 도전패턴의 상부면을 노출하고, 상기 제 1 자성 도전패턴의 측면의 일부를 덮는 층간 절연막;
    상기 층간 절연막 상에서 상기 제 1 자성 도전패턴의 측면의 나머지 일부를 덮는 금속 산화막; 및
    상기 제 1 자성 도전패턴 및 상기 금속 산화막 상에 순차적으로 형성된 터널 배리어 패턴 및 제 2 자성 도전패턴을 포함하고,
    상기 터널 배리어 패턴과 상기 제 1 자성 도전패턴 사이의 계면은 5Å rms 이하의 거칠기를 갖는 자기 메모리 장치.
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