KR102524612B1 - 정보 저장 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 정보 저장 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 정보 저장막을 형성하는 것; 상기 주변회로 영역의 상기 정보 저장막 상에 선택적으로 마스크 막을 형성하는 것; 상기 정보 저장막 및 상기 마스크 막 상에 상부 전극막을 형성하는 것; 상기 상부 전극막을 패터닝하여, 상기 셀 영역 상에 상부 전극들을 형성하는 것; 및 상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하여, 정보 저장부들을 형성하는 것을 포함한다. 상기 상부 전극막을 패터닝할 때, 상기 주변회로 영역 상의 상기 마스크 막은 식각 정지막의 역할을 수행한다.

Description

정보 저장 소자 및 그 제조방법{DATA STORAGE DEVICES AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 공정 결함이 줄어든 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 우수한 신뢰성을 갖는 정보 저장 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 개념에 따른, 정보 저장 소자의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 정보 저장막을 형성하는 것; 상기 주변회로 영역의 상기 정보 저장막 상에 선택적으로 마스크 막을 형성하는 것; 상기 정보 저장막 및 상기 마스크 막 상에 상부 전극막을 형성하는 것; 상기 상부 전극막을 패터닝하여, 상기 셀 영역 상에 상부 전극들을 형성하는 것; 및 상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하여, 정보 저장부들을 형성하는 것을 포함할 수 있다. 상기 상부 전극막을 패터닝할 때, 상기 주변회로 영역 상의 상기 마스크 막은 식각 정지막의 역할을 수행할 수 있다.
본 발명의 다른 개념에 따른, 정보 저장 소자의 제조방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막 상에 정보 저장막을 형성하는 것; 상기 제2 영역의 상기 정보 저장막 상에 선택적으로 마스크 막을 형성하는 것; 상기 정보 저장막 및 상기 마스크 막 상에 상부 전극막을 형성하는 것; 상기 상부 전극막을 패터닝하여, 상기 제1 영역 상에 상부 전극들을 형성하는 것; 및 상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하여, 상기 제1 영역 상에 정보 저장부들을 형성하는 것을 포함할 수 있다. 상기 정보 저장막의 패터닝 공정 동안 상기 제1 층간 절연막의 상부가 식각되어, 상기 제1 영역의 상기 제1 층간 절연막의 상면의 레벨은 상기 제2 영역의 상기 제1 층간 절연막의 상면의 레벨과 달라질 수 있다.
본 발명의 또 다른 개념에 따른, 정보 저장 소자는, 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 셀 영역 상의 메모리 트랜지스터 및 상기 주변회로 영역 상의 주변 트랜지스터; 상기 메모리 트랜지스터 및 상기 주변 트랜지스터 상의 층간 절연막; 상기 층간 절연막을 관통하여, 상기 메모리 트랜지스터와 전기적으로 연결되는 셀 콘택 플러그; 및 상기 층간 절연막 상에 제공되어, 상기 셀 콘택 플러그와 연결되는 정보 저장 구조체를 포함할 수 있다. 상기 층간 절연막은: 상기 셀 영역 상의 제1 상면; 상기 주변회로 영역 상의 제2 상면; 및 상기 셀 영역과 상기 주변회로 영역 사이에서 상기 제1 상면과 상기 제2 상면을 연결하는 측벽을 포함하고, 상기 측벽과 상기 기판의 상면이 이루는 각도는 35도 내지 90도일 수 있다.
본 발명에 따른 정보 저장 소자 및 그 제조방법은, 셀 영역과 주변회로 영역간의 층간 절연막의 높이 차이를 줄일 수 있다. 이로써, 후속 공정에서 공정 결함이 발생하는 것을 방지할 수 있다. 결과적으로, 본 발명에 따른 정보 저장 소자는 우수한 신뢰성을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4a는 본 발명의 실시예들에 따른 정보 저장 구조체의 일 예를 나타내는 단면도이다.
도 4b는 본 발명의 실시예들에 따른 정보 저장 구조체의 다른 예를 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 12는 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 것으로, 도 1의 A-A'에 따른 단면도이다.
도 13은 도 12의 M 영역을 확대한 단면도이다.
도 1은 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 3은 도 2의 M 영역을 확대한 단면도이다. 도 4a는 본 발명의 실시예들에 따른 정보 저장 구조체의 일 예를 나타내는 단면도이다. 도 4b는 본 발명의 실시예들에 따른 정보 저장 구조체의 다른 예를 나타내는 단면도이다. 도 5는 본 발명의 실시예들에 따른 정보 저장 소자의 단위 메모리 셀을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다 제1 영역(RG1)은 메모리 셀들이 제공되는 셀 영역일 수 있고, 제2 영역(RG2)은 주변 회로들이 제공되는 주변회로 영역일 수 있다. 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다.
기판(100)의 제1 영역(RG1) 상에 메모리 트랜지스터들(TR1)이 제공될 수 있고, 기판(100)의 제2 영역(RG2) 상에 주변 트랜지스터(TR2)가 제공될 수 있다. 기판(100) 상에 메모리 트랜지스터들(TR1) 및 주변 트랜지스터(TR2)를 덮는 제1 층간 절연막(102)이 제공될 수 있다. 일 예로, 제1 층간 절연막(102)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
제1 층간 절연막(102) 내에 배선 구조체들(110)이 제공될 수 있다. 배선 구조체들(110) 각각은, 제1 층간 절연막(102) 상부에 배치되는 배선(104) 및 기판(100)과 배선(104) 사이의 콘택(106)을 포함할 수 있다. 제1 영역(RG1) 상의 콘택(106)은 배선(104)과 메모리 트랜지스터(TR1)를 서로 전기적으로 연결할 수 있다. 제2 영역(RG2) 상의 콘택(106)은 배선(104)과 주변 트랜지스터(TR2)를 서로 전기적으로 연결할 수 있다. 도시되지 않았지만, 배선 구조체들(110)은 수직적으로 적층된 복수개의 배선층들로 구성될 수 있다. 배선 구조체들(110)은 금속 물질을 포함할 수 있으며, 일 예로, 구리(Cu)를 포함할 수 있다.
제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 제공될 수 있다. 중간막(112)은 제1 층간 절연막(102)과 제2 층간 절연막(114) 사이에 개재될 수 있다. 일 예로, 제2 층간 절연막(114)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 일 예로, 중간막(112)은 탄소를 함유하는 실리콘 질화물을 포함할 수 있다.
기판(100)의 제1 영역(RG1) 상에, 제2 층간 절연막(114) 및 중간막(112)을 관통하여 배선 구조체들(110)에 연결되는 셀 콘택 플러그들(116)이 제공될 수 있다. 셀 콘택 플러그들(116) 각각은 배선 구조체(110)의 배선(104)과 접촉할 수 있다. 일 예로, 셀 콘택 플러그들(116)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 티타늄, 또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 영역(RG1)의 제2 층간 절연막(114) 상에 정보 저장 구조체들(DSS)이 제공될 수 있다. 평면적 관점에서, 정보 저장 구조체들(DSS)은 제1 방향(D1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 정보 저장 구조체들(DSS)은 셀 콘택 플러그들(116)에 각각 접속될 수 있다.
정보 저장 구조체들(DSS) 각각은, 정보 저장부(130), 셀 콘택 플러그(116)와 정보 저장부(130) 사이의 하부 전극(120), 및 정보 저장부(130)를 사이에 두고 하부 전극(120)으로부터 이격되는 상부 전극(140)을 포함할 수 있다. 하부 전극(120)은 셀 콘택 플러그(116)의 상면과 직접 접촉할 수 있다. 하부 전극(120) 및 상부 전극(140)은 도전 물질을 포함할 수 있다. 일 예로, 하부 전극(120) 및 상부 전극(140)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 정보 저장부(130)에 대한 자세한 설명은 후술한다.
제1 영역(RG1)의 제2 층간 절연막(114)의 상부는 리세스 영역들(RS)을 포함할 수 있다. 각각의 리세스 영역들(RS)은 서로 인접하는 정보 저장 구조체들(DSS) 사이에 위치할 수 있다. 다시 말하면, 평면적 관점에서, 리세스 영역들(RS)은 정보 저장 구조체들(DSS)과 중첩되지 않을 수 있다.
도 2 및 도 3을 다시 참조하면, 제2 층간 절연막(114)은 제1 영역(RG1) 상에 제1 상면(TS1) 및 제2 영역(RG2) 상에 제2 상면(TS2)을 가질 수 있다. 제2 상면(TS2)은 제1 상면(TS1)과 다른 레벨에 위치할 수 있다. 일 예로, 제2 상면(TS2)은 제1 상면(TS1)에 비해 더 높을 수 있다. 제2 층간 절연막(114)은 제1 상면(TS1)과 제2 상면(TS2)을 연결하는 측벽(SW1)을 가질 수 있다. 제2 층간 절연막(114)의 측벽(SW1)은 제1 영역(RG1)과 제2 영역(RG2) 사이에 위치할 수 있다. 측벽(SW1)과 기판(100)의 상면이 이루는 각도(θ)는 35도 내지 90도일 수 있다. 측벽(SW1)과 기판(100)의 상면이 이루는 각도(θ)가 수직에 가깝기 때문에, 제2 층간 절연막(114)은 제1 영역(RG1)과 제2 영역(RG2) 사이에서 계단식 프로파일을 가질 수 있다. 정보 저장 구조체들(DSS) 각각의 바닥면과 접하는 제2 층간 절연막(114)의 상면은 제1 상면(TS1)보다 더 높을 수 있다. 정보 저장 구조체들(DSS) 각각의 바닥면과 접하는 제2 층간 절연막(114)의 상면은 제2 상면(TS2)보다 더 높을 수 있다.
제2 층간 절연막(114) 및 정보 저장 구조체들(DSS) 상에 이들을 덮는 캐핑막(150)이 제공될 수 있다. 캐핑막(150)은 제2 층간 절연막(114)의 상면 및 정보 저장 구조체들(DSS)의 측벽들을 덮을 수 있다. 일 예로, 캐핑막(150)은 실리콘 질화물을 포함할 수 있다. 캐핑막(150) 상에 제3 층간 절연막(118)이 제공될 수 있다. 일 예로, 제3 층간 절연막(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
제1 영역(RG1) 상의 제3 층간 절연막(118) 내에 제1 도전 라인들(MI1)이 제공될 수 있다. 제1 도전 라인들(MI1)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 도전 라인들(MI1)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 각각의 제1 도전 라인들(MI1)은 제2 방향(D2)을 따라 배열된 정보 저장 구조체들(DSS)과 전기적으로 연결될 수 있다. 제1 도전 라인(MI1)은 정보 저장 구조체들(DSS)의 상부 전극들(140)과 접촉할 수 있다. 제1 도전 라인들(MI1)은 본 실시예의 정보 저장 소자의 비트 라인으로 기능할 수 있다.
제2 영역(RG2) 상의 제3 층간 절연막(118) 내에 제2 도전 라인들(MI2)이 제공될 수 있다 제2 도전 라인들(MI2)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 도전 라인들(MI1)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제2 도전 라인들(MI2) 각각의 폭은 제1 도전 라인들(MI1) 각각의 폭보다 더 클 수 있다. 각각의 제2 도전 라인들(MI2)은 콘택부(CP)를 포함할 수 있다. 제2 도전 라인(MI2)의 콘택부(CP)는 제3 층간 절연막(118), 캐핑막(150), 제2 층간 절연막(114) 및 중간막(112)을 관통하여, 제2 영역(RG2) 상의 배선 구조체(110)와 접촉할 수 있다.
제1 및 제2 도전 라인들(MI1, MI2)) 각각은 도전 패턴(160) 및 배리어 패턴(162)을 포함할 수 있다. 배리어 패턴(162)은 도전 패턴(160)의 바닥면 및 측벽들을 덮을 수 있다. 배리어 패턴(162)은 도전 패턴(160)의 상면을 덮지 못할 수 있다. 도전 패턴(160)은 금속 물질, 일 예로, 구리(Cu)를 포함할 수 있으며, 배리어 패턴(162)은 도전성 금속 질화물을 포함할 수 있다.
이하, 도 4a 및 도 4b를 참조하여 정보 저장 구조체들(DSS)을 보다 상세하게 설명한다. 도 4a를 참조하면, 정보 저장 구조체(DSS)의 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 자유층(ML2)은 기준층(ML1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 기준층(ML1) 및 자유층(ML2)의 자화방향들(MD1, MD2)은, 터널 배리어(TBR)와 자유층(ML2) 사이의 계면에 평행할 수 있다. 일 예로, 도 4a는 자유층(ML2)이 터널 배리어(TBR)와 상부 전극(140) 사이에 개재된 경우를 예시하나, 본 발명의 개념은 이에 한정되지 않는다. 다른 예로, 도 4a에 도시된 바와 달리, 자유층(ML2)은 터널 배리어(TBR)와 하부 전극(120) 사이에 개재될 수도 있다. 기준층(ML1), 터널 배리어(TBR), 및 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 기준층(ML1) 및 자유층(ML2)의 자화방향들(MD1, MD2)이 상기 계면에 평행한 경우, 기준층(ML1) 및 자유층(ML2) 각각은 강자성 물질을 포함할 수 있다. 기준층(ML1)은 그 내부의 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 4b를 참조하면, 정보 저장부(130)는 기준층(ML1), 자유층(ML2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 기준층(ML1)은 일 방향으로 고정된 자화방향(MD1)을 가지고, 자유층(ML2)은 기준층(ML1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 가질 수 있다. 기준층(ML1) 및 자유층(ML2)의 자화방향들(MD1, MD2)은 터널 배리어(TBR)와 자유층(ML2) 사이의 계면에 수직할 수 있다. 일 예로, 도 4b는 자유층(ML2)이 터널 배리어(TBR)와 상부 전극(140) 사이에 개재된 경우를 예시하나, 본 발명의 개념은 이에 한정되지 않는다. 다른 예로, 도 4b에 도시된 바와 달리, 자유층(ML2)은 터널 배리어(TBR)와 하부 전극(120) 사이에 개재될 수도 있다. 기준층(ML1), 터널 배리어(TBR), 및 자유층(ML2)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다. 기준층(ML1) 및 자유층(ML2)의 자화방향들(MD1, MD2)이 상기 계면에 수직한 경우, 기준층(ML1) 및 자유층(ML2) 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 및 (CoCr/Pd)n (n은 적층 횟수)에서 선택된 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 단위 메모리 셀(MC)은 정보 저장부(130) 및 이에 대응하는 선택 소자(SE)를 포함할 수 있다. 정보 저장부(130) 및 선택 소자(SE)는 전기적으로 직렬로 연결될 수 있다. 정보 저장부(130)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있다. 선택 소자(SE)는 정보 저장부(130)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. 일 예로, 선택 소자(SE)는 앞서 도 1 내지 도 3을 참조하여 설명한 메모리 트랜지스터(TR1)일 수 있다.
정보 저장부(130)는 서로 이격된 자성층들(ML1, ML2)과, 자성층들(ML1, ML2) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자성층들(ML1, ML2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들(ML1, ML2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기터널접합(MTJ)의 전기적 저항은 상기 기준층 및 상기 자유층의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 정보 저장부(130)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 정보 저장 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 A-A'에 대응하는 단면도들이다.
도 1 및 도 6을 참조하면, 기판(100)의 제1 영역(RG1) 상에 메모리 트랜지스터들(TR1)이 형성될 수 있고, 기판(100)의 제2 영역(RG2) 상에 주변 트랜지스터(TR2)가 형성될 수 있다. 기판(100) 상에 메모리 트랜지스터들(TR1) 및 주변 트랜지스터(TR2)를 덮는 제1 층간 절연막(102)이 형성될 수 있다. 배선 구조체들(110)이 기판(100) 상에 형성되어, 메모리 트랜지스터들(TR1) 및 주변 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 일 예로, 배선 구조체들(110)은 구리(Cu)로 형성될 수 있다. 제1 층간 절연막(102)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 이용하여 형성될 수 있다.
제1 층간 절연막(102) 상에 중간막(112) 및 제2 층간 절연막(114)이 차례로 형성될 수 있다. 제2 층간 절연막(114)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화을 이용하여 형성될 수 있고, 중간막(112)은 탄소를 함유하는 실리콘 질화물로 형성될 수 있다.
기판(100)의 제1 영역(RG1) 상에, 제2 층간 절연막(114) 및 중간막(112)을 관통하여 배선 구조체들(110)에 연결되는 셀 콘택 플러그들(116)이 형성될 수 있다. 셀 콘택 플러그들(116)을 형성하는 것은, 제2 층간 절연막(114) 및 중간막(112)을 관통하는 셀 콘택 홀들(116H)을 형성하는 것, 및 셀 콘택 홀들(116H) 내에 셀 콘택 플러그들(116)을 각각 형성하는 것을 포함할 수 있다. 셀 콘택 플러그들(116)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 층간 절연막(114) 상에 하부 전극막(122), 정보 저장막(132), 제1 상부 전극막(142) 및 제1 마스크 막(MA1)이 순차적으로 형성될 수 있다. 하부 전극막(122) 및 제1 상부 전극막(142)은 도전성 금속 질화물을 이용하여 형성될 수 있다. 정보 저장막(132)은 적층된 자성막들을 포함할 수 있다. 제1 마스크 막(MA1)은 실리콘 질화물을 이용하여 형성될 수 있다.
도 1 및 도 7을 참조하면, 제2 영역(RG2) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 포토레지스트 패턴(PR)은 제1 영역(RG1)을 선택적으로 오픈할 수 있다. 포토레지스트 패턴(PR)을 마스크로 하여, 제1 영역(RG1) 상의 제1 마스크 막(MA1)을 선택적으로 제거할 수 있다. 이로써, 제1 마스크 막(MA1)은 제2 영역(RG2) 상에만 잔류할 수 있다.
도 1 및 도 8을 참조하면, 제1 영역(RG1)의 제1 상부 전극막(142) 및 제2 영역(RG2)의 제1 마스크 막(MA1) 상에 제2 상부 전극막(144)이 형성될 수 있다. 제2 상부 전극막(144)은 제1 상부 전극막(142)과 동일한 물질을 이용하여 형성될 수 있다. 제2 상부 전극막(144) 상에 제2 마스크 막(MA2)이 형성될 수 있다. 제2 마스크 막(MA2)은 실리콘 질화물을 이용하여 형성될 수 있다.
도 1 및 도 9를 참조하면, 제1 영역(RG1)의 제2 마스크 막(MA2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 도 1에 도시된 정보 저장 구조체들(DSS)이 형성될 영역을 정의할 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 산화막을 이용하여 형성될 수 있다.
마스크 패턴들(MP)을 식각 마스크로 제2 마스크 막(MA2) 제1 및 제2 상부 전극막들(142, 144)을 패터닝하여, 제1 영역(RG1) 상에 상부 전극들(140)이 형성될 수 있다. 상부 전극들(140)과 마스크 패턴들(MP) 사이에 제2 마스크 막(MA2)의 일부들이 잔류할 수 있다. 상부 전극들(140) 사이로 정보 저장막(132)의 상면이 노출될 수 있다.
상기 패터닝 공정 동안, 제2 영역(RG2) 상의 제2 마스크 막(MA2) 및 제2 상부 전극막(144) 역시 함께 식각될 수 있다. 한편, 제2 영역(RG2) 상의 제1 상부 전극막(142)과 제2 상부 전극막(144) 사이에는 제1 마스크 막(MA1)이 개재되어 있을 수 있다. 제2 상부 전극막(144)이 식각될 때, 제2 영역(RG2) 상의 잔류하는 제1 마스크 막(MA1)이 식각 정지막의 역할을 수행할 수 있다. 이로써, 상기 패터닝 공정 이후에 제2 영역(RG2) 상에는 제1 마스크 막(MA1) 및 제1 상부 전극막(142)이 잔류할 수 있다. 다시 말하면, 제2 영역(RG2)의 정보 저장막(132)의 상면은, 제1 마스크 막(MA1) 및 제1 상부 전극막(142)에 의해 노출되지 않을 수 있다.
도 1 및 도 10을 참조하면, 제1 영역(RG1) 상의 마스크 패턴들(MP), 제2 마스크 막(MA2) 및 상부 전극들(140)을 식각 마스크로 정보 저장막(132) 및 하부 전극막(122)을 식각하여, 정보 저장부들(130) 및 하부 전극들(120)이 각각 형성될 수 있다. 제1 영역(RG1) 상에 형성된 하부 전극(120), 정보 저장부(130), 및 상부 전극(140)은 정보 저장 구조체(DSS)를 구성할 수 있다.
상기 식각 공정은 물리적 식각 공정을 이용할 수 있으며, 예를 들어 이온 빔 식각(Ion Beam Etch) 공정을 이용할 수 있다. 상기 식각 공정 동안, 제1 영역(RG1) 상의 마스크 패턴들(MP) 및 제2 마스크 막(MA2)은 모두 제거될 수 있다. 상기 식각 공정 동안, 상부 전극들(140) 사이로 노출된 제2 층간 절연막(114)의 상부가 과식각될 수 있다. 이로써, 정보 저장 구조체들(DSS) 사이에 리세스 영역들(RS)이 형성될 수 있다.
상기 식각 공정 동안, 제2 영역(RG2) 상의 제1 마스크 막(MA1) 및 제1 상부 전극막(142)이 모두 제거될 수 있다. 상기 식각 공정 동안 제2 영역(RG2)의 제2 층간 절연막(114)의 상부가 식각될 수 있다. 제2 영역(RG2)의 제2 층간 절연막(114)의 상부는, 제1 마스크 막(MA1) 및 제1 상부 전극막(142)이 모두 제거된 이후에 식각될 수 있다. 제1 마스크 막(MA1) 및 제1 상부 전극막(142)이 식각 보호막의 역할을 수행하므로, 제2 영역(RG2) 상의 제2 층간 절연막(114)은 제1 영역(RG1) 상의 제2 층간 절연막(114)에 비해 덜 식각될 수 있다.
제2 영역(RG2)의 제2 층간 절연막(114)의 제2 상면(TS2)은 제1 영역(RG1)의 제2 층간 절연막(114)의 제1 상면(TS1)보다 더 높을 수 있다. 제2 영역(RG2) 상의 제1 마스크 막(MA1) 및 제1 상부 전극막(142)에 의해, 제1 영역(RG1)과 제2 영역(RG2) 사이에서 제2 층간 절연막(114)에 계단식 프로파일이 형성될 수 있다. 일 예로, 제1 상면(TS1)과 제2 상면(TS2)을 연결하는 측벽(SW1)은 기판(100)의 상면과 35도 내지 90도의 각도를 이룰 수 있다. 정보 저장 구조체들(DSS) 각각의 바닥면과 접하는 제2 층간 절연막(114)의 상면은 제1 상면(TS1)보다 더 높을 수 있다. 정보 저장 구조체들(DSS) 각각의 바닥면과 접하는 제2 층간 절연막(114)의 상면은 제2 상면(TS2)보다 더 높을 수 있다.
도 1 및 도 11을 참조하면, 정보 저장 구조체들(DSS) 및 제2 층간 절연막(114) 상에 캐핑막(150)이 콘포멀하게 형성될 수 있다. 일 예로, 캐핑막(150)은 실리콘 질화물을 이용하여 형성될 수 있다. 캐핑막(150) 상에 제3 층간 절연막(118)이 형성될 수 있다. 일 예로, 제3 층간 절연막(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 이용하여 형성될 수 있다.
도 1 및 도 2를 다시 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)의 제3 층간 절연막(118)에 제1 도전 라인들(MI1) 및 제2 도전 라인들(MI2)이 각각 형성될 수 있다.
제1 도전 라인들(MI1)을 형성하는 것은, 제3 층간 절연막(118) 및 캐핑막(150)을 식각하여 정보 저장 구조체들(DSS)의 상부 전극들(140)을 노출하는 제1 배선 홀들을 형성하는 것, 및 제1 배선 홀들 내에 배리어막 및 도전막을 순차적으로 형성하는 것을 포함할 수 있다.
제2 도전 라인들(MI2)을 형성하는 것은, 제3 층간 절연막(118), 캐핑막(150), 제2 층간 절연막(114) 및 중간막(112)을 관통하는 콘택 홀들을 형성하는 것, 제3 층간 절연막(118)의 상부를 식각하여 제2 배선 홀들을 형성하는 것, 및 콘택 홀들 및 제2 배선 홀들 내에 배리어막 및 도전막을 순차적으로 형성하는 것을 포함할 수 있다.
본 발명의 비교예로서, 도 9의 제2 영역(RG2) 상에 제1 마스크 막(MA1) 및 제1 상부 전극막(142)이 잔류하지 않는 경우를 가정할 수 있다. 이때 정보 저장 구조체들(DSS)을 형성하기 위한 식각 공정이 수행될 경우, 제2 영역(RG2)의 제2 층간 절연막(114)은 제1 영역(RG1)의 제2 층간 절연막(114)에 비해 더 크게 식각될 수 있다. 다시 말하면, 제1 영역(RG1)의 제2 층간 절연막(114)의 제1 상면(TS1)과 제2 영역(RG2)의 제2 층간 절연막(114)의 제2 상면(TS2)간의 높이 차이가 상대적으로 커질 수 있다.
본 발명의 실시예들에 따르면, 정보 저장 구조체들(DSS)을 형성하기 위한 식각 공정을 수행하기 전에, 제2 영역(RG2) 상에 제1 마스크 막(MA1) 및 제1 상부 전극막(142)을 잔류시킬 수 있다. 이로써, 제2 영역(RG2)의 제2 층간 절연막(114)이 상기 식각 공정 동안 식각되는 정도를 최소화할 수 있다. 다시 말하면, 제1 영역(RG1)의 제2 층간 절연막(114)의 제1 상면(TS1)과 제2 영역(RG2)의 제2 층간 절연막(114)의 제2 상면(TS2)간의 높이 차이를 줄일 수 있다. 제1 영역(RG1)의 제2 층간 절연막(114)과 제2 영역(RG2)의 제2 층간 절연막(114)간의 높이 차이가 줄어들 경우, 후속 공정에서 공정 결함이 발생되는 것을 방지할 수 있다.
도 12는 본 발명의 실시예들에 따른 정보 저장 소자를 나타내는 것으로, 도 1의 A-A'에 따른 단면도이다. 도 13은 도 12의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 12 및 도 13을 참조하면, 제1 영역(RG1)의 제2 층간 절연막(114)의 제1 상면(TS1)은 제2 영역(RG2)의 제2 층간 절연막(114)의 제2 상면(TS2)에 비해 더 높을 수 있다. 제1 상면(TS1)과 제2 상면(TS2)을 연결하는 측벽(SW1)은 기판(100)의 상면과 35도 내지 90도의 각도(θ)를 이룰 수 있다. 제2 층간 절연막(114)은 제1 영역(RG1)과 제2 영역(RG2) 사이에서 계단식 프로파일을 가질 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것;
    상기 기판 상에 정보 저장막을 형성하는 것;
    상기 주변회로 영역의 상기 정보 저장막 상에 선택적으로 마스크 막을 형성하는 것;
    상기 정보 저장막 및 상기 마스크 막 상에 제2 상부 전극막을 형성하는 것;
    상기 제2 상부 전극막을 패터닝하여, 상기 셀 영역 상에 상부 전극들을 형성하는 것; 및
    상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하여, 정보 저장부들을 형성하는 것을 포함하되,
    상기 제2 상부 전극막을 패터닝할 때, 상기 주변회로 영역 상의 상기 마스크 막은 식각 정지막의 역할을 수행하는 정보 저장 소자의 제조방법.
  2. 제1항에 있어서,
    상기 기판과 상기 정보 저장막 사이에 층간 절연막을 형성하는 것; 및
    상기 마스크 막을 형성하기 전에, 상기 정보 저장막 상에 제1 상부 전극막을 형성하는 것을 더 포함하되,
    상기 정보 저장막을 패터닝할 때 상기 층간 절연막의 상부가 식각되고,
    상기 셀 영역의 상기 층간 절연막의 상면은 상기 주변회로 영역의 상기 층간 절연막의 상면과 다른 레벨에 위치하는 정보 저장 소자의 제조방법.
  3. 제2항에 있어서,
    상기 정보 저장막을 패터닝할 때, 상기 주변회로 영역 상의 상기 마스크 막은 그 아래의 층간 절연막을 보호하는 정보 저장 소자의 제조방법.
  4. 제1항에 있어서,
    상기 기판과 상기 정보 저장막 사이에 하부 전극막을 형성하는 것을 더 포함하되,
    상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하는 것은, 상기 하부 전극막을 패터닝하여 하부 전극들을 형성하는 것을 포함하는 정보 저장 소자의 제조방법.
  5. 제1항에 있어서,
    상기 기판의 상기 셀 영역 상에 메모리 트랜지스터를 형성하는 것;
    상기 기판의 상기 주변회로 영역 상에 주변 트랜지스터를 형성하는 것; 및
    상기 메모리 트랜지스터와 전기적으로 연결되는 셀 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 정보 저장막은 상기 셀 콘택 플러그 상에 형성되는 정보 저장 소자의 제조방법.
  6. 제1항에 있어서,
    상기 정보 저장막을 패터닝하는 것은, 상기 기판의 전면 상에 이온 빔 식각 공정을 수행하는 것을 포함하는 정보 저장 소자의 제조방법.
  7. 제6항에 있어서,
    상기 이온 빔 식각 공정 동안 상기 주변회로 영역 상의 상기 마스크 막이 제거되는 정보 저장 소자의 제조방법.
  8. 제1항에 있어서,
    상기 정보 저장막은:
    고정된 자화방향을 갖는 고정층;
    변경 가능한 자화방향을 갖는 자유층; 및
    상기 고정층과 상기 자유층 사이에 개재된 터널 배리어를 포함하는 정보 저장 소자의 제조방법.
  9. 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것;
    상기 기판 상에 제1 층간 절연막을 형성하는 것;
    상기 제1 층간 절연막 상에 정보 저장막을 형성하는 것;
    상기 정보 저장막 상에 제1 상부 전극막을 형성하는 것;
    상기 제2 영역의 상기 제1 상부 전극막 상에 선택적으로 마스크 막을 형성하는 것;
    상기 제1 상부 전극막 및 상기 마스크 막 상에 제2 상부 전극막을 형성하는 것;
    상기 제1 영역 상에 적층된 상기 제1 및 제2 상부 전극막들을 패터닝하여, 상부 전극들을 형성하는 것; 및
    상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하여, 상기 제1 영역 상에 정보 저장부들을 형성하는 것을 포함하되,
    상기 정보 저장막의 패터닝 공정 동안 상기 제1 층간 절연막의 상부가 식각되어, 상기 제1 영역의 상기 제1 층간 절연막의 상면의 레벨은 상기 제2 영역의 상기 제1 층간 절연막의 상면의 레벨과 달라지는 정보 저장 소자의 제조방법.
  10. 제9항에 있어서,
    상기 적층된 제1 및 제2 상부 전극막들을 패터닝하는 것은, 상기 제2 영역 상에 마스크 막을 노출시키는 것을 포함하는 정보 저장 소자의 제조방법.
  11. 제9항에 있어서,
    상기 제1 층간 절연막은, 상기 제1 영역의 상기 제1 층간 절연막의 상기 상면과 상기 제2 영역의 상기 제1 층간 절연막의 상기 상면을 연결하는 측벽을 갖고,
    상기 측벽과 상기 기판의 상면이 이루는 각도는 35도 내지 90도인 정보 저장 소자의 제조방법.
  12. 제9항에 있어서,
    상기 제1 층간 절연막과 상기 정보 저장막 사이에 하부 전극막을 형성하는 것을 더 포함하되,
    상기 상부 전극들을 식각 마스크로 상기 정보 저장막을 패터닝하는 것은, 상기 하부 전극막을 패터닝하여 하부 전극들을 형성하는 것을 포함하는 정보 저장 소자의 제조방법.
  13. 제9항에 있어서,
    상기 기판의 상기 제1 영역 상에 메모리 트랜지스터를 형성하는 것;
    상기 기판의 상기 제2 영역 상에 주변 트랜지스터를 형성하는 것; 및
    상기 제1 층간 절연막을 관통하여 상기 메모리 트랜지스터와 전기적으로 연결되는 셀 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 정보 저장막은 상기 셀 콘택 플러그 상에 형성되는 정보 저장 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1 층간 절연막, 상기 정보 저장부들 및 상기 상부 전극들을 덮는 제2 층간 절연막을 형성하는 것;
    상기 제1 영역의 상기 제2 층간 절연막 내에 상기 상부 전극들과 연결되는 제1 도전 라인을 형성하는 것; 및
    상기 제2 영역의 상기 제2 층간 절연막 내에 상기 주변 트랜지스터와 전기적으로 연결되는 제2 도전 라인을 형성하는 것을 더 포함하는 정보 저장 소자의 제조방법.
  15. 제9항에 있어서,
    상기 정보 저장막의 패터닝 공정 동안 상기 제1 층간 절연막의 상부가 식각되어, 상기 정보 저장부들 사이의 상기 제1 층간 절연막에 리세스 영역들이 형성되는 정보 저장 소자의 제조방법.
  16. 셀 영역 및 주변회로 영역을 포함하는 기판;
    상기 셀 영역 상의 메모리 트랜지스터 및 상기 주변회로 영역 상의 주변 트랜지스터;
    상기 메모리 트랜지스터 및 상기 주변 트랜지스터 상의 층간 절연막;
    상기 층간 절연막을 관통하여, 상기 메모리 트랜지스터와 전기적으로 연결되는 셀 콘택 플러그; 및
    상기 층간 절연막 상에 제공되어, 상기 셀 콘택 플러그와 연결되는 정보 저장 구조체를 포함하되,
    상기 정보 저장 구조체는, 순차적으로 적층된 하부 전극, 정보 저장부 및 상부 전극을 포함하고,
    상기 층간 절연막은:
    상기 하부 전극 아래의 최상면;
    상기 셀 영역에서 상기 주변회로 영역을 향해 연장되는 제1 상면;
    상기 주변회로 영역 상의 제2 상면; 및
    상기 셀 영역과 상기 주변회로 영역 사이에서 상기 제1 상면과 상기 제2 상면을 연결하는 측벽을 포함하고,
    상기 측벽과 상기 기판의 상면이 이루는 각도는 35도 내지 90도이며,
    상기 최상면은 상기 제1 상면보다 높음으로써, 상기 하부 전극에 인접하는 제1 계단식 구조가 정의되고,
    상기 셀 영역과 상기 주변회로 영역 사이의 경계에서, 상기 제1 상면은 상기 제2 상면과 다른 레벨에 위치하고, 이로써 제2 계단식 구조가 정의되는 정보 저장 소자.
  17. 삭제
  18. 삭제
  19. 제16항에 있어서,
    상기 정보 저장 구조체 상에 제공되어, 상기 상부 전극에 연결되는 제1 도전 라인; 및
    상기 층간 절연막을 관통하여, 상기 주변회로 트랜지스터와 전기적으로 연결되는 제2 도전 라인을 더 포함하는 정보 저장 소자.
  20. 제16항에 있어서,
    상기 층간 절연막 및 상기 정보 저장 구조체를 콘포멀하게 덮는 캐핑막을 더 포함하는 정보 저장 소자.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622551B2 (en) * 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10714577B2 (en) * 2018-10-02 2020-07-14 Globalfoundries Inc. Etch stop layer for use in forming contacts that extend to multiple depths
CN117295388A (zh) * 2019-09-03 2023-12-26 联华电子股份有限公司 磁阻式随机存取存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080783A (ja) 2011-10-03 2013-05-02 Renesas Electronics Corp 半導体装置の製造方法
JP2013179296A (ja) 2012-02-09 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置およびそれらの作製方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281892B1 (ko) 1998-03-10 2001-03-02 윤종용 광역평탄화된반도체장치의제조방법
KR20050041193A (ko) 2003-10-30 2005-05-04 주식회사 하이닉스반도체 셀영역과 주변영역의 단차를 개선한 반도체 소자의 제조방법
KR100668836B1 (ko) 2004-12-30 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 절연막의 평탄화 방법
US7307002B2 (en) 2005-04-04 2007-12-11 Spansion Llc Non-critical complementary masking method for poly-1 definition in flash memory device fabrication
KR100753154B1 (ko) * 2006-02-06 2007-08-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
KR20080088987A (ko) 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 절연막 평탄화 방법
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101709323B1 (ko) * 2010-04-23 2017-02-22 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US8674465B2 (en) 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
KR20120030193A (ko) 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101671464B1 (ko) * 2010-12-02 2016-11-02 삼성전자주식회사 반도체 소자의 제조 방법
KR101927691B1 (ko) * 2012-08-06 2018-12-12 삼성전자 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR101919040B1 (ko) * 2012-08-13 2018-11-15 삼성전자주식회사 반도체 기억 소자
KR102101407B1 (ko) * 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR20140122041A (ko) * 2013-04-09 2014-10-17 에스케이하이닉스 주식회사 3차원 저항 변화 메모리 장치 및 그 제조방법
KR102063808B1 (ko) * 2013-07-15 2020-01-08 삼성전자주식회사 정보 저장 소자의 제조 방법
KR20150110999A (ko) * 2014-03-24 2015-10-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102264601B1 (ko) * 2014-07-21 2021-06-14 삼성전자주식회사 자기 메모리 소자 및 이의 제조 방법
KR102240769B1 (ko) * 2014-08-14 2021-04-16 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
KR20160073851A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160073847A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102369523B1 (ko) * 2015-09-08 2022-03-03 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102494102B1 (ko) * 2016-03-10 2023-02-01 삼성전자주식회사 자기 메모리 장치의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080783A (ja) 2011-10-03 2013-05-02 Renesas Electronics Corp 半導体装置の製造方法
JP2013179296A (ja) 2012-02-09 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置およびそれらの作製方法

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