KR20140122041A - 3차원 저항 변화 메모리 장치 및 그 제조방법 - Google Patents

3차원 저항 변화 메모리 장치 및 그 제조방법

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KR20140122041A
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Abstract

3차원 저항 변화 메모리 장치 및 그 제조방법에 관한 기술로, 저항 변화 메모리 장치의 제조방법은, 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계; 상기 셀 영역에 해당하는 상기 반도체 기판 및 주변 영역의 소자 분리 영역에 해당하는 부분에 트렌치를 형성하는 단계; 상기 주변 영역의 트렌치에 소자 분리막을 형성하는 단계; 상기 셀 영역의 트렌치내에 스위칭 트랜지스터를 형성하는 단계; 상기 스위칭 트랜지스터 상부에 하부 전극을 형성하는 단계; 상기 주변 영역에 구동 트랜지스터를 형성하는 단계; 상기 하부 전극 상부에 저항 변화층을 형성하는 단계를 포함한다.

Description

3차원 저항 변화 메모리 장치 및 그 제조방법{3 Dimension Resistance Variable Memory Device And Method of Manufacturing The Same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 저항 변화 메모리 장치 및 그 제조방법에 관한 것이다.
메모리 장치는 컴퓨터 또는 그 밖의 다른 전자 장치의 내부적인 반도체 집적 회로로 제공되는 것이 일반적이다. 이러한 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있으며, 최근 비휘발성 메모리 장치 중 저항 변화 메모리 장치에 대한 연구가 활발히 진행되고 있다.
저항 변화 메모리 장치로는 상변화 메모리 장치, 저항 변화 메모리 장치(ReRAM), 및 자기 저항 메모리 장치 등이 있으며, 그 중 상변화 메모리 장치는 디램과 같은 높은 메모리 밀도, 높은 신뢰도, 및 낮은 전력 소모를 제공하는 특징을 갖는다.
이와 같은 저항 변화 메모리 장치를 포함하는 비휘발성 메모리 장치는 예를 들어, MP3 플레이어, 무비 플레이어, 및 다른 전자 장치들과 같은 휴대형 뮤직 플레이어와, 휴대 전화, 디지털 카메라, 솔리드 스테이트 드라이브(SSD), 휴대형 메모리 스틱, 및 개인용 컴퓨터에 사용될 수 있다.
저항 변화 메모리 장치는 매트릭스 형태로 배열되는 복수의 메모리 셀을 포함할 수 있다. 각각의 메모리 셀은 워드 라인과 연결되는 스위칭 소자 및 비트 라인과 연결되는 저항 소자를 포함할 수 있다.
스위칭 소자는 해당 워드 라인의 활성화에 따라 억세스(access)되고, 선택된 메모리 셀의 프로그래밍은 상기 저항 소자에 전달되는 전류에 따라 결정될 수 있다.
현재, 저항 변화 메모리 장치는 높은 집적 밀도 및 멀티 레벨을 실현하기 위하여, 스위칭 소자를 3차원 구조로 형성하고, 3차원 형태의 스위칭 소자 상부에 저항 소자를 적층하여 구성된다.
알려진 바와 같이, 3차원 스위칭 소자는 그것의 채널이 반도체 기판 표면에 대해 수직으로 형성되는 것이 일반적이다. 이에 따라, 3차원 스위칭 소자는 2차원 스위칭 소자보다 좁은 넓이를 갖는 반면, 상대적으로 큰 높이를 갖는다.
그런데, 이와 같은 3차원 저항 변화 메모리 소자는 증대된 높이를 갖는 3차원 스위칭 소자 상부에 추가적으로 하부 전극을 형성하여야 하므로, 하부 전극을 형성하는 데 어려움이 있고, 나아가, 셀 영역과 주변 영역의 단차가 커지는 문제점이 있다.
본 발명은 셀 영역과 주변 영역의 단차를 줄일 수 있는 3차원 저항 변화 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 셀 영역 및 주변 회로가 형성되는 주변 영역을 구비한 반도체 기판; 상기 셀 영역에 형성되며, 상기 반도체 기판 표면에 대해 수직인 방향으로 형성되는 채널을 구비하는 스위칭 트랜지스터, 및 상기 스위칭 트랜지스터의 구동에 따라 데이터가 선택적으로 저장되는 저항 변화층을 포함하는 복수의 메모리 셀; 및 상기 주변 영역에 형성되며, 상기 반도체 기판 표면과 실질적으로 수평인 방향으로 형성되는 채널을 구비하는 구동 트랜지스터를 구비하는 주변 회로부를 포함하며, 상기 셀 영역의 표면은 상기 주변 영역의 표면보다 낮은 위치를 갖도록 트렌치가 구비되어 있다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 제조방법은, 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계, 상기 셀 영역에 해당하는 상기 반도체 기판 및 주변 영역의 소자 분리 영역에 해당하는 부분에 트렌치를 형성하는 단계, 상기 주변 영역의 트렌치에 소자 분리막을 형성하는 단계, 상기 셀 영역의 트렌치내에 스위칭 트랜지스터를 형성하는 단계, 상기 스위칭 트랜지스터 상부에 하부 전극을 형성하는 단계, 상기 주변 영역에 구동 트랜지스터를 형성하는 단계, 및 상기 하부 전극 상부에 저항 변화층을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 제조방법은, 셀 영역에 트렌치를 형성하는 단계; 상기 트렌치 내부에 수직 채널 트랜지스터를 형성하는 단계; 상기 수직 채널 트랜지스터 상부에 하부 전극 및 하드 마스크막을 형성하는 단계; 상기 수직 채널 트랜지스터, 하부 전극 및 하드 마스크막 양측에 절연막을 매립하는 단계; 상기 하드 마스크막을 선택적으로 제거하여, 저항 변화 공간을 한정하는 단계; 및 상기 저항 변화 공간내에 저항 변화층을 형성하는 단계를 포함한다.
셀 영역에 형성되는 스위칭 트랜지스터를 트렌치 영역에 형성함에 따라, 주변 영역과의 단차를 줄일 수 있다.
또한, 하부 전극을 주변 영역의 구동 트랜지스터를 형성하기 전에 사전 형성하고, 구동 트랜지스터를 형성한 후에 하드 마스크막의 제거에 따른 자기 정렬 방식으로, 저항 변화 공간을 형성하여, 어스펙트 비(aspect ratio)의 영향 없이 저항 변화층을 형성할 수 있다.
나아가, 상술한 바와 같이, 셀 영역상에 형성되는 에치 스톱퍼 제거와 동시에 저항 변화 공간을 한정할 수 있어, 저항 변화 공간을 한정하기 위한 별도의 식각 공정이 요구되지 않는다.
도 1 내지 도 9는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도들이다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 셀 영역(A) 및 주변 영역(B)이 한정된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 예를 들어, 실리콘 기판일 수 있고, 여기에 한정되지 않고, SOI 기판, GaAs 기판 등, 모든 반도체 물질로 된 웨이퍼가 여기에 해당할 것이다.
셀 영역(A)에 제 1 트렌치(T1)를 형성하고, 주변 영역(B)에 제 2 트렌치(T2)를 형성한다. 제 1 트렌치(T1)는 셀 영역(A) 전체에 형성될 수 있고, 제 2 트렌치(T2)는 주변 영역(B)의 소자 분리 예정 영역에 형성될 수 있다. 제 1 트렌치(T1)와 제 2 트렌치(T2)는 서로 상이한 폭을 갖는 대신 동일한 깊이를 가질 수 있다.
도 2를 참조하면, 셀 영역(A)의 소정 영역에 필라(110:pillar)를 형성한다. 필라(110)는 셀 영역(A) 상에 반도체층을 증착한 다음, 상기 반도체층을 패터닝하여 얻어질 수 있다. 예를 들어, 필라(110)는 폴리실리콘층으로 형성될 수 있으며, 상기 제 1 트렌치(T1)의 깊이와 실질적으로 동일한 높이를 가질 수 있다. 필라(110)의 형성 전에, 제 1 트렌치(T1)의 바닥부에 불순물 이온주입을 실시하여, 제 1 트렌치(T1)의 바닥부, 즉, 셀 영역(A)의 반도체 기판(100)은 이후 형성될 셀 트랜지스터의 커먼 소스(common source)로 이용될 것이다. 필라(110)가 형성된 반도체 기판(100) 표면에 게이트 절연막(115)이 형성될 수 있다. 게이트 절연막(115)은 예를 들어, 반도체 기판(100) 결과물을 산화시켜서 얻어질 수 있다. 게이트 절연막(115)이 피복된 필라(110)를 둘러싸도록 게이트(120)를 형성한다. 이후 상기 게이트(120)는 서라운드 게이트로 명명될 것이다. 상기 서라운드 게이트(120)는 예를 들어, 도핑된 폴리실리콘층, 또는 금속막으로 형성될 수 있으며, 상기 서라운드 게이트(120)는 필라(110) 중 채널로 이용될 영역과 오버랩될 수 있도록, 필라(110)보다 낮은 높이로 형성될 수 있다. 서라운드 게이트(120)가 형성된 반도체 기판(100) 표면에 에치 스톱퍼(etch stopper) 역할을 하는 보호막(125)을 피복한다. 보호막(125)은 반도체 기판(100) 결과물을 따라 균일한 두께로 형성될 수 있다. 제 1 트렌치(T1) 및 제 2 트렌치(T2)가 매립되도록 절연막(130)을 형성한 다음, 반도체 기판(100) 표면이 노출되도록 평탄화한다. 이에 따라, 셀 영역(A)에 형성되는 서라운드 게이트(120)간이 절연되고, 주변 영역(B)에 소자 분리막(130a)이 형성된다. 소자 분리막(130a)이 형성된 반도체 기판(100) 상부에 희생막(132)을 형성한다. 희생막(132)은 예를 들어, 절연막이 이용될 수 있다. 셀 영역(A)상의 희생막(132)을 선택적으로 제거하여, 주변 영역(B) 상에 희생막(132)을 잔류시킨다. 희생막(132)에 의해 노출된 필라(110)에 드레인 접합 영역 형성을 위한 불순물을 이온 주입하여, 셀 영역(A)에 스위칭 트랜지스터(CTR)를 형성한다. 도면 부호 “D”는 셀 트랜지스터(TR)의 드레인 영역을 지시한다.
도 3을 참조하면, 희생막(132)이 구비된 반도체 기판(100) 결과물 상부에 하부 전극층(135) 및 하드 마스크막(140)이 순차적으로 형성한다. 하부 전극층(135)으로는 예를 들어, 불순물을 포함하는 폴리실리콘막, 또는 금속막이 이용될 수 있고, 하드 마스크막(140)은 예를 들어 실리콘 질화막이 이용될 수 있다. 상기 하부 전극층(135)이 금속막인 경우, 상기 필라(110)와 하부 전극층(135) 사이에 금속 실리사이드막(도시되지 않음)이 선택적으로 형성될 수 있다. 상기 희생막(132)은 상기 하부 전극층(135)으로부터 주변 영역(B)에 해당하는 반도체 기판(100)을 보호하는 역할을 한다.
도 4를 참조하면, 하부 전극층(135) 및 하드 마스크막(140)을 상기 필라(110) 상부에 잔류하도록 패터닝하여, 하부 전극(135a) 및 하드 마스크(140a)을 형성한다.
도 5를 참조하면, 하부 전극(135a) 및 하드 마스크(140a)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(145)을 형성한다. 제 1 층간 절연막(145)은 하부 전극(135a)과 하드 마스크(140a) 사이의 공간이 충진될 수 있을 정도의 두께로 형성될 수 있고, 하드 마스크(140a) 표면이 노출되도록 평탄화될 수 있다.
평탄화된 제 1 층간 절연막(145) 상부에 에치 스톱퍼층(150)을 형성한다. 상기 에치 스톱퍼층(150)은 예를 들어, 실리콘 질화막일 수 있다.
도 6을 참조하면, 주변 영역(B)의 반도체 기판(100) 표면이 노출될 수 있도록, 에치 스톱퍼층(150), 제 1 층간 절연막(145) 및 희생층(132)을 식각한다. 노출된 주변 영역(B)의 액티브 영역 즉, 소자 분리막(130a) 사이의 영역에 게이트 절연막(155), 폴리실리콘막(160), 금속막(162), 및 하드 마스크막(164)을 순차적으로 적층한 다음, 이들 적층물을 소정 부분 패터닝하여 게이트 구조물 (165)을 형성한다. 상기 게이트 구조물(165)은 여기에 한정되지 않고, 단일의 폴리실리콘막 또는 단일의 금속막으로 형성될 수 있음은 물론이다. 게이트 구조물(165) 양측의 주변 영역(B)의 액티브 영역에 소스(167a) 및 드레인(167b)를 형성하여, 주변 영역(B)에 형성되는 구동 트랜지스터(PTR)가 형성된다. 구동 트랜지스터(PTR)는 셀 영역(A)에 형성되는 메모리 셀들에 데이터를 리드 및 라이트시키기 위한 주변 회로를 구성하는 일부일 수 있다.
도 7을 참조하면, 구동 트랜지스터(PTR)가 형성된 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(170)을 셀 영역(A) 및 주변 영역(B) 전체에 걸쳐 형성한다. 즉, 제 2 층간 절연막(170)은 주변 영역(B) 및 셀 영역(A)의 제 1 층간 절연막(145) 및 에치 스톱퍼(150)를 커버하도록 형성될 수 있다. 제 2 층간 절연막(170)은 후속의 공정을 위해 평탄화될 수 있다. 다음, 제 2 층간 절연막(170) 내에 주변 영역(B)의 도전 영역, 예를 들어, 게이트 구조물(165)의 금속층(162), 소스(167a) 및 드레인(167b)과 전기적으로 연결되는 도전 플러그(175)를 공지의 방식으로 형성한다. 도전 플러그(175)는 예를 들어, 매립 특성이 우수한 텅스텐 금속막을 이용할 수 있다. 하지만, 여기에 한정되지 않고, 다양한 도전 물질이 이용될 수 있다. 평탄화된 제 2 층간 절연막(170) 표면에 캡핑층(180)을 형성한다. 본 실시예에서 캡핑층(180)은 일종의 마스크층으로 주변 영역(B) 상에 형성된 소자 구조물들을 보호하면서, 이후, 셀 영역(A)의 에치 스톱퍼층(150)을 선택적으로 노출시키기 위해 제공될 수 있다.
도 8을 참조하면, 상기 셀 영역(A)상의 캡핑층(180)을 선택적으로 제거하여, 상기 주변 영역(B) 상에 캡핑층(180)을 잔류시킨다. 잔류하는 캡핑층(180)을 마스크로 이용하여, 셀 영역(A)에 형성된 에치 스톱퍼층(150)이 노출되도록 셀 영역(A)상의 제 2 층간 절연막(170)을 식각한다. 그후, 노출된 에치 스톱퍼층(150)을 선택적으로 제거한다. 에치 스톱퍼층(150)은 상술한 바와 같이 실리콘 질화막으로 형성되기 때문에, 습식 식각 방식으로 선택 제거가 가능하다. 이때, 상기 에치 스톱퍼층(150)과 동일 물질로 형성되는 에치 스톱퍼층(150) 하부의 하드 마스크(140a) 역시 에치 스톱퍼층(150)의 제거와 함께 제거될 수 있다. 미설명 부호 H는 하드 마스크(140a)가 제거된 공간으로, 상기 공간은 이후 저항 변화 물질이 형성될 공간(이하, 저항 변화 공간)이다.
도 9를 참조하면, 저항 변화 공간(H)의 측벽에 내열 스페이서(185)를 형성한다. 내열 스페이서(185)는 예를 들어, 실리콘 질화막으로 형성될 수 있다. 내열 스페이서(185)로 둘러싸여져 있는 상기 저항 변화 공간에 저항 변화층(190)을 충진한다. 상기 저항 변화층(190)은 그것의 종류에 따라 소자의 특성이 변할 수 있다. 이러한 저항 변화층(190)으로는 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 저항 변화층(190) 상부에 상부 전극(195)을 공지의 방식으로 형성한다.
이상에서 자세히 설명한 바와 같이, 셀 영역에 형성되는 스위칭 트랜지스터를 트렌치 영역에 형성함에 따라, 주변 영역과의 단차를 줄일 수 있다.
또한, 하부 전극을 주변 영역의 구동 트랜지스터를 형성하기 전에 사전 형성하고, 구동 트랜지스터를 형성한 후에 하드 마스크막의 제거에 따른 자기 정렬 방식으로, 저항 변화 공간을 형성하여, 어스펙트 비(aspect ratio)의 영향 없이 저항 변화층을 형성할 수 있다.
나아가, 상술한 바와 같이, 셀 영역상에 형성되는 에치 스톱퍼 제거와 동시에 저항 변화 공간을 한정할 수 있어, 저항 변화 공간을 한정하기 위한 별도의 식각 공정이 요구되지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100; 반도체 기판 110 : 필라
120 : 게이트 135a : 하부 전극
190 : 저항 변화층

Claims (12)

  1. 셀 영역 및 주변 회로가 형성되는 주변 영역을 구비한 반도체 기판;
    상기 셀 영역에 형성되며, 상기 반도체 기판 표면에 대해 수직인 방향으로 형성되는 채널을 구비하는 스위칭 트랜지스터, 및 상기 스위칭 트랜지스터의 구동에 따라 데이터가 선택적으로 저장되는 저항 변화층을 포함하는 복수의 메모리 셀; 및
    상기 주변 영역에 형성되며, 상기 반도체 기판 표면과 실질적으로 수평인 방향으로 형성되는 채널을 구비하는 구동 트랜지스터를 구비하는 주변 회로부를 포함하며,
    상기 셀 영역의 표면은 상기 주변 영역의 표면보다 낮은 위치를 갖도록 트렌치가 구비되어 있는 저항 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위칭 트랜지스터는,
    상기 반도체 기판의 셀 영역내에 구비되는 커먼 소스;
    상기 셀 영역의 소정 부분에 형성되며, 상기 셀 영역 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라;
    상기 필라의 주변을 둘러싸도록 형성되며, 상기 필라보다 낮은 높이를 갖도록 형성되는 게이트; 및
    상기 필라와 게이트 사이에 개재되는 게이트 절연막을 포함하며,
    상기 필라의 상부에 드레인 접합 영역이 형성되어 있는 저항 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 필라의 높이와 상기 주변 영역의 표면이 실질적으로 동일한 저항 변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 저항 변화층은 상기 필라 상부에 형성되는 저항 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 필라와 상기 저항 변화층 사이에 하부 전극이 더 형성되는 저항 변화 메모리 장치.
  6. 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 셀 영역에 해당하는 상기 반도체 기판 및 주변 영역의 소자 분리 영역에 해당하는 부분에 트렌치를 형성하는 단계;
    상기 주변 영역의 트렌치에 소자 분리막을 형성하는 단계;
    상기 셀 영역의 트렌치내에 스위칭 트랜지스터를 형성하는 단계;
    상기 스위칭 트랜지스터 상부에 하부 전극을 형성하는 단계;
    상기 주변 영역에 구동 트랜지스터를 형성하는 단계;
    상기 하부 전극 상부에 저항 변화층을 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 스위칭 트랜지스터를 형성하는 단계는,
    상기 트렌치가 형성된 주변 영역 상부에 절연막을 선택적으로 형성하는 단계;
    상기 셀 영역의 트렌치 바닥부에 커먼 소스 영역을 형성하는 단계
    상기 셀 영역의 트렌치 내부의 소정 부분에 필라를 형성하는 단계;
    상기 필라 표면에 게이트 절연막을 형성하는 단계;
    상기 필라를 감싸도록 서라운드 게이트를 형성하는 단계; 및
    상기 필라 상부에 드레인을 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 스위칭 트랜지스터가 형성된 결과물 상부에 하부 전극층 및 하드 마스크막을 형성하는 단계; 및
    상기 스위칭 트랜지스터 상부에 잔류하도록 상기 하드 마스크막 및 하부 전극층을 패터닝하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부 전극을 형성하는 단계와 상기 구동 트랜지스터를 형성하는 단계 사이에,
    상기 하부 전극이 형성된 결과물 상부에 제 1 층간 절연막을 형성하는 단계; 및
    상기 제 1 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계; 및
    상기 에치 스톱퍼 및 상기 제 1 층간 절연막을 상기 셀 영역에 존재하도록 패터닝하는 단계를 더 포함하는 저항 변화 메모리 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 구동 트랜지스터를 형성하는 단계와, 저항 변화층을 형성하는 단계 사이에,
    상기 구동 트랜지스터가 형성된 결과물 표면에 제 2 층간 절연막을 형성하는 단계;
    상기 주변 영역의 상기 제 2 층간 절연막 내부에 상기 구동 트랜지스터와 전기적으로 연결되는 배선층을 형성하는 단계;
    상기 제 2 층간 절연막 상부에 캡핑층을 형성하는 단계; 및
    상기 셀 영역의 캡핑층, 상기 제 2 층간 절연막, 상기 에치 스톱퍼 및 상기 하드 마스크막을 제거하여, 상기 하드 마스크막이 형성되었던 영역에 저항 변화 공간을 한정하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 저항 변화층은 상기 저항 변화 공간에 상기 저항 변화층을 선택적으로 매립하여 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  12. 셀 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 수직 채널 트랜지스터를 형성하는 단계;
    상기 수직 채널 트랜지스터 상부에 하부 전극 및 하드 마스크막을 형성하는 단계;
    상기 수직 채널 트랜지스터, 하부 전극 및 하드 마스크막 양측에 절연막을 매립하는 단계;
    상기 하드 마스크막을 선택적으로 제거하여, 저항 변화 공간을 한정하는 단계; 및
    상기 저항 변화 공간내에 저항 변화층을 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
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