KR20130042779A - 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자에 있어서, 활성 필라들의 채널 영역들은 스트링 바디 연결부에 의해 연결되므로, 상기 채널 영역이 플로팅 되는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
예컨대, 반도체 소자의 고집적화를 위하여, 수직형 채널을 갖는 트랜지스터가 제안된 바 있다. 상기 수직형 채널을 가지는 트랜지스터가 디램 소자에 적용될 경우, 트랜지스터가 수직형 채널을 가짐으로써, 트랜지스터의 소오스 및 드레인이 수직적으로 적층 될 수 있다.
본 발명이 해결하려는 과제는 채널 영역의 플로팅을 방지할 수 있는 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 기판 상에 배치되는 제 1 절연막; 상기 제 1 절연막 상에 배치되며 제 1 방향으로 연장되는 매립 비트라인; 상기 매립 비트라인 상에 배치되며, 서로 이격되는 상부 도펀트 영역 및 하부 도펀트 영역, 및 상기 상부 도펀트 영역과 상기 하부 도펀트 영역 사이에 배치되는 채널 영역을 포함하는 복수개의 활성 필라들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드라인과 접하며 상기 채널 영역과 인접하도록 연장되는 컨택 게이트 전극; 및 이웃하는 상기 활성 필라들의 상기 채널 영역들을 연결시키는 스트링 바디 연결부를 포함한다.
상기 스트링 바디 연결부의 상부면은 상기 상부 도펀트 영역의 하부면과 같은 높이에 배치될 수 있으며, 상기 스트링 바디 연결부의 하부면은 상기 하부 도펀트 영역의 상부면과 같은 높이에 배치될 수 있다.
상기 스트링 바디 연결부는 상기 채널 영역과 동일한 타입의 불순물이 도핑될 수 있다.
이웃하는 상기 하부 도펀트 영역들은 서로 이격될 수 있다.
상기 하부 도펀트 영역은 상기 매립 비트라인과 접하며 수직적으로 중첩될 수 있다.
상기 제 1 절연막은 연장되어 상기 매립 비트라인의 측벽을 덮을 수 있다.
상기 스트링 바디 연결부는 상기 이웃하는 활성 필라들의 채널 영역들을 상기 제 2 방향으로 연결시킬 수 있다.
상기 스트링 바디 연결부는 상기 채널 영역의 정공을 배출하는 통로로 사용될 수 있다.
상기 스트링 바디 연결부와 전기적으로 연결되는 전압 생성부를 더 포함할 수 있다.
상기 스트링 바디 연결부는 상기 기판과 동일한 전압이 인가될 수 있다.
상기 반도체 소자는, 상기 기판과 상기 제 1 절연막 사이에 개재된 제 2 절연막을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 소자는, 기판 상에 배치되는 절연막; 상기 절연막 상에 배치되며 제 1 방향으로 연장되는 매립 비트라인; 상기 매립 비트라인 상에 배치되며, 서로 이격되는 상부 도펀트 영역 및 하부 도펀트 영역, 및 상기 상부 도펀트 영역과 상기 하부 도펀트 영역 사이에 배치되는 채널 영역을 포함하는 활성 필라; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드라인과 접하며 상기 채널 영역과 인접하도록 연장되는 컨택 게이트 전극; 및 상기 채널 영역과 연결되는 스트링 바디 연결부를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 제 1 기판 속에 제 1 방향으로 연장되는 스트링 바디 연결부, 상기 스트링 바디 연결부의 일 면에 배치되며 서로 이격된 복수개의 상부 도펀트 영역들, 및 상기 스트링 바디 연결부의 타 면에 배치되며 서로 이격된 복수개의 하부 도펀트 영역들을 형성하는 단계; 상기 하부 도펀트 영역과 접하며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 매립 비트 라인을 형성하는 단계; 상기 매립 비트라인 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 2 기판을 부착시키는 단계; 평탄화 식각 공정으로 상기 제 1 기판을 일부 제거하여 상기 상부 도펀트 영역들을 노출시키는 단계; 상기 제 1 기판을 일부 제거하여 상기 상부 도펀트 영역들, 상기 스트링 바디 연결부 및 상기 하부 도펀트 영역들의 측벽들을 노출시키는 단계; 및 상기 스트링 바디 연결부의 일 측에 컨택 게이트를 형성하는 단계를 포함한다.
상기 방법은 상기 제 2 기판을 부착시키기 전에, 상기 제 2 기판 상에 제 2 절연막을 형성하는 단계를 더 포함할 수 있으며, 상기 제 2 기판을 부착시키는 단계는 상기 제 1 절연막과 상기 제 2 절연막을 부착시키는 단계를 포함할 수 있다.
상기 제 1 기판을 일부 제거하여 상기 상부 도펀트 영역들, 상기 스트링 바디 연결부 및 상기 하부 도펀트 영역들의 측벽들을 노출시키는 단계는 상기 매립 비트라인의 상부면과 상기 제 1 절연막의 상부면을 노출시키는 단계를 포함할 수 있다.
상기 방법은, 상기 스트링 바디 연결부와 상기 컨택 게이트 사이 및 상기 상부 도펀트 영역과 상기 컨택 게이트 사이에 개재되는 게이트 절연막을 형성하는 단계; 및 상기 상부 도펀트 영역과 이격되도록 상기 제 1 기판 상에 배치되며 상기 제 1 방향으로 연장되며 상기 컨택 게이트와 접하는 워드라인을 형성하는 단계를 더 포함할 수 있다.
수직형 채널을 가지는 트랜지스터에서 소오스 및 드레인이 수직적으로 중첩되도록 배치되어, 소오스와 드레인 사이에 배치되는 채널 영역이 기판과 연결되지 못하고 플로팅(floating)된다. 이로써 채널 영역에 정공이 축적되어 바이폴라 정션 트랜지스터(bipolar junction transistor, BJT) 현상이 발생되어, 트랜지스터는 오프 상태이나, 커패시터 노드에서 비트라인 노드로 누설전류가 흐를 수 있다. 이로써, 커패시터에 축적된 전하가 유실되어, 데이터 유지 특성이 떨어지게 된다. 이와 같이 트랜지스터가 오작동을 하게 되어 셀 테스트 스크린을 진행할 때 문제가 발생될 수 있다.
본 발명의 일 예에 있어서, 활성 필라의 채널 영역은 스트링 바디 연결부에 의해 연결되므로, 상기 채널 영역이 플로팅 되는 것을 방지할 수 있다. 상기 스트링 바디 연결부는 상기 채널 영역에 축적되는 정공의 배출 통로로 사용될 수 있다. 이에 의해 BJT 현상에 따른 누설전류와 테스트 스크린 문제를 해결하고 데이터 유지 특성을 향상시킬 수 있다.
또한 본 발명의 다른 예에 있어서, 매몰 비트라인과 기판 사이에는 매몰 절연막이 개재된다. 이로써 상기 매몰 비트라인으로부터 상기 기판으로의 누설전류를 차단시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자에 포함된 수직형 채널 트랜지스터들을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2b는 도 2a를 A-A', B-B', C-C' 및 D-D'선으로 자른 단면도들을 나타낸다.
도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 3a 내지 도 3c는 본 발명의 예들에 따른 스트링 바디 연결부와 전압 발생기와의 연결 관계들을 나타내는 개념도들이다.
도 4a 내지 12a는 도 2a의 레이아웃을 가지는 반도체 소자를 형성하는 과정을 나타내는 평면도들이다.
도 4b, 5b, 6b, 7b, 8b, 9b, 9c, 10b, 11b 및 12b는 도 2b의 단면을 가지는 반도체 소자를 형성하는 과정을 나타내는 단면도들이다.
도 13은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 반도체 패키지의 단면도이다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2b는 도 2a를 A-A', B-B', C-C' 및 D-D'선으로 자른 단면도들을 나타낸다.
도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 3a 내지 도 3c는 본 발명의 예들에 따른 스트링 바디 연결부와 전압 발생기와의 연결 관계들을 나타내는 개념도들이다.
도 4a 내지 12a는 도 2a의 레이아웃을 가지는 반도체 소자를 형성하는 과정을 나타내는 평면도들이다.
도 4b, 5b, 6b, 7b, 8b, 9b, 9c, 10b, 11b 및 12b는 도 2b의 단면을 가지는 반도체 소자를 형성하는 과정을 나타내는 단면도들이다.
도 13은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 반도체 패키지의 단면도이다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자에 포함된 수직형 채널 트랜지스터들을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 복수의 트랜지스터들(FET1, FET2)을 포함할 수 있다. 상기 트랜지스터들(FET1, FET2)은 제1 수직형 채널 트랜지스터(FET1) 및 제2 수직형 채널 트랜지스터(FET2)를 포함할 수 있다. 상기 제1 트랜지스터-페어(TRP1)의 제1 및 제2 수직형 채널 트랜지스터들(FET1, FET2)의 게이트들은 하나의 워드 라인(WL)에 전기적에 접속될 수 있다.
상기 제1 수직형 채널 트랜지스터(FET1)의 제1 소오스/드레인은 제1 매몰 비트라인(BBL1, first buried bit line)에 전기적으로 접속될 수 있으며, 상기 제2 수직형 채널 트랜지스터(FET2)의 제 2 소오스/드레인은 제2 매몰 비트라인(BBL2)에 전기적으로 접속될 수 있다. 상기 제1 매몰 비트라인(BBL1) 및 제2 매몰 비트라인(BBL2)은 서로 독립적으로 제어될 수 있다. 상기 워드 라인(WL)은 상기 매몰 비트라인(BBL1, BBL2)과 교차할 수 있다.
일 실시예에 따르면, 제1 데이터 저장 요소(DS1)가 상기 제1 수직형 채널 트랜지스터(FET1)의 제 1 소오스/드레인에 전기적으로 접속될 수 있으며, 제2 데이터 저장 요소(DS2)가 상기 제2 수직형 채널 트랜지스터(FET2)의 제2 소오스/드레인에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 제1 수직형 채널 트랜지스터(FET1) 및 제1 데이터 저장 요소(DS1)는 단위 기억 셀에 포함될 수 있다. 이와 마찬가지로, 상기 제2 수직형 채널 트랜지스터(FET2) 및 제2 데이터 저장 요소(DS2)도 단위 기억 셀에 포함될 수 있다. 상기 제1 및 제2 수직형 채널 트랜지스터들(FET1, FET2)의 각각은 단위 기억 셀의 스위칭 소자로 사용될 수 있다. 상기 데이터 저장 요소들(DS1, DSG2)은 다양한 형태로 구현될 수 있다. 예컨대, 상기 제1 및 제2 데이터 저장 요소들(DS1, DSG2)은 캐패시터들, 자기터널접합 패턴들(MTJ patterns; Magnetic Tunnel Junction pattern), 또는 가변 저항체들 등으로 구현될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 소자들은 휘발성 기억 소자. 비휘발성 기억 소자, 자기 기억 소자 또는 저항 기억 소자 등으로 구현될 수 있다. 하지만, 상기 제1 및 제2 데이터 저장 요소들(DS1, DS2)은 여기에 예시된 것들에 한정되지 않으며, 다른 형태로 구현될 수도 있다.
이하, 실시예들을 통하여, 본 발명의 실시예들에 따른 반도체 장치들 및 그 제조 방법들을 보다 구체적으로 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 2b는 도 2a를 A-A', B-B', C-C' 및 D-D'선으로 자른 단면도들을 나타낸다. 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 2a, 2b 및 2c를 참조하면, 본 실시예에 따른 반도체 소자에서, 제 2 기판(W2) 상에 제 2 절연막(DL2)과 제 1 절연막(DL1)이 차례로 적층된다. 상기 절연막들(DL1, DL2)은 실리콘산화막일 수 있다. 상기 제 2 기판(W2)은 실리콘 단결정 웨이퍼일 수 있다. 상기 제 2 절연막(DL1) 상에는 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 매립 비트라인들(BBL)이 배치된다. 상기 매립 비트라인들(BBL)은 불순물이 도핑된 고분자막 및/또는 금속함유막을 포함할 수 있다. 상기 제 1 절연막(DL1)은 연장되어 상기 매립 비트라인들(BBL)의 측벽을 덮는다. 상기 제 1 절연막(DL1)은 상기 매립 비트라인(BBL)의 상부면과 같은 높이의 상부면을 가질 수 있다. 상기 매립 비트라인들(BBL)의 하부면과 측면이 모두 상기 제 1 절연막(DL1)으로 덮이므로, 상기 반도체 소자의 동작시, 상기 매립 비트라인들(BBL)로부터 상기 제 2 기판(W2)으로의 발생될 수 있는 누설전류를 차단시킬 수 있다.
상기 매립 비트라인(BBL) 상에는 복수개의 활성 필라들(AP)이 배치된다. 상기 활성 필라들(AP) 각각은 서로 이격된 상부 도펀트 영역(S)과 하부 도펀트 영역(D), 그리고 상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D) 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 매립 비트라인(BBL)은 상기 하부 도펀트 영역(D)과 수직적으로 중첩되며 상기 하부 도펀트 영역(D)과 접한다. 상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D)은 동일한 타입의 불순물이 도핑될 수 있다. 예를 들면, 상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D)은 N+형 불순물이 도핑될 수 있다. 상기 채널 영역(CH)은 상기 상부 도펀트 영역(S)과 반대되는 타입의 불순물이 도핑될 수 있다. 예를 들면, 상기 채널 영역(CH)에는 P형 불순물이 도핑될 수 있다. 이웃하는 상기 하부 도펀트 영역들(D)은 서로 분리된다. 이웃하는 상기 상부 도펀트 영역들(S)은 서로 분리된다. 이웃하는 상기 채널 영역(CH)은 스트링 바디 연결부(SB)에 의해 연결된다. 상기 제 2 방향(Y)과 교차하는 제 1 방향(X)으로 상기 스트링 바디 연결부(SB)는 서로 이웃하는 상기 채널 영역들(CH)을 연결시킨다. 상기 스트링 바디 연결부(SB)는 상기 채널 영역(CH)과 동일한 불순물이 도핑될 수 있다. 상기 스트링 바디 연결부(SB)는 상기 채널 영역(CH)에 축적되는 정공을 배출하기 위한 통로로 사용될 수 있다. 따라서 본 실시예에 따른 반도체 소자는 상기 스트링 바디 연결부(SB)를 포함함으로써, 활성 필라들(AP)의 채널 영역들(CH)은 스트링 바디 연결부(SB)에 의해 연결되므로, 상기 채널 영역(CH)이 플로팅 되는 것을 방지할 수 있다. 이에 의해 BJT 현상에 따른 누설전류와 테스트 스크린 문제를 해결하고 데이터 유지 특성을 향상시킬 수 있다. 상기 스트링 바디 연결부(SB), 상기 채널 영역(CH) 및 상기 도펀트 영역들(S,D)은 모두 제 1 기판(W1) 안에 배치된다.
계속해서, 상기 활성 필라들(AP) 상에는 상기 제 1 방향(X)으로 연장되는 워드라인(WL)이 배치된다. 상기 워드라인(WL)은 차례로 적층된 제 1 워드라인막(20)과 제 2 워드라인막(22)을 포함할 수 있다. 상기 제 1 워드라인막(20)은 예를 들면 불순물이 도핑된 폴리실리콘일 수 있으며, 상기 제 2 워드라인막(22)은 금속함유막일 수 있다. 상기 워드라인(WL) 상에는 캐핑막(30)이 배치되며, 상기 워드라인(WL)의 측벽은 스페이서(32)로 덮인다. 상기 활성 필라들(AP)의 일 측벽 상에는 상기 워드라인(WL)과 접하는 컨택 게이트 전극(CG)이 배치된다. 상기 컨택 게이트 전극(CG)는 컨택 형태를 가질 수 있다. 상기 컨택 게이트 전극(CG)과 상기 활성 필라들(AP) 사이에는 게이트 절연막(18)이 개재된다. 상기 워드라인(WL)과 복수개의 상기 컨택 게이트 전극들(CG)의 상기 D-D'선에 따른 단면들은 빗(comb) 형태를 이룰 수 있다. 상기 컨택 게이트 전극(CG)과 상기 제 1 워드라인막(20)은 동일한 물질을 포함할 수 있다.
상기 활성 필라들(AP)의 타 측벽과 상기 컨택 게이트 전극(CG) 사이에는 제 3 절연막(DL3)이 개재될 수 있다. 이때, 상기 제 3 절연막(DL3)의 두께, 즉 상기 활성 필라들(AP)의 타 측벽과 상기 컨택 게이트 전극(CG) 사이의 간격은 상기 게이트 절연막(18)의 두께보다 넓을 수 있다. 이로써 상기 컨택 게이트 전극(CG)이 상기 활성 필라들(AP)의 일 측벽에만 인접하도록 배치되어, 상기 활성 필라들(AP)의 일 측벽에만 전압을 인가하기 위함이다. 상기 제 3 절연막(DL3)은 연장되어 상기 제 1 기판(W1)의 상부면도 덮는다.
계속해서, 데이터 저장 요소(DS)는 상기 제 3 절연막(DL3)을 관통하여 상기 상부 도펀트 영역(S)과 접하는 데이터 저장 요소 컨택(BC)에 의해 상기 상부 도펀트 영역(S)과 전기적으로 연결될 수 있다. 상기 데이터 저장 요소(DS)는 캐패시터들, 자기터널접합 패턴들(MTJ patterns; Magnetic Tunnel Junction pattern), 또는 가변 저항체들 등으로 구현될 수 있다. 상기 데이터 저장 요소(DS)가 캐패시터일때, 상기 데이터 저장 요소(DS)는 하부전극, 유전막 및 상부전극을 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 예들에 따른 스트링 바디 연결부와 전압 발생기와의 연결 관계들을 나타내는 개념도들이다.
도 3a 내지 도 3c을 참조하면, 상기 반도체 소자는 상기 스트링 바디 연결부들(SB)과 전기적으로 연결되는 전압 발생기(100)를 더 포함할 수 있다. 상기 스트링 바디 연결부들(SB)은 복수개로 서로 평행한 라인 형태들을 가질 수 있다. 상기 전압 발생기(100)는 상기 스트링 바디 연결부들(SB)에 전압을 인가할 수 있다. 상기 전압 발생기(100)는 상기 스트링 바디 연결부들(SB)에 상기 기판(1)과 동일한 전압을 인가할 수 있다.
일 예에 있어서, 도 3a에서처럼, 상기 전압 발생기(100)는 제 1 전압 발생기(101)와 제 2 전압 발생기(102)를 포함할 수 있다. 상기 제 1 전압 발생기(101)에는 홀수 번째의 스트링 바디 연결부들(SB)이 연결될 수 있고, 상기 제 2 전압 발생기(102)에는 짝수 번째의 스트링 바디 연결부들(SB)이 연결될 수 있다. 상기 제 1 전압 발생기(101)와 상기 제 2 전압 발생기(102)는 서로 동일한 전압을 생성하여 상기 스트링 바디 연결부들(SB)에 인가할 수 있다.
또는 다른 예에 있어서, 도 3b에서처럼, 상기 스트링 바디 연결부들(SB)의 일 단부들이 모두 하나의 상기 전압 발생기(100)에 연결될 수 있다.
또는 또 다른 예에 있어서, 도 3c에서처럼, 상기 스트링 바디 연결부들(SB)의 타 단부들이 모두 연결될 수 있다.
다음은 상기 반도체 소자의 형성 과정을 설명하기로 한다. 도 4a 내지 12a는 도 2a의 레이아웃을 가지는 반도체 소자를 형성하는 과정을 나타내는 평면도들이다. 도 4b, 5b, 6b, 7b, 8b, 9b, 9c, 10b, 11b 및 12b는 도 2b의 단면을 가지는 반도체 소자를 형성하는 과정을 나타내는 단면도들이다.
도 4a 및 4b를 참조하면, 제 1 기판(W1) 상에 제 1 마스크 패턴(M1)을 형성한다. 상기 제 1 기판(W1)은 예를 들면 실리콘 단결정 웨이퍼일 수 있다. 상기 제 1 마스크 패턴(M1)은 그물망 형태로 형성될 수 있다. 상기 제 1 마스크 패턴(M1)은 실리콘 질화막 패턴, 실리콘 산화막 패턴, 실리콘 산화질화막 패턴 및 포토레지스트 패턴을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 제 1 마스크 패턴(M1)을 이온주입 마스크로 이용하여, 이온주입 공정을 진행하여 상기 제 1 기판(W1)의 소정 깊이에 상부 도펀트 영역들(S)을 형성한다. 상기 상부 도펀트 영역들(S)은 서로 이격된 복수개의 섬 형태로 형성된다. 상기 상부 도펀트 영역들(S)은 예를 들면 N+형 불순물로 도핑될 수 있다.
도 5a 및 5b를 참조하면, 상기 제 1 마스크 패턴(M1)을 제거하고, 상기 제 1 기판(W1) 상에 제 2 마스크 패턴(M2)을 형성한다. 상기 제 2 마스크 패턴(M2)은 제 1 방향(X)으로 연장되며, 복수개의 서로 평행한 라인 형태를 가질 수 있다. 상기 제 2 마스크 패턴(M2)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 제 1 기판(W1)의 소정 깊이에 스트링 바디 연결부(SB)를 형성한다. 상기 스트링 바디 연결부(SB)는 P형 불순물을 도핑하여 형성될 수 있다. 상기 스트링 바디 연결부(SB)는 상기 상부 도펀트 영역(S) 상에 형성될 수 있다. 상기 스트링 바디 연결부(SB)는 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 라인 형태를 가지도록 형성될 수 있다.
도 6a 및 6b를 참조하면, 상기 제 2 마스크 패턴(M2)을 제거하고 상기 제 1 기판(W1) 상에 제 3 마스크 패턴(M3)을 형성한다. 상기 제 3 마스크 패턴(M3)은 상기 제 1 마스크 패턴(M1)과 동일한 형태로 형성될 수 있다. 상기 제 3 마스크 패턴(M3)을 이온주입 마스크로 이용하여, 이온주입 공정을 진행하여 상기 제 1 기판(W1)의 소정 깊이에 하부 도펀트 영역들(D)을 형성한다. 상기 하부 도펀트 영역들(D)은 서로 이격된 복수개의 섬 형태로 형성된다. 상기 하부 도펀트 영역들(D)은 예를 들면 N+형 불순물로 도핑될 수 있다. 상기 하부 도펀트 영역들(D)은 상기 제 1 기판(W1)의 표면에서 노출되도록 형성된다.
상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D)은 서로 다른 마스크 패턴들(M1, M3)을 이용하여 형성되었으나, 도 4a 및 4b단계에서 상기 제 1 마스크 패턴(M1)을 동일하게 이용하여 형성될 수도 있다. 즉, 상기 제 1 마스크 패턴(M1)을 이용하되, 평균투사범위(Projected range, Rp)를 달리하여 두번의 이온주입 공정을 진행하여 상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D)을 형성할 수도 있다.
도 7a 및 7b를 참조하면, 상기 제 1 기판(W1) 상에 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 매립 비트라인들(BBL)을 형성한다. 상기 매립 비트라인들(BBL)은 불순물이 도핑된 폴리실리콘 및/또는 금속함유막과 같은 도전막을 형성하고 패터닝함으로써 형성될 수 있다.
도 8a 및 8b를 참조하면, 상기 제 1 기판(W1) 상에 제 1 절연막(DL1)을 형성하여 상기 매립 비트라인들(BBL)의 상부면과 측면을 덮는다. 상기 제 1 절연막(DL1)은 실리콘 산화막일 수 있다. 상기 제 1 절연막(DL1) 상부면에 대하여 평탄화 공정을 진행할 수 있다.
도 9a 및 9b를 참조하면, 상기 제 1 기판(W1)을 뒤집어 상기 제 1 절연막(DL1)이 하부에 배치되도록 한다. 그리고 제 2 기판(W2)을 준비한다. 상기 제 2 기판(W2)은 예를 들면 다른 실리콘 단결정 웨이퍼일 수 있다. 상기 제 2 기판(W2) 상에 제 2 절연막(DL2)을 형성한다. 상기 제 2 절연막(DL2)은 실리콘 산화막일 수 있다. 상기 제 2 절연막(DL2)과 상기 제 1 절연막(DL1)이 접하도록 배치시킨후, 열을 가하여 상기 제 2 절연막(D2)와 상기 제 1 절연막(DL1)을 접합시킨다. 이로써 상기 제 1 기판(W1)과 상기 제 2 기판(W2)을 접합시킬 수 있다.
도 9c를 참조하면, 평탄화식각 공정을 진행하여 상기 상부 도펀트 영역(S) 상의 제 1 기판(W1)을 일부 제거하여 상기 상부 도펀트 영역(S)의 상부면을 노출시킨다.
도 10a 및 도 10b를 참조하면, 상기 제 1 기판(W1) 상에 제 4 마스크 패턴(M4)을 형성한다. 상기 제 4 마스크 패턴(M4)은 상기 스트링 바디 연결부(SB)와 중첩되도록 제 1 방향(X)으로 연장되는 복수개의 평행한 라인 형태로 형성될 수 있다. 상기 제 4 마스크 패턴(M4)을 식각 마스크로 이용하여 상기 제 1 기판(W1)을 식각하여 상기 스트링 바디 연결부(SB) 측면의 상기 제 1 기판(W1)을 제거한다. 이로써 상기 매립 비트라인들(BBL)의 상부면과 상기 제 1 절연막(DL1)의 상부면이 노출될 수 있다. 또한, 상기 상부 도펀트 영역(S), 상기 하부 도펀트 영역(D) 및 상기 스트링 바디 연결부(SB)의 양 측벽들이 노출된다. 상기 상부 도펀트 영역(S)과 상기 하부 도펀트 영역(D) 사이에 배치되는 상기 스트링 바디 연결부(SB)는 후속에 소자 동작시 채널 영역(CH)이 된다. 상기 상부 도펀트 영역(S), 상기 하부 도펀트 영역(D) 및 상기 채널 영역(CH)은 활성 기둥(AP)을 구성할 수 있다.
도 11a 및 11b를 참조하면, 상기 제 4 마스크 패턴(M4)을 제거한다. 그리고 상기 제 2 기판(W2) 상에 제 3 절연막(DL3)을 형성한다. 상기 제 3 절연막(DL3)은 상기 상부 도펀트 영역(S), 상기 하부 도펀트 영역(D) 및 상기 스트링 바디 연결부(SB)의 양 측벽들을 덮도록 형성된다. 상기 제 3 절연막(DL3)을 식각하여 상기 상기 상부 도펀트 영역(S), 상기 하부 도펀트 영역(D) 및 상기 스트링 바디 연결부(SB)의 일 측벽들을 노출시키는 컨택 게이트 홀(GH)을 형성한다. 상기 컨택 게이트 홀(GH)은 서로 이격된 복수개의 섬 형태로 형성될 수 있다. 상기 컨택 게이트 홀(GH)의 바닥은 상기 매립 비트라인(BBL)의 상부면과 이격되도록 형성된다. 이로써 상기 매립 비트라인(BBL)의 상부면은 상기 제 3 절연막(DL3)으로 덮여 노출되지 않는다.
도 12a 및 12b를 참조하면, 상기 상기 상부 도펀트 영역(S), 상기 하부 도펀트 영역(D) 및 상기 스트링 바디 연결부(SB)의 노출된 일 측벽들에 게이트 절연막(18)을 형성한다. 그리고 제 1 워드라인막(20)과 제 2 워드라인막(22) 및 캐핑막(30)을 차례로 적층하고 패터닝하여 상기 컨택 게이트 홀(GH)을 채우는 컨택 게이트 전극(CG)과 워드라인(WL)을 형성한다. 상기 워드라인(WL)의 측벽에 스페이서(32)를 형성한다.
다시 도 2a, 2b, 및 2c를 참조하여, 도시하지는 않았지만, 상기 워드라인들(WL)을 덮는 층간절연막(미도시)을 형성한다. 그리고 상기 층간절연막(미도시)과 상기 제 3 절연막(DL3)을 관통하여 상기 활성 필라(AP)의 상부면과 접하는 데이터 저장 요소 컨택(BC)을 형성한다.그리고 상기 데이터 저장 요소 컨택(BC) 상에 데이터 저장 요소(DS)를 형성한다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 13은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 반도체 패키지의 단면도이다.
도 13을 참조하면, 본 발명에 따른 반도체 패키지(500)는 패키지 기판(400) 상에 적층된 제 1 반도체 칩(402), 제 2 반도체 칩(404) 및 제 3 반도체 칩(406)을 포함한다. 상기 제 2 반도체 칩(404)과 상기 제 3 반도체 칩(406)은 서로 동일하거나 다른 메모리 칩(memory chip)일 수 있으며, 도 1 내지 11b를 참조하여 설명한 반도체 소자를 포함할 수 있다. 상기 제 1 반도체 칩(402)은 로직 칩(logic chip) 또는 인터포저(interposer)일 수 있다. 상기 로직 칩은 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 포함할 수도 있다. 상기 제 1 내지 제 3 반도체 칩들(402, 404, 406)은 각각 관통비아(Through via, 412)를 포함할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(402, 404, 406) 사이 그리고 상기 제 1 반도체 칩(402)과 상기 패키지 기판(400) 사이에는 내부 범프들(412)과 보호막(414)이 개재될 수 있다. 상기 패키지 기판(400)과 상기 제 1 내지 제 3 반도체 칩들(402, 404, 406)은 몰딩막(416)으로 덮일 수 있다. 상기 패키지 기판(400)의 하부면에는 외부 범프들(418)이 부착될 수 있다. 상기 범프들(412, 418)은 솔더볼일 수 있다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 배치되는 제 1 절연막;
상기 제 1 절연막 상에 배치되며 제 1 방향으로 연장되는 매립 비트라인;
상기 매립 비트라인 상에 배치되며, 서로 이격되는 상부 도펀트 영역 및 하부 도펀트 영역, 및 상기 상부 도펀트 영역과 상기 하부 도펀트 영역 사이에 배치되는 채널 영역을 포함하는 복수개의 활성 필라들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드라인과 접하며 상기 채널 영역과 인접하도록 연장되는 컨택 게이트 전극; 및
이웃하는 상기 활성 필라들의 상기 채널 영역들을 연결시키는 스트링 바디 연결부를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 스트링 바디 연결부의 상부면은 상기 상부 도펀트 영역의 하부면과 같은 높이에 배치되며,
상기 스트링 바디 연결부의 하부면은 상기 하부 도펀트 영역의 상부면과 같은 높이에 배치되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 스트링 바디 연결부는 상기 채널 영역과 동일한 타입의 불순물이 도핑되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
이웃하는 상기 하부 도펀트 영역들은 서로 이격되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 하부 도펀트 영역은 상기 매립 비트라인과 접하며 수직적으로 중첩되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 절연막은 연장되어 상기 매립 비트라인의 측벽을 덮는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 스트링 바디 연결부는 상기 이웃하는 활성 필라들의 채널 영역들을 상기 제 2 방향으로 연결시키는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 스트링 바디 연결부는 상기 채널 영역의 정공을 배출하는 통로로 사용되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 스트링 바디 연결부와 전기적으로 연결되는 전압 생성부를 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 9 항에 있어서,
상기 스트링 바디 연결부는 상기 기판과 동일한 전압이 인가되는 것을 특징으로 하는 반도체 소자.
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