CN116997178A - 半导体结构及其形成方法 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
本公开涉及一种半导体结构及其形成方法。所述半导体结构，包括：衬底；多条字线，位于所述衬底的顶面上，每条所述字线沿垂直于所述衬底的顶面的方向延伸，多条所述字线沿第一方向间隔排布，在沿所述第一方向上，任意相邻的两条所述字线至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。本公开能够降低相邻两条字线之间的电容耦合效应，实现对半导体结构电性能的改善。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在DRAM等半导体结构中，多条字线是位于同一水平高度，这样导致相邻字线之间的电容耦合效应较强，从而影响半导体结构的电性能。
因此，如何降低相邻字线之间的电容耦合效应，从而改善半导体结构的性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的半导体结构及其形成方法，用于解决相邻字线之间的电容耦合效应较强的问题，以改善半导体结构的电性能。
根据一些实施例，本公开提供了一种半导体结构，包括：
衬底；
多条字线，位于所述衬底的顶面上，每条所述字线沿垂直于所述衬底的顶面的方向延伸，多条所述字线沿第一方向间隔排布，在沿所述第一方向上，任意相邻的两条所述字线至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。
在一些实施例中，在沿所述第一方向上，任意相邻的两条所述字线完全错开设置。
在一些实施例中，在所述第一方向和垂直于所述衬底的顶面的方向共同构成的平面上，任意相邻的两条所述字线的投影部分重叠。
在一些实施例中，在沿所述第一方向上，多条所述字线依次排序，且任意相邻的两条第奇数位的所述字线在第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第偶数位的所述字线在所述第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交。
在一些实施例中，在沿所述第一方向上，多条所述字线依次排序，且任意相邻的两条第3n位的所述字线在第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第3n+1位的所述字线在所述第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第3n+2位的所述字线在所述第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，其中，n为整数，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交。
在一些实施例中，还包括：
多个半导体层，位于所述衬底的顶面上，每个所述半导体层包括沿所述第一方向间隔排布的多个有源柱，且多个所述半导体层沿垂直于所述衬底的顶面的方向间隔排布，每个所述有源柱包括沟道区域、以及沿第二方向分布于所述沟道区域的相对两侧的源极区域和漏极区域，每条所述字线连续包覆沿垂直于所述衬底的顶面的方向间隔排布的多个所述沟道区域，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交；
多条位线，位于所述衬底的顶面上，每条所述位线沿所述第一方向延伸，多条所述位线沿垂直于所述衬底的顶面的方向间隔排布，且一条所述位线与一个所述半导体层中的所有所述源极区域电连接；
多条位线引线，位于所述衬底的顶面上，每条所述位线引线沿垂直于所述衬底的顶面的方向延伸，且多条所述位线引线分别与多条所述位线电连接。
在一些实施例中，每条所述位线包括第一端部、以及沿所述第一方向与所述第一端部相对的所第二端部，任意相邻的两条所述位线中，较靠近所述衬底的一条所述位线的所述第一端部沿所述第一方向突出于另一条所述位线的所述第一端部；
多条所述位线引线分别与多条所述位线的所述第一端部电连接。
在一些实施例中，每条所述位线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部；
在沿垂直于所述衬底的顶面的方向上任意相邻的两条所述位线中，与其中一条所述位线电连接的所述位线引线位于一条所述位线的所述第一端部，与另一条所述位线电连接所述位线引线位于另一条所述位线的所述第二端部。
在一些实施例中，多条所述位线沿垂直于所述衬底的顶面的方向依次排序，与第奇数位的所述位线电连接的所述位线引线均位于第奇数位的所述位线的所述第一端部，与第偶数位的所述位线电连接的所述位线引线均位于第偶数位的所述位线的所述第二端部。
在一些实施例中，每条所述位线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面；
沿垂直于所述衬底的顶面的方向间隔排布的所有所述位线的所述第一端面平齐、且所有所述位线的所述第二端面平齐。
在一些实施例中，多条所述位线沿垂直于所述衬底的顶面的方向依次排序，任意相邻的两条第奇数位的所述位线中，较靠近所述衬底的一条所述位线的所述第一端部沿所述第一方向突出于另一条所述位线的所述第一端部；
任意相邻的两条第偶数位的所述位线中，较靠近所述衬底的一条所述位线的所述第二端部沿所述第一方向突出于另一条所述位线的所述第二端部。
在一些实施例中，每条所述位线包括第三端部、以及沿所述第二方向与所述第三端部相对的第四端部，任意相邻的两条所述位线中，较靠近所述衬底的一条所述位线的所述第三端部沿所述第二方向突出于另一条所述位线的所述第三端部；
多条所述位线引线分别与多条所述位线的所述第三端部电连接。
在一些实施例中，在沿所述第二方向上，任意相邻的两条所述字线的宽度相等。
在一些实施例中，每条所述字线包括第五端部、以及沿所述第二方向与所述第五端部相对的第六端部；所述半导体结构还包括：
多条字线引线，位于所述衬底的顶面上，每条所述字线引线沿垂直于所述衬底的顶面的方向延伸，多条所述字线引线分别与多条所述字线电连接；
任意沿所述第一方向相邻的两条所述字线，与其中一条所述字线电连接的所述字线引线位于一条所述字线的所述第五端部，与另一条所述字线电连接的所述字线引线位于另一条所述字线的所述第六端部。
根据另一些实施例，本公开还提供了一种如上任一项所述的半导体结构的形成方法，包括如下步骤：
提供衬底；
形成多条字线于所述衬底的顶面上，每条所述字线沿垂直于所述衬底的顶面的方向延伸，多条所述字线沿平行于所述衬底的顶面的方向间隔排布，在沿平行于所述衬底的顶面的方向上，任意相邻的两条所述字线至少部分错开设置。
本公开一些实施例提供的半导体结构及其形成方法，每条字线沿垂直于衬底的顶面的方向延伸，且在沿平行于所述衬底的顶面的第一方向上，任意相邻的两条所述字线至少部分错开设置，能够减少相邻两条所述字线之间的正对面积，从而降低相邻两条字线之间的电容耦合效应，实现对半导体结构电性能的改善。另外，本公开通过减少相邻两条所述字线之间的正对面积来降低电容耦合效应，相邻两条所述字线沿平行于所述衬底的顶面的方向上的距离无需增大，从而有助于控制所述半导体结构的尺寸。
附图说明
附图1是本公开具体实施方式中半导体结构的第一种俯视结构示意图；
附图2是本公开具体实施方式中半导体结构的第一种立体结构示意图；
附图3是本公开具体实施方式中半导体结构的第二种俯视结构示意图；
附图4是本公开具体实施方式中半导体结构的第二种立体结构示意图；
附图5是本公开具体实施方式中半导体结构的第三种俯视结构示意图；
附图6是本公开具体实施方式中半导体结构的第三种立体结构示意图；
附图7是本公开具体实施方式中半导体结构的形成方法流程图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本公开具体实施方式中半导体结构的第一种俯视结构示意图，附图2是本公开具体实施方式中半导体结构的第一种立体结构示意图，附图2是本公开具体实施方式中半导体结构的第一种立体结构示意图。本具体实施方式中所述的半导体结构可以是但不限于DRAM。如图1和图2所示，所述半导体结构，包括：
衬底；
多条字线15，位于所述衬底的顶面上，每条所述字线15沿垂直于所述衬底的顶面的方向D3延伸，多条所述字线15沿第一方向D1间隔排布，在沿所述第一方向D1上，任意相邻的两条所述字线15至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。
具体来说，所述衬底可以是但不限于硅衬底，本具体实施方式以所述衬底为硅衬底为例进行说明。在其他实施例中，所述衬底还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底用于支撑在其上的器件结构。所述字线15可以采用金属钨或者TiN等导电材料制成。
具体来说，如图1和图2所示，每条所述字线15沿垂直于所述衬底的顶面的方向D3延伸，形成垂直字线结构。多条所述字线15沿第一方向D1间隔排布。以相邻的第一字线151和第二字线152为例，在沿所述第一方向D1上，相邻的所述第一字线151与所述第二字线152至少部分错开设置，即所述第一字线151在第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影与所述第二字线152在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影至少部分错开，从而使得所述第一字线151和所述第二字线152沿所述第一方向D1的正对面积减小，从而降低了所述第一字线151与所述第二字线152之间的电容耦合效应。其中，所述第一方向D1和所述第二方向D2均为平行于所述衬底的顶面的方向，且所述第一方向D1与所述第二方向D2正交。另外，本具体实施方式通过相邻的字线错开设置的方式来降低字线之间的电容耦合效应，因而无需增大所述第一字线151和所述第二字线152沿所述第一方向D1的间距，从而无需增大所述半导体结构的尺寸，有助于使得所述半导体结构进一步提高所述半导体结构的集成度。
在一些实施例中，在沿所述第一方向D1上，任意相邻的两条所述字线15完全错开设置。
以多条所述字线15沿所述第一方向D1间隔排布为例，任意相邻的两条所述字线15完全错开设置是指，在沿所述第一方向D1上任意相邻的两条所述字线15，在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影相互分离(即互不重叠)。通过将两条相邻的所述字线15完全错开设置，可以充分消除相邻两条所述字线15之间的电容耦合效应，从而更好的改善半导体结构的性能。
在一些实施例中，在沿第二方向D2上，任意相邻的两条所述字线15的宽度相等，以简化所述半导体结构中字线的形成工艺，也能够使得多条所述字线15的电阻相等，简化所述半导体结构的字线驱动操作。
在一些实施例中，在沿平行于所述衬底的顶面的方向D3上，任意相邻的两条所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影之间的间隙宽度为所述字线15的宽度的1/4～1/2。
举例来说，相邻的所述第一字线151与所述第二字线152完全错开设置，所述第一字线151在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影与所述第二字线152在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影之间的间隙宽度为所述第一字线151沿所述第二方向D2上的宽度的1/4～1/2，从而使得在消除相邻的所述第一字线151与所述第二字线152之间的电容耦合效应的同时，不会导致所述半导体结构的尺寸的增加。
本具体实施方式是以在沿平行于所述衬底的顶面的方向上，任意相邻的两条所述字线15完全错开设置为例进行说明。在其他具体实施方式中，在沿平行于所述衬底的顶面的方向上，任意相邻的两条所述字线15也可以仅部分错开设置，从而有助于在降低相邻字线之间的电容耦合效应的同时，进一步缩小所述半导体结构的尺寸。
在一实施例中，在所述第一方向D1和垂直于所述衬底的顶面的方向D3共同构成的平面上，任意相邻的两条所述字线15的投影部分重叠。
举例来说，对于在所述第一方向D1上相邻的所述第一字线151和所述第二字线152，所述第一字线151在所述第一方向D1和垂直于所述衬底的顶面的方向D3构成的平面上的投影与所述第二字线152在所述第一方向D1和垂直于所述衬底的顶面的方向D3构成的平面上部分重叠，从而有助于减小所述第一字线151与所述第二字线152在所述第一方向D1上的间距，以进一步提高所述半导体结构的存储密度。
在一些实施例中，在沿平行于所述衬底的顶面的方向上，多条所述字线15依次排序，且任意相邻的两条第奇数位的所述字线15在沿第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，任意相邻的两条第偶数位的所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，所述第二方向D2为平行于所述衬底的顶面的方向，且所述第一方向D1与所述第二方向D2正交。
具体来说，如图1和图2所示，在沿所述第一方向D1上，多条所述字线依次排序，即在沿所述第一方向D1上，第奇数位的所述字线15(例如所述第一字线151)与第偶数位的所述字线15(例如所述第二字线152)交替排布，任意相邻的第奇数位的所述字线15与第偶数位的所述字线15在沿所述第一方向D1上至少部分错开设置。任意相邻的两条第奇数位的所述字线15在第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠是指，任意相邻的两条第奇数位的所述字线15在所述第一方向D1上对准。任意相邻的两条第偶数位的所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠是指，任意相邻的两条第偶数位的所述字线15在所述第一方向D1上对准。通过设置奇偶字线，且任意相邻的两条第奇数位的所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，任意相邻的两条第偶数位的所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，能够减少掩膜版的数量，从而简化所述半导体结构的制程工艺，降低半导体结构的制造成本。
为了进一步提高所述半导体结构的集成度，在一些实施例中，在沿所述第一方向D1上，多条所述字线15依次排序，且任意相邻的两条第3n位的所述字线15在第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，任意相邻的两条第3n+1位的所述字线15在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，任意相邻的两条第3n+2位的所述字线在所述第二方向D2和垂直于所述衬底的顶面的方向D3共同构成的平面上的投影重叠，其中，n为整数，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交。
在一些实施例中，所述半导体结构还包括：
多个半导体层，位于所述衬底的顶面上，每个所述半导体层包括沿所述第一方向D1间隔排布的多个有源柱131，且多个所述半导体层沿垂直于所述衬底的顶面的方向D3间隔排布，每个所述有源柱包括沟道区域、以及沿第二方向D2分布于所述沟道区域的相对两侧的源极区域和漏极区域，每条所述字线15连续包覆沿垂直于所述衬底的顶面的方向间隔排布的多个所述沟道区域，所述第二方向D2为平行于所述衬底的顶面的方向，且所述第一方向D1与所述第二方向D2正交；
多条位线17，位于所述衬底的顶面上，每条所述位线17沿所述第一方向D1延伸，多条所述位线17沿垂直于所述衬底的顶面的方向D3间隔排布，且一条所述位线17与一个所述半导体层中的所有所述源极区域电连接；
多条位线引线18，位于所述衬底的顶面上，每条所述位线引线18沿垂直于所述衬底的顶面D3的方向延伸，且多条所述位线引线18分别与多条所述位线17电连接。
在一些实施例中，每条所述位线17包括第一端部171、以及沿所述第一方向D1与所述第一端部171相对的所第二端部172，任意相邻的两条所述位线17中，较靠近所述衬底的一条所述位线17的所述第一端部171沿所述第一方向D1突出于另一条所述位线17的所述第一端部171；
多条所述位线引线18分别与多条所述位线17的所述第一端部171电连接。
具体来说，所述半导体层的材料可以是但不限于硅。如图1和图2所示，所述衬底的顶面上包括晶体管区域11、以及沿所述第二方向D2分布于所述晶体管区域11相对两侧的位线区域10和电容区域12。多个所述半导体层沿垂直于所述衬底的顶面的方向D3间隔排布，且每个所述半导体层中包括沿所述第一方向D1间隔排布的多个半导体柱13，所述半导体柱13包括位于所述晶体管区域11的有源柱131和位于所述电容区域12的导电柱132。所述有源柱131包括沟道区域、以及沿所述第二方向D2位于所述沟道区域相对两侧的源极区域和漏极区域。所述漏极区域与所述导电柱132接触电连接，且所述漏极区域与所述导电柱132具有相同的掺杂离子，以进一步降低所述漏极区域与所述导电柱132之间的接触电阻。所述电容区域12还包括多个围绕所述导电柱132分布的电容器14。所述电容器14包括覆盖于所述导电柱132表面的下电极层、覆盖于所述下电极层表面的电介质层、以及覆盖于所述电介质层表面的上电极层。多条所述位线17均位于所述位线区域，多条所述位线17沿垂直于所述衬底的顶面的方向D3间隔排布，且一条所述位线17与一个所述半导体层中的所有所述源极区域电连接。
每条所述位线17沿所述第一方向D1延伸，任意相邻的两条所述位线17中，较靠近所述衬底的一条所述位线17的所述第一端部171沿所述第一方向D1突出于另一条所述位线17的所述第一端部171，从而多条所述位线17的所述第一端部171形成台阶状结构。多条所述位线引线18分别与多条所述位线17的所述第一端部171电连接，以便于同一侧将所有所述位线17的信号引出，从而有助于减少所述位线引线18的占用面积，提高所述半导体结构内部的空间利用率。
附图3是本公开具体实施方式中半导体结构的第二种俯视结构示意图，附图4是本公开具体实施方式中半导体结构的第二种立体结构示意图。在另一些实施例中，如图3和图4所示，每条所述位线17包括第一端部171、以及沿所述第一方向D1与所述第一端部171相对的第二端部172；
在沿垂直于所述衬底的顶面的方向D3上任意相邻的两条所述位线17中，与其中一条所述位线17电连接的所述位线引线18一条所述位线17的所述第一端部171，与另一条所述位线17电连接所述位线引线18位于另一条所述位线17的所述第二端部172。
在另一些实施例中，多条所述位线17沿垂直于所述衬底的顶面的方向D3依次排序，与第奇数位的所述位线17电连接的所述位线引线18均位于第奇数位的所述位线17的所述第一端部171，与第偶数位的所述位线17电连接的所述位线引线18均位于第偶数位的所述位线17的所述第二端部172。
具体来说，如图3和图4所示，与第奇数位的所述位线17电连接的所述位线引线18均位于第奇数位的所述位线17的所述第一端部171，与第偶数位的所述位线17电连接的所述位线引线18均位于第偶数位的所述位线17的所述第二端部172，即与任意相邻的两条所述位线17连接的两条所述位线引线18分布于所述位线区域10的相对两端，从而增大了相邻的两条所述位线引线18之间的距离，减小了相邻的所述位线引线18之间的电容耦合效应，从而进一步改善了半导体结构的电性能，而且还能够增大形成所述位线引线18时的工艺窗口，降低半导体结构的制造难度。
在一些实施例中，每条所述位线17包括第一端面、以及沿所述第一方向D1与所述第一端面相对的第二端面；
沿垂直于所述衬底的顶面的方向D3间隔排布的所有所述位线17的所述第一端面平齐、且所有所述位线17的所述第二端面平齐。
具体来说，由于将与第奇数位的所述位线17电连接的所述位线引线18均位于第奇数位的所述位线17的所述第一端部171，与第偶数位的所述位线17电连接的所述位线引线18均位于第偶数位的所述位线17的所述第二端部172，因此，多条所述位线17的所述第一端面可以均对齐、多条所述位线17的所述第二端面也均对齐，从而多条所述位线17无需形成台阶状结构，简化了半导体结构的制造工艺。此时，由于与下层所述位线17电连接的所述位线引线18需要贯穿上层的所述位线17，因此，所述位线引线18的侧壁还需覆盖隔离层，以隔离所述位线引线18的侧壁与上层的所述位线17。
在一些实施例中，多条所述位线17沿垂直于所述衬底的顶面的方向D3依次排序，任意相邻的两条第奇数位的所述位线17中，较靠近所述衬底的一条所述位线17的所述第一端部171沿所述第一方向D1突出于另一条所述位线17的所述第一端部171；
任意相邻的两条第偶数位的所述位线17中，较靠近所述衬底的一条所述位线17的所述第二端部172沿所述第一方向D1突出于另一条所述位线17的所述第二端部。
具体来说，多条第奇数位的所述位线17的所述第一端部171共同形成台阶状结构，且多条第偶数位的所述位线17的所述第二端部172也共同形成台阶状结构，从而使得与下层的所述位线17连接的所述位线引线18无需穿过上层的所述位线17，以简化所述位线引线18的形成工艺。
附图5是本公开具体实施方式中半导体结构的第三种俯视结构示意图，附图6是本公开具体实施方式中半导体结构的第三种立体结构示意图。在另一些实施例中，如图5和图6所示，每条所述位线17沿所述第一方向D1延伸，且每条所述位线17包括第三端部173、以及沿所述第二方向D2与所述第三端部173相对的第四端部174，任意相邻的两条所述位线17中，较靠近所述衬底的一条所述位线17的所述第三端部173沿所述第二方向D2突出于另一条所述位线17的所述第三端部173；
多条所述位线引线18分别与多条所述位线17的所述第三端部173电连接。
具体来说，如图5和图6所示，每条所述位线17沿所述第一方向D1延伸，且每条所述位线17包括第三端部173、以及沿所述第二方向D2与所述第三端部173相对的第四端部174，每条所述位线17的所述第四端部174与一个所述半导体层中所有的源极区域电连接。多条所述位线的所述第三端部173构成台阶状结构，使得多条所述位线引线18分别与多条所述位线17的所述第三端部173电连接。
在一些实施例中，每条所述字线15包括第五端部、以及沿所述第二方向D2与所述第五端部相对的第六端部；所述半导体结构还包括：
多条字线引线16，位于所述衬底的顶面上，每条所述字线引线16沿垂直于所述衬底的顶面的方向D3延伸，多条所述字线引线16分别与多条所述字线15电连接；
任意沿所述第一方向相邻的两条所述字线15，与其中一条所述字线15电连接的所述字线引线16位于一条所述字线15的所述第五端部，与另一条所述字线15电连接的所述字线引线16位于另一条所述字线15的所述第六端部。
具体来说，所述字线引线16用于将外部控制信号传输至所述字线15。每条所述字线15包括沿所述第二方向D2相对分布的所述第五端部和所述第六端部，与相邻的两条所述字线15分别连接的两条所述字线引线16分布于相对的两端，从而能够增大相邻的两条所述字线引线16之间的距离，有助于降低多条所述字线引线16之间的电容耦合效应，从而进一步改善所述半导体结构的电性能。
在另一实施例中，多条所述字线引线16分别与多条所述字线15的所述第五端部电连接，以便于同一侧将所有所述字线15的信号引出，从而有助于减少所述字线引线16的占用面积，提高所述半导体结构内部的空间利用率。
本具体实施方式还提供了一种如上任一项所述的半导体结构的形成方法。附图7是本公开具体实施方式中半导体结构的形成方法流程图。本具体实施方式形成的半导体结构的示意图可以参见图1-图6。如图1-图7所示，所述半导体结构的形成方法，包括如下步骤：
步骤S71，提供衬底；
步骤S72，形成多条字线15于所述衬底的顶面上，每条所述字线15沿垂直于所述衬底的顶面的方向D3延伸，多条所述字线15沿第一方向D1间隔排布，在沿所述第一方向D1上，任意相邻的两条所述字线15至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。
本具体实施方式一些实施例提供的半导体结构及其形成方法，每条字线沿垂直于衬底的顶面的方向延伸，且在沿平行于所述衬底的顶面的第一方向上，任意相邻的两条所述字线至少部分错开设置，能够减少相邻两条所述字线之间的正对面积，从而降低相邻两条字线之间的电容耦合效应，实现对半导体结构电性能的改善。另外，本公开通过减少相邻两条所述字线之间的正对面积来降低电容耦合效应，相邻两条所述字线沿平行于所述衬底的顶面的方向上的距离无需增大，从而有助于控制所述半导体结构的尺寸。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底；
多条字线，位于所述衬底的顶面上，每条所述字线沿垂直于所述衬底的顶面的方向延伸，多条所述字线沿第一方向间隔排布，在沿所述第一方向上，任意相邻的两条所述字线至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。
2.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一方向上，任意相邻的两条所述字线完全错开设置。
3.根据权利要求2所述的半导体结构，其特征在于，在所述第一方向和垂直于所述衬底的顶面的方向共同构成的平面上，任意相邻的两条所述字线的投影部分重叠。
4.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一方向上，多条所述字线依次排序，且任意相邻的两条第奇数位的所述字线在第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第偶数位的所述字线在所述第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交。
5.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一方向上，多条所述字线依次排序，且任意相邻的两条第3n位的所述字线在第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第3n+1位的所述字线在所述第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，任意相邻的两条第3n+2位的所述字线在第二方向和垂直于所述衬底的顶面的方向共同构成的平面上的投影重叠，其中，n为整数，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
多个半导体层，位于所述衬底的顶面上，每个所述半导体层包括沿所述第一方向间隔排布的多个有源柱，且多个所述半导体层沿垂直于所述衬底的顶面的方向间隔排布，每个所述有源柱包括沟道区域、以及沿第二方向分布于所述沟道区域的相对两侧的源极区域和漏极区域，每条所述字线连续包覆沿垂直于所述衬底的顶面的方向间隔排布的多个所述沟道区域，所述第二方向为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向正交；
多条位线，位于所述衬底的顶面上，每条所述位线沿所述第一方向延伸，多条所述位线沿垂直于所述衬底的顶面的方向间隔排布；
多条位线引线，位于所述衬底的顶面上，每条所述位线引线沿垂直于所述衬底的顶面的方向延伸，且多条所述位线引线分别与多条所述位线电连接。
7.根据权利要求6所述的半导体结构，其特征在于，每条所述位线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部，任意相邻的两条所述位线中，较靠近所述衬底的一条所述位线的所述第一端部沿所述第一方向突出于另一条所述位线的所述第一端部；
多条所述位线引线分别与多条所述位线的所述第一端部电连接。
8.根据权利要求6所述的半导体结构，其特征在于，每条所述位线包括第一端部、以及沿所述第一方向与所述第一端部相对的第二端部；
在沿垂直于所述衬底的顶面的方向上任意相邻的两条所述位线中，与其中一条所述位线电连接的所述位线引线位于一条所述位线的所述第一端部，与另一条所述位线电连接所述位线引线位于另一条所述位线的所述第二端部。
9.根据权利要求8所述的半导体结构，其特征在于，多条所述位线沿垂直于所述衬底的顶面的方向依次排序，与第奇数位的所述位线电连接的所述位线引线均位于第奇数位的所述位线的所述第一端部，与第偶数位的所述位线电连接的所述位线引线均位于第偶数位的所述位线的所述第二端部。
10.根据权利要求9所述的半导体结构，其特征在于，每条所述位线包括第一端面、以及沿所述第一方向与所述第一端面相对的第二端面；
沿垂直于所述衬底的顶面的方向间隔排布的所述位线的所述第一端面平齐、且所述位线的所述第二端面平齐。
11.根据权利要求9所述的半导体结构，其特征在于，多条所述位线沿垂直于所述衬底的顶面的方向依次排序，任意相邻的两条第奇数位的所述位线中，较靠近所述衬底的一条所述位线的所述第一端部沿所述第一方向突出于另一条所述位线的所述第一端部；
任意相邻的两条第偶数位的所述位线中，较靠近所述衬底的一条所述位线的所述第二端部沿所述第一方向突出于另一条所述位线的所述第二端部。
12.根据权利要求6所述的半导体结构，其特征在于，每条所述位线包括第三端部、以及沿所述第二方向与所述第三端部相对的第四端部，任意相邻的两条所述位线中，较靠近所述衬底的一条所述位线的所述第三端部沿所述第二方向突出于另一条所述位线的所述第三端部；
多条所述位线引线分别与多条所述位线的所述第三端部电连接。
13.根据权利要求6所述的半导体结构，其特征在于，在沿所述第二方向上，任意相邻的两条所述字线的宽度相等。
14.根据权利要求6所述的半导体结构，其特征在于，每条所述字线包括第五端部、以及沿所述第二方向与所述第五端部相对的第六端部；所述半导体结构还包括：
多条字线引线，位于所述衬底的顶面上，每条所述字线引线沿垂直于所述衬底的顶面的方向延伸，多条所述字线引线分别与多条所述字线电连接；任意沿所述第一方向相邻的两条所述字线，与其中一条所述字线电连接的所述字线引线位于一条所述字线的所述第五端部，与另一条所述字线电连接的所述字线引线位于另一条所述字线的所述第六端部。
15.一种如权利要求1-14中任一项所述的半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底；
形成多条字线于所述衬底的顶面上，每条所述字线沿垂直于所述衬底的顶面的方向延伸，多条所述字线沿第一方向间隔排布，在沿所述第一方向上，任意相邻的两条所述字线至少部分错开设置，所述第一方向为平行于所述衬底的顶面的方向。
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