KR101820022B1 - 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 기판으로부터 수직 신장되는 복수개의 수직 채널들을 형성하고, 상기 복수개의 수직 채널들 사이에서 제1 방향으로 신장되는 복수개의 비트라인들을 형성하고, 상기 복수개의 수직 채널들의 제1 측면들 상에 배치되는 복수개의 게이트들을 포함하며 상기 제1 방향과 교차하는 제2 방향으로 신장되는 복수개의 워드라인들을 형성하고, 그리고 상기 제1 측면들과 반대되는 상기 복수개의 수직 채널들의 제2 측면들 상에 배치되는 복수개의 도전체들과 상기 복수개의 도전체들을 연결하는 연장선을 포함하는 도전체 라인을 형성하는 것을 포함할 수 있다.

Description

수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING VERTICAL CHANNEL TRANSISTORS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나로서 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 종래 수평 채널을 갖는 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 우수한 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
발명이 이루고자 하는 다른 기술적 과제는 수직 채널 트랜지스터의 플로팅 바디(floating body) 효과를 해결할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법은: 기판으로부터 수직 신장되는 복수개의 수직 채널들을 형성하고; 상기 복수개의 수직 채널들 사이에서 제1 방향으로 신장되는 복수개의 비트라인들을 형성하고; 상기 복수개의 수직 채널들의 제1 측면들 상에 배치되는 복수개의 게이트들을 포함하며, 상기 제1 방향과 교차하는 제2 방향으로 신장되는 복수개의 워드라인들을 형성하고; 그리고 상기 제1 측면들과 반대되는 상기 복수개의 수직 채널들의 제2 측면들 상에 배치되는 복수개의 도전체들과, 상기 복수개의 도전체들을 연결하는 연장선을 포함하는 도전체 라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 도전체 라인을 형성하는 것은: 상기 복수개의 수직 채널들의 제2 측면들과 이격된 상기 복수개의 도전체들을 형성하고; 그리고 상기 복수개의 수직 채널들과 이격된 상기 연장선을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 도전체와 상기 수직 채널의 제2 측면 사이에 절연막을 형성하는 것을 더 포함할 수 있다. 상기 절연막은 상기 연장선과 상기 수직 채널 사이로 연장될 수 있다.
본 실시예의 방법에 있어서, 상기 도전체 라인을 형성하는 것은: 상기 복수개의 수직 채널들의 제2 측면들과 직접 접촉하는 상기 복수개의 도전체들을 형성하고; 그리고 상기 복수개의 수직 채널들과 직접 접촉하는 상기 연장선을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 도전체들과 상기 연장선은 동시에 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 수직 채널들을 형성하는 것은: 상기 기판을 패터닝하여 상기 제2 방향으로 연장되는 복수개의 제1 트렌치들을 형성하고; 상기 복수개의 제1 트렌치들을 채우며 상기 제2 방향으로 연장되며 상기 제2 방향으로 연장되는 복수개의 활성 영역들을 정의하는 복수개의 소자분리막들을 형성하고; 그리고 상기 기판 상에 상기 제1 방향으로 연장되는 복수개의 제2 트렌치들을 형성하여, 상기 복수개의 활성 영역들을 복수개의 활성 기둥들로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 활성 기둥의 하부에는 하부 접합을 형성하고; 그리고 상기 활성 기둥의 상부에는 상기 하부 접합과 이격되는 상부 접합을 형성하는 것을 더 포함할 수 있다. 상기 하부 접합과 상기 상부 접합 사이의 상기 활성 기둥이 상기 수직 채널로 정의될 수 있다.
본 실시예의 방법에 있어서, 상기 비트라인을 형성하는 것은: 상기 제2 트렌치 내에서 상기 제1 방향으로 신장하며 상기 활성 기둥과는 이격되는 연장부와, 상기 연장부로부터 확대되어 상기 하부 접합과 직접 접촉하는 확장부를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 워드라인을 형성하는 것은: 상기 소자분리막을 리세스시켜 상기 수직 채널이 노출되는 홀을 형성하고; 상기 홀의 내벽에 게이트 절연막을 형성하고; 그리고 상기 홀을 전도체로 채워 상기 기판으로부터 수직한 상기 게이트를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상부 접합과 전기적으로 연결되는 메모리 요소를 형성하는 것을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자는: 기판으로부터 수직한 수직 채널을 포함하는 복수개의 활성 기둥들: 상기 복수개의 활성 기둥들과 이격 배치되어 복수개의 제1 전계효과 트랜지스터들을 구성하는 복수개의 게이트들을 포함하는 워드라인; 상기 복수개의 워드라인들과 교차하는 복수개의 비트라인들; 및 상기 복수개의 활성 기둥들을 사이에 두고 상기 복수개의 게이트들과 대향하는 복수개의 도전체들과, 상기 복수개의 도전체들을 서로 연결하는 연장선을 포함하는 도전체 라인을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 게이트는 상기 활성 기둥의 일측면 상에 이격 배치되고, 상기 도전체는 상기 일측면과 반대되는 상기 활성 기둥의 타측면에 이격 배치된 백 게이트를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 도전체 라인은 절연막의 개재하에 상기 활성 기둥의 타측면에 접하거나, 혹은 상기 절연막의 개재하에 상기 일측면을 제외한 상기 활성 기둥의 다른 측면들과 접할 수 있다.
본 실시예의 소자에 있어서, 상기 활성 기둥은 상기 수직 채널의 상하부에 상부 접합 및 하부 접합을 포함하고; 상기 백 게이트는 상기 하부 접합을 채널로 활용하는 제2 전계효과 트랜지스터를 구성할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 전계효과 트랜지스터들 중에서 어느 하나는 엔모스 전계효과 트랜지스터(NMOSFET)를 포함하고, 다른 하나는 피모스 전계효과 트랜지스터(PMOS)를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 기판과 상기 수직 채널은 제1 도전형을 갖고; 그리고 상기 상부 및 하부 접합들은 제2 도전형을 가질 수 있다. 상기 백 게이트는 상기 하부 접합의 일부를 반전시켜 상기 수직 채널과 상기 기판 사이에 상기 제1 도전형의 채널을 형성할 수 있다.
본 실시예의 소자에 있어서, 상기 도전체는 상기 수직 채널과 직접 접촉하는 바디 콘택을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 비트라인은 상기 기판과 상기 워드라인 사이에 그리고 상기 복수개의 활성 기둥들 사이에 배치되고, 연장 방향을 따라 폭이 달라질 수 있다.
본 실시예의 소자에 있어서, 상기 비트라인은 제1 폭의 연장부와, 상기 제1 폭보다 큰 제2 폭의 확장부를 포함할 수 있다. 상기 확장부는 상기 활성 기둥의 하부 접합에 접할 수 있다.
본 실시예의 소자에 있어서, 상기 복수개의 활성 기둥들에 전기적으로 연결되는 커패시터를 더 포함할 수 있다.
본 발명에 의하면, 엔모스(혹은 피모스) 전계효과트랜지스터를 구성하는 게이트 이외에 피모스(혹은 엔모스) 전계효과트랜지스터를 구성하는 백 게이트 또는 수직 채널과 직접 접촉하는 바디 콘택이 더 제공된다. 따라서, 수직 채널에 쌓이는 홀의 반도체 기판으로의 이동 경로를 제공하므로써 플로팅 바디 효과를 억제할 수 있어 전기적 특성이 우수해지는 효과를 얻을 수 있다. 아울러, 수직 채널과 직접 접촉하는 바디 콘택이 더 제공되므로써 플로팅 바디 효과를 억제할 수 있을 뿐만 아니라 에칭 공정의 부담을 줄일 수 있는 효과가 있다. 또한, 백 게이트는 확장된 크기를 가져 플로팅 바디 효과를 억제할 수 있을 뿐만 아니라 수직 채널의 제어를 용이하게 할 수 있다.
도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 소자를 도시한 사시도.
도 1d 및 1e는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 일측면을 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 도시한 사시도.
도 2b는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 일측면을 도시한 단면도.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 도시한 사시도.
도 3b는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 일측면을 도시한 단면도.
도 4a 내지 4p는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도.
도 5a 내지 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도.
도 6a 내지 6d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도.
도 7a 및 7b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도.
이하, 본 발명에 따른 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치실시예 1)
도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 소자(1)를 도시한 사시도이다. 도 1a는 본 발명의 실시예에 따른 반도체 소자(1)에 있어서 두 개의 셀을 한정한 도 1c의 일부(50)를 도시한 사시도이다.
도 1a를 참조하면, 반도체 소자(1)는 수직 채널 트랜지스터(10)를 포함할 수 있다. 본 실시예에 의하면, 반도체 소자(1)는 메모리 소자로 활용될 수 있다. 예컨대, 반도체 소자(1)는 수직 채널 트랜지스터(10)에 전기적으로 접하는 메모리 요소, 본 발명을 이에 한정하려는 의도는 아닌, 가령 커패시터(180)를 포함하는 디램(DRAM)으로 응용될 수 있다. 커패시터(180)는 콘택 플러그(182)를 통해 수직 채널 트랜지스터(10)와 전기적으로 연결되어, 수직 채널 트랜지스터(10)의 스위칭 작용에 의해 정보를 저장할 수 있다. 다른 예로, 메모리 요소는 강유전체 커패시터, 자기터널접합(MTJ), 가변저항체나 전하저장체를 포함할 수 있다.
수직 채널 트랜지스터(10)는 반도체 기판(100) 상에 서로 직교하는 워드라인(170) 및 비트라인(120), 그리고 워드라인(170) 및 비트라인(120) 각각과 직교하는 활성 기둥(110)을 포함할 수 있다. 예컨대, 워드라인(170)은 반도체 기판(100) 상부에서 대체로 제1 수평방향(X 방향)으로 연장되고, 비트라인(120)은 반도체 기판(100)과 워드라인(170) 사이에서 대체로 제2 수평방향(Y 방향)으로 연장될 수 있다. 워드라인(170)은 게이트 절연막(165)의 개재하에 활성 기둥(110)의 일측면에 접하는 수직 기둥 형태의 수직 게이트(174)와, 수직 게이트(174)의 상면과 접하여 X 방향으로 연장된 연장선(172)으로 구분될 수 있다. 어느 하나의 X 방향으로 이격 배치된 복수개의 수직 게이트들(174)은 그 X 방향으로 연장된 하나의 연장선(172)에 공통으로 접할 수 있다. 활성 기둥(110)은 반도체 기판(100) 상에서 수직 방향(Z 방향)으로 돌출될 수 있다. 활성 기둥(110)의 단면은 원형, 타원형, 다각형 등 임의의 형태일 수 있다. 본 실시예에 의하면, 활성 기둥(110)의 단면은 대체로 사각형일 수 있다. 비트라인(120)은 Y 방향으로 이격 배치된 복수개의 활성 기둥들(110)과 교번(alternation)적으로 직접 접속될 수 있다. 활성 기둥(110)과 비트라인(120)의 배열(configuration)에 대해선 도 1b를 참조하여 상술한다.
도 1b를 참조하면, 활성 기둥들(110)은 반도체 기판(110) 상에서 매트릭스 형태로 배치될 수 있고, 비트라인들(120)은 활성 기둥들(110) 사이에서 연장될 수 있다. 활성 기둥(110)은 그 하부에 형성된 하부 접합(102)과 그 상부에 형성된 상부 접합(112), 그리고 하부 접합(102)과 상부 접합(112) 사이의 수직 채널(114)을 포함할 수 있다. 하부 접합(102)에는 비트라인(120)이 접속하고, 상부 접합(112)에는 콘택 플러그(도 1a의 182)가 접할 수 있다. 비트라인(120)은 폭(W)이 Y 방향을 따라 규칙적으로 변하는 형태를 가질 수 있고, 이에 따라 활성 기둥들(110)과 교번적으로 접속될 수 있다. 예컨대, 비트라인(120)은 폭(W)이 작은 연장부(123)와 폭(W)이 큰 확장부(121)를 가질 수 있다. 확장부(121)는 연장부(123)에 비해 큰 높이(H)을 가질 수 있다. 홀수번째 비트라인들(120) 각각의 확장부들(121)은 Y 방향을 따라 일렬 배열된 활성 기둥들(110) 중 홀수번째(혹은 짝수번째) 활성 기둥들(110)과 접할 수 있고, 짝수번째 비트라인들(120) 각각의 확장부들(121)은 Y 방향을 따라 일렬 배열된 활성 기둥들(110) 중 짝수번째(혹은 홀수번째) 활성 기둥들(110)과 접할 수 있다. 특히, 확장부(121)는 하부 접합(102)과 직접 접촉할 수 있다. 상기 배열 형태는 도 1b를 참조하면 명확히 이해될 것이다.
도 1a를 다시 참조하면, 수직 채널 트랜지스터(10)는 백 게이트 라인(150)을 더 포함할 수 있다. 백 게이트 라인(150)은 백 게이트 절연막(145)의 개재하에 활성 기둥(110)의 타측면에 접하는 백 게이트(154)와, 백 게이트(154)의 상면에 접하는 연장선(152)을 포함할 수 있다. 활성 기둥(110)의 타측면은 수직 게이트(174)가 형성된 활성 기둥(110)의 일측면과 반대되는 면을 의미한다. 백 게이트(150)와 수직 게이트(174)는 활성 기둥(110)을 사이에 두고 Y 방향으로 서로 대면할 수 있다. 백 게이트(150)는 Z 방향으로 연장된 수직 기둥 형태로 제공되고, 활성 기둥(110)의 한 측면을 채널로 사용할 수 있다. 본 실시예에 의하면, 백 게이트 라인(150)은 수직 채널(114)의 일측면에 인접할 수 있다.
활성 기둥들(110) 각각에 인접하는 복수개의 백 게이트들(154)은 하나의 연장선(152)에 의해 모두 연결될 수 있다. 백 게이트들(154)이 연장선(152)에 의해 모두 연결된 백 게이트 라인(150)의 형태는 도 1c를 참조하면 더욱 명확히 이해할 수 있다. 백 게이트(154)는, 도 1c에 도시된 바와 같이, 수직 게이트(174)보다 더 아래로 연장되어 하부 접합(102)의 측면과 인접할 수 있다. 따라서, 백 게이트(154)는 하부 접합(102)을 채널로 활용할 수 있다. 본 실시예에 의하면 수직 게이트(174)는 활성 기둥(110)과 조합되어 엔모스 전계효과 트랜지스터(NMOSFET)를 구성하고, 백 게이트(154)는 활성 기둥(110)과 조합되어 피모스 전계효과 트랜지스터(PMOSFET)를 구성할 수 있다. 다른 예로, 수직 게이트(174)는 활성 기둥(110)과 조합되어 피모스 전계효과 트랜지스터(PMOSFET)를 구성하고, 백 게이트(154)는 활성 기둥(110)과 조합되어 엔모스 전계효과 트랜지스터(NMOSFET)를 구성할 수 있다. 본 명세서에선 전자에 대해서 설명하기로 하며, 후자에 대해서는 당업자라면 본 발명의 실시예들에 기초하여 용이하게 구현할 수 있으므로 이에 대한 상세한 설명은 생략한다.
도 1d 및 1e는 본 발명의 실시예에 따른 수직 채널 트랜지스터(10)의 일측면을 도시한 단면도이다.
도 1d를 참조하면, 반도체 기판(100)과 수직 채널(114)이 P형이고 상부 접합(112)과 하부 접합(102)이 N형이라고 가정한다. 상기 가정에 의하면, 수직 게이트(174)는 수직 채널(114)과 상부 접합(112) 및 하부 접합(102)과 조합되어 엔모스 전계효과 트랜지스터(NMOSFET)를 구성하고, 백 게이트(154)는 하부 접합(102)을 수직 채널로 활용하는 피모스 전계효과 트랜지스터(PMOSFET)를 구성할 수 있다. 활성 기둥(110)은 다이오드를 구성하고 있기 때문에 수직 채널(114)을 플로팅 상태에 있을 수 있다. 이 경우, 가령 GIDL(Gate Induced Drain Leakage)에 의해 생성된 홀이 수직 채널(114)에 쌓일 수 있다. 그러면, 문턱전압(Vth)이 불안정해지거나, 동적 리프레시(Dynamic Refresh) 특성이 열화되거나, 커패시터의 전하(전압)가 비정상적으로 감소하는 것과 같은 플로팅 바디 효과(floating body effect)가 발생될 수 있다. 하지만, 본 실시예에 의하면 백 게이트(154)는 하부 접합(102)을 채널로 활용할 수 있으므로, 백 게이트(154)에 전압이 인가되면 도 1e에 도시된 것처럼 하부 접합(102)의 일부를 P 채널(162)로 반전시킬 수 있다. P 채널(162)은 홀이 반도체 기판(100)으로 빠져나가는 경로를 제공하기 때문에 플로팅 바디 효과가 해결될 수 있다. 아울러, 백 게이트(154)는 수직 채널(114)의 일측면에 형성되기 때문에 수직 채널(114)의 전위는 수직 게이트(174) 이외에 백 게이트(154)에 의해서도 제어될 수 있다.
(장치실시예 2)
도 2a는 본 발명의 실시예에 따른 반도체 소자(2)를 도시한 사시도이다. 도 2b는 본 발명의 실시예에 따른 수직 채널 트랜지스터(20)의 일측면을 도시한 단면도이다. 본 실시예는 도 1a의 실시예와 유사하므로 이하에선 상이한 점을 중점적으로 설명한다.
도 2a 및 2b를 참조하면, 반도체 소자(2)는 도 1a의 반도체 소자(1)와 동일 유사하게 반도체 기판(200) 상에 활성 기둥(210)을 사이에 두고 서로 마주보는 수직 게이트(274)와 백 게이트(254)를 포함하는 수직 채널 트랜지스터(20)와, 활성 기둥(210)에 접속하는 콘택 플러그(282)를 매개로 수직 채널 트랜지스터(20)와 전기적으로 연결된 커패시터(280)를 포함할 수 있다. 수직 게이트(274)는 게이트 절연막(265)의 개재하에 활성 기둥(210)의 일측면에 접하고 백 게이트(254)는 백 게이트 절연막(245)의 개재하에 활성 기둥(210)의 타측면에 접할 수 있다. 활성 기둥(210)과 비트라인(220)의 형태 및 배열은 도 1b와 동일 유사할 수 있다. 워드라인(270)은 도 1a의 워드라인(170)과 동일 유사할 수 있다.
백 게이트 라인(250)은 백 게이트들(254)과, 백 게이트들(254)과 공통으로 접하는 연장선(252)을 포함하되, 수직 채널(214)의 세측면과 접하는 형태를 가질 수 있다. 예컨대, 연장선(252)은 도 1a의 연장선(152)에 비해 반도체 기판(200)을 향해 더 아래로 연장되어, 수직 채널(214)의 세 측면들을 충분히 감쌀 수 있는 크기를 가질 수 있다. 따라서, 백 게이트 라인(250)은 수직 채널(214)의 세 측면들을 채널로 활용할 수 있어 수직 채널(214)의 전위는 수직 게이트(274) 이외에 백 게이트(254) 및 연장선(252)에 의해서도 제어될 수 있다. 백 게이트 라인(250)을 이용한 플로팅 바디 효과 억제는 도 2b에 도시된 바와 같이 하부 접합(202)의 일부를 반전시켜 홀의 경로를 제공하는 P 채널(262)을 형성하므로써 구현할 수 있다.
(장치실시예 3)
도 3a는 본 발명의 실시예에 따른 반도체 소자(3)를 도시한 사시도이다. 도 3b는 본 발명의 실시예에 따른 수직 채널 트랜지스터(20)의 일측면을 도시한 단면도이다. 본 실시예는 도 1a 및/또는 2a의 실시예와 유사하므로 이하에선 상이한 점을 중점적으로 설명한다.
도 3a를 참조하면, 반도체 소자(3)는 수직 채널 트랜지스터(30)와, 콘택 플로그(382)를 매개로 수직 채널 트랜지스터(30)와 전기적으로 연결된 커패시터(380)를 포함할 수 있다. 수직 채널 트랜지스터(30)는 반도체 기판(300) 상에 수직한 활성 기둥(310), 게이트 절연막(365)의 개재하에 활성 기둥(310)의 일측면과 접하는 워드라인(370), 워드라인(370)과 직교하는 비트라인(320), 그리고 활성 기둥(310)의 나머지 세 측면들과 직접 접촉하는 바디 콘택 라인(350)을 포함할 수 있다. 워드라인(370)은 도 1a의 워드라인(170)과 동일 유사할 수 있다. 비트라인(320)과 활성 기둥(310)의 형태 및 배열은 도 1b와 동일 유사할 수 있다.
바디 콘택 라인(350)은 활성 기둥(310)의 일측면과 직접 접하며 수직 게이트(374)에 비해 낮은 높이를 가진 바디 콘택들(354)과, 바디 콘택들(354)의 상면들과 공통으로 접하는 연장선(352)을 포함할 수 있다. 연장선(352)은 활성 기둥(310)의 세 측면들과 직접 접할 수 있다. 바디 콘택(354)을 통한 플로팅 바디 효과 억제는 도 3b에 도시된 바와 같이 바디 콘택(354) 자체가 홀의 이동 경로로 활용될 수 있다. 예컨대, 도 3b를 참조하면, 바디 콘택(354)은 활성 기둥(310) 중 수직 채널(314)과 직접 접속될 수 있다. 따라서, 수직 채널(314)에 쌓이는 홀은 바디 콘택(354)으로 이동되어 수직 채널(314)로부터 빠져나갈 수 있다.
(방법실시예 1)
도 4a 내지 4p는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다. 도 4h는 도 4g의 일부를 도시한 사시도이다. 도 4j는 도 4i의 일부를 도시한 사시도이다.
도 4a를 참조하면, 반도체 기판(100)을 제공할 수 있다. 반도체 기판(100)은 실리콘 웨이퍼, 소이(SOI) 웨이퍼 등 반도체 물질을 포함하는 가령 P형 기판일 수 있다. 반도체 기판(100)에 X 방향으로 연장된 제1 트렌치(103)를 형성하고, 제1 트렌치(103)를 가령 실리콘산화막과 같은 절연체를 증착하여 소자분리막(105)을 형성할 수 있다. 소자분리막(105)에 의해 활성 영역(101)이 정의될 수 있다. 활성 영역(101)은 X 방향으로 연장된 장벽(wall) 형태로 형성될 수 있다.
도 4b를 참조하면, 반도체 기판(100)에 X 방향과 실질적으로 수직한 Y 방향으로 연장되는 제2 트렌치(113)를 형성할 수 있다. 이에 따라, 활성 영역(101)은 반도체 기판(100)의 상면으로부터 수직한 Z 방향으로 돌출된 활성 기둥(110)으로 형성될 수 있다. 활성 기둥(110)은 반도체 기판(100)과 동일한 도전형, 가령 P형을 가질 수 있다. 제2 트렌치(113)는 제1 트렌치(103)에 비해 더 얕은 깊이로 형성될 수 있다. 제2 트렌치(113) 내벽에 측벽 절연막(115)을 형성할 수 있다. 측벽 절연막(115)은 실리콘질화막을 증착하여 형성할 수 있다. 활성 기둥(110)의 단면은 실질적으로 사각형일 수 있다.
도 4c를 참조하면, 반도체 기판(100) 상에 Y 방향으로 연장된 제3 트렌치(123)를 형성할 수 있다. 예컨대, 제2 트렌치(113)를 통해 드러난 반도체 기판(100)을 습식 혹은 건식 에칭으로 제거하여 제2 트렌치(113)로부터 아래쪽으로 연장된 제3 트렌치(123)를 형성할 수 있다. 측벽 절연막(115)은 활성 기둥(110)을 에칭 손상으로부터 보호할 수 있다. 제3 트렌치(123)는 제2 트렌치(113)에 비해 작은 폭을 가질 수 있다. 제3 트렌치(123)는 제1 트렌치(103)와 동일하거나, 더 깊거나, 혹은 더 얕은 깊이를 가질 수 있다.
도 4d를 참조하면, 제3 트렌치(123)를 채우는 하부 절연막(125)을 형성할 수 있다. 하부 절연막(125)은 절연체의 증착과 리세스로써 혹은 제3 트렌치(123)를 통해 드러난 수직 채널(110)의 측벽을 열산화시켜 형성할 수 있다. 열산화 공정으로 하부 절연막(125)을 형성할 경우 수직 채널(110)을 구성하는 원자들(예: Si)이 산화되기 때문에 하부 절연막(125)의 폭은 측벽 절연막들(115) 사이의 폭보다 더 커질 수 있다.
도 4e를 참조하면, 하부 절연막(125)을 패터닝하여 제4 트렌치(133)를 형성할 수 있다. 예컨대, 측벽 절연막들(115) 사이로 드러난 제3 절연막(125)을 건식 혹은 습식 식각하여 제3 트렌치(123)보다 얕으며 제2 트렌치(113)와 동일 유사한 폭을 갖는 제4 트렌치(133)를 형성할 수 있다. 제4 트렌치(133)는 Y 방향으로 연장되고, 비트라인(도 4i의 120)이 배치되는 영역을 제공할 수 있다.
도 4f를 참조하면, 제4 트렌치들(133)의 일부들을 매립하지만 다른 일부들을 노출시키는 마스크(190)를 형성할 수 있다. 가령 포토레지스트의 도포 및 패터닝으로 제4 트렌치들(133)의 일부들을 노출시키는 개구들(191)을 갖는 마스크(190)를 형성할 수 있다. 개구들(191)은 하부 접합들(도 4g의 102)을 형성하기 위해 정의될 수 있다. 개구들(191)은 교번적으로 위치할 수 있다. 예컨대, X 방향을 행(row)이라고 하고 Y 방향을 열(column)이라고 가정한다. 홀수행(혹은 짝수행)의 수직 채널들(110) 중에서는 제1 및 제2 열의 수직 채널들(110) 사이에, 제3 및 제4 열의 수직 채널들(110) 사이에, 도면에선 생략되어 있지만 제5 및 제6 열의 수직 채널들(110) 사이에 개구들(191)이 위치할 수 있다. 짝수행(혹은 홀수행)의 수직 채널들(110) 중에서는 제2 및 제3 열의 수직 채널들(110) 사이에, 도면에선 생략되어 있지만 제4 및 제5 열의 수직 채널들(110) 사이에 개구들(191)이 위치할 수 있다.
도 4g 및 4h를 참조하면, 개구(191)를 통해 노출된 하부 절연막(125)을 에칭하여 제4 트렌치(133)에 비해 큰 크기를 갖는 제5 트렌치(143)를 형성할 수 있다. 제5 트렌치(143)의 양측면들을 통해 수직 채널(110)의 측벽들이 노출될 수 있다. 제5 트렌치(143)는 제4 트렌치(133)와 Y 방향을 따라 연결되며, 도 4h에 도시된 바와 같이, 교번적으로 배치될 수 있다. 제5 트렌치(143)를 통해 노출된 수직 채널(110)의 측벽에 불순물을 주입하여 하부 접합(102)을 형성할 수 있다. 예컨대, 반도체 기판(100)이 P형(혹은 N형)인 경우 하부 접합(102)은 N형(혹은 P형)으로 형성할 수 있다.
도 4i 및 4j를 참조하면, 수직 채널들(110) 사이에서 Y 방향으로 연장되는 비트라인(120)을 형성할 수 있다. 예컨대, 금속이나 폴리실리콘 등과 같은 전도체의 증착과 리세스로써 제4 트렌치(133) 및 제5 트렌치(143)를 채우는 비트라인(120)을 형성할 수 있다. 전도체는 도 4j에 도시된 바와 같이 제4 트렌치(133)에 채워져 비트라인(120)의 연장부(123)로 형성되고 제5 트렌치(143)에 채워져 비트라인(120)의 확장부(121)로 형성될 수 있다. 연장부(123)는 활성 기둥(110)과는 접촉하지 아니하고, 확장부(121)는 활성 기둥(110), 특히 하부 접합(102)에 직접 접촉할 수 있다.
도 4k를 참조하면, 제2 트렌치(113) 내에 실리콘산화막이나 실리콘질화막과 같은 절연체 증착과 리세스로써 제2 트렌치(113)의 일부를 채워 비트라인(120)을 덮는 제1 캡핑 절연막(135)을 형성할 수 있다. 제1 캡핑 절연막(135) 형성시 측벽 절연막(115)도 같이 리세스될 수 있다. 그런다음, 소자분리막(105)의 일부를 리세스시켜 복수개의 제1 홀(109)을 형성할 수 있다. 제1 홀들(109)은 교번적으로 배치될 수 있다. 예컨대, 홀수행(혹은 짝수행)의 소자분리막(105) 중에서는 짝수열의 수직 채널들(110) 사이에 형성된 부분들이 습식 혹은 건식 에칭으로 제거되어 제1 홀들(109)이 형성될 수 있다. 짝수행(혹은 홀수행)의 소자분리막(105) 중에서는 홀수열의 수직 채널들(110) 사이에 형성된 부분들이 제거되어 제1 홀들(109)이 형성될 수 있다. 제1 홀(109)은 하부 접합(102)이 전부 혹은 거의 대부분이 노출될 수 있는 깊이를 가질 수 있다.
도 4l을 참조하면, 제1 홀(109)의 내측벽 상에 가령 실리콘산화막을 증착하여 백 게이트 절연막(145)을 형성할 수 있다. 백 게이트 절연막(145)은 제1 캡핑 절연막(135)이 리세스되어 일부 잔존하는 제2 트렌치(113)의 내측벽에도 형성될 수 있다. 도면에는 도시의 간결성을 위해 생략되었지만, 백 게이트 절연막(145)은 활성 기둥(110) 및 소자분리막(105)의 상면에도 형성될 수 있다. 이어서, 폴리실리콘이나 금속과 같은 전도체의 증착과 리세스로써 제1 홀(109)을 채우는 백 게이트(154)와 제2 트렌치(113)를 채우는 연장선(152)을 형성할 수 있다. 백 게이트(154)는 수직 채널(110)을 따라 Z 방향으로 수직한 기둥 형태로 형성될 수 있다. 연장선(152)은 X 방향으로 연장되며 Y 방향으로도 연장되어 백 게이트들(152)과 연결될 수 있다. 이에 따라, 연장선(152)은 모든 백 게이트들(154)을 연결시킬 수 있다. 백 게이트(154)와 연장선(152)은 백 게이트 라인(150)을 구성할 수 있다.
도 4m을 참조하면, 실리콘산화막이나 실리콘질화막과 같은 절연체를 증착하여 백 게이트 라인(150)을 덮는 제2 캡핑 절연막(155)을 형성할 수 있다. 그런다음, 활성 기둥(110)의 상면에 불순물을 주입하여 상부 접합(112)을 형성할 수 있다. 상부 접합(112)은 자기정렬적으로 형성될 수 있다. 이로써 활성 기둥(110)은 상부 접합(112)과 하부 접합(102), 그리고 이들(102,112) 사이에 배치된 수직 채널(114)로 구분될 수 있다.
도 4n을 참조하면, 소자분리막(105)을 리세스시켜 복수개의 제2 홀(119)을 형성할 수 있다. 예컨대, 습식 혹은 건식 에칭으로 소자분리막(105)을 제거하여 상부 접합(112) 및 수직 채널(114)을 노출시키는 깊이를 가지는 제2 홀들(119)을 형성할 수 있다. 제2 홀(119)은 하부 접합(102)의 일부를 노출시킬 수 있는 깊이를 가질 수도 있다. 제2 홀(119)의 내측벽에 게이트 절연막(165)을 형성할 수 있다. 예컨대, 실리콘산화막의 증착 혹은 제2 홀(119)에 의해 드러난 활성 기둥(110)을 열산화시켜 게이트 절연막(165)을 형성할 수 있다. 도면에는 도시의 간결성을 위해 생략되었지만, 상부 접합(112)의 상면에도 게이트 절연막(165)이 형성될 수 있다.
도 4o를 참조하면, 전도체의 증착과 패터닝으로 워드라인(170)을 형성할 수 있다. 예컨대, 폴리실리콘이나 금속과 같은 전도체의 증착 및 패터닝으로 제2 홀들(119)을 채우는 Z 방향으로 신장된 수직 게이트들(174)과, 수직 게이트들(174)을 연결하는 X 방향으로 연장된 연장선(172)을 형성할 수 있다. 상기 일련의 과정을 통해 수직 채널 트랜지스터(10)를 형성할 수 있다.
도 4p를 참조하면, 수직 채널 트랜지스터(10)에 전기적으로 연결되는 커패시터(180)를 형성하여 반도체 소자(1)를 형성할 수 있다. 예컨대, 활성 기둥(110)의 상부 접합(112)에 접속하는 콘택 플러그(182)를 형성하고, 콘택 플러그(182)에 접속하는 커패시터(180)를 형성하므로써 디램(DRAM)과 같은 반도체 소자(1)를 형성할 수 있다.
(방법실시예 2)
도 5a 내지 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다. 본 실시예는 도 4a 내지 4p의 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명한다.
도 5a를 참조하면, 도 4a 내지 4k에서 설명한 바와 동일 유사한 공정으로 반도체 기판(200) 상에 X 방향으로 연장되는 소자분리막(205)과 Y 방향으로 연장되는 제2 트렌치(213)를 형성하여 복수개의 활성 기둥(210)을 형성할 수 있다. 그리고, 활성 기둥들(210) 사이에서 Y 방향으로 연장하는 비트라인(220)을 형성한 후 비트라인(220)을 덮는 제1 캡핑 절연막(235)을 형성할 수 있다. 비트라인(220)을 형성하기 이전에 활성 기둥(210)의 하부에 하부 접합(202)을 형성할 수 있다. 제1 캡핑 절연막(235)은 절연체의 증착 및 리세스로써 형성할 수 있는데, 리세스 깊이를 도 4k에서의 경우보다 더 크게 할 수 있다. 제2 트렌치(213)의 내측벽에는 측벽 절연막(215)이 형성될 수 있고, 제1 캡핑 절연막(235)과 함께 리세스될 수 있다.
도 5b를 참조하면, 도 4k 및 4l에서 설명한 바와 동일 유사한 공정으로 소자분리막(205)의 일부들을 리세스하여 제1 홀들(209)을 형성하고, 제1 홀들(209) 및 제2 트렌치(213)의 내측벽들에 백 게이트 절연막(245)을 형성할 수 있다. 그리고, 제1 홀들(209)을 채우는 백 게이트들(254)과 제2 트렌치(213)를 채우는 연장선(252)을 포함하는 백 게이트 라인(250)을 형성할 수 있다. 도 5a에서의 리세스 깊이가 대체로 크므로 연장선(252)은 도 4l에서의 연장선(152)에 비해 더 깊게 형성될 수 있다. 예컨대, 연장선(252)은 하부 접합(202)까지 혹은 그 바로 위까지 수직 연장될 수 있다.
도 5c를 참조하면, 도 4m 내지 4o에서 설명한 바와 동일 유사한 공정으로 제2 캡핑 절연막(255), 상부 접합(212), 워드라인(270)을 형성하여 수직 채널 트랜지스터(20)를 형성할 수 있다. 본 실시예에 의하면, 백 게이트 라인(250)은 백 게이트 절연막(245)의 개재하에 수직 채널(214)의 세 측면들과 접할 수 있고, 이는 도 2a에 자세히 도시되어 있다.
도 5d를 참조하면, 수직 채널 트랜지스터(20)에 전기적으로 연결되는 커패시터(280)를 형성하여 디램(DRAM)과 같은 반도체 소자(2)를 형성할 수 있다. 커패시터(280)는 가령 콘택 플러그(282)의 매개하에 수직 채널 트랜지스터(20)의 상부 접합(212)과 전기적으로 연결될 수 있다.
(방법실시예 3)
도 6a 내지 6d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다. 본 실시예는 도 4a 내지 4p의 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명한다.
도 6a를 참조하면, 도 4a 내지 4k에서 설명한 바와 동일 유사한 공정으로 반도체 기판(300) 상에 X 방향으로 연장되는 소자분리막(305)과 Y 방향으로 연장되는 제2 트렌치(313)를 형성하여 복수개의 활성 기둥(310)을 형성할 수 있다. 그리고, 활성 기둥들(310) 사이에서 Y 방향으로 연장하는 비트라인(320)을 형성한 후 비트라인(320)을 덮는 제1 캡핑 절연막(335)을 형성할 수 있다. 비트라인(320)을 형성하기 이전에 활성 기둥(310)의 하부에 하부 접합(302)을 형성할 수 있다. 제2 트렌치(313)의 내측벽에는 측벽 절연막(315)이 형성될 수 있고, 제1 캡핑 절연막(335)과 함께 리세스될 수 있다.
도 6b를 참조하면, 도 4k에서 설명한 바와 동일 유사한 공정으로 소자분리막들(305)의 일부들을 리세스하여 제1 홀들(309)을 형성할 수 있다. 제1 홀(309)은 도 4k에서의 제1 홀(109)에 비해 얕은 깊이, 가령 활성 기둥(310)의 상부 일부를 노출시킬 수 있는 대체로 얕은 깊이를 가지도록 형성할 수 있다. 본 실시예에 의하면, 제1 홀(309)을 형성하는 에칭 공정의 부담을 줄일 수 있다. 그런다음, 제1 홀들(309)을 채워 활성 기둥들(310)과 직접 접촉하는 바디 콘택들(354)과 제2 트렌치(313)를 채우는 연장선(352)을 포함하는 바디 콘택 라인(350)을 형성할 수 있다.
도 6c를 참조하면, 도 4m 내지 4o에서 설명한 바와 동일 유사한 공정으로 제2 캡핑 절연막(355), 상부 접합(312), 워드라인(370)을 형성하여 수직 채널 트랜지스터(30)를 형성할 수 있다. 본 실시예에 의하면, 바디 콘택 라인(350)은 도 3a에 도시된 바와 같이 수직 채널(314)과 직접 접촉할 수 있다.
도 6d를 참조하면, 수직 채널 트랜지스터(30)에 전기적으로 연결되는 커패시터(380)를 형성하여 디램(DRAM)과 같은 반도체 소자(3)를 형성할 수 있다. 커패시터(380)는 가령 콘택 플러그(382)의 매개하에 수직 채널 트랜지스터(30)의 상부 접합(312)과 전기적으로 연결될 수 있다.
(응용예)
도 7a 및 7b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도이다.
도 7a를 참조하면, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치(1300)가 설명된다. 전자 장치(1300)는 무선통신 장치 예를 들어, 개인 정보 단말기(Personal Digital Assistant), 랩톱 컴퓨터(Laptop Computer), 휴대용 컴퓨터, 웹 태블릿(Web Tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(MP3 Player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(Display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들어 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 7b를 참조하면, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템(Memory System)이 설명된다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address Mapping Table)을 구성할 수 있다. 메모리 소자(1410)는 본 발명의 실시예에 따른 반도체 소자를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판으로부터 수직 신장되는 복수개의 활성 기둥들을 형성하고;
    상기 복수개의 활성 기둥들 사이에서 제1 방향으로 신장되는 복수개의 비트라인들을 형성하고;
    상기 복수개의 활성 기둥들의 제1 측면들 상에 배치되는 복수개의 게이트들을 포함하며, 상기 제1 방향과 교차하는 제2 방향으로 신장되는 복수개의 워드라인들을 형성하고; 그리고
    상기 제1 측면들과 반대되는 상기 복수개의 활성 기둥들의 제2 측면들 상에 배치되는 복수개의 도전체들과, 상기 복수개의 도전체들을 연결하는 연장선을 포함하는 도전체 라인을 형성하는 것을 포함하되,
    상기 활성 기둥들의 각각은:
    상기 활성 기둥들의 상기 각각의 상부 및 하부에 각각 형성되는 상부 접합 및 하부 접합; 및
    상기 상부 및 하부 접합들 사이에 형성되는 수직 채널을 포함하며,
    상기 상부 및 하부 접합들은 제1 도전형을 갖고,
    상기 수직 채널 및 상기 기판은 상기 제1 도전형과 다른 제2 도전형을 갖고,
    상기 복수 개의 게이트들의 각각은 상기 수직 채널을 채널로 활용하는 제1 전계효과 트랜지스터를 구성하고,
    상기 복수 개의 도전체들의 각각은 상기 하부 접합을 채널로 활용하는 제2 전계효과 트랜지스터를 구성하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 도전체 라인을 형성하는 것은:
    상기 복수개의 활성 기둥들의 상기 제2 측면들과 이격된 상기 복수개의 도전체들을 형성하고; 그리고
    상기 복수개의 활성 기둥들과 이격된 상기 연장선을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 도전체와 상기 활성 기둥의 상기 제2 측면 사이에 절연막을 형성하는 것을 더 포함하고, 상기 절연막은 상기 연장선과 상기 활성 기둥 사이로 연장되는 반도체 소자의 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 복수개의 도전체들과 상기 연장선은 동시에 형성되는 반도체 소자의 제조방법.
  6. 기판으로부터 수직한 수직 채널을 포함하는 복수개의 활성 기둥들:
    상기 복수개의 활성 기둥들과 이격 배치되어 복수개의 제1 전계효과 트랜지스터들을 구성하는 복수개의 게이트들을 포함하는 복수개의 워드라인들;
    상기 복수개의 워드라인들과 교차하는 복수개의 비트라인들; 및
    상기 복수개의 활성 기둥들을 사이에 두고 상기 복수개의 게이트들과 대향하는 복수개의 도전체들과, 상기 복수개의 도전체들을 서로 연결하는 연장선을 포함하는 도전체 라인을 포함하되,
    상기 활성 기둥들의 각각은 상기 활성 기둥들의 상기 각각의 상부 및 하부에 각각 제공되는 상부 접합 및 하부 접합을 포함하고,
    상기 수직 채널은 상기 상부 접합 및 상기 하부 접합 사이에 제공되고,
    상기 상부 및 하부 접합들은 제1 도전형을 갖고,
    상기 수직 채널 및 상기 기판은 상기 제1 도전형과 다른 제2 도전형을 갖고,
    상기 복수 개의 게이트들의 각각은 상기 수직 채널을 채널로 활용하는 제1 전계효과 트랜지스터를 구성하고,
    상기 복수 개의 도전체들의 각각은 상기 하부 접합을 채널로 활용하는 제2 전계효과 트랜지스터를 구성하는 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트는 상기 활성 기둥의 일측면 상에 이격 배치되고, 상기 도전체는 상기 일측면과 반대되는 상기 활성 기둥의 타측면에 이격 배치된 백 게이트를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 도전체 라인은 절연막의 개재하에 상기 활성 기둥의 타측면에 접하거나, 혹은 상기 절연막의 개재하에 상기 일측면을 제외한 상기 활성 기둥의 다른 측면들과 접하는 반도체 소자.
  9. 삭제
  10. 삭제
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