JP2015041661A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化を防止する。【解決手段】半導体装置1aは、半導体基板2の主面に活性領域KのX'方向の中央を通過するように形成された第1の溝T1のX方向の中央領域のうち活性領域Kの内側に相当する領域に形成されたビット線コンタクトプラグ5と、第1の溝T1のX'方向の中央領域のうち活性領域Kの外側に相当する領域に形成された絶縁膜6と、第1の溝T1内に配置される第2の溝T2の内部にゲート絶縁膜7を介して埋設された第1のワード線WL1と、第1の溝T1内に配置される第3の溝T3の内部にゲート絶縁膜7を介して埋設された第2のワード線WL2と、第1の溝T1の底面を覆うように配置され、ビット線コンタクトプラグ5と電気的に接続される不純物拡散層4とを備える。【選択図】図1
Description
本発明は半導体装置及びその製造方法に関し、特に、埋め込みゲート構造を有する半導体装置及びその製造方法に関する。
DRAM(Dynamic Random Access Memory)などの半導体装置には、セルトランジスタのゲート電極(ワード線)がトレンチ内に埋設された、いわゆる埋め込みゲート構造を有するものがある。特許文献1〜4及び非特許文献1には、埋め込みゲート構造を有する半導体装置の例が開示されている。
埋め込みゲート構造を有する半導体装置では、通常、それぞれビット線方向に長くワード線方向に短い形状を有する活性領域が、半導体基板の主面にマトリクス状に配置される。各活性領域は、半導体基板の主面に設けた素子分離領域によって区画される。1つの活性領域内には、2つのメモリセル(セルトランジスタ及びセルキャパシタ)が形成される。
T.Schloesser et al.、「A 6F2 Buried Wordline DRAM Cell for 40nm and Beyond」、IEDM Tech. Dig.、2008年、p.809
しかしながら、埋め込みゲート構造を有する半導体装置において上記のように1つの活性領域内に2つのメモリセルを形成すると、これらのセルトランジスタの間で干渉が発生し、その結果としてメモリセルのリテンション特性が悪化してしまう場合がある。以下、詳しく説明する。
1つの活性領域内に形成された2つのセルトランジスタの一方に対してアクセス動作(リード動作又はライト動作)を行う場合、そのセルトランジスタに対応するワード線の電位をローレベルからハイレベルに上昇させることになる。こうしてワード線の電位が上昇すると、それに応じて他方のセルトランジスタのチャネルの静電ポテンシャルが増加する。その結果、他方のセルトランジスタのしきい値電圧が低下し、リーク電流が増加するので、他方のセルトランジスタに対応するメモリセルのリテンション特性が悪化することになる。
一方のセルトランジスタに対応するワード線の電位上昇に伴う他方のセルトランジスタのチャネルの静電ポテンシャルの増加は、ワード線間隔が狭いほど顕著になる。近年の半導体装置の小型化に伴ってワード線間隔が狭くなっていることから、セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化を防止することが急務となっている。
なお、上記の問題を解決し、メモリセルのリテンション特性を改善するためのひとつの方法として、ASC(ASymmetric Channel doping)という方法が知られている。これは、ビット線コンタクトプラグ側のP/N接合部に対してP型の不純物をポケット状にドーピングすることによって、セルトランジスタのしきい値電圧の低下を防止するものである。しかしながら、このASCを微細化が進展した半導体装置に適用すると、ドーピングしたP型の不純物がストレージノード側のP/N接合部にも導入されてしまい、その結果、このP/N接合部におけるリーク電流が増加してしまうという別の問題が発生する。
本発明の一側面による半導体装置は、半導体基板の主面に埋設され、第1の方向に延在する活性領域を区画する素子分離用絶縁膜と、前記主面に前記活性領域の前記第1の方向の中央を通過するように形成された第1の溝のうち、前記活性領域の内側に相当する領域の前記第1の方向の中央に形成されたビット線コンタクトプラグと、前記第1の溝のうち、前記活性領域の外側に相当する領域の前記第1の方向の中央に形成された絶縁膜と、前記第1の溝の延在方向の第1の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第2の溝の内部にゲート絶縁膜を介して埋設された第1のワード線と、前記第1の溝の前記第1の内側面と対向する第2の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第3の溝の内部にゲート絶縁膜を介して埋設された第2のワード線と、前記第1の溝の底面を覆うように配置され、前記ビット線コンタクトプラグと電気的に接続される第1の不純物拡散層と、前記活性領域のうち前記第1の内側面と前記素子分離用絶縁膜との間の領域に配置される第2の不純物拡散層と、前記活性領域のうち前記第2の内側面と前記素子分離用絶縁膜との間の領域に配置される第3の不純物拡散層と、前記主面の上方に配置され、下面で前記ビット線コンタクトプラグと電気的に接続されるビット線とを備えることを特徴とする。
本発明の一側面による半導体装置の製造方法は、半導体基板の主面に素子分離溝を形成することにより、前記素子分離溝の形成領域からなる素子分離領域と、該素子分離領域に囲まれた活性領域とを前記主面に区画する工程と、前記素子分離溝を第1の絶縁膜で埋設する工程と、前記活性領域から前記素子分離領域にわたって延在し、互いに対向して前記主面より下方に延在する第1及び第2の内側面を有し、前記主面からの深さが前記素子分離溝より浅い第1の溝を形成する工程と、前記第1及び第2の内側面のそれぞれに第2の絶縁膜からなる第1及び第2の側壁を形成する工程と、前記第1及び第2の側壁によって挟まれた領域に第1の導電膜を埋め込む工程と、前記第1の導電膜のうち前記素子分離領域内に形成された第1の部分を除去する工程とを備えることを特徴とする。
本発明によれば、活性領域内に、第1のワード線を制御電極、第1の不純物拡散層を一方の被制御電極、第2の不純物拡散層を他方の被制御電極とし、第1の内側面にチャネルが形成される第1のセルトランジスタと、第2のワード線を制御電極、第1の不純物拡散層を一方の被制御電極、第3の不純物拡散層を他方の被制御電極とし、第2の内側面にチャネルが形成される第2のセルトランジスタとが形成される。そして本発明によれば、ビット線コンタクトプラグと電気的に接続される第1の不純物拡散層が第1の溝の底面を覆うように配置されているので、一方のセルトランジスタに対応するワード線の電位上昇に伴う他方のセルトランジスタのチャネルの静電ポテンシャルの増加が抑制される。したがって、本発明によれば、セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化が防止される。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
本発明の第1の実施の形態による半導体装置1aはDRAMとして機能させるものであり、図1(a)〜(c)に示すように、マトリクス状に配置された複数の活性領域Kを有して構成される。これらの活性領域Kは、半導体基板2の主面に埋設された高さd4の素子分離用絶縁膜3により区画される。なお、高さd4は、素子分離用絶縁膜3の底面から半導体基板2の主面までの距離である。各活性領域Kは、X方向に対して傾斜したX'方向(第1の方向)に延在するように区画されており、その具体的な形状は、Y方向(第2の方向)に平行な2辺と、X'方向に平行な2辺とによって形成される平行四辺形とされている。
図1(a)に示した各活性領域Kは、それぞれ2つのメモリセルを形成するための領域である。したがって、図1(a)には、DRAMのメモリセル領域が示されている。なお、図1(a)にはメモリセル領域の一部分のみを示している。また、実際の半導体装置1aは、メモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域も有しているが、本実施の形態では図示を省略している。
半導体基板2の主面には、活性領域KのY方向の列ごとに1つずつの第1の溝T1が形成される。各第1の溝T1は、Y方向に延在するように形成されており、対応する各活性領域KのX'方向の中央を通過している。各第1の溝T1の深さd1(底面から半導体基板2の主面までの距離)は、図1(b)に示すように、素子分離用絶縁膜3の高さd4より小さい値に設定される。
第1の溝T1のX'方向の中央領域のうち、各活性領域Kの内側に相当する領域には、図1(c)に示すように、導電膜であるビット線コンタクトプラグ5が形成される。また、第1の溝T1のX'方向の中央領域のうち、各活性領域Kの外側に相当する領域には、図1(c)に示すように、シリコン酸化膜である絶縁膜6が形成される。ビット線コンタクトプラグ5及び絶縁膜6の上面は、半導体基板2の主面と同一の平面を構成している。
ビット線コンタクトプラグ5は、後述するビット線BLと、後述する不純物拡散層4とを接続する役割を果たす導電体である。絶縁膜6は、各活性領域Kに形成されるビット線コンタクトプラグ5を電気的に分離する役割を果たしている。ビット線コンタクトプラグ5及び絶縁膜6の高さd2(底面から半導体基板2の主面までの距離)は、図1(b)に示すように、第1の溝T1の深さd1より大きい値に設定される。したがって、ビット線コンタクトプラグ5及び絶縁膜6の底面は、第1の溝T1の底面よりも深い位置にある。
第1の溝T1は、図1(b)に示すように、それぞれ延在方向の側面である第1及び第2の内側面S1,S2を有している。第1及び第2の内側面S1,S2はX方向で互いに対向し、それぞれ半導体基板2の主面の下方をY方向に延在している。第1の溝T1の内部には、第1の内側面S1とビット線コンタクトプラグ5及び絶縁膜6とによって区画される第2の溝T2と、第2の内側面S2とビット線コンタクトプラグ5及び絶縁膜6とによって区画される第3の溝T3とが配置される。
第2の溝T2の内部には、第1のワード線WL1が形成される。同様に、第3の溝T3の内部には、第2のワード線WL2が形成される。なお、これらの符号「WL1」「WL2」の末尾に付した下付き文字「1」「2」は、1つの活性領域Kに対応する2つのメモリセルそれぞれに対応する構成を区別するために付しているものである。以下の説明でこれらを区別する必要のない場合には、下付き文字「1」「2」を付けずに言及する場合がある。
各ワード線WLは、対応する溝の内部にゲート絶縁膜7を介して埋設された導電膜8によって構成される。ワード線WLの上面は半導体基板2の主面より低い位置にあり、シリコン窒化膜であるキャップ絶縁膜9によって覆われている。キャップ絶縁膜9は、第2及び第3の溝T2,T3の上部を埋めるように形成されている。
半導体基板2のうち第1の溝T1の底面にあたる領域には、不純物拡散層4(第1の不純物拡散層)が形成される。不純物拡散層4は、第1の溝T1の底面にN型の不純物をイオン注入することによって形成されるが、結果的に見ると、第1の溝T1の底面を覆うように形成されている。不純物拡散層4の深さd3(底面から半導体基板2の主面までの距離)は、図1(b)に示すように、ビット線コンタクトプラグ5及び絶縁膜6の高さd2より大きい値に設定される。したがって、不純物拡散層4の底面は、ビット線コンタクトプラグ5及び絶縁膜6の底面よりも深い位置にある。ただし、d3は、d2と同じ値に設定してもよいし、d2より小さい値に設定してもよい。なお、後述する第2の実施の形態では、d3がd2より小さい例を取り上げる。不純物拡散層4とビット線コンタクトプラグ5とは直接接触しており、これにより互いに電気的に接続されている。
各活性領域Kのうち、第1の内側面S1と素子分離用絶縁膜3との間の領域には、不純物拡散層10(第2の不純物拡散層)が形成される。同様に、各活性領域Kのうち、第2の内側面S2と素子分離用絶縁膜3との間の領域にも、不純物拡散層10(第3の不純物拡散層)が形成される。不純物拡散層10は、半導体基板2の主面にN型の不純物イオンを注入することによって形成される。
半導体基板2の主面の上方には、活性領域KのX'方向の列ごとに1本ずつのビット線BLが形成される。ビット線BLは、図1(b)に示すように半導体基板2の主面に接して形成されており、図1(a)に示すように、対応する各活性領域KのX'方向の中央部を通過している。この部分には、上述したようにビット線コンタクトプラグ5が形成されていることから、各ビット線BLは、対応する各活性領域K内のビット線コンタクトプラグ5と接触している。これにより、各ビット線BLは、対応する各活性領域K内の不純物拡散層4と電気的に接続されている。
ビット線BLの上面は、シリコン窒化膜である絶縁膜21によって覆われている。また、ビット線BL及び絶縁膜21の側面は、サイドウォール形状のシリコン窒化膜である絶縁膜22によって覆われている。半導体基板2の主面にはシリコン酸化膜である層間絶縁膜23が形成されており、絶縁膜21の上面、絶縁膜22の側面、並びに、半導体基板2の主面のうちビット線BL、絶縁膜21、及び絶縁膜22のいずれもが形成されていない部分は、この層間絶縁膜23によって覆われている。層間絶縁膜23の上面は、平坦化されている。
層間絶縁膜23の上面には、シリコン窒化膜であるエッチトングストッパー膜25が形成され、その上側には、不純物拡散層10ごとのセルキャパシタCが形成される。セルキャパシタCは、図1(b)に示すように、セルキャパシタCごとに設けられる下部電極30と、各セルキャパシタCに共通に設けられる上部電極32と、下部電極30と上部電極32の間に設けられる容量絶縁膜31とによって構成される。
下部電極30は有底円筒型の導電膜である。下部電極30の下端はエッチトングストッパー膜25を貫通しており、層間絶縁膜23を貫通する導電膜であるストレージノードコンタクトプラグ24の上端と接している。ストレージノードコンタクトプラグ24も不純物拡散層10ごとに設けられ、下面で対応する不純物拡散層10と接触している。したがって、下部電極30は、対応する不純物拡散層10と電気的に接続されている。
上部電極32の上面には、シリコン酸化膜である層間絶縁膜33が形成される。層間絶縁膜33の上面には配線35が形成されており、上部電極32と配線35とは、層間絶縁膜33を貫通するスルーホール導体34によって互いに電気的に接続されている。
次に、以上の構成を有する半導体装置1aの動作について説明する。
上述したように、各活性領域Kには2つずつメモリセルが形成される。以下、1つの活性領域Kに着目して説明することとし、この活性領域Kに含まれる2つのメモリセルを第1及び第2のメモリセルと称する。第1のメモリセルは第1のセルトランジスタと第1のセルキャパシタとを含んで構成され、第2のメモリセルは第2のセルトランジスタと第2のセルキャパシタとを含んで構成される。
第1のセルトランジスタのゲート電極は、ワード線WL1(第1のワード線)によって構成される。また、第1のセルトランジスタのソース/ドレインは、第1の溝T1の底面を覆う不純物拡散層4(第1の不純物拡散層)と、第1の内側面S1と素子分離用絶縁膜3との間に形成される不純物拡散層10(第2の不純物拡散層)とによって構成される。第1のセルトランジスタのチャネルは、第1の内側面S1に沿って形成される。
第1のセルキャパシタは、対応する不純物拡散層10(第2の不純物拡散層)と電気的に接続される下部電極30を下部電極とするセルキャパシタCによって構成される。
第2のセルトランジスタのゲート電極は、ワード線WL2(第2のワード線)によって構成される。また、第2のセルトランジスタのソース/ドレインは、第1の溝T1の底面を覆う不純物拡散層4(第1の不純物拡散層)と、第2の内側面S2と素子分離用絶縁膜3との間に形成される不純物拡散層10(第3の不純物拡散層)とによって構成される。第2のセルトランジスタのチャネルは、第2の内側面S2に沿って形成される。
第2のセルキャパシタは、対応する不純物拡散層10(第3の不純物拡散層)と電気的に接続される下部電極30を下部電極とするセルキャパシタCによって構成される。
例えば第1のメモリセルに対するアクセス動作を行う場合、図示しないコントローラは、初めにワード線WL1の電位レベルをローレベル(電源電位Vkk)からハイレベル(電源電位Vpp)に上げる。これにより、第1のセルトランジスタがオン状態となり、対応する下部電極30と対応するビット線BLとが、互いに接続された状態となる。この状態で、例えばライト動作の場合には、コントローラがビット線BLの電位をライトデータに応じて制御することにより、第1のセルキャパシタにライトデータに応じた情報が書き込まれる。また、リード動作の場合には、第1のセルキャパシタに記憶されるデータに応じた電位がビット線BLに現れ、図示しないセンスアンプによって増幅されたうえで、図示しないリードライトバスに出力される。コントローラは、こうして出力されるデータをリードデータとして取得する。
本実施の形態による半導体装置1aでは、上記のようにしてワード線WL1の電位レベルを上げたとしても、第2のセルトランジスタにおけるリーク電流の増加は無視してよいレベルに抑えられる。これは、ビット線コンタクトプラグ5と電気的に接続される不純物拡散層4を、第1の溝T1の底面を覆うように配置したことによって奏される効果である。すなわち、このような不純物拡散層4を設けることによってセルトランジスタ間の電荷の移動が妨げられるので、半導体装置1aでは、ワード線WL1の電位レベルを上げたとしても、第2のセルトランジスタのチャネルの静電ポテンシャルはほとんど変化しない。したがって、第2のセルトランジスタのしきい値電圧の低下が抑制されるので、第2のセルトランジスタにおけるリーク電流の増加も抑制されることになる。
以上の効果は、ワード線WL2の電位レベルを上げた場合についても同様である。したがって、半導体装置1aによれば、1つの活性領域K内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことが、好適に防止されていると言える。
また、半導体装置1aでは、以上のような効果を、不純物拡散層4を第1の溝T1の底面を覆うように配置することによって得ている。つまり、上述したASCのようにP/N接合部にP型の不純物をドーピングしなくてよいため、半導体装置1aによれば、ドーピングした不純物によってP/N接合部におけるリーク電流が増加してしまうことも防止される。
半導体装置1aによって奏される効果について、図2を参照して比較例と比較しながら、再度詳しく説明する。なお、図2に示した「E」は半導体装置1aに関するデータであり、「C」は比較例によるデータである。この場合の比較例としては、図16に示す半導体装置100を用いた。図16と図1とを比較すると理解されるように、半導体装置100は、不純物拡散層4及びビット線コンタクトプラグ5を備えず、その代わりに第2の溝T2と第3の溝T3との間に不純物拡散層11を備える点で、半導体装置1aと異なっている。
まず図2(a)に示すように、半導体装置1aでは、隣接するセルトランジスタに対応するワード線の電位をローレベルからハイレベルに変化させたときのセルトランジスタのしきい値電圧Vt1の変化量Δ|Vt1|が、半導体装置100に比べて大幅に低下している。このように、半導体装置1aによれば、隣接するセルトランジスタの電位上昇によるセルトランジスタのしきい値電圧の低下が抑制される。
次に図2(b)に示すように、ワード線の間隔WL−picthが小さくなると、半導体装置100ではしきい値電圧Vt1の変化量Δ|Vt1|が急激に大きくなるが、半導体装置1aでは、しきい値電圧Vt1の変化量Δ|Vt1|の増大が抑えられている。このことは、半導体装置1aは、比較例に比べて小型化できるということを意味する。これも、半導体装置1aによって奏される効果である。
次に図2(c)に示すように、半導体装置1aでは、半導体装置100に比べて、いわゆるサブスレッショルド特性が改善されている。すなわち、ゲート電位Vgの変化に対するドレイン電流Idの変化量が大きくなっている。また、ドレイン電流Idの値自体も比較例に比べて大きくなっている。これらも、半導体装置1aによって奏される効果である。
以上説明したように、本実施の形態による半導体装置1aによれば、1つの活性領域K内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことを、好適に防止することが可能になる。また、サブスレッショルド特性が改善されており、かつ、大きなドレイン電流Idを流すことのできるセルトランジスタを有し、さらに小型化にも適した半導体装置を提供することが可能になる。
次に、本実施の形態による半導体装置1aの製造方法について、図3〜図14を参照しながら詳しく説明する。
初めに、図3に示すように、シリコンである半導体基板2の主面に深さd4の素子分離溝を形成し、その内部に素子分離用絶縁膜3(第1の絶縁膜)を埋め込む。これにより、半導体基板2の主面に、素子分離溝の形成領域(素子分離用絶縁膜3の形成領域)からなる素子分離領域と、該素子分離領域に囲まれた活性領域Kとが区画される。
素子分離領域の形成は、STI(Shallow Trench Isolation)及びNF(Normal Field)によって行えばよい。具体的に説明すると、まず初めにフォトリソグラフィ法及びエッチングを用いて、半導体基板2の主面に素子分離溝を設ける。そして、全面にシリコン酸化膜を成膜して平坦化を行うことにより、素子分離溝の内部にのみシリコン酸化膜を残す。こうして、素子分離溝内に素子分離用絶縁膜3が埋め込まれた構成が完成する。なお、素子分離用絶縁膜3として、例えばシリコン窒化膜とシリコン酸化膜の積層膜を用いてもよい。
次に、半導体基板2の主面にパッド酸化膜40及びシリコン窒化膜41を順次成膜し、フォトリソグラフィ法及びエッチングを用いて、これらを第1の溝T1の形状にパターニングする。そして、シリコン窒化膜41をマスクとして半導体基板2及び素子分離用絶縁膜3を等速でエッチングすることにより、素子分離溝より浅い第1の溝T1を形成する。なお、シリコン窒化膜41の膜厚については、ワード線WLの幅及び高さ及びビット線コンタクトプラグ5の幅及び高さを考慮して最適値を選択すればよい。
続いて、洗浄を行った後、例えば5nm厚のシリコン酸化膜である絶縁膜42を形成する。そして、この絶縁膜42を通して、第1の溝T1の底面にN型の不純物イオンを注入する。これにより、第1の溝T1の底面を覆う不純物拡散層4aが形成される。この工程で注入する不純物イオンはヒ素(As)とすることが好ましく、イオン注入は、加速エネルギーを20keV、ドーズ量を5×1014/cm2として行うことが好ましい。
次に、図4に示すように、第1の溝T1の延在方向の第1及び第2の内側面S1,S2を覆うサイドウォール絶縁膜43(第1及び第2の側壁)を形成する。具体的には、全面にシリコン窒化膜(第2の絶縁膜)を成膜し、エッチバックを行うことにより、サイドウォール絶縁膜43を形成する。
サイドウォール絶縁膜43を形成するためのエッチバックでは、第1の溝T1の底面が露出した後にも、所定時間にわたってエッチバックを継続する。これにより、第1の溝T1の底面に露出した絶縁膜42及び半導体基板2がエッチングされ、第1の溝T1の底面に凹部が形成される。その後、洗浄を行い、第1の溝T1の底面に再度N型の不純物イオンを注入する。この工程におけるイオン注入では、ドーズ量5×1014/cm2のヒ素(As)を20keVの加速エネルギーで注入するとともに、ドーズ量1×1015/cm2のリン(P)を5keVの加速エネルギーで注入することが好ましい。この再度のイオン注入を経て、第1の溝T1の底面を覆う不純物拡散層4が形成される。
次に、ここまでの工程で表面に自然形成されたシリコン酸化膜を除去した後、シリコンの表面が酸化されない雰囲気中で、不純物ドープポリシリコン膜(DOPOS:As-Doped Polysilicon)膜(第1の導電膜)を成膜する。なお、この不純物ドープポリシリコン膜にドープする不純物としては、ヒ素又はリンが好適である。そして、エッチバック又はCMP(Chemical Mechanical Polishing)を行うことにより、第1の溝T1内のサイドウォール絶縁膜43によって挟まれた領域(底面に形成した凹部の内部を含む)にビット線コンタクトプラグ5が埋め込まれた状態を得る。なお、この時点で、RTA(Rapid Thermal Anneal)を行うことによって注入した不純物イオンを活性化してもよい。
次に、シリコン窒化膜をウエットエッチングによりエッチングし、さらに、ビット線コンタクトプラグ5を構成する不純物ドープポリシリコン膜をパッド酸化膜40とともにエッチバックすることにより、図5に示すように、半導体基板2の主面のレベルで表面を平坦化する。そして、再度全面にシリコン窒化膜を成膜し、パターニングを行うことで、図6に示すように、各活性領域Kと、素子分離用絶縁膜3のうちX'方向に隣接する2つの活性領域Kの間に形成された部分とを覆い、その他の領域に形成された素子分離用絶縁膜3を露出させるマスクパターン44を形成する。こうして形成されたマスクパターン44は、第1の溝T1と交差する開口部を有するマスクパターンとなる。この開口部の底面には、ビット線コンタクトプラグ5を構成する不純物ドープポリシリコン膜のうち素子分離領域内に形成された部分(第1の部分)が露出する。ビット線コンタクトプラグ5を構成する不純物ドープポリシリコン膜のうち活性領域K内に形成された部分(第2の部分)は、マスクパターン44によって覆われた状態となる。
続いて、マスクパターン44をマスクとして不純物ドープポリシリコン膜を選択的にエッチングすることにより、図7に示すように、ビット線コンタクトプラグ5のうち素子分離領域内に形成された部分(第1の部分)を除去する。これにより、ビット線コンタクトプラグ5は、活性領域Kごとの部分に分離される。その後、全面にシリコン酸化膜を成膜し、シリコン窒化膜であるマスクパターン44の上面が露出する程度まで平坦化することにより、図8に示すように、ビット線コンタクトプラグ5の一部除去によってできた孔部にシリコン酸化膜である絶縁膜6が埋め込まれた状態を得る。
次に、図9に示すように、半導体基板2の主面が露出する程度までシリコン窒化膜及びシリコン酸化膜のエッチバックを行う。そして、さらにシリコン窒化膜のウエットエッチングを行うとともに、第1の溝T1内に残る絶縁膜42の除去も行い、洗浄を行う。これにより、図10に示すように、第1の溝T1の内部に、第1の内側面S1に接する第2の溝T2と、第2の内側面S2に接する第3の溝T3とが形成される。
次に、熱酸化を行うことによって、図11に示すように、半導体基板2の露出面(不純物拡散層4が形成されている部分を含む)及びビット線コンタクトプラグ5の露出面に、ゲート絶縁膜7(第3の絶縁膜)を形成する。
ゲート絶縁膜7を形成した後には、導電膜を成膜してエッチバックを行うことにより、図12に示すように、第2の溝T2の内部にワード線WL1を埋め込むとともに、前記第3の溝T3の内部にワード線WL2を埋め込む。この工程でのエッチバックは、ワード線WLの上面の位置が半導体基板2の主面より低い位置となるように行う。その後、シリコン窒化膜を成膜してエッチバックを行うことにより、図13に示すように、第2及び第3の溝T2,T3それぞれの上部に、ワード線WLの上面を覆うキャップ絶縁膜9を埋設する。
次に、ゲート絶縁膜7のうち半導体基板2の上面に形成された部分を通して、各活性領域KのX'方向の両端に、N型の不純物イオンを注入する。これにより、図13に示すように、不純物拡散層10が形成される。
続いて、不純物拡散層10及びビット線コンタクトプラグ5が露出する程度まで、CMPによる平坦化を行う。これにより、図14に示すように、ゲート絶縁膜7のうち半導体基板2の主面に形成された部分が除去される。
その後は、図1に示したようにビット線BL、セルキャパシタCを作製することにより、半導体装置1aが完成する。図2を参照しながら具体的に説明すると、まず初めに、チタンやタングステンなどの導電性材料と、シリコン窒化膜とを順次成膜し、フォトリソグラフィ法を用いて、これらをビット線BLのパターンに加工する。これにより、ビット線BL及び絶縁膜21が形成される。その後、シリコン窒化膜を全面に成膜し、エッチバックを行うことにより、ビット線BL及び絶縁膜21の側面を覆う絶縁膜22を形成する。
次に、シリコン酸化膜を成膜し、CMPによって平坦化することにより、層間絶縁膜23を形成する。そして、層間絶縁膜23を貫通するストレージノードコンタクトプラグ24を設け、さらに下部電極30、容量絶縁膜31、及び上部電極32からなるセルキャパシタCなどを形成することにより、図1に示した構造を有する半導体装置1aが完成する。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ビット線コンタクトプラグと電気的に接続される第1の不純物拡散層が、第1の溝T1の底面を覆うように配置された構成を有する半導体装置1aの製造が可能になる。
次に、本発明の第1の実施の形態による半導体装置1bについて、図15を参照しながら説明する。
図15と図1とを比較すると理解されるように、半導体装置1bは、ビット線コンタクトプラグ5がより深いところまで延在している点で、半導体装置1aと相違する。その他の点では半導体装置1aと同様であるので、以下、相違点に着目して説明する。
半導体装置1bでは、ビット線コンタクトプラグ5及び絶縁膜6の高さd2が、素子分離用絶縁膜3の高さd4と同じ値に設定される。このようにビット線コンタクトプラグ5を深い位置まで形成することで、セルトランジスタ間の電荷の移動をより確実に妨ぐことが可能になるので、半導体装置1bによれば、1つの活性領域K内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことが、より効果的に防止される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では、素子分離溝に素子分離用絶縁膜3を埋め込むことによって素子分離を実現したが、ダミーワード線を埋め込むことによって素子分離を実現してもよい。また、フィールドシールド素子分離構造を用いて素子分離を実現することも可能である。
1a,1b 半導体装置
2 半導体基板
3 素子分離用絶縁膜
4,4a,10 不純物拡散層
5 ビット線コンタクトプラグ
6,21,22,42 絶縁膜
7 ゲート絶縁膜
8 導電膜
9 キャップ絶縁膜
23,33 層間絶縁膜
24 ストレージノードコンタクトプラグ
25 エッチトングストッパー膜
30 下部電極
31 容量絶縁膜
32 上部電極
34 スルーホール導体
35 配線
40 パッド酸化膜
41 シリコン窒化膜
43 サイドウォール絶縁膜
44 マスクパターン
BL ビット線
C セルキャパシタ
K 活性領域
S1 第1の内側面
S2 第2の内側面
T1 第1の溝
T2 第2の溝
T3 第3の溝
WL ワード線
2 半導体基板
3 素子分離用絶縁膜
4,4a,10 不純物拡散層
5 ビット線コンタクトプラグ
6,21,22,42 絶縁膜
7 ゲート絶縁膜
8 導電膜
9 キャップ絶縁膜
23,33 層間絶縁膜
24 ストレージノードコンタクトプラグ
25 エッチトングストッパー膜
30 下部電極
31 容量絶縁膜
32 上部電極
34 スルーホール導体
35 配線
40 パッド酸化膜
41 シリコン窒化膜
43 サイドウォール絶縁膜
44 マスクパターン
BL ビット線
C セルキャパシタ
K 活性領域
S1 第1の内側面
S2 第2の内側面
T1 第1の溝
T2 第2の溝
T3 第3の溝
WL ワード線
Claims (11)
- 半導体基板の主面に埋設され、第1の方向に延在する活性領域を区画する素子分離用絶縁膜と、
前記主面に前記活性領域の前記第1の方向の中央を通過するように形成された第1の溝の前記第1の方向の中央領域のうち、前記活性領域の内側に相当する領域に形成されたビット線コンタクトプラグと、
前記第1の溝の前記第1の方向の中央領域のうち、前記活性領域の外側に相当する領域に形成された絶縁膜と、
前記第1の溝の延在方向の第1の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第2の溝の内部にゲート絶縁膜を介して埋設された第1のワード線と、
前記第1の溝の前記第1の内側面と対向する第2の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第3の溝の内部にゲート絶縁膜を介して埋設された第2のワード線と、
前記第1の溝の底面を覆うように配置され、前記ビット線コンタクトプラグと電気的に接続される第1の不純物拡散層と、
前記活性領域のうち前記第1の内側面と前記素子分離用絶縁膜との間の領域に配置される第2の不純物拡散層と、
前記活性領域のうち前記第2の内側面と前記素子分離用絶縁膜との間の領域に配置される第3の不純物拡散層と、
前記主面の上方に配置され、下面で前記ビット線コンタクトプラグと電気的に接続されるビット線と
を備えることを特徴とする半導体装置。 - 前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記第1の溝の底面から前記主面までの距離に比べて長い
ことを特徴とする請求項1に記載の半導体装置。 - 前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記素子分離用絶縁膜の底面から前記主面までの距離に比べて短い
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記素子分離用絶縁膜の底面から前記主面までの距離に等しい
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記主面の上方に配置され、前記第2の不純物拡散層と電気的に接続される第1のセルキャパシタと、
前記主面の上方に配置され、前記第3の不純物拡散層と電気的に接続される第2のセルキャパシタと
をさらに備えることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 半導体基板の主面に素子分離溝を形成することにより、前記素子分離溝の形成領域からなる素子分離領域と、該素子分離領域に囲まれた活性領域とを前記主面に区画する工程と、
前記素子分離溝を第1の絶縁膜で埋設する工程と、
前記活性領域から前記素子分離領域にわたって延在し、互いに対向して前記主面より下方に延在する第1及び第2の内側面を有し、前記主面からの深さが前記素子分離溝より浅い第1の溝を形成する工程と、
前記第1及び第2の内側面のそれぞれに第2の絶縁膜からなる第1及び第2の側壁を形成する工程と、
前記第1及び第2の側壁によって挟まれた領域に第1の導電膜を埋め込む工程と、
前記第1の導電膜のうち前記素子分離領域内に形成された第1の部分を除去する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記第1の部分を除去する工程では、少なくとも前記第1の導電膜のうち前記活性領域内に形成された第2の部分を覆う一方、少なくとも前記第1の部分を露出させるマスクパターンをマスクとするエッチングを行うことによって、前記第1の部分を除去する
ことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記マスクパターンは前記第1の溝と交差する開口部を有し、前記第1の部分は前記開口部の底面に露出する
ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記第1及び第2の側壁を形成する工程は、前記第2の絶縁膜を成膜した後、該第2の絶縁膜をエッチバックすることにより行い、
前記第2の絶縁膜の前記エッチバックにおいて前記第1の溝の底面に位置する前記半導体基板もエッチングすることにより、前記第1の導電膜の底面を前記第1の溝の底面より深い位置に設ける
ことを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置の製造方法。 - 前記第1の溝を形成した後、前記第1の溝の底面に第1の不純物拡散層を形成する工程
をさらに備えることを特徴とする請求項6乃至9のいずれか一項に記載の半導体装置の製造方法。 - 前記第1及び第2の側壁を除去することにより、前記第1の溝の内部に、前記第1の内側面に接する第2の溝、及び、前記第2の内側面に接する第3の溝を形成する工程と、
前記第2及び第3の溝それぞれの内表面を含む前記半導体基板の露出面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜を形成した後、前記第2の溝の内部に第1のワード線を埋め込むとともに、前記第3の溝の内部に第2のワード線を埋め込む工程と
前記第3の絶縁膜を形成した後、前記活性領域のうち前記第1の内側面と前記素子分離領域との間の領域に第2の不純物拡散層を形成するとともに、前記活性領域のうち前記第2の内側面と前記素子分離領域との間の領域に第3の不純物拡散層を形成する工程と
をさらに備えることを特徴とする請求項6乃至10のいずれか一項に記載の半導体装置の製造方法。
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CN109768014A (zh) * | 2017-11-09 | 2019-05-17 | 三星电子株式会社 | 存储器件及其制造方法 |
CN109904158A (zh) * | 2017-12-08 | 2019-06-18 | 南亚科技股份有限公司 | 半导体存储器结构及其制备方法 |
CN113097146A (zh) * | 2021-03-31 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
CN113130491A (zh) * | 2020-01-15 | 2021-07-16 | 华邦电子股份有限公司 | 存储装置及其制造方法 |
-
2013
- 2013-08-21 JP JP2013171016A patent/JP2015041661A/ja active Pending
Cited By (6)
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